KR20140053629A - 열 계면 물질(접착제) 및 이를 포함하는 반도체 칩 패키지 - Google Patents

열 계면 물질(접착제) 및 이를 포함하는 반도체 칩 패키지 Download PDF

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Abstract

본 발명은, 방열 특성이 우수한 열 계면 물질을 제공한다. 본 발명의 일 실시예에 따른 열 계면 물질은 폴리머 매트릭스(polymer matrix); 및 상기 폴리머 매트릭스 내에 분산된 PCM 볼(phase change material ball);을 포함하며, 상기 PCM 볼은, 상변화 물질을 포함하는 PCM 코어; 및 상기 PCM 코어를 둘러싸는 제1 피복층을 포함한다.

Description

열 계면 물질(접착제) 및 이를 포함하는 반도체 칩 패키지{Thermal interface materials(adhesive) and semiconductor chip packages including the same}
본 발명의 기술적 사상은 열 계면 물질(thermal interface material) 및 이를 포함하는 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는, 방열 특성이 우수하며, 열 흡수 특성도 갖는 열 계면 물질 및 이를 포함하는 반도체 칩 패키지에 관한 것이다.
반도체 칩이 고집적화됨에 따라 반도체 칩의 발열 현상이 문제된다. 이를 해결하기 위하여, 반도체 칩 패키지 상에 열 전도도가 높은 금속 물질 등을 사용한 방열판(heat spreader)을 부착하여 반도체 칩에서 발생하는 열을 외부로 방출시킬 수 있다. 또한, 열 계면 물질을 반도체 칩 패키지 및 방열판 사이에 부착하여 반도체 칩 패키지로부터 방열판으로의 열전달을 촉진시킬 수 있다.
1. 한국공개특허 제2002-0093474호 (2002.12.16. 공개)
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 방열 특성 및 열 전도 특성이 우수하며, 열 흡수 특성을 갖는 열 계면 물질을 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 열 계면 물질을 포함하여 구성된 반도체 칩 패키지를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 열 계면 물질은, 폴리머 매트릭스(polymer matrix); 및 상기 폴리머 매트릭스 내에 분산된 PCM 볼(phase change material ball);을 포함하며, 상기 PCM 볼은, 상변화 물질을 포함하는 PCM 코어; 상기 PCM 코어를 둘러싸는 제1 피복층을 포함한다.
예시적인 실시예들에 있어서, 상기 상변화 물질은 반도체 칩의 작동 온도 범위 내에서 고상(solid phase)에서 액상(liquid phase)으로 상변화를 거칠 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질의 융점은 20 내지 200℃의 범위일 수 있다.
예시적인 실시예들에 있어서, 상기 상변화 물질은 파라핀(paraffin), 폴리에틸렌 글리콜(polyethylene glycol), 무기수화물(inorganic hydrates), 지방산(fatty acid)일 수 있다. 상기 상변화 물질에 소정량의 첨가제(additive)가 더 포함되어 상기 상변화 물질의 융점 또는 열전도도를 조절할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 피복층은 전기 전도성 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 피복층은 금속, 그래핀(graffin), 카본 블랙(carbon black), 카본 나노 튜브(carbon nanotube), 또는 전도성 폴리머일 수 있다.
예시적인 실시예들에 있어서, 상기 제1 피복층의 융점(melting point)은 상기 PCM 코어의 융점보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 피복층은 단일 층 또는 복수의 층들의 적층 구조로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 열 계면 물질은 상기 PCM 코어 볼 및 상기 제1 피복층 사이에 형성되는 폴리머 중간층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 폴리머 매트릭스 내에 분산된 전도성 폴리머, 카본 나노 튜브 또는 그래핀을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 열 계면 물질은, 내부에 다수의 포어들(pores)이 형성된 다공성 카본 매트릭스(porous carbon matrix); 및 상기 포어들 내벽 상에 형성된 PCM 층(phase change material layer);을 포함한다.
예시적인 실시예들에 있어서, 상기 다공성 카본 매트릭스는 카본 폼(carbon foam)일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 반도체 칩 패키지는, 반도체 칩; 상기 반도체 칩 상부의 방열판(heat spreader); 및 상기 반도체 칩 및 상기 방열판을 연결하며, 폴리머 매트릭스 및 상기 폴리머 매트릭스 내에 분산된 PCM 볼을 포함하는 열 계면 물질을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 반도체 칩 패키지는, 반도체 칩; 상기 반도체 칩 상부의 방열판(heat spreader); 및 상기 반도체 칩 및 상기 방열판을 연결하는 열 계면 물질을 포함하며, 상기 방열판은, 내부에 다수의 포어들이 형성된 다공성 카본 매트릭스; 및 상기 포어들 내부에 형성된 PCM 볼을 포함하며, 상기 PCM 볼은 PCM 코어 및 상기 PCM 코어를 둘러싸는 제1 피복층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 기술적 사상에 따른 반도체 칩 패키지는, 반도체 칩; 상기 반도체 칩 상부의 방열판; 및 상기 반도체 칩 및 상기 방열판을 연결하는 열 계면 물질을 포함하며, 상기 방열판은, 적어도 두 개의 방열층들; 및 상기 적어도 두 개의 방열층들 사이에 개재된 열 계면 물질을 포함한다.
예시적인 실시예들에 있어서, 상기 적어도 두 개의 방열층들은 접합하여 내부에 복수의 개구들(apertures)을 형성하며, 상기 개구들 내에 상기 열 계면 물질이 개재될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 기술적 사상에 따른 전자 소자는, 상기 반도체 칩 패키지를 포함한다.
본 발명에 따른 열 계면 물질은 반도체 칩의 작동 온도 범위에서 고상으로부터 액상으로, 또는 액상으로부터 고상으로 상변화하는 물질들을 포함하는 PCM 볼을 포함한다. 상기 반도체 칩의 작동 온도가 상승할 때 상기 PCM 볼이 상변화하면서 상기 반도체 칩에 발생하는 열을 흡수할 수 있으므로, 상기 반도체 칩 패키지의 발열 또는 이상 고온 현상을 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 열 계면 물질을 나타내는 단면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 열 계면 물질을 나타내는 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 열 계면 물질을 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지를 나타내는 단면도이다.
도 10은 예시적인 실시예들에 따른 열 계면 물질을 사용한 반도체 칩 패키지의 작동 온도 분포를 나타내는 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 예시적인 실시예들에 따른 열 계면 물질(100)을 나타내는 단면도이다.
도 1을 참조하면, 열 계면 물질(100)은 매트릭스(110) 내부에 분산된 복수 개의 PCM 볼들(120) 및 복수 개의 폴리머 볼들(130)을 포함할 수 있다.
매트릭스(110)는 실리콘계 수지 등의 써멀 그리스(thermal grease) 타입 매트릭스일 수 있고, 이와는 달리 에폭시 수지(epoxy resin) 등의 리지드(rigid) 타입 매트릭스일 수 있다. 또한, PMMA(polymethyl metacrylate, 폴리메틸 메타크릴레이트) 또는 PET(polyethylene terephthalate, 폴리에텔렌 테레프탈레이트) 등의 폴리머 매트릭스가 사용될 수도 있다. 그러나, 매트릭스(110)의 종류가 이에 한정되는 것은 아니다.
PCM 볼(120)은 PCM 코어(122) 및 PCM 코어(122)를 둘러싸는 제1 피복층(124)을 포함할 수 있다. PCM 코어(122)는 구형 또는 타원형 등 다양한 형상으로 형성될 수 있고, 제1 피복층(124)은 소정의 두께로 PCM 코어(122)를 둘러싸는 형상으로 형성될 수 있다. 예를 들어, 제1 피복층(124)은 약 10-200 nm의 두께로 형성될 수 있으나, 제1 피복층(124)의 두께가 이에 한정되는 것은 아니며, PCM 코어(122)의 형상과 제1 피복층(124)의 종류, 반도체 칩 패키지의 종류에 따라 다양한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, PCM 코어(122)는 파라핀(paraffin), 폴리에틸렌 글리콜(polyethylene glycol), 무기수화물(inorganic hydrates), 지방산(fatty acid) 등의 상변화 물질을 포함할 수 있다. 또한, 상기 상변화 물질의 융점을 조절하거나 열전도도를 조절하기 위하여 상기 상변화 물질에 소정량의 첨가제(additive)가 더 첨가될 수 있다. PCM 코어(122)는 20 내지 200℃의 범위인 융점을 가질 수 있다. 한편, PCM 코어(122)는 융점이 서로 다른 두 가지 이상의 물질을 조합하여 포함할 수도 있다. 예를 들어, PCM 코어(122)는 실리콘계 수지 및 파라핀계 수지를 모두 포함하도록 형성될 수도 있다.
제1 피복층(124)은 전기 전도성 물질을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 피복층(124)은 금속, 그래핀(graffin), 카본 블랙(carbon black), 카본 나노 튜브(carbon nanotube), 또는 전도성 폴리머 등을 포함할 수 있다. 제1 피복층(124)이 금속을 포함하는 경우, 제1 피복층(124)은 은, 금, 구리, 알루미늄 등의 금속을 포함할 수 있다. 제1 피복층(124)이 전도성 폴리머를 포함하는 경우, 제1 피복층(124)은 폴리피롤(polypyrrol), 폴리아세틸렌(polyacetylene), 폴리피페닐린(poly(p-phenylene)), 폴리설퍼니트릴(poly(sulfurnitrile)), 폴리페닐린 설파이드(poly(phenylene sulfide)), 폴리아닐린(polyaniline), 폴리피페닐린비닐렌(poly(p-phenylenevinylene)), PEDOT:PSS [poly(3,4-ethylenedioxythiophene):poly(styrene sulfonate)] 또는 이들의 유도체들(derivatives)을 포함할 수 있다. 제1 피복층(124)의 융점은 PCM 코어(122)의 융점보다 높을 수 있다. 제1 피복층(124)은 단일층으로 형성되어 PCM 코어(122)를 둘러쌀 수도 있고, 이와는 달리, 2 층 이상의 다중막 구조로 형성되어 PCM 코어(122)를 둘러쌀 수도 있다.
한편, PCM 볼(120)은 제1 피복층(124)과 PCM 코어(122) 사이에 형성된 폴리머 중간층(126)을 더 포함할 수도 있다. 예를 들어, 폴리머 중간층(126)은 PCM 코어(122)에 대하여 활성을 갖지 않는 물질을 포함할 수 있다. PCM 코어(122)가 제1 피복층(124)과 직접 접촉하여 부반응(side reaction)이 발생하는 경우, 폴리머 중간층(126)을 PCM 코어(122) 및 제1 피복층(124) 사이에 형성함으로써 이러한 부반응 등 원치 않는 반응의 발생 및 PCM 코어(122)의 손상을 방지할 수 있다.
PCM 코어(122)는 반도체 칩의 작동 온도 범위 내에서 고상에서 액상으로, 또는 액상에서 고상으로 상변화를 일으킬 수 있다. 예를 들어, 반도체 칩이 작동할 때 발열이 발생하여 반도체 칩의 온도가 약 100℃ 이상까지 상승할 수 있고, PCM 코어(122)로서 융점이 약 62℃인 파라핀 수지를 사용하는 경우, PCM 코어(122)는 약 62℃에서 고상에서 액상으로 상변화를 일으킬 수 있다. 이러한 상변화 과정에서 파라핀의 잠열(latent heat)은 약 145-240kJ/kg인 것으로 보고되었다(M. N. A. Hawlader, M. S. Uddin, M. M. Khin, "Microencapsulated PCM Thermal-Energy Storage System," Appl. Energy　74, 195 (2003)을 참조하였음). 즉, 파라핀이 고상에서 액상으로 상변화하는 과정에서 이러한 잠열을 흡수하는 동안 PCM 코어(122)의 온도는 일정하게 유지된다. 따라서, PCM 코어(122)를 포함한 열 계면 물질(100)은 반도체 칩의 온도를 낮게 유지시킬 수 있다. 한편, 상변화 물질의 온도 변화와 관련된 내용은 도 8을 참조로 추후에 상세히 설명한다.
예시적인 실시예들에 있어서, 제1 피복층(124)은 PCM 코어(122)보다 높은 융점을 가진다. 예를 들어, 제1 피복층(124)의 융점은 반도체 칩의 작동 온도 범위보다 높을 수 있다. 따라서, PCM 코어(122)가 고상에서 액상으로 상변화를 일으킨 이후에도 제1 피복층(124)은 용융되지 않고 PCM 코어(122)를 둘러싼 채 형태를 유지시킬 수 있다. 반도체 칩의 온도가 감소하는 경우 제1 피복층(124) 내부에 담겨진 PCM 코어(122)는 액상에서 고상으로 다시 상변화할 수 있다.
폴리머 볼(130)은 폴리머 코어(132) 및 폴리머 코어(132)를 둘러싸는 제2 피복층(134)을 포함할 수 있다. 폴리머 코어(132)는 구형 또는 타원형 등 다양한 형상으로 형성될 수 있고, 제2 피복층(134)은 소정의 두께로 폴리머 코어를 둘러싸는 형상을 형성될 수 있다. 예를 들어, 제2 피복층(134)은 약 10-200 nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니며, 폴리머 코어(132)의 형상과 제2 피복층(134)의 종류, 반도체 칩 패키지의 종류에 따라 다양한 두께를 가질 수 있다.
폴리머 코어(132)는 폴리에스터 수지, 실리콘계 수지 등의 폴리머 재료를 포함할 수 있다. 폴리머 코어(132)의 종류를 예시적으로 열거하였으나, 폴리머 코어(132)의 종류가 이에 한정되는 것은 아니다.
제2 피복층(134)은 금속, 그래핀, 카본 블랙, 카본 나노 튜브, 또는 전도성 폴리머와 같은 전도성 물질을 포함할 수 있다. 제2 피복층(134)은 전기 전도성 물질을 포함하며, 열 전도도가 높은 물질일 수 있다.
폴리머 볼(130)은 열 계면 물질(100) 내에 소정의 농도를 가지며 분산될 수 있다. 상기 소정의 농도는 예를 들어 수 내지 수십 부피%에 해당할 수 있다. 예를 들어, 폴리머 볼(130)의 농도가 높을 때 열 계면 물질(100) 내에서 폴리머 볼들(130)이 서로 연결될 수 있다. 폴리머 볼들(130)의 표면에 형성되는 제2 피복층(134)은 전기 전도성 물질이거나 그리고/또는 열 전도성 물질이므로, 인접한 폴리머 볼들(130)의 제2 피복층들(134)이 서로 연결되어 전기 또는 열의 패스(path)를 형성할 수 있다. 따라서, 반도체 칩(도시되지 않음) 및 방열판(도시되지 않음)을 열 계면 물질(100)을 통해 연결한 경우, 상기 반도체 칩에서 발생한 열이 폴리머 볼들(130)의 열 패스를 통해 상기 방열판으로 더 쉽게 전달될 수 있다.
본 발명에 따른 열 계면 물질(100)은, 폴리머 매트릭스(110) 내에 분산된 PCM 볼들(120)이 반도체 칩에서 발생할 수 있는 열을 흡수하여 고상에서 액상으로 상변화를 일으킬 수 있다. 상기 상변화 과정에서 주변의 열을 흡수하므로 열 계면 물질(100)은 방열 효과가 우수할 수 있다. 또한, 폴리머 매트릭스(110) 내에 분산된 폴리머 볼(130)에 의해 상기 반도체 칩에서 발생할 수 있는 열이 방열판으로 더 쉽게 전달될 수 있다.
도 2는 본 발명의 다른 실시예들에 따른 열 계면 물질(200)을 나타내는 단면도이다.
도 2를 참조하면, 열 계면 물질(200)은 매트릭스(210) 내부에 분산된 복수 개의 PCM 볼들(220)을 포함할 수 있다.
매트릭스(210)는 그래핀, 카본 나노 튜브, 전도성 고분자 등이 분산된 폴리머 매트릭스일 수 있다. 예시적인 실시예들에 있어서, 매트릭스(210)는 폴리머 내부에 카본 나노 튜브가 소정의 농도로 분산되어 있을 수 있다. 상기 폴리머 매트릭스 내에 분산된 카본 나노 튜브, 그래핀 또는 전도성 고분자 등은 상기 폴리머 매트릭스보다 열 전도도가 높은 물질일 수 있고, 따라서, 카본 나노 튜브, 그래핀 또는 전도성 고분자 등이 분산된 매트릭스(210)는 반도체 칩(도시되지 않음)에서 발생할 수 있는 열이 방열판(도시되지 않음)으로 더 쉽게 전달될 수 있게 한다.
PCM 볼들(220)은 PCM 코어(222)와 PCM 코어(222)를 둘러싸는 제1 피복층(224)을 포함할 수 있다. PCM 코어(222)는 반도체 칩의 작동 온도 범위에서 고상으로부터 액상으로 또는 액상으로부터 고상으로 상변화를 일으키는 물질을 포함할 수 있다. 예를 들어, PCM 코어(222)의 융점은 약 20 내지 약 200℃에 해당할 수 있다. 제1 피복층(224)은 전도성 물질을 포함할 수 있다. 제1 피복층(224)은 하나 이상의 층으로 형성될 수 있다. 또한, PCM 코어(222) 및 제1 피복층(224) 사이에 폴리머 중간층(226)이 더 형성될 수 있다.
PCM 볼(220)은 반도체 칩에서 발생한 열을 흡수하여 고상에서 액상으로 상변화를 일으킬 수 있다. 따라서, 열 계면 물질(200)을 부착한 반도체 칩의 이상 발열 현상 및 이상 고온 현상 등을 방지할 수 있다.
본 발명에 따른 열 계면 물질(200)은, 열 전도도가 높은 폴리머 매트릭스 또는 카본 나노 튜브가 분산된 매트릭스를 포함하며 매트릭스 내에 분산된 PCM 볼들(220)을 포함한다. 따라서, PCM 볼들(220)의 상변화 과정에서 주변의 열을 흡수하므로 열 계면 물질(200)은 방열 효과가 우수할 수 있다.
도 3은 본 발명의 다른 실시예들에 따른 열 계면 물질(300)을 나타내는 단면도이다.
도 3을 참조하면, 열 계면 물질(300)은 매트릭스(310) 및 매트릭스(310)에 형성된 포어들(pores)(312) 내부의 PCM 층(320)을 포함할 수 있다.
매트릭스(310)는 내부에 복수 개의 포어들(312)이 형성된 다공성 재료를 포함할 수 있다. 예를 들어, 매트릭스(310)는 다공성 카본 재료 또는 카본 폼(carbon foam)을 포함할 수 있다. 매트릭스(310) 내부의 포어들(312)은 다양한 사이즈를 가지며 서로 연결될 수 있다. 상기 매트릭스(310)는 20 W/m·K 이상의 열전도도를 갖는 다공성 카본 재료를 포함할 수 있다. 예를 들어, 매트릭스(310)는 20 W/m·K 이상의 열전도도를 갖는 카본 폼을 포함할 수 있다.
PCM 층(320)은 매트릭스(310)의 포어들(312) 내부에 컨포말하게 형성될 수 있다. PCM 층(320)은 매트릭스(310)의 포어들(312)의 측벽 상에 소정의 두께로 형성될 수 있고, 예를 들어, 포어들(312) 직경이 작은 경우 포어(312) 내부를 채우도록 형성될 수 있다.
상기 매트릭스(310)의 포어들(312) 내부에 PCM 층(320)을 컨포말하게 형성하기 위하여, PCM 물질을 준비하고, 상기 PCM 물질의 융점 이상의 온도로 상기 PCM 물질을 가열할 수 있다. 예를 들어, 상기 PCM 물질로서 파라핀을 사용할 때, 약 60 내지 70℃의 온도로 파라핀을 가열하여 용액 상태의 파라핀 물질을 포함하는 PCM 용액을 준비할 수 있다. 이후, 다공성 매트릭스(310)를 준비하고, 상기 PCM 용액 내에 다공성 매트릭스(310)을 침지시킬(immerse) 수 있다. 이후, 상기 다공성 매트릭스(310)를 상기 PCM 용액으로부터 분리하여 냉각시킬 수 있다. 이 경우 다공성 매트릭스(310)의 포어들(312) 내부에 PCM 층(320)이 컨포말하게 형성될 수 있다. 또한, 포어들(312) 사이즈가 작은 경우 PCM 층(320)은 포어들(312) 내부를 채우도록 형성될 수 있다. PCM 층(320)의 두께는 포어(312) 사이즈, PCM 재료의 농도, 침지 조건 등에 따라 달라질 수 있다.
열 계면 물질(300)은 포어들(312) 내부에 형성된 PCM 층(320)을 포함하며, PCM 층(320)은 반도체 칩에서 발생한 열을 흡수하여 고상에서 액상으로 상변화를 일으킬 수 있다. 따라서, 열 계면 물질(200)을 부착한 반도체 칩의 이상 발열 현상 및 이상 고온 현상 등을 방지할 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(1000)를 나타내는 단면도이다.
도 4를 참조하면, 반도체 칩 패키지(1000)는 인쇄 회로 기판(1010), 반도체 칩(1020), 방열판(1030) 및 열 계면 물질(1100)을 포함할 수 있다.
반도체 칩(1020)은 인쇄 회로 기판(1010) 상에 실장될 수 있다. 예를 들어, 반도체 칩(1020)의 활성면에 형성된 범프(1040)를 통해 인쇄 회로 기판(1010) 상의 패드(1050)에 전기적으로 연결될 수 있다. 반도체 칩(1020)의 활성면과 인쇄 회로 기판(1010) 사이에는 언더필(1060)이 채워질 수 있다. 예를 들면, 언더필(1060)은 에폭시 수지 등을 포함할 수 있다. 한편, 도 4에서는 반도체 칩(1020)이 플립칩 본딩(flip-chip bonding) 방식을 통해 인쇄 회로 기판(1010) 상에 실장된 것을 예시적으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 본딩 와이어(도시되지 않음)가 반도체 칩(1020)과 인쇄 회로 기판(1010)을 연결하는 방식으로 반도체 칩(1020)이 인쇄 회로 기판(1010) 상에 실장될 수도 있다. 또한, 도 4에서는 하나의 반도체 칩(1020)이 인쇄 회로 기판(1010) 상에 실장된 것을 도시하였으나, 이와는 달리 두 개 이상의 반도체 칩들(1020)이 적층되고, 와이어 본딩(도시되지 않음) 또는 스루 실리콘 비아(through silicon via, TSV)(도시되지 않음)를 통해 서로 연결되어 인쇄 회로 기판(1010) 상에 실장될 수도 있다.
인쇄 회로 기판(1010) 상에 반도체 칩(1020)을 커버하는 방열판(1030)이 부착될 수 있다. 방열판(1030)은 반도체 칩(1020)에서 발생하는 열을 효율적으로 외부로 발산할 수 있도록 열전도도가 높은 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 있어서, 방열판(1030)은 구리(Cu), 알루미늄(Al), 텅스텐구리(WCu), 탄화규소알루미늄(AlSiC), 질화 알루미늄(AlN), 산화베릴륨(BeO) 등을 포함할 수 있다. 또한, 방열판(1030)은 전술한 열전도도가 높은 물질 표면에 니켈(Ni), 은(Ag), 금(Au), 주석(Sn), 크롬(Cr) 등의 금속 중 적어도 하나를 코팅하여 형성될 수도 있다. 예를 들어, 방열판(1030)은 탄화규소알루미늄(AlSiC)을 모재로 하고, 상기 모재의 표면에 니켈(Ni)을 포함하는 도금층이 더 형성될 수도 있다. 방열판(1030)은 반도체 칩(1020)으로부터의 열 방출을 최대화할 수 있도록 다양한 형상으로 형성될 수 있다. 도시되지는 않았지만, 방열판(1030)의 상부에 요철부가 형성되거나, 방열판(1030) 상부가 핀(fin) 형상으로 형성되어 방열판(1030)의 표면적을 증가시킬 수도 있다. 방열판(1030)은 비전도성 접착제(nonconductive adhesive)(1090)를 통하여 인쇄 회로 기판 상에 부착될 수 있다.
열 계면 물질(1100)은 반도체 칩(1020)의 상면과 방열판(1030)의 하부면 사이에 개재될 수 있다. 즉, 열 계면 물질(1100)의 제1 면(1020)은 반도체 칩의 상면과 접촉하고, 열 계면 물질(1100)의 제2 면은 방열판(1030)의 하부면과 접촉할 수 있다. 열 계면 물질(1100)은 반도체 칩(1020)과 방열판(1030) 사이에서, 반도체 칩(1020)의 상면의 일부 상에 형성될 수도 있고, 반도체 칩(1020)의 상면 전체를 덮도록 형성될 수도 있다. 열 계면 물질(1100)은 폴리머 매트릭스(1110) 내에 분산된 복수의 PCM 볼들(1120) 및 복수의 폴리머 볼들(1130)을 포함할 수 있다. 복수의 PCM 볼들(1120)은 각각 PCM 물질로 이루어진 PCM 코어(1122), 및 상기 PCM 코어(1122)를 둘러싸며 전도성 물질로 이루어진 제1 피복층(1124)을 포함할 수 있다. 제1 피복층(1124) 및 PCM 코어(1122) 사이에 폴리머 중간층(1126)이 더 형성될 수도 있다. 복수의 폴리머 볼들(1130)은 각각 폴리머 물질로 이루어진 폴리머 코어(1132), 및 상기 폴리머 코어(1132)를 둘러싸며 전도성 물질로 이루어진 제2 피복층(1134)을 포함할 수 있다. 열 계면 물질(1100)은 도 1을 참조로 설명한 열 계면 물질(100)과 유사할 수 있다.
한편, 반도체 칩(1020) 상면 및 열 계면 물질(1100) 사이에 절연층(1070)이 개재될 수도 있다. 절연층(1070)은 각각 전도성 물질을 포함하는 제1 피복층(1124) 및 제2 피복층(1134)을 포함하는 PCM 볼들(1120) 및 다수의 폴리머 볼들(1130)로부터 반도체 칩(1020)을 전기적으로 절연시킬 수 있다.
인쇄 회로 기판(1010)의 하부에는 복수의 솔더볼들(1080)이 형성될 수 있다.
본 발명에 따른 반도체 패키지(1000)는 열 계면 물질(1100)의 열 전도도가 높아 반도체 칩(1020)의 작동 시 발생하는 열을 방열판(1030)으로 효과적으로 전달할 수 있다. 또한, 열 계면 물질(1100) 내의 PCM 볼들(1120)은 소정의 잠열을 가지며 반도체 칩(1020)의 작동 온도 범위 내에서 상변화할 수 있는 물질들을 포함하므로, 상변화가 일어나는 과정에서 반도체 칩(1020)의 작동 시 발생할 수 있는 열을 흡수할 수 있고, 이에 따라 반도체 칩 패키지(1000)의 온도를 효과적으로 감소시킬 수 있다.
한편, 본 발명에 따른 반도체 칩 패키지(1000)는 다양한 전자 장치에 포함될 수 있다. 예를 들어, 상기 전자 장치는 노트북, 데스크탑, 핸드폰, 스마트폰, PDA, 디지털 카메라, 캠코더, 디스플레이 장치, 오디오, TV, LED 장치 등일 수 있다. 그러나, 상기 전자 장치의 종류가 이에 한정되는 것은 아니다.
도 5는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(1000a)를 나타내는 단면도이다. 상기 반도체 칩 패키지(1000a)는 열 계면 물질(1200)을 제외하면 도 4를 참조로 설명한 반도체 칩 패키지(1000)와 실질적으로 동일하므로, 차이점을 중심으로 설명한다.
도 5를 참조하면, 열 계면 물질(1200)은 폴리머 매트릭스(1210) 및 폴리머 매트릭스(1210) 내에 분산된 다수의 PCM 볼들(1220)을 포함할 수 있다. 폴리머 매트릭스(1210)에 그래핀, 카본 나노 튜브, 전도성 고분자 등이 분산될 수 있다. 상기 PCM 볼들(1220)은 PCM 코어(1222) 및 PCM 코어(1222)를 둘러싸는 제1 피복층(1224)으로 구성될 수 있다. 상기 열 계면 물질(1200)은 도 2를 참조로 설명한 열 계면 물질(200)과 유사할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(1000b)를 나타내는 단면도이다. 상기 반도체 칩 패키지(1000b)는 열 계면 물질(1300)을 제외하면 도 4를 참조로 설명한 반도체 칩 패키지(1000)와 실질적으로 동일하므로, 차이점을 중심으로 설명한다.
도 6을 참조하면, 열 계면 물질(1300)은 매트릭스(1310) 및 매트릭스(1310)에 형성된 포어들(1312) 내부의 PCM 층(1320)을 포함할 수 있다. 예를 들어, 매트릭스(1310)는 다공성 카본 재료 또는 카본 폼을 포함할 수 있다. PCM 층(1320)은 매트릭스(1310)의 포어들(1312) 내부에 컨포말하게 형성될 수 있다. PCM 층(1320)은 매트릭스(1310)의 포어들(1312)의 측벽 상에 소정의 두께로 형성될 수 있고, 예를 들어, 포어들(1312) 직경이 작은 경우 상기 포어(1312) 내부를 채우도록 형성될 수 있다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(2000)를 나타내는 단면도이다. 상기 반도체 칩 패키지(2000)는 방열판(2030)의 구조를 제외하면 도 4를 참조로 설명한 반도체 칩 패키지(1000)와 실질적으로 동일하므로, 차이점을 중심으로 설명한다.
도 7을 참조하면, 반도체 칩 패키지(2000)는 인쇄 회로 기판(1010), 반도체 칩(1020), 방열판(2030) 및 열 계면 물질(1100)을 포함할 수 있다. 방열판(2030)은 반도체 칩(1020)을 커버하도록 인쇄 회로 기판(1010) 상에 형성될 수 있다.
방열판(2030)은 매트릭스(2032) 및 상기 매트릭스(2032) 내부에 형성된 복수의 포어들(2034)을 포함하며, 포어들(2034) 내부에 분산된 복수의 PCM 볼들(2036)을 포함할 수 있다.
매트릭스(2032)는 카본 폼 등과 같은 다공성 카본 재료를 포함할 수 있다. 예를 들면, 카본 폼은 열전도도가 높은 핏치(pitch)로부터 제조되며, 카본이 3차원으로 연결된 네트워크 구조이며, 열린 포어 구조를 갖는 다공성 물질이다. 예시적인 실시예들에 있어서, 포어들(2034)은 약 수십 나노미터 내지 수 마이크로미터의 직경을 갖도록 형성될 수 있다. 매트릭스(2032)는 내부에 포어들(2034)이 열린 구조로 형성되어 유체가 드나들 수 있고, 표면적이 넓어 열전도도가 우수하다. 예를 들면, 매트릭스(2032)는 20 W/m·K 이상의 열전도도를 가질 수 있다.
PCM 볼(2036)은 PCM 코어(2037) 및 상기 PCM 코어(2037)를 둘러싸는 제1 피복층(2038)을 포함할 수 있다. PCM 코어(2037)는 반도체 칩(1020)의 작동 온도 범위에서 액상에서 고상으로 상변화를 일으키거나, 고상에서 액상으로 상변화를 일으키는 물질을 포함할 수 있다. 제1 피복층(2038)은 금속, 카본 나노 튜브, 그래핀, 카본 블랙, 전도성 고분자 등의 전도성 물질을 포함할 수 있다.
본 발명에 따른 방열판(2030)은 포어들(2034) 내부에 분산된 PCM 볼들(2036)이 반도체 칩의 작동 시 발생하는 열을 효과적으로 흡수할 수 있으므로, 방열 특성이 우수할 수 있다.
도 7에는 도 4를 참조로 설명한 열 계면 물질(1100)을 포함하는 반도체 칩 패키지(2000)를 설명하였으나, 이와는 달리 반도체 칩 패키지(2000)는 도 5를 참조로 설명한 열 계면 물질(1200) 또는 도 6을 참조로 설명한 열 계면 물질(1300)을 포함할 수도 있다.
도 8은 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(3000)를 나타내는 단면도이다. 상기 반도체 칩 패키지(3000)는 방열판(3030)의 구조를 제외하면 도 4를 참조로 설명한 반도체 칩 패키지(1000)와 실질적으로 동일하므로, 차이점을 중심으로 설명한다.
도 8을 참조하면, 반도체 칩 패키지(3000)는 인쇄 회로 기판(1010), 반도체 칩(1020), 방열판(3030) 및 열 계면 물질(1100)을 포함할 수 있다. 몰딩재(1095)에 의해 둘러싸인 반도체 칩(1020)이 인쇄 회로 기판(1010) 상에 형성된다. 반도체 칩(1020) 및 몰딩재(1095) 상부에 열 계면 물질(1100)이 형성되며, 열 계면 물질(1100) 상에 방열판(3030)이 형성된다.
방열판(3030)은 적어도 두 개의 방열층들(3032) 및 적어도 두 개의 방열층들(3032) 사이에 개재된 열 계면 물질(3036)을 포함할 수 있다. 도 8에는 예시적으로 두 개의 방열층들(3032) 사이에 열 계면 물질(3036)이 개재된 방열판(3030)을 도시하였다.
방열층들(3032)은 은, 금, 구리, 알루미늄 니켈(Ni), 은(Ag), 금(Au), 구리(Cu), 알루미늄(Al), 주석(Sn), 크롬(Cr) 등의 금속, 카본 나노 튜브, 그래핀, 카본 블랙, 카본 폼, 다공성 카본 재료 등 열전도성이 우수한 물질을 포함할 수 있다.
열 계면 물질(3036)은 상변화 물질을 포함할 수 있다. 예를 들어, 열 계면 물질(3036)은 도 1 내지 도 3을 참조로 설명한 열 계면 물질(100, 200, 300)과 유사할 수 있다. 예를 들어, 열 계면 물질(3036)은 폴리머 매트릭스(도시되지 않음) 내에 분산된 다수의 PCM 볼(도시되지 않음)을 포함할 수 있고, 상기 PCM 볼 내부에 상변화 물질이 함유될 수 있다.
본 발명에 따른 방열판(3030)은 열전도성이 우수한 방열층들(3032) 사이에 상변화 물질을 포함하는 열 계면 물질(3036)이 개재됨에 따라 열 계면 물질(3036)이 반도체 칩의 작동 시 발생하는 열을 효과적으로 흡수할 수 있으므로, 방열 특성 및 열 흡수 특성이 우수할 수 있다.
도 8에는 도 4를 참조로 설명한 열 계면 물질(1100)을 포함하는 반도체 칩 패키지(3000)를 설명하였으나, 이와는 달리 반도체 칩 패키지(3000)는 도 5를 참조로 설명한 열 계면 물질(1200) 또는 도 6을 참조로 설명한 열 계면 물질(1300)을 포함할 수도 있다.
도 9는 본 발명의 예시적인 실시예들에 따른 반도체 칩 패키지(3000a)를 나타내는 단면도이다. 상기 반도체 칩 패키지(3000a)는 방열판(3030a)의 구조를 제외하면 도 8을 참조로 설명한 반도체 칩 패키지(3000)와 실질적으로 동일하다.
도 9를 참조하면, 반도체 칩 패키지(3000a)는 인쇄 회로 기판(1010), 반도체 칩(1020), 방열판(3030a) 및 열 계면 물질(1100)을 포함할 수 있다. 방열판(3030a)은 반도체 칩(1020)을 커버하도록 인쇄 회로 기판(1010) 상에 형성될 수 있다.
방열판(3030a)은 적어도 두 개의 방열층들(3032a) 및 적어도 두 개의 방열층들(3032a) 사이에 개재된 열 계면 물질(3036a)을 포함할 수 있다. 도 8에는 예시적으로 두 개의 방열층들(3032a) 사이에 열 계면 물질(3036a)이 개재된 방열판(3030a)을 도시하였다.
적어도 두 개의 방열층들(3032a)은 접합하여 내부에 복수의 개구들(apertures)(3034)을 형성할 수 있다. 예를 들어, 복수의 개구들(3034)은 다양한 형상을 가질 수 있다. 도 9에는 복수의 개구들(3034)이 사각형 형상으로 형성된 것을 도시하였으나, 개구들(3034)의 형상이 이에 한정되는 것은 아니다. 또한, 복수의 개구들(3034)은 다양한 방법을 사용하여 형성될 수 있다. 예를 들어, 편평한 형상의 방열층(3032a)을 형성한 후 방열층(3032a)에 포토 식각 공정 등을 수행하여 방열층(3032a) 상부에 복수의 개구들(3034)을 형성할 수도 있다.
열 계면 물질(3036a)은 복수의 개구들(3034) 내에 개재될 수 있다. 이에 따라, 적어도 두 개의 방열층들(3032a) 내부의 개구들(3034) 내에 열 계면 물질(3036a)이 채워질 수 있다. 열 계면 물질(3036a)은 상변화 물질을 포함할 수 있다. 예를 들어, 열 계면 물질(3036a)은 도 1 내지 도 3을 참조로 설명한 열 계면 물질(100, 200, 300)과 유사할 수 있다. 예를 들어, 열 계면 물질(3036a)은 폴리머 매트릭스(도시되지 않음) 내에 분산된 다수의 PCM 볼(도시되지 않음)을 포함할 수 있고, 상기 PCM 볼 내부에 상변화 물질이 함유될 수 있다.
본 발명에 따른 방열판(3030a)은 열전도성이 우수한 방열층들(3032a) 사이에 상변화 물질을 포함하는 열 계면 물질(3036a)이 개재됨에 따라 열 계면 물질(3036a)이 반도체 칩의 작동 시 발생하는 열을 효과적으로 흡수할 수 있으므로, 방열 특성 및 열 흡수 특성이 우수할 수 있다.
도 10은 예시적인 실시예들에 따른 열 계면 물질을 사용한 반도체 칩 패키지의 작동 온도 분포를 나타내는 개략도이다.
도 10을 참조하면, 반도체 칩 상에 PCM 볼이 분산된 열 계면 물질을 부착한 반도체 칩 패키지의 칩 온도에 따른 열 계면 물질의 온도를 실선으로 도시하였다. T1은 PCM 볼 내에 포함된 PCM 코어 물질의 융점을 나타내며, 본 발명에서 T1이 반도체 칩의 작동 온도 범위 내에 위치한다. 예를 들어, 반도체 칩이 20 내지 120℃에서 작동할 수 있고, PCM 코어로서 융점이 62℃인 파라핀 수지를 사용할 수 있다.
반도체 칩이 동작함에 따라 반도체 칩의 온도는 서서히 증가할 수 있고, I 구간에서 반도체 칩의 온도가 T1에 도달할 때까지 열 계면 물질의 온도 역시 증가할 수 있다. II 구간에서, 반도체 칩의 온도가 T1보다 높아지고, 열 계면 물질 내의 PCM 코어가 고상에서 액상으로 상변화를 일으키기 시작할 수 있다. 한편, 전술한 바와 같이, 상기 상변화 과정은 흡열 과정이며, 파라핀 수지를 포함하는 상기 PCM 코어는 약 145-240kJ/kg의 잠열(latent heat)을 흡수할 수 있다. 상기 상변화가 일어나는 과정에서 상기 PCM 코어는 온도 변화가 없으므로, 반도체 칩의 온도가 T2까지 증가하더라도 열 계면 물질의 온도는 T1 근처에서 유지될 수 있다. 이에 따라 II 구간에서 열 계면 물질은 평탄한 온도 구간을 가질 수 있다. III 구간에서, 열 계면 물질 내에 포함된 상기 PCM 코어가 모두 액상으로 상변화한 이후에 다시 열 계면 물질의 온도가 상승하기 시작한다.
한편, 열 계면 물질의 온도가 다시 상승하기 시작하는 온도인 T2는 열 계면 물질 내에 포함된 PCM 코어의 양, PCM 코어의 물질 종류 또는 PCM 코어의 잠열 크기 등에 따라 달라질 수 있다.
비교를 위하여, 도 8에 PCM 볼을 포함하지 않는 열 계면 물질을 부착한 반도체 칩 패키지의 칩 온도에 따른 열 계면 물질의 온도를 점선으로 도시하였다. PCM 볼을 포함하지 않는 열 계면 물질은 반도체 칩의 온도가 상승하는 것에 비례하여 온도가 증가할 수 있다. 따라서, 본 발명에 따른 PCM 볼을 포함하는 열 계면 물질은 PCM 볼을 포함하지 않는 열 계면 물질보다 방열 효과가 뛰어남을 확인할 수 있다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (18)

  1. 폴리머 매트릭스(polymer matrix); 및
    상기 폴리머 매트릭스 내에 분산된 PCM 볼(phase change material ball);을 포함하며,
    상기 PCM 볼은,
    상변화 물질을 포함하는 PCM 코어; 및
    상기 PCM 코어를 둘러싸는 제1 피복층을 포함하는 것을 특징으로 하는 열 계면 물질(thermal interface material).
  2. 제1항에 있어서,
    상기 상변화 물질은 반도체 칩의 작동 온도 범위 내에서 고상(solid phase)에서 액상(liquid phase)으로 상변화를 거치는 것을 특징으로 하는 열 계면 물질.
  3. 제1항에 있어서,
    상기 상변화 물질의 융점(melting point)은 20 내지 200℃의 범위인 것을 특징으로 하는 열 계면 물질.
  4. 제1항에 있어서,
    상기 상변화 물질은 파라핀(paraffin), 폴리에틸렌 글리콜(polyethylene glycol), 무기수화물(inorganic hydrates) 및 지방산(fatty acid) 중 적어도 하나를 포함하며, 상기 상변화 물질에 상기 상변화 물질의 융점 또는 열전도도를 조절할 수 있는 소정량의 첨가제(additive)가 더 포함되는 것을 특징으로 하는 열 계면 물질.
  5. 제1항에 있어서,
    상기 제1 피복층은 전기 전도성 물질을 포함하는 것을 특징으로 하는 열 계면 물질.
  6. 제1항에 있어서,
    상기 제1 피복층은 금속, 그래핀(graffin), 카본 블랙(carbon black), 카본 나노 튜브(carbon nanotube), 또는 전도성 폴리머인 것을 특징으로 하는 열 계면 물질..
  7. 제1항에 있어서,
    상기 제1 피복층의 융점은 상기 PCM 코어의 융점보다 높은 것을 특징으로 하는 열 계면 물질
  8. 제1항에 있어서,
    상기 제1 피복층은 단일 층 또는 복수의 층들의 적층 구조로 형성되는 것을 특징으로 하는 열 계면 물질.
  9. 제1항에 있어서,
    상기 PCM 볼은,
    상기 PCM 코어 볼 및 상기 제1 피복층 사이에 형성되는 폴리머 중간층을 더 포함하는 것을 특징으로 하는 열 계면 물질.
  10. 제1항에 있어서,
    상기 폴리머 매트릭스 내에 분산된 폴리머 볼을 더 포함하며,
    상기 폴리머 볼은,
    폴리머 코어; 및
    상기 폴리머 코어를 둘러싸는 제2 피복층을 포함하는 것을 특징으로 하는 열 계면 물질.
  11. 제1항에 있어서,
    상기 폴리머 매트릭스 내에 분산된 전도성 폴리머, 카본 나노 튜브 또는 그래핀을 더 포함하는 열 계면 물질.
  12. 내부에 다수의 포어들(pores)이 형성된 다공성 카본 매트릭스(porous carbon matrix); 및 상기 포어들 내벽 상에 형성된 PCM 층(phase change material layer);을 포함하는 열 계면 물질.
  13. 제12항에 있어서,
    상기 다공성 카본 매트릭스는 카본 폼(carbon foam)인 것을 특징으로 하는 열 계면 물질.
  14. 반도체 칩;
    상기 반도체 칩 상부의 방열판(heat spreader); 및
    상기 반도체 칩 및 상기 방열판을 연결하며, 폴리머 매트릭스 및 상기 폴리머 매트릭스 내에 분산된 PCM 볼을 포함하는 열 계면 물질을 포함하는 반도체 칩 패키지.
  15. 반도체 칩;
    상기 반도체 칩 상부의 방열판(heat spreader); 및
    상기 반도체 칩 및 상기 방열판을 연결하는 열 계면 물질을 포함하며,
    상기 방열판은,
    내부에 다수의 포어들이 형성된 다공성 카본 매트릭스; 및
    상기 포어들 내부에 형성된 PCM 볼을 포함하며,
    상기 PCM 볼은 PCM 코어 및 상기 PCM 코어를 둘러싸는 제1 피복층을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  16. 반도체 칩;
    상기 반도체 칩 상부의 방열판; 및
    상기 반도체 칩 및 상기 방열판을 연결하는 열 계면 물질을 포함하며,
    상기 방열판은,
    적어도 두 개의 방열층들; 및
    상기 적어도 두 개의 방열층들 사이에 개재된 열 계면 물질을 포함하고,
    상기 열 계면 물질 내에 상변화 물질이 함유되는 것을 특징으로 하는 반도체 칩 패키지.
  17. 제16항에 있어서,
    상기 적어도 두 개의 방열층들은 접합하여 내부에 복수의 개구들(apertures)을 형성하며, 상기 개구들 내에 상기 열 계면 물질이 개재된 것을 특징으로 하는 반도체 칩 패키지.
  18. 제14항 내지 제17항 중 어느 하나의 상기 반도체 칩 패키지를 포함하는 전자 소자.
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