KR20140046930A - 리셋회로를 포함하는 액정표시장치 - Google Patents

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Abstract

본 발명은 액정표시장치를 공개한다. 보다 상세하게는 본 발명은 전체 디스플레이 시스템과는 별도로 액정표시장치 자체의 구동에러로 인한 오작동 상태를 초기화할 수 있는 리셋회로를 포함하는 액정표시장치에 관한 것이다.
본 발명의 실시예에 따른 액정표시장치는 액정패널과, 액정패널을 구동하는 게이트 및 데이터 구동부와, 게이트 및 데이터 구동부를 제어하는 타이밍 제어부와, 전원을 공급하는 전원공급부와, 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로를 포함하는 것을 특징으로 한다.
이에 따라, 본 발명은 전체 영상시스템과는 별도로 초기 리셋 구동 및 오작동시의 리셋 구동을 수행할 수 있는 리셋회로를 구비함으로서, 전체 시스템을 재 구동하는 것이 아닌, 액정표시장치만을 초기화할 수 있다.

Description

리셋회로를 포함하는 액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE INCLUDING RESET CIRCUIT}
본 발명은 액정표시장치에 관한 것으로, 특히 전체 디스플레이 시스템과는 별도로 액정표시장치 자체의 구동에러로 인한 오작동 상태를 초기화할 수 있는 리셋회로를 포함하는 액정표시장치에 관한 것이다.
최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
통상의 액정표시장치는 모니터장치와 같은 영상시스템에 실장되며, 영상시스템이 특정 환경에서 비정상적인 신호인가 또는 정전기 등이 유입되어 오작동을 일으키면, 별도로 준비된 리셋수단을 통해 전원을 순간적으로 오프시켜 및 재입력하여 시스템 전체를 리셋(reset)하고 재 구동하게 된다.
도 1은 종래의 영상시스템에 구비되는 리셋회로의 등가회로를 나타내는 도면이다.
도시된 바와 같이, 종래의 리셋회로(6)는 메인시스템과 액정표시장치의 주전원공급부(4)사이에 구비되고, 초기 전원-온(power-on)에 따라 메인시스템으로부터 시스템 전압(Vsys)이 인가받으면 액정표시장치의 타이밍 제어부(1)에 소정시간 이후 리셋신호(Trst)를 인가하여 초기 리셋구동을 수행하도록 한다.
이러한 리셋회로(6)는 통상적으로 인가되는 시스템 전압(Vsys)을 전압강하 및 지연시켜 하여 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)로 구현되며, 초기 액정표시장치의 각종 구동부를 리셋하게 된다.
그러나, 종래 전체 영상시스템이 정상적으로 구동하고 있으나, 액정표시장치에 인가되는 각종 데이터나 클럭신호가 노이즈에 직ㆍ간접적으로 영향을 받음에 따라 오작동을 일으켜 화면을 비정상적으로 표시하는 경우, 초기리셋구동을 수행하는 리셋회로(6)이외에 액정표시장치만을 리셋하는 수단은 구비되지 않아, 결국 오작동하는 액정표시장치를 리셋하기 위해서는 영상시스템 전체를 리셋해야만 하는 문제가 있었다.
이는, 액정표시장치만의 오작동을 해결하기 위해 영상시스템 전체를 재구동 해야하는 사용자에 대한 불편함 뿐만 아니라, 재구동에 따른 소비전력 증가, 영상시스템 구동시간의 제약 및 전원공급부에 스트레스를 인가하는 원인이 된다.
특히, 거치형의 TV와 같은 영상시스템 보다 소형의 휴대폰과 같은 포터블 시스템에서 전술한 문제점은 더 크게 부각된다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 초기 리셋수단을 제외한 별도의 리셋수단을 구비하지 않는 액정표시장치에 리셋회로를 실장하는 데 그 목적이 있다.
전술한 문제를 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 리셋회로를 포함하는 액정표시장치는, 액정패널; 상기 액정패널을 구동하는 게이트 및 데이터 구동부; 상기 게이트 및 데이터 구동부를 제어하는 타이밍 제어부; 전원을 공급하는 전원공급부; 및 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 상기 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로를 포함한다.
상기 리셋회로는, 상기 시스템 전압이 인가되는 제1 노드; 상기 제1 노드와 접지단 사이에 직렬로 연결되는 저항 및 캐패시터; 인가된 시스템 전압을 논리반전하는 인버터; 및 상기 인버터로부터 출력된 전압이 인가되는 제1 입력단과, 상기 시스템 전압이 인가되는 제2 입력단과, 상기 제1 및 제2 입력단의 입력전압을 논리비교 및 반전 출력하여 서로 다를 경우 상기 리셋신호를 상기 타이밍 제어부에 출력하는 낸드게이트를 포함한다.
상기 리셋회로는, 상기 제1 노드 및 접지단 사이에 연결되어 상기 제1 노드에 인가되는 전압이 적어도 정상펄스의 시스템 전압레벨을 넘지 못하도록 유지하는 제1 제너다이오드를 더 포함하는 것을 특징으로 한다.
상기 리셋회로는, 상기 인버터의 입력단 및 접지단 사이에 연결되어 상기 인버터에 인가되는 전압이 적어도 상기 리셋펄스의 전압레벨을 넘지 못하도록 유지하는 제2 제너 다이오드를 더 포함하는 것을 특징으로 한다.
상기 제1 노드는, 상기 전원공급부에 연결되어 상기 시스템 전압을 인가하는 것을 특징으로 한다.
상기 리셋회로는, 상기 저항 및 캐패시터 사이에 연결되어 초기 구동시 상기 타이밍 제어부에 초기 리셋신호를 출력하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 전체 영상시스템과는 별도로 초기 리셋 구동 및 오작동시의 리셋 구동을 수행할 수 있는 리셋회로를 구비함으로서, 전체 시스템의 재 구동이 아닌 액정표시장치만을 초기화할 수 있다는 효과가 있다.
도 1은 종래의 영상시스템에 구비되는 리셋회로의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 리셋회로를 포함하는 액정표시장치를 나타낸 도면이다.
도 3은 본 발명의 리셋회로부의 등가회로를 나타낸 도면이다.
도 4a 및 도 4b는 종래 및 본 발명에 따른 액정표시장치의 리셋구동시 인가되는 신호파형을 나타낸 도면이다.
도 5는 본 발명의 다른 형태의 리셋회로부에 대한 등가회로를 나타낸 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 리셋회로를 포함하는 액정표시장치를 설명한다.
도 2는 본 발명의 실시예에 따른 리셋회로를 포함하는 액정표시장치를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 액정표시장치는 복수의 게이트배선(GL)과 데이터배선(DL)이 교차 배치되고, 그 교차지점에 화소 정의되는 액정패널(100)과, 각 구동부를 제어하는 타이밍 제어부(110)와, 타이밍 제어부(110)의 제어에 따라, 게이트배선(GL) 및 데이터배선(DL)을 통해 액정패널(100)을 구동하는 게이트 구동부 및 데이터 구동부(110, 120)와, 액정패널(100)에 빛을 제공하는 램프 구동부(140)와, 구동을 위한 전원전압 및 공통전압 등을 생성하는 전원공급부(150)와, 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 상기 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로부(160)를 포함한다.
액정패널(100)은 투명기판 상에 다수의 게이트배선(GL), 그리고 게이트배선(GL)과 수직하는 방행으로 다수의 데이터배선(DL)이 매트릭스 형태로 교차 배치되고, 교차지점에 다수의 화소영역이 정의된다. 각 화소영역에는 박막트랜지스터(T)가 형성되어 있으며, 박막트랜지스터(T)에 의해 제어되는 액정캐패시터(LC) 가 구성되어 이를 통해 화면을 표시하게 된다.
전술한 박막트랜지스터(T)는 게이트배선(GL)으로부터 하이레벨의 게이트전압이 인가되는 경우 턴-온되어 데이터배선(DL)으로부터 공급되는 데이터전압을 액정캐패시터(LC)에 인가한다. 또한, 박막트랜지스터(T)는 게이트배선(GL)으로부터 로우레벨 게이트전압이 인가되는 경우 턴-오프되어 액정캐패시터(LC)에 충전된 데이터전압이 한 프레임 동안 유지되게 한다.
액정캐패시터(LC)은 화소전극 및 공통전극이 커패시터를 이루는 것으로 액정을 사이에 두고 대면하는 공통전극과 박막트랜지스터(T)에 접속된 화소전극으로 구성된다. 그리고, 도시하지는 않았지만 액정캐패시터(LC)은 충전된 데이터전압이 다음 데이터전압으로 충전될 때까지 안정적으로 유지되게 하기 위해 저장커패시터(미도시)와 더 연결될 수 있다. 각 화소는 박막트랜지스터(T)를 통해 충전되는 데이터전압에 따라 액정의 배열 상태가 가변되어 액정캐패시터(LC)의 광 투과율이 조절됨으로써 계조를 구현하게 된다.
타이밍 제어부(110)는 메인시스템(10)로부터 인가되는 영상 데이터(DATA)와, 클럭신호(DCLK), 수평동기신호(Hsync) 및 수직동기신호(Vsync) 등의 타이밍신호를 인가받아, 전술한 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다.
여기서, 수평동기신호(Hsync)는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 클록신호(DCLK)는 게이트 및 데이터 구동부(120, 130)의 제어신호의 생성 기준이 되는 클록신호이다.
또한, 도시하지는 않았지만, 타이밍 제어부(110)는 메인시스템(10)과 소정의 인터페이스를 통해 연결되어 메인시스템(10)으로부터 출력되는 영상관련 신호와 타이밍신호를 고속으로 수신하게 된다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용될 수 있다.
또한, 액정패널(100)의 일측에는 복수의 쉬프트레지스터로 구성되는 게이트 구동부(120)가 구비되며, 액정패널(100)에 형성된 게이트배선(GL)과 전기적으로 접속되어 하나의 수평라인씩 순차적으로 게이트 전압을 출력한다.
게이트 구동부(120)는 타이밍 제어부(110)로부터 인가되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)상에 배열된 박막트랜지스터(T)을 턴-온(turn-on)하며, 이에 따라 데이터 구동부(130)로부터 공급되는 아날로그 파형의 데이터전압이 각 박막트랜지스터(T)에 접속된 액정캐패시터(LC)에 인가되도록 한다.
게이트 제어신호(GCS)로는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE)등이 있다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동부(120)를 구성하는 다수의 쉬프트 레지스터 중, 첫 번째 게이트펄스를 발생시키는 쉬프트 레지스터에 인가되어 첫 번째 게이트전압이 출력되도록 제어하는 신호이고, 게이트 쉬프트 클럭(GSC)은 모든 쉬프트 레지스터에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트하기 위한 신호이다. 그리고, 게이트 출력 인에이블(GOE)은 쉬프트 레지스터들의 출력을 제어하여 서로 다른 수평구간에 해당하는 박막트랜지스터들간 중첩되어 턴-온되는 것을 방지한다.
데이터 구동부(130)는 타이밍 제어부(110)로부터 입력되는 데이터 제어신호들에 대응하여 입력되는 디지털형태의 영상신호(DATA)를 정렬하고, 전원공급부(150)로부터 기준전압을 공급받아 영상신호에 대응하는 선택하여 아날로그 형태의 데이터전압으로 변환한다. 데이터전압은 하나의 수평기간(1H)씩 래치되어 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)에 입력된다.
데이터 제어신호(DCS)에는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE) 등이 있다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 타이밍을 제어하는 신호이며, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 대응하여 데이터 구동부(130)를 구성하는 각 구동IC에서 데이터의 샘플링 타이밍을 제어하는 신호이다. 또한, 소스 출력 인에이블(SOE)은 데이터 구동부(130)의 출력 타이밍을 제어하는 역할을 한다.
전원공급부(150)는 시스템 전압(Vsys)을 인가받아 액정표시장치의 구동을 위한 구동전압(VDD), 접지전압(VSS) 및 공통전압(Vcom)과, 게이트 구동부(120)의 구동을 위한 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)과, 데이터 구동부(130)의 구동을 위한 기준전압(VREF) 등을 생성 및 공급한다.
도면에서는, 전원공급부(150)가 후술하는 리셋회로부(160)로부터 전원전압(Vp)을 인가받는 구조를 예시하고 있으나, 메인시스템(10)으로부터 전원전압(Vp)을 직접 인가받고, 리셋회로부(160)에 시스템전압(Vsys)을 전달하는 구조도 적용될 수 있다.
리셋회로부(160)는 메인시스템(10)으로부터 인가되는 시스템 전압(Vsys)에 대응하여 영상시스템의 초기 구동시 초기 리셋신호(Trst)를 생성하여 타이밍 제어부(110)에 출력한다. 또한, 구동 이후 시스템 전압(Vsys)에 정상 구동시의 펄스가 아닌 리셋펄스가 포함될 경우, 이를 판별하고 초기 리셋신호(Trst)와는 별도의 제2 리셋신호(TSrst)를 타이밍 제어부(110)에 인가한다.
여기서, 시스템 전압(Vsys)은 약 3.3V로 설정될 수 있고, 리셋펄스는 적어도 시스템 전압(Vsys)보다는 높은 레벨을 가지며, 약 6.0V로 설정될 수 있다. 또한, 초기 리셋신호(Trst) 및 제2 리셋신호(TSrst)는 접지전압(VSS)보다는 높으나 적어도 시스템 전압(Vsys)보다는 낮은 레벨로 설정될 수 있다.
전술한 시스템 전압(Vsys)의 리셋펄스는 사용자가 영상시스템에 구비된 기능 키(function key)를 조작할 경우 메인 시스템(10)이 발생시키는 것으로, 초기 리셋신호(Trst)와 같이 영상시스템 전체에 적용되는 것이 아닌, 액정표시장치의 타이밍 제어부(110)에만 적용되는 신호이다. 타이밍 제어부(110)는 제2 리셋신호(TSrst)가 인가되면 초기 리셋구동과 동일하게 내부 메모리 등을 초기화하여 재 구동할 수 있도록 한다.
따라서, 사용자는 영상시스템의 오류가 아닌, 액정표시장치만 오작동시에 기능 키를 조작하여 제2 리셋신호(TSrst)를 발생시켜 전체 영상시스템은 현재 동작을 그래도 유지한 상태에서 액정표시장치만을 리셋구동하여 오류를 초기화하고 액정표시장치를 다시 정상구동 시킬 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치의 리셋회로부의 구조를 설명한다.
도 3은 본 발명의 리셋회로부의 등가회로를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 리셋회로부(160)는 제1 노드(N1)와 연결되어 초기 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)와, 논리회로인 인버터(I1) 및 낸드게이트(NG)의 조합으로 이루어진다.
상세하게는, 제1 노드(N1)에는 메인 시스템의 출력단과 연결되어 시스템 전압(Vsys)이 인가되며, 이와 연결된 저항(R1) 및 캐패시터(C1)는 시스템 전압(Vsys)을 전압강하 및 지연시켜 초기 리셋신호(Trst)를 생성한다.
저항(R1) 및 캐패시터(C1)는 제1 노드(N1) 및 접지단(VSS)사이에 직렬로 연결되어 초기 리셋회로를 구성하며, 저항(R1) 및 캐패시터(C1)의 사이에는 초기 리셋신호(Trst) 출력단이 연결되어 타이밍 제어부에 초기 리셋신호(Trst)를 인가한다.
인버터(I1)는 입력단이 시스템 전압(Vsys) 입력단과 연결되고, 출력단이 후술하는 낸드게이트(NG1)와 연결되며, 인가되는 시스템 전압(Vsys)을 논리반전하여 낸드게이트(NG1)에 전달한다. 또한, 인버터(I1)의 제1 전압단자는 제1 노드(N1)와 연결되고, 제2 전압단자는 접지전압(VSS)단과 연결된다. 이에 따라, 인버터(I1)는 시스템 전압(Vsys)이 3.3V일 경우 논리값 0으로 인식하여 논리반전된 논리값 1인 제1 전압단자에 인가되는 전압, 즉 3.3V를 출력하고, 시스템 전압(Vsys)에 리셋펄스가 포함되어 6V일 경우 논리값 1로 인식하여 논리반전된 논리값 0인 제2 전압단자에 인가되는 전압, 즉 0V를 출력한다.
전술한 인버터(I1)의 입출력 전압을 정리하면 이하의 표 1과 같다.
입력단 출력단
정상구동시 3.3 V 3.3 V
리셋펄스 발생시 6 V 0 V
낸드게이트(NG1)는 제1 입력단이 인버터(I1)의 출력단과 연결되고, 제2 입력단이 리셋신호(Trst) 출력단과 연결되어 입력되는 두 신호를 논리비교 하여 두 신호가 다른 경우 논리값 0을 반전한 논리값 1인 시스템 전압(Vsys)인 3.3V을 출력하고, 두 신호가 같은 경우 논리값 1을 반전한 논리값 0인 0 V을 출력한다. 즉, 정상구동시의 시스템 전압(Vsys)이 인가되면, 낸드게이트(NG1)의 두 입력단에 인가되는 신호가 같으므로, OV 의 전압이 낸드게이트(NG1)의 출력단으로 출력되어 타이밍 제어부는 현재상태를 유지하게 되고, 리셋구동시의 리셋펄스를 갖는 시스템 전압(Vsys)이 낸드게이트(NG1)에 인가되면, 3.3V의 제2 리셋신호(TSrst)가 낸드게이트(NG1)의 출력단으로 출력된다.
전술한 낸드게이트(NG1)의 입출력 전압을 정리하면 이하의 표 2과 같다.
제1 입력단 제2 입력단 출력단
정상구동시 0 V 3.3 V 3.3 V
리셋펄스 발생시 3.3 V 3.3 V 0 V
도 4a 및 도 4b는 종래 및 본 발명에 따른 액정표시장치의 리셋구동시 인가되는 신호파형을 나타낸 도면이다.
먼저, 도 3과 함께 도 4a를 참조하면, 종래의 액정표시장치는 초기 구동시 전원-온에 따라 액정표시장치에 시스템 전압(Vsys)이 인가되면, 3.3 V의 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)는 3.3 V의 전압레벨이 되고, 액정표시장치의 전원공급부를 구동하기 위한 전압(Vp)이 인가된다. 동시에 인버터(I1)에도 시스템 전압(Vsys)이 인가되어 논리값 0인 3.3 V가 출력된다.
다음으로, 저항(R1) 및 캐패시터(C1)에 의한 소정의 지연시간(Δt1)이후, 타이밍 제어부로 초기 리셋신호(Trst)가 인가된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 3.3 V의 전압이 인가되고, 제2 입력단에도 거의 3.3 V에 가까운 전압이 인가되므로 낸드게이트(NG1)는 동일신호로 판단하고 출력단을 논리값 0인 0V로 계속 유지하게 된다.
또한, 종래의 액정표시장치는 초기구동에 따른 리셋 이후, 별도의 제2 리셋신호(TSrst)가 발생하지 않게 된다.
이와 대비하여, 도 4b는 리셋구동시 신호파형을 나타낸 것으로, 초기 구동시에는 전원-온에 따라 종래의 액정표시장치와 동일하게 시스템 전압(Vsys)이 인가되고, 3.3 V의 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)는 3.3 V의 전압레벨이 되고, 액정표시장치의 전원공급부를 구동하기 위한 전원전압(Vp)이 인가된다. 동시에 인버터(I1)에도 시스템 전압(Vsys)이 인가되어 논리값 0인 3.3 V가 출력된다.
다음으로, 저항(R1) 및 캐패시터(C1)에 의한 소정의 지연시간(Δt1)이후, 타이밍 제어부로 초기 리셋신호(Trst)가 인가된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 3.3 V의 전압이 인가되고, 제2 입력단에도 거의 3.3 V에 가까운 전압이 인가되므로 낸드게이트(NG1)는 동일신호로 판단하고 출력단을 논리값 0인 0V로 계속 유지하게 된다.
이후, 사용자에 의해 기능 키가 입력되면 메인 시스템으로부터 소정기간(Δt2)의 리셋 펄스가 포함된 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)에 인가된 전압레벨이 6 V로 변하게 되어 인버터(I1)에는 리셋펄스를 갖는 시스템 전압(Vsys)이 인가되어 논리값 1인 0 V 가 출력된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 0 V의 전압이 인가되고, 제2 입력단에는 초기 리셋 이후의 전압인 거의 3.3V 에 가까운 전압이 인가되므로 낸드게이트(NG1)는 다른 신호로 판단하고 출력단으로 논리값 1인 3.3V의 제2 리셋신호(TSrst)를 출력하게 된다.
여기서, 제2 리셋신호(TSrst)는 리셋펄스의 라이징 에지 시점에서부터 소정시간 지연(Δt3)되어 타이밍 제어부에 인가된다. 타이밍 제어부는 그 제2 리셋신호(TSrst)에 따라 리셋구동을 진행하게 된다.
이하, 도면을 참조하여 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 리셋회로부의 구조를 설명한다. 이하의 리셋회로부는 초기 리셋신호(Trst) 및 제2 리셋신호(TSrst)를 생성하기 위한 주요 소자의 구조는 전술한 실시예와 유사하나, 전압변동에 대해 보다 안정적으로 동작한다는 특징이 있다.
도 5는 본 발명의 다른 형태의 리셋회로부에 대한 등가회로를 나타낸 도면이다.
도시된 바와 같이, 본 발명의 리셋회로부(260)는 제1 노드(N1)와 연결되어 초기 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)와, 각 노드에 인가되는 전압을 안정적으로 유지하는 제1 및 제2 제너다이오드(ZD1, ZD2)와, 논리회로인 인버터(I1) 및 낸드게이트(NG)의 조합으로 이루어진다.
제1 노드(N1)에는 메인 시스템의 출력단과 연결되어 시스템 전압(Vsys)이 인가되며, 이와 연결된 저항(R1) 및 캐패시터(C1)는 시스템 전압(Vsys)을 전압강하 및 지연시켜 초기 리셋신호(Trst)를 생성한다. 또한, 제1 노드(N1)는 액정표시장치의 전원공급부와 연결되고, 이에 인가되는 전압은 액정표시장치를 구동하기 위한 각종 전압을 생성하는 전원전압(Vp)으로 이용된다.
또한, 제1 노드(N1)는 접지된 제1 제너다이오드(ZD1)과 연결된다. 제1 제너다이오드(ZD1)는 항복전압(breakdown voltage)이 3.3 V인 소자로서, 역바이어스에서 3.3 V를 넘는 전압이 제1 노드(N1)에 인가되는 것을 방지하여 전원공급부에 안정된 전원전압(Vp)이 인가되도록 한다.
저항(R1) 및 캐패시터(C1)는 제1 노드(N1) 및 접지단(VSS)사이에 직렬로 연결되어 초기 리셋회로를 구성하며, 저항(R1) 및 캐패시터(C1)의 사이에는 초기 리셋신호(Trst) 출력단이 연결되어 타이밍 제어부에 초기 리셋신호(Trst)를 인가한다.
인버터(I1)는 입력단이 시스템 전압(Vsys) 입력단과 연결되고, 출력단이 낸드게이트(NG1)와 연결되며, 인가되는 시스템 전압(Vsys)을 논리반전하여 낸드게이트(NG1)에 전달한다. 또한, 인버터(I1)의 제1 전압단자는 제1 노드(N1)와 연결되고, 제2 전압단자는 접지전압(VSS)단과 연결된다. 이에 따라, 인버터(I1)는 시스템 전압(Vsys)이 3.3 V일 경우 논리값 0으로 인식하여 논리반전된 논리값 1인 제1 전압단자에 인가되는 전압, 즉 3.3 V를 출력하고, 시스템 전압(Vsys)에 리셋펄스가 포함되어 6 V일 경우 논리값 1로 인식하여 논리반전된 논리값 0인 제2 전압단자에 인가되는 전압, 즉 0 V를 출력한다.
또한, 인버터(I1)와 시스템 전압(Vsys) 입력단 사이에는 접지된 제2 제너다이오드(ZD2)가 연결된다. 제2 제너다이오드(ZD2)는 항복전압(breakdown voltage)이 6 V인 소자로서, 역바이어스에서 6 V를 넘는 전압이 인버터(I1)의 입력단에 인가되는 것을 방지하여 인버터(I1)가 안정적으로 동작할 수 있도록 한다.
낸드게이트(NG1)는 제1 입력단이 인버터(I1)의 출력단과 연결되고, 제2 입력단이 리셋신호(Trst) 출력단과 연결되어 입력되는 두 신호를 논리비교 하여 두 신호가 다른 경우 논리값 0을 반전한 논리값 1인 시스템 전압(Vsys)인 3.3 V을 출력하고, 두 신호가 같은 경우 논리값 1을 반전한 논리값 0인 0 V을 출력한다. 즉, 정상구동시의 시스템 전압(Vsys)이 인가되면, 낸드게이트(NG1)의 두 입력단에 인가되는 신호가 같으므로, O V의 전압이 낸드게이트(NG1)의 출력단으로 출력되어 타이밍 제어부는 현재상태를 유지하게 되고, 리셋구동시의 리셋펄스를 갖는 시스템 전압(Vsys)이 낸드게이트(NG1)에 인가되면, 3.3V의 제2 리셋신호(TSrst)가 낸드게이트(NG1)의 출력단으로 출력된다.
따라서, 전체 영상시스템이 모두 리셋되는 초기 리셋신호(Trst)와는 별도로 액정표시장치만을 리셋하기 위한 제2 리셋신호(TSrst)가 타이밍 제어부에 인가되게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
160 : 리셋회로 Vsys : 시스템 전압
Trst : 초기 리셋신호 TSrst : 제2 리셋신호
Vp : 전원전압 N1 : 제1 노드
I1 : 인버터 R1 : 저항
C1 : 캐패시터 NG1 : 낸드게이트

Claims (6)

  1. 액정패널;
    상기 액정패널을 구동하는 게이트 및 데이터 구동부;
    상기 게이트 및 데이터 구동부를 제어하는 타이밍 제어부;
    전원을 공급하는 전원공급부; 및
    메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 상기 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로
    를 포함하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 리셋회로는,
    상기 시스템 전압이 인가되는 제1 노드;
    상기 제1 노드와 접지단 사이에 직렬로 연결되는 저항 및 캐패시터;
    인가된 시스템 전압을 논리반전하는 인버터; 및
    상기 인버터로부터 출력된 전압이 인가되는 제1 입력단과, 상기 시스템 전압이 인가되는 제2 입력단과, 상기 제1 및 제2 입력단의 입력전압을 논리비교 및 반전 출력하여 서로 다를 경우 상기 리셋신호를 상기 타이밍 제어부에 출력하는 낸드게이트
    를 포함하는 것을 특징으로 하는 액정표시장치.
  3. 제 2 항에 있어서,
    상기 리셋회로는,
    상기 제1 노드 및 접지단 사이에 연결되어 상기 제1 노드에 인가되는 전압이 적어도 정상펄스의 시스템 전압레벨을 넘지 못하도록 유지하는 제1 제너다이오드
    를 더 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제 2 항에 있어서,
    상기 리셋회로는,
    상기 인버터의 입력단 및 접지단 사이에 연결되어 상기 인버터에 인가되는 전압이 적어도 상기 리셋펄스의 전압레벨을 넘지 못하도록 유지하는 제2 제너 다이오드
    를 더 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제 2 항에 있어서,
    상기 제1 노드는, 상기 전원공급부에 연결되어 상기 시스템 전압을 인가하는 것을 특징으로 하는 액정표시장치.
  6. 제 2 항에 있어서,
    상기 리셋회로는,
    상기 저항 및 캐패시터 사이에 연결되어 초기 구동시 상기 타이밍 제어부에 초기 리셋신호를 출력하는 것을 특징으로 하는 액정표시장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081202A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 낮은 레이턴시 가상 현실을 구동 및 보상하는 표시장치
EP3174040B1 (en) * 2015-11-25 2024-03-20 LG Display Co., Ltd. Display device and driving method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05265388A (ja) * 1992-03-24 1993-10-15 Sharp Corp 液晶用電源装置の駆動方法
KR20080042999A (ko) * 2006-11-13 2008-05-16 삼성전자주식회사 액정 표시 장치
KR20100040128A (ko) * 2008-10-09 2010-04-19 엘지디스플레이 주식회사 액정표시장치
KR20110075505A (ko) * 2009-12-28 2011-07-06 엘지디스플레이 주식회사 액정표시장치와 그 ｆｐｇａ 초기화 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05265388A (ja) * 1992-03-24 1993-10-15 Sharp Corp 液晶用電源装置の駆動方法
KR20080042999A (ko) * 2006-11-13 2008-05-16 삼성전자주식회사 액정 표시 장치
KR20100040128A (ko) * 2008-10-09 2010-04-19 엘지디스플레이 주식회사 액정표시장치
KR20110075505A (ko) * 2009-12-28 2011-07-06 엘지디스플레이 주식회사 액정표시장치와 그 ｆｐｇａ 초기화 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3174040B1 (en) * 2015-11-25 2024-03-20 LG Display Co., Ltd. Display device and driving method thereof
KR20190081202A (ko) * 2017-12-29 2019-07-09 엘지디스플레이 주식회사 낮은 레이턴시 가상 현실을 구동 및 보상하는 표시장치

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