KR20140043203A - Gate shift register and flat panel display using the same - Google Patents

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Abstract

The present invention relates to a gate shift register and a flat panel display using the same. The output stability of a scan pulse can be improved by forming a TFT to allow a first and a third QB node to be directly charged with a high voltage in response to a reset signal which is provided from a back stage.

Description

게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치{GATE SHIFT REGISTER AND FLAT PANEL DISPLAY USING THE SAME}GATE SHIFT REGISTER AND FLAT PANEL DISPLAY USING THE SAME}

본 발명은 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치에 관한 것이다.The present invention relates to a gate shift register and a flat panel display using the same.

평판 표시 장치(Flat Panel Display)는 액정 표시 장치(Liquid Crystal Display), 유기 발광 다이오드 표시 장치(Organic Light Emitting Diode Display) 등이 있다.The flat panel display includes a liquid crystal display (LCD), an organic light emitting diode (OLED) display, and the like.

일반적으로, 평판 표시 장치는 영상을 표시하는 표시 패널과, 표시 패널의 게이트 라인들에 스캔 펄스를 공급하기 위한 게이트 드라이버와, 표시 패널의 데이터 라인들에 영상 신호(데이터 전압)를 공급하기 위한 데이터 드라이버와, 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 컨트롤러를 구비한다. 게이트 드라이버는 타이밍 컨트롤러로부터 제공된 게이트 제어 신호에 응답하여 스캔 펄스를 순차적으로 출력하는 게이트 쉬프트 레지스터를 구비한다.In general, a flat panel display includes a display panel for displaying an image, a gate driver for supplying a scan pulse to gate lines of the display panel, and data for supplying an image signal (data voltage) to data lines of the display panel. And a timing controller for controlling the driver, the gate driver, and the data driver. The gate driver includes a gate shift register that sequentially outputs scan pulses in response to a gate control signal provided from a timing controller.

한편, 평판 표시 장치는 점점 대면적화되고 고해상도로 개발되고 있는데, 평판 표시 장치가 대면적 및 고해상도로 제조될수록 게이트 라인들의 저항 및 커패시턴스 성분이 증가하여 스캔 펄스의 출력 특성이 나빠진다. 이러한 문제점을 해결하기 위해, 게이트 쉬프트 레지스터를 구성하는 스위칭 소자의 크기를 증가시키는 방법이 있으나, 이 방법은 소비 전력을 증가시키고 네로우 베젤 설계가 어려운 문제점이 있다.On the other hand, flat panel display devices are increasingly large in area and developed in high resolution. As flat panel display devices are manufactured in large areas and in high resolution, resistance and capacitance components of gate lines increase, resulting in poor scan pulse output characteristics. In order to solve this problem, there is a method of increasing the size of the switching element constituting the gate shift register, but this method increases the power consumption and has a problem that the narrow bezel design is difficult.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 스캔 펄스의 출력을 안정화시켜 게이트 드라이버의 신뢰성을 향상시키고, 소비 전력을 절감하며, 네로우 베젤 설계가 용이한 게이트 쉬프트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and stabilizes the output of the scan pulse to improve the reliability of the gate driver, reduce power consumption, and easy to design a narrow bezel gate shift shift register and a flat panel display using the same. The purpose is to provide a device.

상기와 같은 목적을 달성하기 위해, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치는 다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고; 상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고; 상기 제1 서브 스테이지는 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 제1 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT와; 상기 제1 노드의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제9 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 노드에 공급하는 제10 TFT를 구비하고; 상기 제2 서브 스테이지는 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 제2 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제12 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제15 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제16 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제17 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제18 TFT와; 상기 제2 노드의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제19 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 노드에 공급하는 제20 TFT를 구비하는 것을 특징으로 한다.In order to achieve the above object, a gate shift register and a flat panel display device using the same according to an embodiment of the present invention includes n / 2 stages that receive a plurality of clock pulses and output two scan pulses, respectively. ; Each of the n / 2 stages includes first and second sub-stages that sequentially output the scan pulses; The first sub-stage is switched according to a voltage level of a first Q node, the first pull-up TFT supplying any one of the plurality of clock pulses to a first output terminal; A first pull-down TFT switched according to a voltage level of a first QB node to supply a gate-off voltage to the first output terminal; A second pull-down TFT switched according to a voltage level of a second QB node to supply the gate-off voltage to the first output terminal; A first TFT switched according to a voltage level of a first alternating voltage to supply the first alternating voltage to a first node; A second TFT which is switched according to a reset signal provided from a rear stage, and supplies the first AC voltage to the first QB node; A third TFT which is switched in accordance with a first carry signal provided from a first sub-stage of the preceding stage, to supply a gate-on voltage to the first Q node; A fourth TFT switched according to the reset signal to supply the gate off voltage to the first Q node; A fifth TFT switched according to the voltage level of the second QB node to supply the gate off voltage to the first Q node; A sixth TFT switched according to the voltage level of the first QB node to supply the gate off voltage to the first Q node; A seventh TFT switched according to the voltage level of the first Q node to supply the gate off voltage to the first QB node; An eighth TFT switched according to the first carry signal to supply the gate off voltage to the first QB node; A ninth TFT switched according to the voltage level of the first node to supply the first AC voltage to the first QB node; A tenth TFT switched according to the voltage level of the first Q node to supply the gate off voltage to the first node; The second sub-stage is switched according to the voltage level of a second Q node, the second pull-up TFT for supplying another one of the plurality of clock pulses to a second output terminal; A third pull-down TFT switched according to a voltage level of a third QB node to supply the gate-off voltage to the second output terminal; A fourth pull-down TFT switched according to a voltage level of a fourth QB node to supply the gate-off voltage to the second output terminal; An eleventh TFT switched according to a voltage level of a second alternating voltage to supply the second alternating voltage to a second node; A twelfth TFT switched according to the reset signal to supply the second alternating voltage to the third QB node; A thirteenth TFT that is switched in accordance with a second carry signal provided from a second sub-stage of a previous stage, to supply the gate-on voltage to the second Q node; A fourteenth TFT switched according to the reset signal to supply the gate off voltage to the second Q node; A fifteenth TFT switched according to the voltage level of the fourth QB node to supply the gate-off voltage to the second Q node; A sixteenth TFT switched according to the voltage level of the third QB node to supply the gate off voltage to the second Q node; A seventeenth TFT switched according to the voltage level of the second Q node to supply the gate off voltage to the third QB node; An eighteenth TFT switched according to the second carry signal to supply the gate-off voltage to the third QB node; A nineteenth TFT switched according to the voltage level of the second node to supply the second alternating voltage to the third QB node; And a twentieth TFT which is switched according to the voltage level of the second Q node to supply the gate off voltage to the second node.

상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고, 상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 한다.The first QB node and the fourth QB node are electrically connected to each other, and the second QB node and the third QB node are electrically connected to each other.

제k 스테이지의 제1 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제1 캐리 신호로서 제k+1 스테이지의 제1 서브 스테이지로 공급되고, 상기 제k 스테이지의 제2 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제2 캐리 신호로서 상기 제k+1 스테이지의 제2 서브 스테이지로 공급됨과 동시에, 상기 리셋 신호로서 제k-1 스테이지의 제1 및 제2 서브 스테이지로 공급되는 것을 특징으로 한다.The scan pulse output from the first sub-stage of the k-th stage is supplied to the first sub-stage of the k + 1th stage as the first carry signal, and the scan pulse output from the second sub-stage of the k-th stage is the It is supplied as a second carry signal to the second sub-stage of the k + 1th stage and is supplied to the first and second sub-stages of the k-1st stage as the reset signal.

상기 제1 및 제2 교류 전압은 적어도 1 프레임 주기로 상기 게이트 온 전압 및 상기 게이트 오프 전압을 반복하는 전압인 것을 특징으로 한다.The first and second alternating voltages may be voltages that repeat the gate on voltage and the gate off voltage at least one frame period.

상기 다수의 클럭 펄스는 순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되는 제1 내지 제4 클럭 펄스를 포함하는 것을 특징으로 한다.The plurality of clock pulses may be sequentially delayed, and include first to fourth clock pulses in which neighboring clock pulses overlap each other for a predetermined period.

상기 n/2개의 스테이지 중에서 홀수 번째 스테이지는 상기 제1 및 제2 클럭 펄스를 입력받고, 상기 n/2개의 스테이지 중에서 짝수 번째 스테이지는 상기 제3 및 제4 클럭 펄스를 입력받는 것을 특징으로 한다.The odd-numbered stage among the n / 2 stages receives the first and second clock pulses, and the even-numbered stage among the n / 2 stages receives the third and fourth clock pulses.

본 발명의 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 차징 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 TFT를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다.The gate shift register of the present invention configures the TFT to improve the charging characteristics of the QB node switching the pull-down TFT and to improve the bootstrapping of the pull-up TFT, thereby reducing the delay of the scan pulse and causing abnormal scan pulses. It prevents the output and reduces the size of the TFT, which saves power consumption and facilitates narrow bezel design.

도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.
도 2는 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다.
도 4는 캐리 신호 및 리셋 신호의 전달을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 제1 스테이지(ST1)의 구성도이다.
도 6은 도 5에 도시된 제1 스테이지(ST1)의 구동 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 제1 스테이지(ST1)의 구성도이다.
도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션 파형도이다.1 is a block diagram of a flat panel display device according to an exemplary embodiment of the present invention.
2 is a block diagram of a gate shift register according to an exemplary embodiment of the present invention.
3 is a configuration diagram of a gate shift register according to an embodiment of the present invention.
4 is a view for explaining the transfer of a carry signal and a reset signal.
FIG. 5 is a configuration diagram of the first stage ST1 illustrated in FIG. 3.
FIG. 6 is a driving waveform diagram of the first stage ST1 illustrated in FIG. 5.
7 is a configuration diagram of the first stage ST1 according to another embodiment of the present invention.
8A and 8B are simulation waveform diagrams for explaining the effects of the present invention.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치를 도면을 참조하여 보다 상세히 설명한다.Hereinafter, a gate shift register and a flat panel display using the same according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 평판 표시 장치의 구성도이다.1 is a configuration diagram of a flat panel display according to an embodiment of the present invention.

도 1에 도시된 평판 표시 장치는 표시 패널(2)과, 게이트 드라이버(4)와, 데이터 드라이버(6)와, 타이밍 컨트롤러(8)를 구비한다.The flat panel display shown in FIG. 1 includes a display panel 2, a gate driver 4, a data driver 6, and a timing controller 8.

표시 패널(2)은 서로 교차하는 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)을 구비하고, 이들(GL, DL)의 교차 영역에는 다수의 화소(P)들이 구비된다. 각 화소(P)들은 게이트 라인(GL)으로부터 공급되는 스캔 펄스(Vout)에 응답하여 데이터 라인(DL)으로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.The display panel 2 includes a plurality of gate lines GL and a plurality of data lines DL intersecting with each other and a plurality of pixels P are provided at intersections of the display lines GL and DL. Each pixel P displays an image according to a video signal (data voltage) supplied from the data line DL in response to a scan pulse Vout supplied from the gate line GL.

게이트 드라이버(4)는 표시 패널(2)의 다수의 게이트 라인(GL)을 구동한다. 게이트 드라이버(4)는 드라이브 IC 형태로 집적화되거나, 비정질 실리콘 박막 트랜지스터(이하, TFT)를 이용하여 표시 패널(2)의 비표시 영역에 형성될 수 있다. 게이트 드라이버(4)는 표시 패널(2)의 양측에 각각 구비되어 다수의 게이트 라인(GL)을 양측에서 구동할 수 있다. 이 경우, 표시 패널(2) 양측의 게이트 드라이버(4)는 회로 구성 및 동작 방법이 동일하다. 이러한 게이트 드라이버(4)는 대면적 및 고해상도인 표시 패널(2)에서 게이트 라인(GL)의 로드 증가에 따른 스캔 펄스의 출력 불안정을 방지할 수 있다.The gate driver 4 drives the plurality of gate lines GL of the display panel 2. The gate driver 4 may be integrated in the form of a drive IC, or may be formed in the non-display area of the display panel 2 using an amorphous silicon thin film transistor (hereinafter, referred to as TFT). The gate driver 4 may be provided at both sides of the display panel 2 to drive the plurality of gate lines GL from both sides. In this case, the gate driver 4 on both sides of the display panel 2 has the same circuit configuration and operation method. The gate driver 4 may prevent an output instability of a scan pulse due to an increase in load of the gate line GL in the display panel 2 having a large area and a high resolution.

게이트 드라이버(4)는 타이밍 컨트롤러(8)로부터 제공된 다수의 게이트 제어 신호(GCS)에 따라 다수의 게이트 라인(GL)에 스캔 펄스(Vout)를 공급하는 게이트 쉬프트 레지스터를 구비한다. 특히, 본 발명의 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 차징 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 회로를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다. 이러한 본 발명의 게이트 쉬프트 레지스터에 대해서는 도 5 및 도 6을 결부하여 구체적으로 후술하기로 한다.The gate driver 4 includes a gate shift register for supplying a plurality of gate lines GL with a scan pulse Vout in accordance with a plurality of gate control signals GCS provided from the timing controller 8. [ In particular, the gate shift register of the present invention is configured to improve the charging characteristics of the QB node switching the pull-down TFT and to improve the bootstrapping of the pull-up TFT, thereby reducing the delay of the scan pulse, This function prevents abnormal output of the TFT and reduces the size of the TFT, which reduces power consumption and facilitates narrow bezel design. The gate shift register of the present invention will be described in detail later with reference to FIGS. 5 and 6.

데이터 드라이버(6)는 타이밍 컨트롤러(8)로부터 제공된 다수의 데이터 제어 신호(DCS)에 따라 타이밍 컨트롤러(8)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 데이터 전압으로 변환하고, 변환된 데이터 전압을 다수의 데이터 라인(DL)에 공급한다.The data driver 6 converts the digital image data RGB input from the timing controller 8 into a data voltage using a reference gamma voltage according to a plurality of data control signals DCS provided from the timing controller 8, The converted data voltage is supplied to the plurality of data lines DL.

타이밍 컨트롤러(8)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(2)의 크기 및 해상도에 알맞게 정렬하여 데이터 드라이버(6)에 공급한다. 타이밍 컨트롤러(8)는 외부로부터 입력되는 동기 신호들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 및 데이터 제어신호(GCS, DCS)를 생성하여 게이트 드라이버(4) 및 데이터 드라이버(6)에 각각 공급한다.The timing controller 8 arranges image data (RGB) input from the outside in accordance with the size and resolution of the display panel 2 and supplies the image data to the data driver 6. The timing controller 8 uses a plurality of gates and a plurality of gates and a plurality of gates using external synchronous signals such as a dot clock DCLK, a data enable signal DE, a horizontal synchronous signal Hsync and a vertical synchronous signal Vsync. And supplies the data control signals GCS and DCS to the gate driver 4 and the data driver 6, respectively.

다수의 게이트 제어신호(GCS)는 서로 다른 위상을 갖는 다수의 클럭 펄스(CLK)와, 게이트 드라이버(4)의 구동 시작을 지시하는 게이트 스타트 펄스(Vst)를 포함한다. 다수의 클럭 펄스(CLK)는 서로 다른 위상을 갖는 2개 이상의 클럭 펄스(CLK)를 포함한다. 즉, 본 발명의 클럭 펄스(CLK)는 2상, 4상, 6상, 8상 등의 클럭 펄스(CLK)일 수 있다. 이하에서는 본 발명의 클럭 펄스(CLK)가 4상의 클럭 펄스(CLK1~CLK4)를 포함하는 것으로 설명한다. 게이트 스타트 펄스(Vst)는 매 프레임 시작시 단 한번의 게이트 하이 전압(VGH) 상태를 갖는다. 게이트 스타트 펄스(Vst)는 다수의 클럭 펄스(CLK)가 몇상의 클럭 펄스(CLK)인지에 따라 적어도 1개 출력된다. 이하에서는 본 발명의 게이트 스타트 펄스(Vst)가 제1 및 제2 게이트 스타트 펄스(Vst1, Vst2)를 포함하는 것으로 설명한다.The plurality of gate control signals GCS include a plurality of clock pulses CLK having different phases and a gate start pulse Vst for instructing the gate driver 4 to start driving. The plurality of clock pulses CLK includes two or more clock pulses CLK having different phases. That is, the clock pulse CLK of the present invention may be a clock pulse CLK of 2-phase, 4-phase, 6-phase, 8-phase or the like. Hereinafter, the clock pulse CLK of the present invention will be described as including four phase clock pulses CLK1 to CLK4. The gate start pulse Vst has a gate high voltage (VGH) state only once at the beginning of each frame. The gate start pulse Vst is output at least one depending on how many clock pulses CLK are several clock pulses CLK. Hereinafter, the gate start pulse Vst of the present invention will be described as including the first and second gate start pulses Vst1 and Vst2.

도 2 및 도 3은 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터의 구성도이다. 도 4는 캐리 신호 및 리셋 신호의 전달을 설명하기 위한 도면이다.2 and 3 are diagrams illustrating a gate shift register according to an exemplary embodiment of the present invention. 4 is a view for explaining the transfer of a carry signal and a reset signal.

도 2를 참조하면, 게이트 쉬프트 레지스터는 n/2개의 스테이지, 즉 제1 내지 제n/2 스테이지(ST1~STn/2)를 구비하여 n개의 스캔 펄스(Vout 1~Vout n)를 출력한다. 각 스테이지(ST1~STn/2)는 스캔 펄스를 2개씩 출력하며, 제1 스테이지(ST1)로부터 제n/2 스테이지(STn/2)까지 순차적으로 스캔 펄스를 출력한다. 예를 들어, 제1 스테이지(ST1)는 제1 및 제2 스캔 펄스(Vout 1, Vout 2)를 순차적으로 출력하고, 이어서 제2 스테이지(ST2)는 제3 및 제4 스캔 펄스(Vout 3, Vout 4)를 순차적으로 출력하며, 이와 같은 방법으로 맨 마지막에 제n/2 스테이지(STn/2)는 제n-1 스캔 펄스 및 제n 스캔 펄스(Vout n-1, Vout n)를 순차적으로 출력한다.Referring to FIG. 2, the gate shift register includes n / 2 stages, that is, the first to n / 2th stages ST1 to STn / 2 to output n scan pulses Vout 1 to Vout n. Each stage ST1 to STn / 2 outputs two scan pulses, and sequentially outputs the scan pulses from the first stage ST1 to the n / 2th stage STn / 2. For example, the first stage ST1 sequentially outputs the first and second scan pulses Vout 1 and Vout 2, and then the second stage ST2 outputs the third and fourth scan pulses Vout 3, Vout 4) is sequentially output, and in this way, the nth / 2th stage STn / 2 sequentially outputs the nth scan pulse and the nth scan pulse Vout n-1 and Vout n in this manner. Output

도 3을 참조하면, 각 스테이지(ST1~STn/2)는 제1 내지 제4 클럭 펄스(CLK1~CLK4) 중에서 2개를 입력받는다. 예를 들어, 홀수 번째 스테이지(ST1, ST3, ST5, …)는 제1 및 제2 클럭 펄스(CLK1, CLK2)를 입력받고, 짝수 번째 스테이지(ST2, ST4, ST6, …)는 제3 및 제4 클럭 펄스(CLK3, CLK4)를 입력받는다. 또한, 각 스테이지(ST1~STn/2)는 게이트 하이 전압(VGH)과, 게이트 로우 전압(VGL)과, 제1 및 제 2 교류 전압(VDD1, VDD2)을 입력받는다. 제1 내지 제4 클럭 펄스(CLK1~CLK4)는 제1 클럭 펄스(CLK1)로부터 제4 클럭 펄스(CLK4)까지 순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되도록 출력되는 신호이다. 제1 및 제 2 교류 전압(VDD1, VDD2)은 소정 주기를 갖고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 반복하는 교류 전압이며, 서로 위상이 반전된다. 예를 들어, 제1 및 제 2 교류 전압(VDD1, VDD2)은 적어도 1 프레임 주기로 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 반복하는 교류 전압일 수 있다.(도 6 참조)Referring to FIG. 3, each stage ST1 to STn / 2 receives two of the first to fourth clock pulses CLK1 to CLK4. For example, the odd-numbered stages ST1, ST3, ST5,... Receive the first and second clock pulses CLK1, CLK2, and the even-numbered stages ST2, ST4, ST6,... Receive 4 clock pulses (CLK3, CLK4). Each stage ST1 to STn / 2 receives a gate high voltage VGH, a gate low voltage VGL, and first and second AC voltages VDD1 and VDD2. The first to fourth clock pulses CLK1 to CLK4 are delayed sequentially from the first clock pulse CLK1 to the fourth clock pulse CLK4, and are output such that neighboring clock pulses overlap each other for a predetermined period. The first and second alternating voltages VDD1 and VDD2 are alternating voltages having a predetermined period and repeating the gate high voltage VGH and the gate low voltage VGL, and the phases are inverted from each other. For example, the first and second AC voltages VDD1 and VDD2 may be AC voltages that repeat the gate high voltage VGH and the gate low voltage VGL at least one frame period (see FIG. 6).

한편, 스테이지(ST1~STn/2) 각각은 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)를 구비하는데, 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 스캔 펄스를 순차적으로 출력한다. 각 스테이지(ST1~STn/2)에 구비된 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 해당 스테이지에 입력된 2개의 클럭 펄스 중에서 서로 다른 클럭 펄스를 입력받는다. 또한, 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)는 해당 스테이지에 입력된 제1 및 제 2 교류 전압(VDD1, VDD2) 중에서 서로 다른 교류 전압을 입력받는다.Meanwhile, each of the stages ST1 to STn / 2 includes first and second sub-stages ST_Sub1 and ST_Sub2, and the first and second sub-stages ST_Sub1 and ST_Sub2 sequentially output scan pulses. The first and second sub-stages ST_Sub1 and ST_Sub2 included in each stage ST1 to STn / 2 receive different clock pulses from two clock pulses input to the corresponding stage. In addition, the first and second sub-stages ST_Sub1 and ST_Sub2 receive different AC voltages among the first and second AC voltages VDD1 and VDD2 input to the stage.

각 스테이지(ST1~STn/2)의 제1 및 제2 서브 스테이지(ST_Sub1, ST_Sub2)로부터 출력되는 스캔 펄스는 표시 패널(2)의 게이트 라인(GL)에 인가됨과 동시에, 후단 스테이지로 전달되는 캐리 신호 및 전단 스테이지로 전달되는 리셋 신호로서 역할을 한다. 참고로, "전단 스테이지"는 기준이 되는 스테이지(ST)의 상부에 위치하는 것으로, 예컨대 제 k(1<k<n) 스테이지(STk)에 기준한 전단 스테이지는 "제1 스테이지(ST1)~제k-1 스테이지(STk-1)" 중 어느 하나를 지시한다. 그리고 "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것으로, 예컨대 제k 스테이지(STk)에 기준한 후단 스테이지는 "제k+1 스테이지(STk+1)~제n/2 스테이지(STn/2)" 중 어느 하나를 지시한다.The scan pulses output from the first and second sub-stages ST_Sub1 and ST_Sub2 of the stages ST1 to STn / 2 are applied to the gate line GL of the display panel 2 and transferred to the rear stage. It serves as a reset signal that is passed to the signal and to the front stage. For reference, the "shear stage" is located above the stage ST, which is a reference. For example, the shear stage based on the kth (1 <k <n) stage STk is the "first stage ST1-". One of the k-th stage STk-1 ". Stage stage STk + 1 to STn + 1 stage STn + 1 stage STn + 1 stage STn + 1 stage STn + 1 stage STn + 2) "

예를 들어, 도 4에 도시한 바와 같이, 제k 스테이지(STk)의 제1 서브 스테이지(STk_Sub1)로부터 출력되는 스캔 펄스는 캐리 신호로서 제k+1 스테이지(STk)의 제1 서브 스테이지(STk_Sub1)에 공급된다. 그리고 제k 스테이지(STk)의 제2 서브 스테이지(STk_Sub1)로부터 출력되는 스캔 펄스는 캐리 신호로서 제k+1 스테이지(STk)의 제2 서브 스테이지(STk+1_Sub2)에 공급됨과 동시에, 리셋 신호로서 제k-1 스테이지(STk)의 제1 및 제2 서브 스테이지(STk-1_Sub1, STk-1_Sub2)에 공급된다.For example, as shown in FIG. 4, the scan pulse output from the first sub-stage STk_Sub1 of the k-th stage STk is a carry signal and is the first sub-stage STk_Sub1 of the k + 1th stage STk as a carry signal. Is supplied. The scan pulse output from the second sub-stage STk_Sub1 of the k-th stage STk is supplied as a carry signal to the second sub-stage STk + 1_Sub2 of the k + 1th stage STk and is used as a reset signal. The first and second sub-stages STk-1_Sub1 and STk-1_Sub2 of the k-th stage STk are supplied.

이하, 본 발명의 실시 예에 따른 게이트 쉬프트 레지스터를 보다 구체적으로 설명한다. 참고로, 각 스테이지(ST1~STn/2)는 회로 구성과 동작 방법이 모두 동일하며, 이하에서는 제1 스테이지(ST1)를 예를 들어 설명하기로 한다.Hereinafter, the gate shift register according to the embodiment of the present invention will be described more specifically. For reference, each stage ST1 to STn / 2 has the same circuit configuration and operation method. Hereinafter, the first stage ST1 will be described as an example.

도 5는 도 3에 도시된 제1 스테이지(ST1)의 구성도이다. 도 6은 도 5에 도시된 제1 스테이지(ST1)의 구동 파형도이다.FIG. 5 is a configuration diagram of the first stage ST1 illustrated in FIG. 3. FIG. 6 is a driving waveform diagram of the first stage ST1 illustrated in FIG. 5.

도 5를 참조하면, 제1 스테이지(ST1)는 제1 스캔 펄스(Vout 1)를 출력하기 위한 제1 서브 스테이지(ST1_Sub1)와, 제2 스캔 펄스(Vout 2)를 출력하기 위한 제2 서브 스테이지(ST1_Sub2)를 구비한다.Referring to FIG. 5, the first stage ST1 may include a first sub-stage ST1_Sub1 for outputting the first scan pulse Vout 1 and a second sub-stage for outputting the second scan pulse Vout 2. (ST1_Sub2).

제1 서브 스테이지(ST1_Sub1)는 제1 풀업 TFT(Tu1)와, 제1 및 제2 풀다운 TFT(Td1, Td2)와, 제1 내지 제10 TFT(T1~T10)를 구비한다.The first sub-stage ST1_Sub1 includes a first pull-up TFT Tu1, first and second pull-down TFTs Td1 and Td2, and first to tenth TFTs T1 to T10.

제1 풀업 TFT(Tu1)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 제1 클럭 펄스(CLK1)를 제1 출력단에 공급한다.The first pull-up TFT Tu1 is switched according to the voltage level of the first Q node Q1 to supply the first clock pulse CLK1 to the first output terminal.

제1 풀다운 TFT(Td1)는 제1 QB 노드(QB1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.The first pull-down TFT Td1 is switched according to the voltage level of the first QB node QB1 to supply the gate low voltage VGL to the first output terminal.

제2 풀다운 TFT(Td2)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.The second pull-down TFT Td2 is switched according to the voltage level of the second QB node QB2 to supply the gate low voltage VGL to the first output terminal.

제1 TFT(T1)는 제1 교류 전압(VDD1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 노드(N1)에 공급한다.The first TFT T1 is switched according to the voltage level of the first AC voltage VDD1 to supply the first AC voltage VDD1 to the first node N1.

제2 TFT(T2)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.The second TFT T2 is switched according to the reset signal provided from the rear stage, that is, the fourth scan pulse Vout 4, to supply the first AC voltage VDD1 to the first QB node QB1.

제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제1 Q 노드(Q1)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1) 대신, 전단 스테이지의 제1 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.The third TFT T3 is switched according to the first gate start pulse Vst1 to supply the gate high voltage VGH to the first Q node Q1. For reference, in the remaining stages other than the first stage ST1, the third TFT T3 is switched according to a carry signal provided from the first sub-stage of the front stage instead of the first gate start pulse Vst1.

제4 TFT(T4)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The fourth TFT T4 is switched according to the reset signal to supply the gate low voltage VGL to the first Q node Q1.

제5 TFT(T5)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The fifth TFT T5 is switched according to the voltage level of the second QB node QB2 to supply the gate low voltage VGL to the first Q node Q1.

제6 TFT(T6)는 제1 QB(QB1)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The sixth TFT T6 is switched according to the voltage level of the first QB QB1 node to supply the gate low voltage VGL to the first Q node Q1.

제7 TFT(T7)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.The seventh TFT T7 is switched according to the voltage level of the first Q node Q1 to supply the gate low voltage VGL to the first QB node QB1.

제8 TFT(T8)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.The eighth TFT T8 is switched according to the first gate start pulse Vst1 to supply the gate low voltage VGL to the first QB node QB1.

제9 TFT(T9)는 제1 노드(N1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.The ninth TFT T9 is switched according to the voltage level of the first node N1 to supply the first AC voltage VDD1 to the first QB node QB1.

제10 TFT(T10)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 노드(N1)에 공급한다.The tenth TFT T10 is switched according to the voltage level of the first Q node Q1 to supply the gate low voltage VGL to the first node N1.

제2 서브 스테이지(ST1_Sub2)는 제2 풀업 TFT(Tu1)와, 제3 및 제4 풀다운 TFT(Td3, Td4)와, 제11 내지 제20 TFT(T11~T20)를 구비한다.The second sub-stage ST1_Sub2 includes a second pull-up TFT Tu1, third and fourth pull-down TFTs Td3 and Td4, and eleventh to twentieth TFTs T11 to T20.

제2 풀업 TFT(Tu1)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 제2 클럭 펄스(CLK2)를 제2 출력단에 공급한다.The second pull-up TFT Tu1 is switched according to the voltage level of the second Q node Q2 to supply the second clock pulse CLK2 to the second output terminal.

제3 풀다운 TFT(Td3)는 제3 QB 노드(QB3)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.The third pull-down TFT Td3 is switched according to the voltage level of the third QB node QB3 to supply the gate low voltage VGL to the second output terminal.

제4 풀다운 TFT(Td4)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.The fourth pull-down TFT Td4 is switched according to the voltage level of the fourth QB node QB4 to supply the gate low voltage VGL to the second output terminal.

제11 TFT(T11)는 제2 교류 전압(VDD2)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제2 노드(N2)에 공급한다.The eleventh TFT T11 is switched according to the voltage level of the second AC voltage VDD2 to supply the second AC voltage VDD2 to the second node N2.

제12 TFT(T12)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.The twelfth TFT T12 is switched in accordance with the reset signal provided from the rear stage, that is, the fourth scan pulse Vout 4, to supply the second AC voltage VDD2 to the third QB node QB3.

제13 TFT(T13)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제2 Q 노드(Q2)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제13 TFT(T13)는 제2 게이트 스타트 펄스(Vst2) 대신, 전단 스테이지의 제2 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.The thirteenth TFT T13 is switched according to the second gate start pulse Vst2 to supply the gate high voltage VGH to the second Q node Q2. For reference, in the remaining stages other than the first stage ST1, the thirteenth TFT T13 is switched according to a carry signal provided from the second sub-stage of the front stage instead of the second gate start pulse Vst2.

제14 TFT(T14)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The fourteenth TFT T14 is switched according to the reset signal to supply the gate low voltage VGL to the second Q node Q2.

제15 TFT(T15)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The fifteenth TFT T15 is switched according to the voltage level of the fourth QB node QB4 to supply the gate low voltage VGL to the second Q node Q2.

제16 TFT(T16)는 제3 QB(QB3)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The sixteenth TFT T16 is switched according to the voltage level of the third QB QB3 node to supply the gate low voltage VGL to the second Q node Q2.

제17 TFT(T17)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.The seventeenth TFT T17 is switched according to the voltage level of the second Q node Q2 to supply the gate low voltage VGL to the third QB node QB3.

제18 TFT(T18)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.The eighteenth TFT T18 is switched according to the second gate start pulse Vst2 to supply the gate low voltage VGL to the third QB node QB3.

제19 TFT(T19)는 제2 노드(N1)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.The nineteenth TFT T19 is switched according to the voltage level of the second node N1 to supply the second alternating voltage VDD2 to the third QB node QB3.

제20 TFT(T20)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 노드(N2)에 공급한다.The twentieth TFT T20 is switched according to the voltage level of the second Q node Q2 to supply the gate low voltage VGL to the second node N2.

상기에서 제1 서브 스테이지(ST1_Sub1)의 제1 QB 노드(QB1)와, 제2 서브 스테이지(ST1_Sub2)의 제4 QB 노드(QB4)는 전기적으로 서로 연결된다. 그리고 제1 서브 스테이지(ST1_Sub1)의 제2 QB 노드(QB2)와, 제2 서브 스테이지(ST1_Sub2)의 제3 QB 노드(QB3)는 전기적으로 서로 연결된다.The first QB node QB1 of the first sub-stage ST1_Sub1 and the fourth QB node QB4 of the second sub-stage ST1_Sub2 are electrically connected to each other. The second QB node QB2 of the first sub-stage ST1_Sub1 and the third QB node QB3 of the second sub-stage ST1_Sub2 are electrically connected to each other.

이하, 상기 제1 스테이지(ST1)의 동작 방법을 도 5 및 도 6을 결부하여 설명한다. 그리고 이하의 설명에서 제1 교류 전압(VDD1)이 게이트 하이 전압(VGH) 상태이고, 제2 교류 전압(VDD2)이 게이트 로우 전압(VGL) 상태인 것으로 가정한다.Hereinafter, a method of operating the first stage ST1 will be described with reference to FIGS. 5 and 6. In the following description, it is assumed that the first AC voltage VDD1 is in the gate high voltage VGH state and the second AC voltage VDD2 is in the gate low voltage VGL state.

먼저, 제1 서브 스테이지(ST1_Sub1)에 게이트 하이 전압(VGH) 상태의 제1 게이트 스타트 펄스(Vst1)가 입력된다. 그러면, 제3 TFT(T3)가 턴-온되고, 제3 TFT(T3)를 통해 게이트 하이 전압(VGH)이 제1 Q 노드(Q1)에 공급된다. 이에 따라, 제1 Q 노드(Q1)는 프리-차지되며, 제7 및 제10 TFT(T7, T10)가 턴-온된다. 그러면, 제7 TFT(T7)를 통해 게이트 로우 전압(VGL)이 제1 및 제4 QB 노드(QB1, QB4)에 공급되고, 제10 TFT(T10)를 통해 게이트 로우 전압(VGL)이 제1 노드(N1)에 공급된다.First, the first gate start pulse Vst1 of the gate high voltage VGH state is input to the first sub-stage ST1_Sub1. Then, the third TFT T3 is turned on and the gate high voltage VGH is supplied to the first Q node Q1 through the third TFT T3. Accordingly, the first Q node Q1 is pre-charged, and the seventh and tenth TFTs T7 and T10 are turned on. Then, the gate low voltage VGL is supplied to the first and fourth QB nodes QB1 and QB4 through the seventh TFT T7, and the gate low voltage VGL is supplied to the first through the tenth TFT T10. It is supplied to the node N1.

이어서, 제2 서브 스테이지(ST1_Sub2)에 게이트 하이 전압(VGH) 상태의 제2 게이트 스타트 펄스(Vst2)가 입력된다. 그러면, 제13 TFT(T13)가 턴-온되고, 제13 TFT(T13)를 통해 게이트 하이 전압(VGH)이 제2 Q 노드(Q2)에 공급된다. 이에 따라, 제2 Q 노드(Q2)는 프리-차지되며, 제17 및 제20 TFT(T17, T20)가 턴-온된다. 그러면, 제17 TFT(T17)를 통해 게이트 로우 전압(VGL)이 제3 및 제2 QB(QB3, QB2)에 공급되고, 제20 TFT(T20)를 통해 게이트 로우 전압(VGL)이 제2 노드(N2)에 공급된다.Subsequently, the second gate start pulse Vst2 of the gate high voltage VGH state is input to the second sub-stage ST1_Sub2. Then, the thirteenth TFT T13 is turned on, and the gate high voltage VGH is supplied to the second Q node Q2 through the thirteenth TFT T13. Accordingly, the second Q node Q2 is pre-charged, and the seventeenth and twentieth TFTs T17 and T20 are turned on. Then, the gate low voltage VGL is supplied to the third and second QBs QB3 and QB2 through the seventeenth TFT T17, and the gate low voltage VGL is supplied to the second node through the twentieth TFT T20. It is supplied to N2.

이어서, 게이트 하이 전압(VGH) 상태의 제1 클럭 펄스(CLK1)가 제1 풀업 TFT(Tu1)의 드레인 전극에 공급된다. 그러면, 제1 풀업 TFT(Tu1)의 게이트 전극 및 드레인 전극 간의 기생 용량에 의해 프리-차지된 제1 Q 노드(Q1)의 전압이 부트스트랩핑된다. 이에 따라, 제1 풀업 TFT(Tu1)는 완전한 턴-온 상태가 되고, 제1 풀업 TFT(Tu1)를 통해 제1 클럭 펄스(CLK1)가 제1 출력단에 공급된다.Next, the first clock pulse CLK1 in the gate high voltage VGH state is supplied to the drain electrode of the first pull-up TFT Tu1. Then, the voltage of the first Q node Q1 pre-charged by the parasitic capacitance between the gate electrode and the drain electrode of the first pull-up TFT Tu1 is bootstrapped. Accordingly, the first pull-up TFT Tu1 is brought into a complete turn-on state, and the first clock pulse CLK1 is supplied to the first output terminal through the first pull-up TFT Tu1.

이어서, 게이트 하이 전압(VGH) 상태의 제2 클럭 펄스(CLK2)가 제2 풀업 TFT(Tu2)의 드레인 전극에 공급된다. 그러면, 제2 풀업 TFT(Tu1)의 게이트 전극 및 드레인 전극 간의 기생 용량에 의해 프리-차지된 제2 Q 노드(Q2)의 전압이 부트스트랩핑된다. 이에 따라, 제2 풀업 TFT(Tu2)는 완전한 턴-온 상태가 되고, 제2 풀업 TFT(Tu2)를 통해 제2 클럭 펄스(CLK2)가 제2 출력단에 공급된다.Next, the second clock pulse CLK2 in the gate high voltage VGH state is supplied to the drain electrode of the second pull-up TFT Tu2. Then, the voltage of the second Q node Q2 pre-charged by the parasitic capacitance between the gate electrode and the drain electrode of the second pull-up TFT Tu1 is bootstrapped. Accordingly, the second pull-up TFT Tu2 is brought into a complete turn-on state, and the second clock pulse CLK2 is supplied to the second output terminal through the second pull-up TFT Tu2.

이어서, 제1 및 제2 서브 스테이지(ST1_Sub1, ST1_Sub2)에 후단 스테이지로부터 게이트 하이 전압(VGH) 상태의 리셋 신호가 공급된다. 이에 따라, 제2, 제4, 제12, 제14 TFT(T2, T4, T12, T14)가 턴-온된다. 그러면, 제2 TFT(T2)를 통해 게이트 하이 전압(VGH) 상태인 제1 교류 전압(VDD1)이 제1 및 제4 QB 노드(QB1, QB4) 에 공급되어, 제1 및 제4 풀다운 TFT(Td1, Td4)가 턴-온된다. 그리고 제4 TFT(T4)를 통해 게이트 로우 전압(VGL)이 제1 Q 노드(Q1)에 공급된다. 그리고 제14 TFT(T12)를 통해 게이트 로우 전압(VGL)이 제2 Q 노드(Q2)에 공급된다. 한편, 턴-온된 제1 및 제4 풀다운 TFT(Td1, Td4)는 게이트 로우 전압(VGL)을 각각 제1 및 제2 출력단에 공급한다.Subsequently, the reset signals of the gate high voltage VGH state are supplied to the first and second sub-stages ST1_Sub1 and ST1_Sub2 from the rear stage. Accordingly, the second, fourth, twelfth, and fourteenth TFTs (T2, T4, T12, and T14) are turned on. Then, the first AC voltage VDD1 having the gate high voltage VGH state is supplied to the first and fourth QB nodes QB1 and QB4 through the second TFT T2 to provide the first and fourth pull-down TFTs ( Td1 and Td4) are turned on. The gate low voltage VGL is supplied to the first Q node Q1 through the fourth TFT T4. The gate low voltage VGL is supplied to the second Q node Q2 through the fourteenth TFT T12. On the other hand, the turned-on first and fourth pull-down TFTs Td1 and Td4 supply gate low voltages VGL to the first and second output terminals, respectively.

이와 같이, 실시 예에 따른 게이트 쉬프트 레지스터는 제2 및 제12 TFT(T2, T12)가 후단 스테이지로부터 제공된 리셋 신호에 응답하여, 직접적으로 제1 및 제3 QB 노드(QB1, QB3)를 게이트 하이 전압(VGH)으로 충전시키도록 구성된다. 이에 따라, 게이트 드라이버(4)의 장시간 구동시에도 제1 내지 제4 QB 노드(QB1~QB4)를 게이트 하이 전압(VGH)으로 충전시키는 효율이 향상되어, 제1 내지 제4 풀다운(Td1~Td4)를 확실하게 턴-온시켜 스캔 펄스(Vout)가 게이트 로우 전압(VGL)으로 출력되는 기간을 안정적으로 유지할 수 있다.As described above, the gate shift register according to the embodiment directly gates the first and third QB nodes QB1 and QB3 in response to the reset signal provided by the second and twelfth TFTs T2 and T12 from the rear stage. And to charge to voltage VGH. Accordingly, even when the gate driver 4 is driven for a long time, the efficiency of charging the first to fourth QB nodes QB1 to QB4 to the gate high voltage VGH is improved, and the first to fourth pulldown Td1 to Td4 are improved. ) Can be reliably turned on to maintain the period during which the scan pulse Vout is output to the gate low voltage VGL.

또한, 실시 예에 따른 게이트 쉬프트 레지스터는 제1 및 제2 Q 노드(Q1, Q2)에 연결된 TFT의 수를 줄여 제1 및 제2 풀업 TFT(Tu1, Tu2)의 게이트 전극과 연결된 기생 용량이 줄어든다. 이에 따라, 제1 및 제2 풀업 TFT(Tu1, Tu2)의 부트스트랩핑이 향상되어, 스캔 펄스의 신호 지연이 감소된다.In addition, the gate shift register according to the embodiment reduces the number of TFTs connected to the first and second Q nodes Q1 and Q2, thereby reducing the parasitic capacitance connected to the gate electrodes of the first and second pull-up TFTs Tu1 and Tu2. . As a result, bootstrapping of the first and second pull-up TFTs Tu1 and Tu2 is improved, thereby reducing the signal delay of the scan pulse.

실시 예에 따른 게이트 쉬프트 레지스터는 상기와 같이 스캔 펄스의 비정상적인 출력을 방지하여 신뢰성을 향상시킬 수 있다. 따라서, TFT의 사이즈를 줄일 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다.The gate shift register according to the embodiment may improve reliability by preventing abnormal output of the scan pulse as described above. Therefore, the size of the TFT can be reduced, thereby reducing power consumption and making the narrow bezel design easy.

한편, 상기 실시 예와 달리 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터는 상기 실시 예에서의 제9, 제10, 제19, 제20 TFT(T9, T10, T19, T20)를 삭제할 수 있다. 이하, 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터를 상세히 설명한다.On the other hand, unlike the above embodiment, the gate shift register according to another embodiment of the present invention may delete the ninth, tenth, nineteenth, and twentieth TFTs (T9, T10, T19, and T20) in the above embodiment. Hereinafter, a gate shift register according to another embodiment of the present invention will be described in detail.

도 7은 본 발명의 다른 실시 예에 따른 제1 스테이지(ST1)의 구성도이다.7 is a configuration diagram of the first stage ST1 according to another embodiment of the present invention.

도 7을 참조하면, 제1 스테이지(ST1)는 제1 스캔 펄스(Vout 1)를 출력하기 위한 제1 서브 스테이지(ST1_Sub1)와, 제2 스캔 펄스(Vout 2)를 출력하기 위한 제2 서브 스테이지(ST1_Sub2)를 구비한다.Referring to FIG. 7, the first stage ST1 may include a first sub-stage ST1_Sub1 for outputting the first scan pulse Vout 1 and a second sub-stage for outputting the second scan pulse Vout 2. (ST1_Sub2).

제1 서브 스테이지(ST1_Sub1)는 제1 풀업 TFT(Tu1)와, 제1 및 제2 풀다운 TFT(Td1, Td2)와, 제1 내지 제8 TFT(T1~T8)를 구비한다.The first sub-stage ST1_Sub1 includes a first pull-up TFT Tu1, first and second pull-down TFTs Td1 and Td2, and first to eighth TFTs T1 to T8.

제1 풀업 TFT(Tu1)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 제1 클럭 펄스(CLK1)를 제1 출력단에 공급한다.The first pull-up TFT Tu1 is switched according to the voltage level of the first Q node Q1 to supply the first clock pulse CLK1 to the first output terminal.

제1 풀다운 TFT(Td1)는 제1 QB 노드(QB1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.The first pull-down TFT Td1 is switched according to the voltage level of the first QB node QB1 to supply the gate low voltage VGL to the first output terminal.

제2 풀다운 TFT(Td2)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 출력단에 공급한다.The second pull-down TFT Td2 is switched according to the voltage level of the second QB node QB2 to supply the gate low voltage VGL to the first output terminal.

제1 TFT(T1)는 제1 교류 전압(VDD1)의 전압 레벨에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.The first TFT T1 is switched according to the voltage level of the first AC voltage VDD1 to supply the first AC voltage VDD1 to the first QB node QB1.

제2 TFT(T2)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제1 교류 전압(VDD1)을 제1 QB 노드(QB1)에 공급한다.The second TFT T2 is switched according to the reset signal provided from the rear stage, that is, the fourth scan pulse Vout 4, to supply the first AC voltage VDD1 to the first QB node QB1.

제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제1 Q 노드(Q1)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제3 TFT(T3)는 제1 게이트 스타트 펄스(Vst1) 대신, 전단 스테이지의 제1 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.The third TFT T3 is switched according to the first gate start pulse Vst1 to supply the gate high voltage VGH to the first Q node Q1. For reference, in the remaining stages other than the first stage ST1, the third TFT T3 is switched according to a carry signal provided from the first sub-stage of the front stage instead of the first gate start pulse Vst1.

제4 TFT(T4)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The fourth TFT T4 is switched according to the reset signal to supply the gate low voltage VGL to the first Q node Q1.

제5 TFT(T5)는 제2 QB 노드(QB2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The fifth TFT T5 is switched according to the voltage level of the second QB node QB2 to supply the gate low voltage VGL to the first Q node Q1.

제6 TFT(T6)는 제1 QB(QB1)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 Q 노드(Q1)에 공급한다.The sixth TFT T6 is switched according to the voltage level of the first QB QB1 node to supply the gate low voltage VGL to the first Q node Q1.

제7 TFT(T7)는 제1 Q 노드(Q1)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.The seventh TFT T7 is switched according to the voltage level of the first Q node Q1 to supply the gate low voltage VGL to the first QB node QB1.

제8 TFT(T8)는 제1 게이트 스타트 펄스(Vst1)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제1 QB 노드(QB1)에 공급한다.The eighth TFT T8 is switched according to the first gate start pulse Vst1 to supply the gate low voltage VGL to the first QB node QB1.

제2 서브 스테이지(ST1_Sub2)는 제2 풀업 TFT(Tu1)와, 제3 및 제4 풀다운 TFT(Td3, Td4)와, 제9 내지 제16 TFT(T9~T16)를 구비한다.The second sub-stage ST1_Sub2 includes a second pull-up TFT Tu1, third and fourth pull-down TFTs Td3 and Td4, and ninth to sixteenth TFTs T9 to T16.

제2 풀업 TFT(Tu1)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 제2 클럭 펄스(CLK2)를 제2 출력단에 공급한다.The second pull-up TFT Tu1 is switched according to the voltage level of the second Q node Q2 to supply the second clock pulse CLK2 to the second output terminal.

제3 풀다운 TFT(Td3)는 제3 QB 노드(QB3)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.The third pull-down TFT Td3 is switched according to the voltage level of the third QB node QB3 to supply the gate low voltage VGL to the second output terminal.

제4 풀다운 TFT(Td4)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 출력단에 공급한다.The fourth pull-down TFT Td4 is switched according to the voltage level of the fourth QB node QB4 to supply the gate low voltage VGL to the second output terminal.

제9 TFT(T9)는 제2 교류 전압(VDD2)의 전압 레벨에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제4 QB 노드(QB4)에 공급한다.The ninth TFT T9 is switched in accordance with the voltage level of the second alternating voltage VDD2 to supply the second alternating voltage VDD2 to the fourth QB node QB4.

제10 TFT(T10)는 후단 스테이지로부터 제공된 리셋 신호, 즉 제4 스캔 펄스(Vout 4)에 따라 스위칭되어, 제2 교류 전압(VDD2)을 제3 QB 노드(QB3)에 공급한다.The tenth TFT T10 is switched according to the reset signal provided from the rear stage, that is, the fourth scan pulse Vout 4, to supply the second AC voltage VDD2 to the third QB node QB3.

제11 TFT(T11)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 하이 전압(VGH)을 제2 Q 노드(Q2)에 공급한다. 참고로, 제1 스테이지(ST1)를 제외한 나머지 스테이지의 경우, 제11 TFT(T11)는 제2 게이트 스타트 펄스(Vst2) 대신, 전단 스테이지의 제2 서브 스테이지로부터 제공된 캐리 신호에 따라 스위칭된다.The eleventh TFT T11 is switched according to the second gate start pulse Vst2 to supply the gate high voltage VGH to the second Q node Q2. For reference, in the remaining stages other than the first stage ST1, the eleventh TFT T11 is switched according to a carry signal provided from the second sub-stage of the front stage instead of the second gate start pulse Vst2.

제12 TFT(T12)는 리셋 신호에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The twelfth TFT T12 is switched according to the reset signal to supply the gate low voltage VGL to the second Q node Q2.

제13 TFT(T13)는 제4 QB 노드(QB4)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The thirteenth TFT T13 is switched according to the voltage level of the fourth QB node QB4 to supply the gate low voltage VGL to the second Q node Q2.

제14 TFT(T14)는 제3 QB(QB3)노드의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제2 Q 노드(Q2)에 공급한다.The fourteenth TFT T14 is switched according to the voltage level of the third QB QB3 node to supply the gate low voltage VGL to the second Q node Q2.

제15 TFT(T15)는 제2 Q 노드(Q2)의 전압 레벨에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.The fifteenth TFT T15 is switched according to the voltage level of the second Q node Q2 to supply the gate low voltage VGL to the third QB node QB3.

제16 TFT(T16)는 제2 게이트 스타트 펄스(Vst2)에 따라 스위칭되어, 게이트 로우 전압(VGL)을 제3 QB 노드(QB3)에 공급한다.The sixteenth TFT T16 is switched according to the second gate start pulse Vst2 to supply the gate low voltage VGL to the third QB node QB3.

상기에서 제1 서브 스테이지(ST1_Sub1)의 제1 QB 노드(QB1)와, 제2 서브 스테이지(ST1_Sub2)의 제4 QB 노드(QB4)는 전기적으로 서로 연결된다. 그리고 제1 서브 스테이지(ST1_Sub1)의 제2 QB 노드(QB2)와, 제2 서브 스테이지(ST1_Sub2)의 제3 QB 노드(QB3)는 전기적으로 서로 연결된다.The first QB node QB1 of the first sub-stage ST1_Sub1 and the fourth QB node QB4 of the second sub-stage ST1_Sub2 are electrically connected to each other. The second QB node QB2 of the first sub-stage ST1_Sub1 and the third QB node QB3 of the second sub-stage ST1_Sub2 are electrically connected to each other.

이러한 본 발명의 다른 실시 예에 따른 게이트 쉬프트 레지스터는 이전 실시 예와 마찬가지로, 풀다운 TFT를 스위칭하는 QB 노드의 충전 특성이 향상됨과 아울러 풀업 TFT의 부트스트랩핑(BootSTrapping)이 향상되도록 회로를 구성하여, 스캔 펄스의 지연을 감소시키고, 스캔 펄스의 비정상적인 출력을 방지하며, TFT의 사이즈를 절감시킬 수 있어 소비 전력을 절감하고 네로우 베젤 설계가 용이한 효과가 있다. 또한, TFT의 수를 절감할 수 있어 네로우 베젤 설계가 더 용이하다.Like the previous embodiment, the gate shift register according to another embodiment of the present invention configures a circuit such that the charging characteristic of the QB node switching the pull-down TFT is improved and the bootstrapping of the pull-up TFT is improved. By reducing the delay of the scan pulse, preventing abnormal output of the scan pulse, and reducing the size of the TFT, power consumption and narrow bezel design are easy. In addition, the number of TFTs can be reduced, making the narrow bezel design easier.

도 8a 및 도 8b는 본 발명의 효과를 설명하기 위한 시뮬레이션 파형도이다. 구체적으로, 도 8a는 게이트 드라이버(4)의 구동 초기의 출력 특성을 나타내고, 도 8b는 게이트 드라이버(4)의 장시간 구동시 출력 특성을 나타낸다.8A and 8B are simulation waveform diagrams for explaining the effects of the present invention. Specifically, FIG. 8A shows the output characteristic of the initial stage of driving of the gate driver 4, and FIG. 8B shows the output characteristic of the gate driver 4 when driving for a long time.

도 8a 및 도 8b를 참조하면, 본 발명에 따른 게이트 쉬프트 레지스터는 풀다운 TFT를 스위칭하는 QB 노드의 충전 특성이 향상됨에 따라, 구동 초기와 장시간 구동시 모두 출력 안정성이 향상된 것을 알 수 있다. 그리고 풀업 TFT의 부트스트랩핑이 향상되어 스캔 펄스의 지연이 감소된 것을 알 수 있다.Referring to FIGS. 8A and 8B, as the gate shift register according to the present invention improves the charging characteristic of the QB node switching the pull-down TFT, it can be seen that the output stability is improved both during initial driving and during long driving. In addition, it can be seen that the bootstrapping of the pull-up TFT is improved to reduce the delay of the scan pulse.

이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

ST_Sub1: 제1 서브 스테이지 ST_Sub2: 제2 서브 스테이지
VDD1: 제1 교류 전압 VDD2: 제2 교류 전압ST_Sub1: first sub-stage ST_Sub2: second sub-stage
VDD1: First AC Voltage VDD2: Second AC Voltage

Claims (11)

다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고;
상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고;
상기 제1 서브 스테이지는
제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 제1 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT와; 상기 제1 노드의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제9 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 노드에 공급하는 제10 TFT를 구비하고;
상기 제2 서브 스테이지는
제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 제2 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제12 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제15 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제16 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제17 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제18 TFT와; 상기 제2 노드의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제19 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 노드에 공급하는 제20 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.An n / 2 stage for receiving a plurality of clock pulses and outputting two scan pulses, respectively;
Each of the n / 2 stages includes first and second sub-stages that sequentially output the scan pulses;
The first sub stage
A first pull-up TFT switched according to a voltage level of a first Q node to supply one of the plurality of clock pulses to a first output terminal; A first pull-down TFT switched according to a voltage level of a first QB node to supply a gate-off voltage to the first output terminal; A second pull-down TFT switched according to a voltage level of a second QB node to supply the gate-off voltage to the first output terminal; A first TFT switched according to a voltage level of a first alternating voltage to supply the first alternating voltage to a first node; A second TFT which is switched according to a reset signal provided from a rear stage, and supplies the first AC voltage to the first QB node; A third TFT which is switched in accordance with a first carry signal provided from a first sub-stage of the preceding stage, to supply a gate-on voltage to the first Q node; A fourth TFT switched according to the reset signal to supply the gate off voltage to the first Q node; A fifth TFT switched according to the voltage level of the second QB node to supply the gate off voltage to the first Q node; A sixth TFT switched according to the voltage level of the first QB node to supply the gate off voltage to the first Q node; A seventh TFT switched according to the voltage level of the first Q node to supply the gate off voltage to the first QB node; An eighth TFT switched according to the first carry signal to supply the gate off voltage to the first QB node; A ninth TFT switched according to the voltage level of the first node to supply the first AC voltage to the first QB node; A tenth TFT switched according to the voltage level of the first Q node to supply the gate off voltage to the first node;
The second sub stage
A second pull-up TFT switched according to a voltage level of a second Q node to supply another one of the plurality of clock pulses to a second output terminal; A third pull-down TFT switched according to a voltage level of a third QB node to supply the gate-off voltage to the second output terminal; A fourth pull-down TFT switched according to a voltage level of a fourth QB node to supply the gate-off voltage to the second output terminal; An eleventh TFT switched according to a voltage level of a second alternating voltage to supply the second alternating voltage to a second node; A twelfth TFT switched according to the reset signal to supply the second alternating voltage to the third QB node; A thirteenth TFT that is switched in accordance with a second carry signal provided from a second sub-stage of a previous stage, to supply the gate-on voltage to the second Q node; A fourteenth TFT switched according to the reset signal to supply the gate off voltage to the second Q node; A fifteenth TFT switched according to the voltage level of the fourth QB node to supply the gate-off voltage to the second Q node; A sixteenth TFT switched according to the voltage level of the third QB node to supply the gate off voltage to the second Q node; A seventeenth TFT switched according to the voltage level of the second Q node to supply the gate off voltage to the third QB node; An eighteenth TFT switched according to the second carry signal to supply the gate-off voltage to the third QB node; A nineteenth TFT switched according to the voltage level of the second node to supply the second alternating voltage to the third QB node; And a twentieth TFT which is switched in accordance with the voltage level of the second Q node to supply the gate off voltage to the second node. 청구항 1에 있어서,
상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고,
상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method according to claim 1,
The first QB node and the fourth QB node are electrically connected to each other,
And the second QB node and the third QB node are electrically connected to each other. 다수의 클럭 펄스를 입력받아 각각이 스캔 펄스를 2개씩 출력하는 n/2개의 스테이지를 구비하고;
상기 n/2개의 스테이지 각각은 상기 스캔 펄스를 순차적으로 출력하는 제1 및 제2 서브 스테이지를 구비하고;
상기 제1 서브 스테이지는
제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 어느 하나를 제1 출력단에 공급하는 제1 풀업 TFT와; 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 게이트 오프 전압을 상기 제1 출력단에 공급하는 제1 풀다운 TFT와; 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 출력단에 공급하는 제2 풀다운 TFT와; 제1 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제1 TFT와; 후단 스테이지로부터 제공된 리셋 신호에 따라 스위칭되어, 상기 제1 교류 전압을 상기 제1 QB 노드에 공급하는 제2 TFT와; 전단 스테이지의 제1 서브 스테이지로부터 제공된 제1 캐리 신호에 따라 스위칭되어, 게이트 온 전압을 상기 제1 Q 노드에 공급하는 제3 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제4 TFT와; 상기 제2 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제5 TFT와; 상기 제1 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 Q 노드에 공급하는 제6 TFT와; 상기 제1 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제7 TFT와; 상기 제1 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제1 QB 노드에 공급하는 제8 TFT를 구비하고;
상기 제2 서브 스테이지는
제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 다수의 클럭 펄스 중 또 다른 하나를 제2 출력단에 공급하는 제2 풀업 TFT와; 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제3 풀다운 TFT와; 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 출력단에 공급하는 제4 풀다운 TFT와; 제2 교류 전압의 전압 레벨에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제4 QB 노드에 공급하는 제9 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 제2 교류 전압을 상기 제3 QB 노드에 공급하는 제10 TFT와; 전단 스테이지의 제2 서브 스테이지로부터 제공된 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 온 전압을 상기 제2 Q 노드에 공급하는 제11 TFT와; 상기 리셋 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제12 TFT와; 상기 제4 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제13 TFT와; 상기 제3 QB 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제2 Q 노드에 공급하는 제14 TFT와; 상기 제2 Q 노드의 전압 레벨에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제15 TFT와; 상기 제2 캐리 신호에 따라 스위칭되어, 상기 게이트 오프 전압을 상기 제3 QB 노드에 공급하는 제16 TFT를 구비하는 것을 특징으로 하는 게이트 쉬프트 레지스터.An n / 2 stage for receiving a plurality of clock pulses and outputting two scan pulses, respectively;
Each of the n / 2 stages includes first and second sub-stages that sequentially output the scan pulses;
The first sub stage
A first pull-up TFT switched according to a voltage level of a first Q node to supply one of the plurality of clock pulses to a first output terminal; A first pull-down TFT switched according to a voltage level of a first QB node to supply a gate-off voltage to the first output terminal; A second pull-down TFT switched according to a voltage level of a second QB node to supply the gate-off voltage to the first output terminal; A first TFT switched according to a voltage level of a first alternating voltage to supply the first alternating voltage to the first QB node; A second TFT which is switched according to a reset signal provided from a rear stage, and supplies the first AC voltage to the first QB node; A third TFT which is switched in accordance with a first carry signal provided from a first sub-stage of the preceding stage, to supply a gate-on voltage to the first Q node; A fourth TFT switched according to the reset signal to supply the gate off voltage to the first Q node; A fifth TFT switched according to the voltage level of the second QB node to supply the gate off voltage to the first Q node; A sixth TFT switched according to the voltage level of the first QB node to supply the gate off voltage to the first Q node; A seventh TFT switched according to the voltage level of the first Q node to supply the gate off voltage to the first QB node; An eighth TFT switched according to the first carry signal to supply the gate off voltage to the first QB node;
The second sub stage
A second pull-up TFT switched according to a voltage level of a second Q node to supply another one of the plurality of clock pulses to a second output terminal; A third pull-down TFT switched according to a voltage level of a third QB node to supply the gate-off voltage to the second output terminal; A fourth pull-down TFT switched according to a voltage level of a fourth QB node to supply the gate-off voltage to the second output terminal; A ninth TFT switched according to a voltage level of a second alternating voltage to supply the second alternating voltage to the fourth QB node; A tenth TFT switched according to the reset signal to supply the second AC voltage to the third QB node; An eleventh TFT switched in accordance with a second carry signal provided from a second sub-stage of a preceding stage to supply the gate-on voltage to the second Q node; A twelfth TFT switched according to the reset signal to supply the gate off voltage to the second Q node; A thirteenth TFT switched according to the voltage level of the fourth QB node to supply the gate-off voltage to the second Q node; A fourteenth TFT switched according to the voltage level of the third QB node to supply the gate-off voltage to the second Q node; A fifteenth TFT switched according to the voltage level of the second Q node to supply the gate off voltage to the third QB node; And a sixteenth TFT which is switched according to the second carry signal and supplies the gate off voltage to the third QB node. 청구항 3에 있어서,
상기 제1 QB 노드와 상기 제4 QB 노드는 전기적으로 서로 연결되고,
상기 제2 QB 노드와 상기 제3 QB 노드는 전기적으로 서로 연결되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 3,
The first QB node and the fourth QB node are electrically connected to each other,
And the second QB node and the third QB node are electrically connected to each other. 청구항 4에 있어서,
제k 스테이지의 제1 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제1 캐리 신호로서 제k+1 스테이지의 제1 서브 스테이지로 공급되고,
상기 제k 스테이지의 제2 서브 스테이지로부터 출력되는 스캔 펄스는 상기 제2 캐리 신호로서 상기 제k+1 스테이지의 제2 서브 스테이지로 공급됨과 동시에, 상기 리셋 신호로서 제k-1 스테이지의 제1 및 제2 서브 스테이지로 공급되는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 4,
The scan pulse output from the first sub-stage of the k-th stage is supplied to the first sub-stage of the k + 1th stage as the first carry signal,
The scan pulse output from the second sub-stage of the k-th stage is supplied to the second sub-stage of the k + 1th stage as the second carry signal, and the first and the first and k-th stages of the k-1st stage as the reset signal. And a gate shift register supplied to the second sub-stage. 청구항 4에 있어서,
상기 제1 및 제2 교류 전압은
적어도 1 프레임 주기로 상기 게이트 온 전압 및 상기 게이트 오프 전압을 반복하는 전압인 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 4,
The first and second alternating voltage
And a gate voltage for repeating the gate on voltage and the gate off voltage in at least one frame period. 청구항 4에 있어서,
상기 다수의 클럭 펄스는
순차적으로 지연되되, 이웃한 클럭 펄스가 소정 기간씩 오버랩되는 제1 내지 제4 클럭 펄스를 포함하는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 4,
The plurality of clock pulses
And a first to fourth clock pulses which are sequentially delayed and whose neighboring clock pulses overlap each other for a predetermined period. 청구항 7에 있어서,
상기 n/2개의 스테이지 중에서 홀수 번째 스테이지는 상기 제1 및 제2 클럭 펄스를 입력받고, 상기 n/2개의 스테이지 중에서 짝수 번째 스테이지는 상기 제3 및 제4 클럭 펄스를 입력받는 것을 특징으로 하는 게이트 쉬프트 레지스터.The method of claim 7,
The odd-numbered stage among the n / 2 stages receives the first and second clock pulses, and the even-numbered stage among the n / 2 stages receives the third and fourth clock pulses. Shift register. 영상을 표시하는 표시 패널과;
상기 표시 패널의 다수의 게이트 라인을 구동하는 게이트 드라이버를 구비하고;
상기 게이트 드라이버는 청구항 1 내지 청구항 8에 기재된 상기 게이트 쉬프트 레지스터를 중 어느 하나를 구비하는 것을 특징으로 하는 평판 표시 장치.A display panel for displaying an image;
A gate driver driving a plurality of gate lines of the display panel;
The gate driver includes any one of the gate shift registers according to claim 1. 청구항 9에 있어서,
상기 게이트 드라이버는
상기 표시 패널의 양측에 각각 구비되어 상기 다수의 게이트 라인을 양측에서 구동하는 것을 특징으로 하는 평판 표시 장치.The method of claim 9,
The gate driver
A flat panel display device disposed on both sides of the display panel to drive the plurality of gate lines on both sides. 청구항 9에 있어서,
상기 게이트 드라이버는
게이트 인 패널(GIP; gate in panel) 방식으로 상기 표시 패널의 비표시 영역에 형성되는 것을 특징으로 하는 평판 표시 장치.The method of claim 9,
The gate driver
And a non-display area of the display panel in a gate in panel (GIP) manner.
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