KR20140035768A - 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법 - Google Patents

임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법 Download PDF

Info

Publication number
KR20140035768A
KR20140035768A KR1020120102470A KR20120102470A KR20140035768A KR 20140035768 A KR20140035768 A KR 20140035768A KR 1020120102470 A KR1020120102470 A KR 1020120102470A KR 20120102470 A KR20120102470 A KR 20120102470A KR 20140035768 A KR20140035768 A KR 20140035768A
Authority
KR
South Korea
Prior art keywords
emmc
host
data
delay
command
Prior art date
Application number
KR1020120102470A
Other languages
English (en)
Inventor
서성호
강영규
유경필
이정필
최진혁
황성식
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120102470A priority Critical patent/KR20140035768A/ko
Priority to US14/025,948 priority patent/US9772651B2/en
Publication of KR20140035768A publication Critical patent/KR20140035768A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/08—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers from or to individual record carriers, e.g. punched card, memory card, integrated circuit [IC] card or smart card
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Quality & Reliability (AREA)
  • Information Transfer Systems (AREA)

Abstract

임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))가 개시된다. 상기 eMMC는 호스트로부터 출력된 클락 신호를 수신하는 클락 채널, 상기 호스트로부터 데이터 신호들을 수신하는 데이터 채널들, 및 지연 오프셋 값들에 응답하여 상기 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 상기 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 호스트로부터 수신하는 명령 채널을 포함한다.

Description

임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법{EMBEDDED MULTIMEDIA CARD(eMMC), HOST FOR CONTROLLING THE eMMC, AND METHOD FOR OPERATING eMMC SYSTEM INCLUDING THE eMMC AND THE HOST}
본 발명의 개념에 따른 실시 예는 임베디드 멀티미디어 카드((embedded Multimedia Card(eMMC))에 관한 것으로, 특히 호스트가 eMMC의 입력 타이밍을 직접 보정하여 데이터 유효 윈도우(data valid window)를 확보할 수 있는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법에 관한 것이다.
멀티미디어 카드(MultiMediaCard(MMC)는 플래시 메모리의 메모리 카드 표준이다.
eMMC는 JEDEC에서 표준으로 정한 내장형 MMC에 대한 표준이다. eMMC 통신은 10개의 신호 버스(10-signal bus)에 기반한다. eMMC은 스마트폰과 같은 이동 통신 장치에 삽입되어 사용될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 호스트가 eMMC의 입력 타이밍을 직접 보정함으로써 데이터 유효 윈도우를 확보할 수 있는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))는 호스트로부터 출력된 클락 신호를 수신하는 클락 채널, 상기 호스트로부터 데이터 신호들을 수신하는 데이터 채널들, 및 지연 오프셋 값들에 응답하여 상기 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 상기 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 호스트로부터 수신하는 명령 채널을 포함한다.
상기 eMMC는 EXT_CSD 레지스터를 더 포함한다.
상기 지연 오프셋 값들은 상기 EXT_CSD 레지스터의 VENDOR_SPECIFIC_FIELD 필드에 저장된다.
상기 명령 채널은 상기 호스트로부터 상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 수신한다.
상기 데이터 채널들 각각은 상기 Get Tuning Block 명령에 따라 상기 호스트로부터 각각의 데이터 블록을 수신하고, 상기 각각의 데이터 블록에 따라 상기 각각의 데이터 블록의 유효 여부를 나타내는 각각의 CRC 상태 토큰(CRC status token)을 상기 호스트로 전송한다.
상기 명령 채널은 상기 각각의 데이터 블록이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 상기 호스트로 전송할 때까지 상기 호스트로부터 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)을 반복하여 수신한다.
상기 eMMC는 상기 지연 오프셋 값들에 따라 상기 수신되는 데이터 신호들 중 적어도 어느 하나를 지연시키기 위해 지연 회로를 더 포함할 수 있다.
상기 지연 회로는 상기 데이터 신호들 중 적어도 어느 하나를 지연시켜 각각이 서로 다른 지연을 가지는 지연 신호들을 출력하는 버퍼들, 및 상기 지연 오프셋 값들 중 어느 하나에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 선택기를 포함한다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))를 제어하는 호스트는 클락 신호를 상기 eMMC로 전송하는 클락 채널, 상기 eMMC로 데이터 신호들을 전송하는 데이터 채널들, 및 상기 eMMC로 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 명령 채널을 포함한다.
상기 명령 채널은 상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 상기 eMMC로 전송한다.
상기 데이터 채널들 각각은 상기 Get Tuning Block 명령에 따라 각각의 데이터 블록을 상기 eMMC로 전송하고, 상기 각각의 데이터 블록에 따라 상기 각각의 데이터 블록의 유효 여부를 나타내는 각각의 CRC 상태 토큰(CRC status token)을 상기 eMMC로부터 수신한다.
상기 명령 채널은 상기 각각의 데이터 블록이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 상기 eMMC로부터 수신할 때까지 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)을 반복하여 상기 eMMC로 전송한다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))와 호스트를 포함하는 eMMC 시스템의 동작 방법에 있어서 상기 호스트는 상기 eMMC로 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 단계, 및 상기 호스트는 상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 상기 eMMC로 전송하는 단계를 포함한다.
상기 eMMC 시스템의 동작 방법은 상기 호스트는 상기 Get Tuning Block 명령에 응답하여 상기 eMMC로부터 응답을 수신하는 단계, 상기 호스트는 상기 응답에 응답하여 데이터 블록들을 상기 eMMC로 전송하는 단계, 및 상기 eMMC는 상기 데이터 블록들에 따라 상기 데이터 신호들의 유효 여부를 나타내는 각각의 CRC 상태 토큰을 상기 호스트로 전송하는 단계를 더 포함한다.
상기 eMMC 시스템의 동작 방법은 상기 호스트는 상기 데이터 신호들이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰들을 수신할 때까지 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)과, 상기 Get Tuning Block 명령을 반복적으로 상기 eMMC로 전송하는 단계를 더 포함한다.
상기 eMMC 시스템의 동작 방법은 상기 호스트는 상기 다른 지연 오프셋 값들에 따라 상기 데이터 신호들 각각의 유효 개수를 계산하는 단계, 및 상기 호스트는 상기 데이터 신호들 각각의 유효 개수를 이용하여 최고 지연 오프셋 값을 설정하기 위해 상기 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 eMMC를 제어하는 호스트는 상기 eMMC의 입력 타이밍을 직접 보정함으로써 데이터 유효 윈도우를 확보할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 eMMC는 상기 데이터 유효 윈도우를 확보함으로써 DDR 400 모드와 같은 고속 버스 모드(high speed bus mode)에서 용이하게 동작할 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따른 eMMC를 제어하는 호스트는 상기 eMMC의 입력 타이밍을 직접 보정함으로써 입출력 튜닝 과정을 생략 또는 최소화할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card)와 호스트를 포함하는 시스템의 개략적인 블록도를 나타낸다.
도 2는 도 1에 도시된 eMMC와 호스트 사이의 신호들의 타이밍도를 나타낸다.
도 3은 도 1에 도시된 시스템의 내부 블록도를 나타낸다.
도 4는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 5는 도 3에 도시된 eMMC 호스트 인터페이스의 내부 블록도를 나타낸다.
도 6은 본 발명의 실시 예에 따른 지연 회로들을 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 7은 도 6에 도시된 지연 회로들의 내부 블록도를 나타낸다.
도 8은 도 1에 도시된 호스트와 eMMC 장치의 동작을 설명하기 위한 타이밍도를 나타낸다.
도 9는 본 발명의 실시 예에 따라, EXT_CSD 레지스터의 VENDOR_SPECIFIC_FIELD 필드에 저장되고 지연 오프셋에 대한 정보를 나타낸다.
도 10은 지연 오프셋 값들에 따른 데이터 신호들의 유효 여부를 나타내는 다이어그램을 나타낸다.
도 11은 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.
도 12는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.
도 13은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍(device input timing) 도를 나타낸다.
도 14는 도 13에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 15는 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타낸다.
도 16은 도 15에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 17은 도 1에 도시된 시스템의 동작 방법을 설명하기 위한 흐름도를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 명세서는 JEDEC(http://www.jedec.org)에 의해 2011년 6월에 공개된 Embedded Multimedia Card(eMMC), Electrical Standard 4.51, 즉 JESD84-B451을 레퍼런스(reference)로 포함한다.
따라서, 본 명세서의 용어들과 정의들(terms and definitions)이 JESD 84-B451의 용어들과 정의들과 다르게 정의되지 않는 한, 본 명세서의 용어들과 정의들은 JESD84-B451의 용어들과 정의들과 동일하다.
본 발명의 개념에 따른 다양한 실시 예들은, 호스트(host)와 장치(device) 사이에서 주고받는 데이터의 전송 속도를 높이고 노이즈 면역성(noise immunity)을 높이기 위해, 기존의 10-와이어 버스(10-wire bus) 이외에 특별한 목적을 수행하기 위해 추가된 라인들(또는 채널들)을 더 포함한다.
본 명세서에서 신호 또는 전압을 전송하는 채널(channel)은 호스트 패드, eMMC 패드, 버스, 라인, 드라이버(실시 예에 따라, 차동 증폭기를 포함), 수신기(실시 예에 따라, 차동 증폭기를 포함), 또는 이들 중에서 적어도 두 개의 조합을 의미할 수 있다.
상기 라인들의 기능과, 상기 라인들을 통해 전송되는 신호들을 생성하는 회로들과 방법들이 본 명세서에서 상세히 설명될 것이다.
본 명세서에서는 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 설명의 편의를 위해 기능 회로, 예컨대 버스(bus), 와이어(wire), 패드(또는 핀(pin)), 드라이버(driver), 수신기(receiver), 및/또는 차동 증폭기 등의 전송 지연 (propagation delay)은 고려하지 않는다.
또한, 본 명세서에서는 설명의 편의를 위해, 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 특정한 기능 회로의 입력 신호와 출력 신호 각각은 동일한 명칭을 사용할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 각 기능 회로(322-3과 64)의 입력 신호(RCLK)의 명칭과 출력 신호(RCLK)의 명칭을 서로 동일할 수 있다.
본 발명의 실시 예에 따른 호스트와 장치는 클락 신호에 의해 발생하는 노이즈(noise)의 영향을 제거 또는 감소시키기 위해 차동 시그널링(differential signaling)을 사용할 수 있다.
또한, 본 발명의 실시 예에 따른 호스트와 장치는 리턴 클락 신호에 의해 발생하는 노이즈의 영향을 제거 또는 감소시키기 위해 차동 시그널링을 사용할 수 있다.
또한, 본 발명의 실시 예에 따른 호스트와 장치는 전원 노이즈(power noise)에 의해 발생하는 클락 신호의 레벨 변화 및/또는 데이터의 검출 레벨 변화에 따라 데이터 유효 윈도우의 감소 및/또는 리턴 클락 신호와 리드 데이터 사이의 스큐를 줄이기 위해 기준 전압(VREF)을 사용할 수 있다.
또한, 본 명세서에서는 DDR 400 모드가 새롭게 정의된다.
여기서, DDR 400 모드는 호스트 또는 장치의 입출력 동작 전압(VCCQ)이 1.2V 또는 1.8V일 때, 200MHz DDR(dual date rate)로 데이터를 처리할 수 있는 동작 모드를 의미한다.
도 1은 본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card)와 호스트를 포함하는 시스템의 개략적인 블록도를 나타낸다.
도 1을 참조하면, eMMC 시스템(100)은 호스트(200)와 장치(300), 예컨대 eMMC 장치(300)를 포함한다.
호스트(200)는 eMMC 장치(300)의 데이터 처리 동작, 예컨대 데이터 리드 동작 또는 데이터 라이트 동작 등을 제어할 수 있다. 상기 데이터 처리 동작은 SDR (single data rate) 또는 DDR로 수행될 수 있다.
호스트(200)는 CPU(central processing unit), 프로세서, 마이크로프로세서 (microprocessor) 또는 애플리케이션 프로세서(application processor) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 그 차체를 의미할 수 있고, 상기 데이터 처리 장치는 전자 장치에 내장(embedded) 또는 구현될 수 있다.
상기 전자 장치는 PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다. 호스트(200)는 호스트(200)의 동작을 전반적으로 제어하는 호스트 컨트롤러(220)를 포함한다.
eMMC 장치(300)는 호스트(200)와 데이터 통신을 위해 상기 전자 장치와 접속 수단들(예컨대, 패드들(pads), 핀들(pins), 버스(bus), 또는 통신 라인들)을 통하여 전기적으로 서로 접속될 수 있다. eMMC 장치(300)는 eMMC 장치(300)의 전반적인 동작을 제어하는 장치 컨트롤러, 예컨대 eMMC 컨트롤러(310)를 포함한다.
호스트 컨트롤러(220)의 기능과 eMMC 컨트롤러(310)의 기능에 대해서는 도 3에서 자세히 설명될 것이다. 또한, 설명의 편의를 클락 버스(101)와 데이터 버스들(103-1~103-8)만이 도시되었으며, 다른 버스들은 도 3에서 자세히 설명될 것이다.
클락 버스(101)는 클락 신호(CLK)를 전송한다.
데이터 버스들(103-1~103-8)은 데이터 라이트 동작을 위한 라이트 데이터 신호들(DAT[0]~DAT[7])을 eMMC 장치(300)로 전송하거나 데이터 리드 동작을 위한 리드 데이터 신호들(DAT[0]~DAT[7])을 호스트(200)로 전송할 수 있다.
도 2는 도 1에 도시된 eMMC와 호스트 사이의 신호들의 타이밍도를 나타낸다.
도 2에서 클락 신호(CLK_HOST)와 데이터 신호들(DAT[7:0]_HOST)은 호스트(200)에서 출력될 때의 클락 신호(CLK)와 데이터 신호들(DAT[0]~DAT[7])을 나타낸다. 클락 신호(CLK_eMMC)와 데이터 신호들(DAT[7:0]_eMMC)은 eMMC 장치(300)로 수신될 때의 클락 신호(CLK)와 데이터 신호들(DAT[0]~DAT[7])을 나타낸다. tWH는 클락 하이 타임(clock high time)을 의미하고, tWL은 클락 로우 타임(clock low time)을 의미하고, tlSU는 입력 셋업 타임(input set-up time)을 의미하고, tlH는 입력 홀드 타임(input hold time)을 의미한다.
도 1과 도 2를 참조하면, 클락 버스(101)와 데이터 버스들(103-1~103-8)은 외부 환경에 따라 서로 다른 라인 커패시턴스 값들(line capacitance values; CL1과 CL2)을 가질 수 있다. 예컨대, 제8데이터 버스(103-8)를 제외한 나머지 데이터 버스들(103-1~103-7)과 클락 버스(101)는 제1라인 커패시턴스 값(CL1)을 가지는 반면, 제8데이터 버스(103-8)는 제2라인 커패시턴스 값(CL2)을 가질 수 있다.
호스트(200)가 데이터 라이트 동작을 위한 라이트 데이터 신호들(DAT[7:0]_HOST)을 eMMC 장치(300)로 전송할 때, 라인 커패시턴스 값들(CL1과 CL2) 때문에 eMMC 장치(300)는 시간 지연(tDL1 또는 tDL1) 후에 라이트 데이터 신호들(DAT[7:0]_eMMC)을 수신한다. 제1시간 지연(tDL1 )과 제2시간 지연(tDL1)은 서로 다르므로 데이터 신호들(DAT[7:0]_eMMC) 간에 스큐(skew)가 발생한다. 이는 입력 셋업 타임(input setup time; tlSU)의 감소를 유발한다. 따라서 데이터 유효 윈도우(data valid window)가 확보되지 않을 수 있다. 특히, 상기 데이터 유효 윈도우(data valid window)가 확보되지 않을 때, eMMC 장치(300)는 DDR 400 모드와 같은 고속 버스 모드(high speed bus mode)에서 제대로 동작될 수 없다.
상기 데이터 유효 데이터를 확보하기 위해 eMMC 장치(300)는 데이터 신호들(DAT[7:0]_eMMC)의 지연을 조절시킬 수 있다. 예컨대, 상기 지연 조절은 포지티브(positive) 또는 네거티브(negative)로 조절될 수 있다. eMMC 장치(300)의 데이터 신호들(DAT[7:0]_eMMC)의 지연 조절 방법에 대해서는 도 3 내지 도 17에서 자세히 설명될 것이다.
도 3은 도 1에 도시된 시스템의 내부 블록도를 나타낸다.
도 1 내지 도 3을 참조하면, 호스트(200)는 클락 생성기(210), 처리 회로(212), 상태 제어 유닛(220), 및 호스트 컨트롤러(230)를 포함할 수 있다.
클락 생성기(210)는 최대 동작 주파수 제어 신호(Fmax)에 기초하여 호스트 (200)와 eMMC 장치(300)에서 사용될 클락 신호(CLK)를 생성한다. 예컨대, 클락 생성기(210)는 위상 동기 루프(phase locked loop(PLL))로 구현될 수 있다.
동작 모드, 명령(CMD), 및/또는 응답(RES)에 따라, 처리 회로(212)는 다양한 제어 신호들(DEC, Fmax, HSE, CTR, VEN, 및 VREF_ON) 중에서 적어도 하나를 생성할 수 있다.
처리 회로(212)는 명령(CMD)의 생성, 응답(RES)의 해석, Extended(EXT)_CSD 레지스터(371)에 저장된 데이터, 및/또는 데이터 처리 동작을 제어할 수 있는 하드웨어 또는 소프트웨어(또는 펌웨어)가 내장된 하드웨어를 의미할 수 있다. 처리 회로(212)는 각 구성 요소(component; 210, 220, 및 230)의 동작을 제어할 수 있다.
여기서, DEC는 호스트 차동 클락 인에이블 신호이고, HSE는 제2선택 신호이고, CTR은 상태 제어 신호이고, VEN은 호스트 차동 증폭 인에이블 신호이고, VREF_ON은 호스트 기준 전압 인에이블 신호이다.
상태 제어 유닛(220)은 상태 제어 신호(CTR)에 응답하여 제1선택 신호(SEL)를 생성할 수 있다.
호스트 컨트롤러(230)는 데이터 입출력 회로(240)와 호스트 입출력 블록 (250)을 포함한다.
데이터 라이트 동작 동안, 클락 신호(CLK)에 응답하여 데이터 입출력 회로 (240)는 eMMC 장치(300)의 플래시 메모리(370)에 라이트될 라이트 데이터를 호스트 입출력 블록(250)으로 전송한다.
데이터 리드 동작 동안, 선택 회로(245)의 출력 신호(CLK 또는 RCLK)에 응답하여 입출력 회로(240)는 플래시 메모리(370)로부터 출력된 리드 데이터를 호스트 입출력 블록(250)으로부터 수신한다.
데이터 입출력 회로(240)는 라이트 래치 회로(241), 리드 래치 회로(243), 및 제1선택 회로(245)를 포함한다.
라이트 래치 회로(241)는 제1라이트 래치들(241-O)과 제2라이트 래치들(241-E)을 포함한다.
클락 신호(CLK)의 상승 에지에 응답하여, 제1라이트 래치들(241-O)은 eMMC 장치(300)에 라이트될 라이트 데이터 중에서 홀수 번째 데이터를 래치한다.
클락 신호(CLK)의 하강 에지에 응답하여, 제2라이트 래치들(241-E)은 상기 라이트 데이터 중에서 짝수 번째 데이터를 래치한다.
리드 래치 회로(243)는 제1리드 래치들(243-O)과 제2리드 래치들(243-E)을 포함한다.
제1선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 상승 에지에 응답하여, 제1리드 래치들(243-O)은 eMMC 장치(300)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치한다.
제1선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 하강 에지에 응답하여, 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.
예컨대, 제1선택 회로(245)는 멀티플렉서(multiplexer)로 구현될 수 있다. 이때, 상기 멀티플렉서는 제1레벨, 예컨대 로우 레벨을 갖는 제1선택 신호(SEL)에 응답하여 클락 신호(CLK)를 리드 래치 회로(243)로 전송하고, 상기 멀티플렉서는 제2레벨, 예컨대 하이 레벨을 갖는 제1선택 신호(SEL)에 응답하여 리턴 클락 신호 (RCLK)를 리드 래치 회로(243)로 전송한다.
호스트(200)는 상태 제어 유닛(220)과 제1선택 회로 (245)를 포함하는 것으로 도시되어 있으나, 실시 예에 따라 호스트(200)는 상태 제어 유닛(220)과 제1선택 회로(245)를 포함하지 않을 수 있다. 이때, 리턴 클락 신호(RCLK)는 직접 리드 래치 회로(243)로 입력될 수 있다.
즉, 리턴 클락 신호(RCLK)의 상승 에지에 응답하여 제1리드 래치들(243-O)은 eMMC 장치(300)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치하고, 리턴 클락 신호(RCLK)의 하강 에지에 응답하여 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.
도 1에 도시된 eMMC 버스는 종래의 10개의 버스(101, 102, 및 103) 이외에 상보 클락 신호(nCLK)를 eMMC 장치(300)로 전송할 수 있는 단방향 (unidirectional) 상보 클락 버스(101-1), 리턴 클락 신호(RCLK)를 호스트(200)로 전송할 수 있는 단방향 리턴 클락 버스(104), 및 상보 리턴 클락 신호(nRCLK)를 호스트(200)로 전송할 수 있는 상보 리턴 클락 버스(104-1)를 더 포함한다.
양방향(bidirectional) 명령 버스(102)는 명령(CMD)을 eMMC 장치(300)로 전송하고 명령(CMD)에 대한 응답(RES)을 호스트(200)로 전송한다.
eMMC 시스템(100)은, 데이터 리드 동작의 전송 속도를 높이고 전체 데이터의 처리량(throughput)을 증가시키기 위해, 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK) 중에서 적어도 하나를 사용할 수 있다.
호스트(200)는 리셋 라인을 통하여 하드웨어 리셋 신호(RST_n)를 eMMC 장치 (300)로 전송한다.
호스트(200)는 각 입출력 블록(250와 320)에서 사용될 입출력 동작 전압들(VCCQ와 VSSQ)을 생성하고, 입출력 동작 전압들(VCCQ와 VSSQ)을 파워 라인들을 통하여 eMMC 장치(300)로 전송한다. 이때, 각 입출력 블록(250와 320)에 구현된 드라이버(실시 예에 따라, 차동 증폭기를 포함)와 수신기(실시 예에 따라, 차동 증폭기를 포함)는 입출력 동작 전압들(VCCQ와 VSSQ)을 동작 전압들로서 사용한다.
eMMC 시스템(100)은 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 생성된 기준 전압(VREF)을 eMMC 장치(300)로 전송할 수 있는 기준 전압 라인(105)을 더 포함한다.
호스트(200)는 플래시 메모리(370)로 공급될 코어 동작 전압들(VCC와 VSS)을 생성하고, 코어 동작 전압들(VCC와 VSS)을 코어 파워 라인들을 통하여 eMMC 장치(300)로 전송한다. 이때, VSSQ와 VSS는 접지 전압이다.
본 발명의 실시 예들에 따라 신호 라인들(101-1, 104, 104-1, 및 105)이 새롭게 추가됨에 따라, 호스트 입출력 블록(250)과 eMMC 입출력 블록(320) 각각의 구조와 동작은 도 4부터 도 7를 참조하여 상세히 설명될 것이다.
eMMC 장치(300)는 장치 컨트롤러, 예컨대 eMMC 컨트롤러(310)와 플래시 메모리(370)를 포함한다.
eMMC 컨트롤러(310)는 호스트(200)와 플래시 메모리(370) 사이에서 데이터 통신을 제어한다.
eMMC 컨트롤러(310)는 eMMC 입출력 블록(320), eMMC 호스트 인터페이스 (330), CPU(340), 메모리(350), 및 플래시 인터페이스(360)를 포함한다.
eMMC 호스트 인터페이스(330)는 eMMC 입출력 블록(320)을 통하여 클락 신호 (CLK)와 명령(CMD)을 수신하고, 수신된 클락 신호(CLK)에 기초하여 리턴 클락 신호 (RCLK)를 생성하고 생성된 리턴 클락 신호(RCLK)를 eMMC 입출력 블록(320)으로 전송하고, 수신된 명령(CMD)을 해석하고 해석의 결과에 따라 응답(RES)을 생성하고 생성된 응답(RES)과 응답(RES)에 기초하여 생성된 데이터를 eMMC 입출력 블록 (320)으로 전송한다.
데이터 라이트 동작 동안, CPU(340)의 제어에 따라 eMMC 호스트 인터페이스 (330)는 eMMC 입출력 블록(320)을 통하여 수신된 데이터(DAT[7:0])를 클락 신호 (CLK)를 이용하여 메모리(350), 예컨대 버퍼(buffer)에 임시로 저장한다. 이때, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터를 플래시 메모리(370)에 라이트한다.
데이터 리드 동작 동안, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 플래시 메모리(370)로부터 출력된 데이터를 메모리(350)에 저장한다. 이때, CPU (340)의 제어에 따라 eMMC 호스트 인터페이스(330)는 클락 신호(CLK)를 이용하여 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터(DAT[7:0])를 eMMC 입출력 블록(320)으로 전송한다.
CPU(340)는 각 인터페이스(330과 360)의 동작을 제어하고, eMMC 장치(300)의 동작을 전반적으로 제어한다.
메모리(350)는 인터페이스들(330과 360) 사이에서 주거나 받는 데이터를 일시적으로 저장한다. 메모리(350)는 휘발성 메모리로 구현될 수 있다.
플래시 메모리(370)는 데이터를 저장하고, 플래시 메모리(370)가 NAND 플래시 메모리로 구현될 때 플래시 인터페이스(360)는 NAND 플래시 인터페이스로 구현될 수 있다. 플래시 메모리(370)는 장치 특성들(device properties)과 선택된 모드들을 저장할 수 있는 EXT_CSD 레지스터(371)를 포함한다.
도 4는 도 1에 도시된 eMMC 시스템의 일부를 나타내며, 도 5는 도 3에 도시된 eMMC 호스트 인터페이스의 내부 블록도를 나타낸다.
도 1, 도 3, 및 도 4를 참조하면, 호스트 입출력 블록(250)은 차동 클락 생성기 (252), 차동 증폭기들(62, 63, 및 64를 포함), 제2선택 회로(83), 기준 전압 생성기(251), 드라이버(81), 및 호스트 패드들(21~26-2)을 포함한다.
차동 클락 생성기(252)는, 활성화된(activated) 호스트 차동 클락 인에이블 신호(DEC)에 기초하여, 서로 상보적으로 토글링(toggling)하는 차동 클락 신호들 (CLK와 nCLK)을 호스트 패드들(21과 21-1)을 통하여 출력한다.
그러나, 차동 클락 생성기(252)는, 비활성화된(deactivated) 호스트 차동 클락 인에이블 신호(DEC)에 기초하여, 토글링하는 클락 신호(CLK)와 DC 레벨, 예컨대 접지 전압(VSSQ)의 레벨을 갖는 상보 클락 신호(nCLK)를 호스트 패드들(21과 21-1)을 통하여 출력한다.
차동 클락 생성기(252)는 클락 신호(CLK)를 반전시키는 인버터(252-1)와, 클락 신호(CLK)와 인버터(252-1)의 출력 신호의 차이를 증폭하는 차동 증폭기(252-3)를 포함한다. 예컨대, 차동 증폭기(252-3)는 차동 클락 신호들(CLK와 nCLK)을 생성하거나, 클락 신호(CLK)와 DC 레벨을 갖는 상보 클락 신호(nCLK)를 생성한다.
차동 증폭기들(62, 63, 및 64를 포함) 각각은, 활성화된 호스트 차동 증폭 인에이블 신호(VEN)에 기초하여, (+) 입력 단자로 입력된 신호와 (-) 입력 단자로 입력된 신호의 차이를 증폭한다.
그러나, 상기 차동 증폭기들 각각은, 비활성화된 호스트 차동 증폭 인에이블 신호(VEN)에 기초하여, (+) 입력 단자로 입력된 신호만을 증폭한다.
제2선택 신호(HSE)에 기초하여 제2선택 회로(83)는 호스트 패드(24-1)를 통하여 입력된 신호와 드라이버(81)의 출력 신호 중에서 어느 하나를 차동 증폭기 (64)의 (-) 입력 단자로 전송한다.
기준 전압 생성기(251)는, 활성화된 호스트 기준 전압 인에이블 신호 (VREF_ON)에 응답하여, 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 기준 전압 (VREF)을 생성한다.
예컨대, 기준 전압 생성기(251)는 전압 분배기(voltage divider)로 구현될 수 있다. 기준 전압(VREF)은 입출력 동작 전압(VCCQ)의 절반일 수 있다. 그러나, 기준 전압 생성기(251)는 비활성화된 호스트 기준 전압 인에이블 신호(VREF_ON)에 응답하여 디스에이블된다. 기준 전압(VREF)의 레벨은 기준 전압 생성기(251)에 의해 조절될 수 있다.
드라이버(81)는 기준 전압 생성기(251)로부터 출력된 기준 전압(VREF)을 드라이빙한다.
eMMC 입출력 블록(320)은 eMMC 패드들(31~36-2), 제3선택 회로(93), 차동 증폭기들(71, 72, 및 73을 포함), 차동 리턴 클락 생성기(322-1)의 일부, 및 수신기(91)를 포함한다.
제3선택 회로(93)는, 제3선택 신호(SE)에 기초하여, eMMC 패드(31-1)를 통하여 입력된 신호와 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(71)의 (-) 입력 단자로 전송한다. 예컨대, 제3선택 신호(SE)가 제1레벨일 때 제3선택 회로(93)는 eMMC 패드(31-1)를 통하여 입력된 신호를 차동 증폭기(71)의 (-) 입력 단자로 전송하고, 제3선택 신호(SE)가 제2레벨일 때 제3선택 회로(93)는 수신기(91)의 출력 신호를 차동 증폭기(71)의 (+) 입력 단자로 전송한다.
차동 증폭기(71)는, 활성화된 eMMC 차동 클락 인에이블 신호(DIFF_EN)에 응답하여, (+) 입력 단자로 입력된 신호와 (-) 단자로 입력된 신호의 차이를 증폭한다.
그러나, 차동 증폭기(71)는, 비활성화된 eMMC 차동 클락 인에이블 신호 (DIFF_EN)에 응답하여, (+) 입력 단자로 입력된 신호만을 증폭한다.
차동 증폭기들(72와 73을 포함) 각각은, 활성화된 eMMC 차동 증폭 인에이블 신호(eVEN)에 기초하여, (+) 입력 단자로 입력된 신호와 (-) 입력 단자로 입력된 신호의 차이를 증폭한다.
그러나, 상기 차동 증폭기들(72와 73을 포함) 각각은, 비활성화된 eMMC 차동 증폭 인에이블 신호(eVEN)에 기초하여, (+) 입력 단자로 입력된 신호를 증폭한다.
차동 리턴 클락 생성기(322-1)는 차동 증폭기(71)의 출력 신호(CLK)에 기초하여 차동 리턴 클락 신호들(RCLK와 nRCLK), 즉 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK))를 생성한다.
차동 리턴 클락 생성기(322-1)는 리턴 클락 생성기(333), 인버터(322-2), 및 차동 증폭기(322-3)를 포함한다.
리턴 클락 생성기(333)는 차동 증폭기(71)의 출력 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.
인버터(322-2)는 클락 신호(RCLK)를 반전시킨다.
데이터 라이트 동작 동안, 리드 인에이블 신호(READ_EN)는 비활성화된다. 따라서, 상기 데이터 라이트 동작 동안, 차동 증폭기(322-3)는 각각이 DC 레벨을 갖는 차동 리턴 클락 신호들(RCLK와 nRCLK)을 eMMC 패드들(34와 34-1)을 통하여 출력한다.
수신기(91)는 기준 전압(VREF)을 수신한다.
도 5에 도시된 바와 같이, eMMC 호스트 인터페이스(330)는 데이터 전송 회로(331), 리턴 클락 생성기 (333), 호스트 명령 디코딩 유닛(335), 데이터 입출력 제어 유닛(337), 및 eMMC 상태 제어 유닛(339)을 포함한다.
DDR 400 모드의 데이터 리드 동작 동안, 데이터 전송 회로(331)는 차동 증폭기(71)로부터 출력된 클락 신호(CLK)에 응답하여 리드 데이터 신호들(DAT[7:0])을 차동 증폭기들(73)로 전송한다. 리턴 클락 생성기(333)는 차동 증폭기(71)의 출력 신호 (CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.
도 6은 본 발명의 실시 예에 따른 지연 회로들을 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 1 내지 도 6을 참조하면, 데이터 전송 회로(331)는 지연 회로들(420과 430-1~430-8)과 데이터 입력 래치들(431-1~431-8과 432-1~432-8)을 포함한다.
데이터 라이트 동작 동안 데이터 전송 회로(331)는 데이터 입출력 제어 유닛 (337) 또는 eMMC 상태 제어 유닛(339)의 제어에 따라 인에이블된다.
클락 지연 회로(420)는 클락 선택 신호(SELC)에 응답하여 차동 증폭기(71)로부터 출력된 클락 신호(CLK)의 지연를 조절할 수 있다. 클락 선택 신호(SELC)는 CPU(340)로부터 전송되어 SFR(special function register; 460)에 저장될 수 있다.
데이터 지연 회로들(430-1~430-8)은 데이터 선택 신호들(SEL0~SEL7)에 응답하여 차동 증폭기들(72)로부터 출력된 데이터(DAT[0]~DAT[7]) 신호들의 지연을 조절할 수 있다. 예컨대, 제1데이터 지연 회로(430-1)는 제1데이터 선택 신호(SEL0)에 응답하여 차동 증폭기들(72) 중 어느 하나로부터 출력된 데이터(DAT[0]) 신호의 지연을 조절할 수 있다.
데이터(DAT[0]~DAT[7]) 신호들의 지연을 조절함으로써 도 2에 도시된 데이터 신호들(DAT[7:0]_eMMC) 간에 스큐를 감소시킬 수 있다. 따라서 데이터 유효 윈도우가 확보될 수 있다. 예컨대, 도 1에서와 같이 제8데이터 버스(103-8)는 제2라인 커패시턴스 값(CL2)을 가지며, 제8데이터 버스(103-8)를 제외한 나머지 데이터 버스들(103-1~103-7)는 제1라인 커패시턴스 값(CL1)을 가질 때, 제8데이터 버스(103-8)를 통해 eMMC 장치(300)로 전송되는 제8데이터 신호(DAT[7])의 지연을 조절시킴으로써 도 2에 도시된 데이터 신호들(DAT[7:0]_eMMC) 간에 스큐를 감소시킬 수 있다.
데이터 선택 신호들(SEL0~SEL7)은 EXT_CSD 레지스터(371)의 VENDOR_SPECIFIC_FIELD 필드에 지연 오프셋 값들로서 저장될 수 있다. 상기 지연 오프셋 값들은 호스트(200)의 SWITCH 명령(CMD6)에 의해 설정된다. CPU(340)의 제어하에 EXT_CSD 레지스터(371)의 VENDOR_SPECIFIC_FIELD 필드에 지연 오프셋 값들로서 저장된 데이터 선택 신호들(SEL0~SEL7)은 메모리(350)를 통해 SFR(431-1~431-8과 432-1~432-8)에 저장될 수 있다.
데이터 지연 회로들(430-1~430-8)로부터 출력된 데이터 신호들(DAT[0]~DAT[7]) 각각은 홀수 번째 데이터와 짝수 번째 데이터를 포함할 수 있다.
데이터 라이트 동작 동안, 클락 지연 회로(420)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 제1데이터 입력 래치들(431-1~431-8)은 데이터 지연 회로들(430-1~430-8)로부터 출력된 데이터 신호들(DAT[0]~DAT[7]) 중에서 홀수 번째 데이터를 메모리(350)로 전송한다.
또한, 상기 데이터 라이트 동작 동안, 클락 지연 회로(420)로부터 출력된 클락 신호(CLK)의 하강 에지에 응답하여 제2데이터 입력 래치들(432-1~432-8)은 데이터 지연 회로들(430-1~430-8)로부터 출력된 데이터 신호들(DAT[0]~DAT[7]) 중에서 짝수 번째 데이터를 메모리(350)로 전송한다.
도 7은 도 6에 도시된 지연 회로들의 내부 블록도를 나타낸다.
도 6과 도 7를 참조하면, 클락 지연 회로(420)는 버퍼들(423)과 선택기(425)를 이용하여 클락 신호(CLK)의 지연을 조절할 수 있다.
버퍼들(423)에 의해 서로 다른 지연 값을 가지는 지연 신호들이 차동 증폭기(71)의 출력 신호(CLK)로부터 생성된다. 선택기(425)는 클락 선택 신호(SELC)에 응답하여 상기 지연 신호들 중 어느 하나를 선택하고, 상기 선택 신호를 클락 신호로서 데이터 입력 래치들(431-1~431-8과 432-1~432-8)로 공급한다.
데이터 지연 회로들(430-1~430-8) 각각은 버퍼들(433-1~433-8)과 선택기들(435-1~435-8)을 이용하여 데이터 신호들(DAT[0]~DAT[7]) 각각의 지연을 조절할 수 있다.
예컨대, 버퍼들(423-1)에 의해 서로 다른 지연 값을 가지는 지연 데이터 신호들이 제1데이터 신호(DAT[0])로부터 생성된다. 선택기(435-1)는 데이터 선택 신호(SEL0)에 응답하여 상기 지연 데이터 신호들 중 어느 하나를 선택하고, 상기 선택된 데이터 신호를 데이터 입력 래치들(431-1과 432-1)로 공급한다.
도 8은 도 1에 도시된 호스트의 리드 동작을 설명하기 위한 타이밍도를 나타낸다.
도 1과 도 8을 참조하면, 호스트(200)는 데이터 신호들(DAT[0]~DAT[7])의 지연 오프셋 값들을 설정하기 위해 SWITCH 명령(CMD6)을 eMMC 장치(300)로 전송한다. eMMC 장치(300)는 SWITCH 명령(CMD6)에 응답하여 상기 지연 오프셋 값들을 EXT_CSD 레지스터의 VENDOR_SPECIFIC_FIELD 필드에 저장하고, 응답(R1b)을 호스트(200)로 전송한다.
호스트(200)는 Get Tuning Block 명령을 eMMC 장치(300)로 전송한다. eMMC 장치(300)는 Get Tuning Block 명령에 응답하여 응답(R1)을 호스트(200)로 전송한다.
호스트(200)는 응답(R1)에 응답하여 데이터를 eMMC 장치(300)로 전송한다. 상기 데이터는 스타트 비트(start bit), 튜닝 블록 패턴(tuning block pattern), CRC(Cyclic redundancy codes) 및 엔드 비트(end bit)를 포함한다.
상기 튜닝 블록 패턴은 JESD84-B451에 정의된 Send Tuning Block 명령(CMD21)에 따른 튜닝 블록 패턴과 유사하다.
eMMC 장치(300)는 미리 정의된 튜닝 블록 패턴과 호스트(200)로부터 전송된 튜닝 블록 패턴을 비교한다. 상기 미리 정의된 튜닝 블록 패턴은 eMMC 장치(30)의 플래시 메모리(370)에 저장된다. eMMC 장치(300)는 상기 비교 결과에 따라 CRC 상태 토큰을 호스트(200)로 전송한다. 상기 미리 정의된 튜닝 블록 패턴과 호스트(200)로부터 전송된 튜닝 블록 패턴이 일치할 때, eMMC 장치(300)는 포지티브(positive) CRC 상태 토큰('010')을 호스트(200)로 전송한다. 상기 미리 정의된 튜닝 블록패턴과 호스트(200)로부터 전송된 튜닝 블록 패턴이 일치하지 않을 때, eMMC 장치(300)는 네거티브(negative) CRC 상태('101') 토큰을 호스트(200)로 전송한다.
호스트(200)는 데이터 신호들(DAT[0]~DAT[7]) 각각의 유효 여부를 나타내는 각각의 CRC 상태 토큰을 eMMC 장치(300)로부터 수신한다.
도 9는 도 1에 도시된 EXT_CSD 레지스터의 필드를 정의하는 테이블을 나타낸다.
도 1, 도 2, 및 도 9를 참조하면, eMMC 장치(300)는 SWITCH 명령(CMD6)에 응답하여 EXT_CSD 레지스터(371)의 VENDOR_SPECIFIC_FIELD 필드에 지연 오프셋 값들을 설정한다.
SWITCH 명령(CMD6)의 알규먼트(argument)는 표 1과 같이 나타낼 수 있다.
[2:0] [7:3] [15:8] [23:16] [25:24] [31:16]
Cmd Set Set to 0 Value Index Access Set to 0
여기서, 인덱스 비트들 [23: 16]은 EXT_CSD 레지스터(371)의 VENDOR_SPECIFIC_FIELD 필드의 주소와 관련되며, 값 비트들 [15:8]은 데이터 신호들(DAT[0]~DAT[7])의 지연 오프셋 값들과 관련된다.
예컨대, EXT_CSD 레지스터(371)의 VENDOR_SPECIFIC_FIELD 필드 중 일부 슬라이스(slice) [127:123]는 IO_TIMING 필드로서 할당될 수 있다.
IO_TIMING 필드는 리턴 클락 신호(RCLK)의 출력 지연 오프셋, 클락 신호(CLK)의 입력 지연 오프셋, 및 데이터 유효 윈도우의 입출력 지연 오프셋 값들을 포함한다.
eMMC 장치(300)는 SWITCH 명령(CMD6)에 응답하여 EXT_CSD 레지스터(371)의 CSD 슬라이스 [126:123]에 데이터 신호들(DAT[0]~DAT[7])의 지연 오프셋 값들을 저장한다. 예컨대, eMMC 장치(300)는 제1데이터 신호(DAT[0])의 지연 오프셋 값을 CSD 슬라이스 [123]의 비트 [0:3]에 저장하고, 제2데이터 신호(DAT[1])의 지연 오프셋 값을 CSD 슬라이스 [123]의 비트 [4:7]에 설정한다. 여기서, 비트 [3]과 [7] 각각은 포지티브(positive) 또는 네거티브(negative)를 나타내며, 비트 [0:2]과 [4:6] 각각은 지연 오프셋 값의 크기를 나타낸다.
도 10은 지연 오프셋 값들에 따른 데이터 신호들의 유효 여부를 나타내는 다이어그램을 나타낸다.
도 1, 도 2 및 도 10을 참조하면, '0~15'는 지연 오프셋 값의 크기를 나타내며, 'P'는 데이터 신호가 유효함을 나타내며, 'F'는 데이터 신호가 유효하지 않음을 나타내며, 'BP'는 최고 지연 오프셋 값을 나타낸다.
예컨대, 지연 오프셋 값이 '0'일 때, 데이터 신호들(DAT[0]~DAT[3]와 DAT[6]~DAT[7])은 유효함을 나타내며, 데이터 신호들(DAT[4]와 DAT[5])은 유효하지 않음을 의미한다.
호스트(200)는 반복적으로 SWITCH 명령(CMD6)과 Get Tuning Block 명령을 eMMC 장치(300)로 전송함으로써 호스트(200)는 지연 오프셋 값들에 따라 데이터 신호들(DAT[0]~DAT[7])의 유효 여부를 결정할 수 있다.
호스트(200)는 지연 오프셋 값들에 따라 데이터 신호들(DAT[0]~DAT[7])의 유효 개수를 계산한다. 예컨대, 도 10에서 제1데이터 신호(DAT[0])의 유효 개수는 4개이며, 제3데이터 버스(DAT[2])의 유효 개수는 5개이다.
호스트(200)는 데이터 신호들(DAT[0]~DAT[7]) 각각의 유효 개수를 이용하여 최고 입출력 지연 오프셋 값을 결정한다. 예컨대, 호스트(200)는 제1데이터 신호(DAT[0])의 최고 지연 오프셋 값을 '2' 또는 '3'으로 결정할 수 있고, 제3데이터 신호(DAT[2])에서 최고 지연 오프셋 값을 '3'으로 결정할 수 있다.
호스트(200)는 데이터 신호들(DAT[0]~DAT[7]) 각각의 최고 지연 오프셋 값 각각을 설정하기 위해 SWITCH 명령(CMD6)을 eMMC 장치(300)로 전송할 수 있다.
eMMC 장치(300)는 호스트(200)로부터 전송된 최고 지연 오프셋 값 각각을 EXT_CSD 레지스터의 VENDOR_SPECIFIC_FIELD 필드에 저장한다.
따라서 데이터 신호들(DAT[0]~DAT[7])의 지연을 조절함으로써 데이터 유효 윈도우가 확보될 수 있다.
도 11은 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.
도 11을 참조하면, EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 eMMC 장치 (300)의 타입(type)을 정의한다. JESD84-B451에서는 DEVICE_TYPE[196] 필드의 각 비트(Bit 0~Bit 5)만이 정의되었으나, 본 발명의 실시 예에 따른 DEVICE_TYPE[196] 필드에는 eMMC 장치(300)가 DDR 400 모드를 지원하는지를 나타내는 정보가 저장된다.
예컨대, 비트 6(Bit 6)에는 1.8V(VCCQ=1.8V)에서 200MHz DDR 모드를 지원하는지에 대한 정보가 저장되고, 비트 7(Bit 7)에는 1.2V(VCCQ=1.2V)에서 200 MHz DDR 모드를 지원하는지에 대한 정보가 저장된다.
EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 호스트(200)로부터 전송된 SEND_EXT_CSD 명령(CMD8)에 따라 eMMC(300)로부터 호스트(200)로 전송된다. 따라서, 호스트(200)는 EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드에 저장된 각 비트(Bit 6 또는 Bit 7)에 기초하여 eMMC 장치(300)가 DDR 400 모드를 지원하는지를 판단할 수 있다.
도 12는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.
EXT_CSD 레지스터의 HS_TIMING[185] 필드는 타이밍 인터페이스(Timing Interface)와 드라이버 스트렝스(Driver Strength)를 선택하기 위해 호스트(200)에 의해 사용된다. 본 발명의 실시 예에 따라 HS_TIMING[185] 필드에는 "0x3"가 추가된다.
만일, 호스트(200)가 HS_TIMING[185] 필드를 "1"로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 고속 인터페이스 타이밍(high speed interface timing)으로 변경한다. 만일, 호스트(200)가 HS_TIMING[185] 필드를 "2"로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 HS 200 인터페이스 타이밍으로 변경한다.
만일, 호스트(200)가 HS_TIMING[185] 필드를 "3"으로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 DDR 400 인터페이스 타이밍으로 변경한다. DDR 400 인터페이스 타이밍의 일 실시 예는 도 13부터 도 16에 도시된 바와 같다.
즉, 호스트(200)는 SWITCH 명령(CMD6)을 이슈잉(issuing)하여 EXT_CSD 레지스터의 HS_TIMING[185] 필드에 DDR 400 비트와 드라이버 스트렝스 값을 설정한다.
도 13은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍(device input timing) 도를 나타내고, 도 14는 도 13에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 15는 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타내고, 도 16은 도 15에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 1부터 도 16을 참조하면, tRQ와 tRQH는 호스트(200)로 출력되는 병렬 데이터 신호들(DAT[7:0])에 대한 AC 타이밍 파라미터(AC timing parameter)로써 출력 데이터 신호들(DAT[7:0] OUTPUT)과 리턴 클락 신호(RCLK) 사이의 스큐(skew)를 정의한다.
tRQ는 출력 홀드 스큐(output hold skew)를 의미하고, tRQH는 출력 홀드 시간(output hold time)을 의미한다.
tRQ는 리턴 클락 신호(RCLK)의 에지가 발생하기까지 데이터를 유지해야 하는 제약 사항이고, tRQH는 리턴 클락 신호(RCLK)의 에지가 발생한 후 데이터를 언제까지 정상 데이터로 만들어줘야 하는 제약 사항이다.
도 17은 도 1에 도시된 시스템의 동작 방법을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 11 및 도 17을 참조하면, 호스트(200)는 데이터 신호들(DAT[0]~DAT[7])의 지연을 조절하기 위해 지연 오프셋 값을 포함하는 SWITCH 명령(CMD6)을 eMMC 장치(300)로 전송한다(S10).
호스트(200)는 데이터 신호들(DAT[0]~DAT[7])의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 eMMC 장치(300)로 전송한다(S20). eMMC 장치(300)는 상기 Get Tuning Block 명령에 따른 응답(R1)을 호스트(200)로 전송한다.
호스트(200)는 상기 응답(R1)에 응답하여 데이터 블록들을 eMMC 장치(300)로 전송한다(S30).
호스트(200)는 상기 데이터 블록들에 따라 데이터 신호들(DAT[0]~DAT[7])의 유효 여부를 나타내는 각각의 CRC 상태 토큰(CRC status token)을 eMMC 장치(300)로부터 수신한다(S40).
호스트(200)는 입출력 튜닝이 종료되었는지 여부를 판단한다(S50). 즉, 호스트(200)는 데이터 신호들(DAT[0]~DAT[7])이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 수신할 때까지 호스트(200)는 다른 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)과, 상기 Get Tuning Block 명령을 반복적으로 eMMC 장치(300)로 전송한다.
상기 입출력 튜닝이 종료되지 않았을 때, 즉, 호스트(200)는 데이터 신호들(DAT[0]~DAT[7]) 중 적어도 어느 하나가 유효함을 나타내는 CRC 상태 토큰을 수신할 때, 호스트(200)는 상기 지연 오프셋 값을 변경하고 상기 변경된 지연 오프셋 값을 설정하기 위해 SWITCH 명령(CMD6)을 eMMC 장치(300)로 전송한다(S60).
입출력 튜닝이 종료되었을 때, 즉, 호스트(200)는 데이터 신호들(DAT[0]~DAT[7])이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 수신할 때, 호스트(200)는 최고 지연 오프셋 값을 계산한다(S70). 호스트(200)는 상기 최고 지연 오프셋 값을 설정하기 위해 SWITCH 명령(CMD6)을 eMMC 장치(300)로 전송한다(S80).
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100; eMMC 시스템
200; 호스트
300; eMMC 장치
210; 클락 생성기
212와 213; 처리 회로
220; 상태 제어 유닛
230; 호스트 컨트롤러
250; 호스트 입출력 블록
310; 장치 컨트롤러
320; eMMC 입출력 블록
330; eMMC 호스트 인터페이스
340: CPU
350; 메모리
360; 플래시 인터페이스

Claims (15)

  1. 호스트로부터 출력된 클락 신호(CLK)를 수신하는 클락 채널;
    상기 호스트로부터 데이터 신호들을 수신하는 데이터 채널들; 및
    지연 오프셋 값들에 응답하여 상기 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 상기 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 호스트로부터 수신하는 명령 채널을 포함하는 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)).
  2. 제1항에 있어서, 상기 eMMC는,
    EXT_CSD 레지스터를 더 포함하고,
    상기 지연 오프셋 값들은,
    상기 EXT_CSD 레지스터의 VENDOR_SPECIFIC_FIELD 필드에 저장되는 eMMC.
  3. 제1항에 있어서, 상기 명령 채널은,
    상기 호스트로부터 상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 수신하는 eMMC.
  4. 제3항에 있어서, 상기 데이터 채널들 각각은,
    상기 Get Tuning Block 명령에 따라 상기 호스트로부터 각각의 데이터 블록을 수신하고, 상기 각각의 데이터 블록에 따라 상기 각각의 데이터 블록의 유효 여부를 나타내는 각각의 CRC 상태 토큰(CRC status token)을 상기 호스트로 전송하는 eMMC.
  5. 제4항에 있어서, 상기 명령 채널은,
    상기 각각의 데이터 블록이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 상기 호스트로 전송할 때까지 상기 호스트로부터 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)을 반복하여 수신하는 eMMC.
  6. 제1항에 있어서, 상기 eMMC는,
    상기 지연 오프셋 값들에 따라 상기 수신되는 데이터 신호들 중 적어도 어느 하나를 지연시키기 위해 지연 회로를 더 포함하는 eMMC.
  7. 제6항에 있어서, 상기 지연 회로는,
    상기 데이터 신호들 중 적어도 어느 하나를 지연시켜 각각이 서로 다른 지연을 가지는 지연 신호들을 출력하는 버퍼들; 및
    상기 지연 오프셋 값들 중 어느 하나에 응답하여 상기 지연 신호들 중 어느 하나를 선택하는 선택기를 포함하는 eMMC.
  8. 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))를 제어하는 호스트에 있어서,
    클락 신호(CLK)를 상기 eMMC로 전송하는 클락 채널;
    상기 eMMC로 데이터 신호들을 전송하는 데이터 채널들; 및
    상기 eMMC로 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 명령 채널을 포함하는 호스트.
  9. 제8항에 있어서, 상기 명령 채널은,
    상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 상기 eMMC로 전송하는 호스트.
  10. 제9항에 있어서, 상기 데이터 채널들 각각은,
    상기 Get Tuning Block 명령에 따라 각각의 데이터 블록을 상기 eMMC로 전송하고, 상기 각각의 데이터 블록에 따라 상기 각각의 데이터 블록의 유효 여부를 나타내는 각각의 CRC 상태 토큰(CRC status token)을 상기 eMMC로부터 수신하는 호스트.
  11. 제10항에 있어서, 상기 명령 채널은,
    상기 각각의 데이터 블록이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 상기 eMMC로부터 수신할 때까지 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)을 반복하여 상기 eMMC로 전송하는 호스트.
  12. 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))와 호스트를 포함하는 eMMC 시스템의 동작 방법에 있어서,
    상기 호스트는 상기 eMMC로 수신되는 데이터 신호들 중 적어도 어느 하나의 지연을 조절하기 위해 지연 오프셋 값들을 포함하는 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 단계; 및
    상기 호스트는 상기 데이터 신호들의 유효 여부를 판단하기 위해 Get Tuning Block 명령을 상기 eMMC로 전송하는 단계를 포함하는 eMMC 시스템의 동작 방법.
  13. 제12항에 있어서, 상기 eMMC 시스템의 동작 방법은,
    상기 호스트는 상기 Get Tuning Block 명령에 응답하여 상기 eMMC로부터 응답을 수신하는 단계;
    상기 호스트는 상기 응답에 응답하여 데이터 블록들을 상기 eMMC로 전송하는 단계; 및
    상기 eMMC는 상기 데이터 블록들에 따라 상기 데이터 신호들의 유효 여부를 나타내는 각각의 CRC 상태 토큰을 상기 호스트로 전송하는 단계를 더 포함하는 eMMC 시스템의 동작 방법.
  14. 제12항에 있어서, 상기 eMMC 시스템의 동작 방법은,
    상기 호스트는 상기 데이터 신호들이 모두 유효하지 않음을 나타내는 상기 각각의 CRC 상태 토큰을 수신할 때까지 다른 지연 오프셋 값들을 포함하는 상기 SWITCH 명령(CMD6)과, 상기 Get Tuning Block 명령을 반복적으로 상기 eMMC로 전송하는 단계를 더 포함하는 eMMC 시스템의 동작 방법.
  15. 제14항에 있어서, 상기 eMMC 시스템의 동작 방법은,
    상기 호스트는 상기 다른 지연 오프셋 값들에 따라 상기 데이터 신호들 각각의 유효 개수를 계산하는 단계; 및
    상기 호스트는 상기 데이터 신호들 각각의 유효 개수를 이용하여 최고 지연 오프셋 값을 설정하기 위해 상기 SWITCH 명령(CMD6)을 상기 eMMC로 전송하는 단계를 더 포함하는 eMMC 시스템의 동작 방법.
KR1020120102470A 2012-09-14 2012-09-14 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법 KR20140035768A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120102470A KR20140035768A (ko) 2012-09-14 2012-09-14 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법
US14/025,948 US9772651B2 (en) 2012-09-14 2013-09-13 Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120102470A KR20140035768A (ko) 2012-09-14 2012-09-14 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20140035768A true KR20140035768A (ko) 2014-03-24

Family

ID=50645517

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120102470A KR20140035768A (ko) 2012-09-14 2012-09-14 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법

Country Status (1)

Country Link
KR (1) KR20140035768A (ko)

Similar Documents

Publication Publication Date Title
US9535451B2 (en) Embedded multimedia card using unidirectional data strobe signal, host for controlling the same, and related methods of operation
US9772651B2 (en) Embedded multimedia card (eMMC), host controlling eMMC, and method operating eMMC system including the use of a switch command defining an adjustment delay for a data signal
US9146579B2 (en) Embedded multimedia card (eMMC), host for controlling eMMC method operating eMMC system
KR101978981B1 (ko) 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법
US9477259B2 (en) Calibration of clock signal for data transmission
US9576627B2 (en) Semiconductor device, semiconductor system, and method for use in operating the same based on operation mode information
CN110800060B (zh) 双倍数据速率同步动态随机存取存储器数据选通信号校准
US10482932B2 (en) Voltage reference computations for memory decision feedback equalizers
CN117497021A (zh) 在ddr5 dram中调整到锁存路径的指令延迟
US10373659B2 (en) Voltage reference computations for memory decision feedback equalizers
KR20160138627A (ko) 반도체 메모리 장치, 이를 위한 임피던스 조절 회로 및 방법
US10347347B1 (en) Link training mechanism by controlling delay in data path
JPWO2002045268A1 (ja) 半導体集積回路及びデータ処理システム
US20140077857A1 (en) Configurable delay circuit
KR101977663B1 (ko) 임베디드 멀티미디어 카드 디바이스 및 그 동작방법
US11044123B2 (en) Auto-zero receiver with integrated DFE, VGA and eye monitor
KR102473661B1 (ko) 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR101978976B1 (ko) 임베디드 멀티미디어 카드（ｅＭＭＣ）와 상기 ｅＭＭＣ를 제어하는 호스트
KR20140035768A (ko) 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 시스템의 동작 방법
KR20140035767A (ko) 입출력 튜닝 과정을 수행할 수 있는 임베디드 멀티미디어 카드와 그 동작 방법, 및 상기 임베디드 멀티미디어 카드를 제어하는 호스트의 동작 방법
US20230403184A1 (en) Memory decision feedback equalizer
CN116030852A (zh) 执行偏移校准的存储器装置及其操作方法
KR20210003618A (ko) 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination