KR20140029819A - Semiconductor memory apparatus - Google Patents

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Abstract

A semiconductor memory device comprises: a pin reduction signal generation unit, first and second cyclic redundancy check units, and first and second output units. The pin reduction signal generation unit receives a pin reduction mode entry signal and a test mode signal to generate a pin reduction signal. The first cyclic redundancy check unit performs the cyclic redundancy check for a plurality of first data to generate a first cyclic redundancy check data. The second cyclic redundancy check unit performs the cyclic redundancy check for a plurality of second data to generate a second cyclic redundancy check data. The first output unit outputs the first cyclic redundancy check data to a first error detection code output pin regardless of a state of the pin reduction signal. The second output unit is disabled if the pin reduction signal is in an inactive state, and outputs the second cyclic redundancy check data to a second error detection code output pin if the pin reduction signal is in an active state. [Reference numerals] (21) Pin reduction signal generation unit; (22) First cyclic redundancy check unit; (23) Second cyclic redundancy check unit; (24) Strobe signal generation unit; (25) Serialized signal generation unit; (26) Output enable signal generation unit; (27) Transmission unit; (28) First output unit; (29) Second output unit

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY APPARATUS}Semiconductor memory device {SEMICONDUCTOR MEMORY APPARATUS}

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 테스트 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a test circuit of a semiconductor memory device.

패키징된 반도체 메모리 장치는 다량의 데이터 전송을 위하여 복수개의 출력 핀을 보유한다. The packaged semiconductor memory device has a plurality of output pins for transferring a large amount of data.

도 1은 일반적인 반도체 메모리 장치 중 그래픽 디램(Graphics DRAM)의 출력 핀 배치를 나타낸 도면이다.1 is a diagram illustrating an output pin arrangement of a graphics DRAM of a general semiconductor memory device.

도 1에 도시된 반도체 메모리 장치는 총 40 개의 출력 핀을 보유한다. 이때, 출력 핀은 복수의 데이터 입출력 핀(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>), 데이터 버스 반전(Data Bus Inversion) 정보 출력 핀(DBI<0>, DBI<1>, DBI<2>, DBI<3>) 및 에러 검출 코드(Error Detection Code) 출력 핀(EDC<0>, EDC<1>, EDC<2>, EDC<3>)을 포함한다.The semiconductor memory device shown in FIG. 1 has a total of 40 output pins. At this time, the output pin outputs a plurality of data input / output pins (DQ <0: 7>, DQ <8:15>, DQ <16:23>, DQ <24:31>), and data bus inversion information. Pins (DBI <0>, DBI <1>, DBI <2>, DBI <3>) and Error Detection Code output pins (EDC <0>, EDC <1>, EDC <2>, EDC <3>).

상기 데이터 입출력 핀(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>)은 반도체 메모리 장치에 저장되어 있는 데이터를 입력 또는 출력하는 역할을 한다.The data input / output pins DQ <0: 7>, DQ <8:15>, DQ <16:23>, and DQ <24:31> serve to input or output data stored in a semiconductor memory device. .

상기 데이터 버스 반전 정보 출력 핀(DBI<0>, DBI<1>, DBI<2>, DBI<3>)은 데이터 버스 반전 정보를 출력하는 역할을 한다. 데이터 버스 반전 정보란 전체 데이터 비트 중에서 논리값이 이전과 다르게 변경된 비트 수가 절반 이상일 경우 활성화되는 신호이다. 이러한 데이터 버스 반전 신호는 데이터 전송 시 전체 데이터 비트 중에서 이전 데이터 비트와 비교하여 현재 데이터 비트의 논리 값이 바뀌는 개수가 증가함에 따라 발생되는 문제, 즉 동시 스위칭 노이즈(simultaneous switching noise) 또는 내부 심볼 간섭(inter symbol interference)을 방지하기 위해 사용된다.The data bus inversion information output pins DBI <0>, DBI <1>, DBI <2>, and DBI <3> serve to output data bus inversion information. The data bus inversion information is a signal that is activated when more than half the number of bits of which the logic value is changed from the previous one among all data bits. This data bus inversion signal is a problem caused by an increase in the number of logical data changes of the current data bit compared to the previous data bit among data bits, that is, simultaneous switching noise or internal symbol interference ( used to prevent inter symbol interference.

상기 에러 검출 코드 출력 핀(EDC<0>, EDC<1>, EDC<2>, EDC<3>)은 에러 검출 코드를 출력하는 역할을 한다. 에러 검출 코드란 데이터 전달의 신뢰성을 보장하기 위해 생성되는 신호로서, 최근 반도체 메모리 장치는 저장된 데이터에 대한 순환 중복 검사(Cyclic Redundancy Check)를 수행하여 생성된 결과, 즉 순환 중복 검사 데이터를 상기 에러 검출 코드로 출력한다. 일 실시예로써, 저장된 데이터 및 상기 데이터에 대한 데이터 버스 반전 신호를 수신하여 상기 순환 중복 검사를 실시할 수 있다. 검사가 종료되면, 외부에서 출력된 상기 에러 검출 코드를 판별하여 데이터 출력 결과에 에러가 있는지 여부를 판단할 수 있다.The error detection code output pins EDC <0>, EDC <1>, EDC <2>, and EDC <3> serve to output an error detection code. The error detection code is a signal generated to ensure the reliability of data transfer. Recently, the semiconductor memory device detects the error by cyclic redundancy check of the stored data. Output to code In an embodiment, the cyclic redundancy check may be performed by receiving stored data and a data bus inversion signal for the data. When the inspection ends, the error detection code output from the outside may be determined to determine whether there is an error in the data output result.

이때, DQ<0:7>에 할당된 데이터에 대한 데이터 버스 반전 정보 및 에러 검출 코드가 각각 DBI<0>과 EDC<0>으로 출력되고, DQ<8:15>에 할당된 데이터에 대한 데이터 버스 반전 정보 및 에러 검출 코드가 각각 DBI<1>과 EDC<1>으로 출력되며, DQ<16:23>에 할당된 데이터에 대한 데이터 버스 반전 정보 및 에러 검출 코드가 각각 DBI<2>과 EDC<2>으로 출력되고, DQ<24:31>에 할당된 데이터에 대한 데이터 버스 반전 정보 및 에러 검출 코드가 각각 DBI<3>과 EDC<3>으로 출력된다. At this time, the data bus inversion information and the error detection code for the data allocated to DQ <0: 7> are output to DBI <0> and EDC <0>, respectively, and the data for the data allocated to DQ <8:15>. The bus inversion information and the error detection code are output to DBI <1> and EDC <1>, respectively. The data bus inversion information and the error detection code for the data allocated to DQ <16:23> are respectively DBI <2> and EDC. The data bus inversion information and the error detection code for the data allocated to DQ <24:31> are output to DBI <3> and EDC <3>, respectively.

한편, 도 1에 도시된 반도체 메모리 장치는 전체 데이터 입출력 핀(DQ<0:7>, DQ<8:15>, DQ<16:23>, DQ<24:31>)을 사용하여 데이터를 입출력하는 모드인 x32모드로도 동작할 수 있지만, x16모드와 같이 절반의 데이터 입출력 핀을 이용하여 데이터를 입출력할 수도 있다. 도 1에는 4세트의 입출력 핀 세트를 도시하고 있는데, x16모드에서는 좌측의 데이터 입출력 핀(DQ<0:7>, DQ<16:23>)을 통해서 데이터를 입출력하도록 할 수 있다. 즉, x16 모드에서 라이트 동작을 하는 경우, 절반의 데이터 입출력 핀(DQ<0:7>, DQ<16:23>)을 통해 전체 메모리 셀에 데이터를 라이트할 수 있고, x16 모드에서 리드 동작을 하는 경우, 절반의 데이터 입출력 핀(DQ<0:7>, DQ<16:23>)을 통해 전체 메모리 셀의 데이터를 리드할 수 있다. 이때, 데이터 버스 반전 정보 출력 핀도 DBI<0>, DBI<2>만 활성화되고, 에러 검출 코드 출력 핀도 EDC<0>, EDC<2>만 활성화되게 된다.Meanwhile, the semiconductor memory device illustrated in FIG. 1 inputs and outputs data using all data input / output pins DQ <0: 7>, DQ <8:15>, DQ <16:23>, and DQ <24:31>. It can also be operated in x32 mode, which is a mode to operate, but like the x16 mode, data can be input / output using half of data input / output pins. 1 shows four sets of input / output pins. In the x16 mode, data can be inputted and outputted through the left and right data input / output pins DQ <0: 7> and DQ <16:23>. That is, when the write operation is performed in the x16 mode, data can be written to all memory cells through half of the data input / output pins (DQ <0: 7> and DQ <16:23>), and the read operation is performed in the x16 mode. In this case, data of all memory cells may be read through half of the data input / output pins DQ <0: 7> and DQ <16:23>. At this time, only the data bus inversion information output pins DBI <0> and DBI <2> are activated, and only the error detection code output pins EDC <0> and EDC <2> are activated.

이러한 핀 감축 모드는 테스트 모드 시 유용하다. 패키지 테스트를 수행하는 경우, 테스트 보드에 연결되는 반도체 메모리 장치의 개수는 제한적일 수밖에 없는데, 핀 감축 모드를 실행하게 되면 동시에 더 많은 반도체 메모리 장치에 대한 테스트 수행이 가능해진다.This pin reduction mode is useful in test mode. When the package test is performed, the number of semiconductor memory devices connected to the test board is limited, and when the pin reduction mode is executed, more semiconductor memory devices can be tested at the same time.

그러나, 핀 감축 모드로 테스트를 수행하면 동시에 많은 반도체 메모리 장치에 대한 테스트 수행이 가능한 반면, 연결된 입출력핀에 할당되지 않은 데이터를 다시 읽고 출력하는 동작을 수행하여야 하기 때문에 테스트 시간이 기존 보다 늘어나는 단점이 있다. 즉, x16모드로 테스트를 수행하면 x32모드일 때보다 2배로 많은 반도체 메모리 장치를 테스트 보드에 연결할 수 있으나 테스트 시간이 2배로 걸리게 된다.However, when the test is performed in the pin reduction mode, the test can be performed on many semiconductor memory devices at the same time, but the test time is increased since the operation to read and output data not allocated to the connected I / O pins must be performed. have. That is, when the test is performed in x16 mode, twice as many semiconductor memory devices can be connected to the test board as in the x32 mode, but the test time is doubled.

본 발명은 효율적으로 반도체 메모리 장치를 테스트할 수 있는 스킴을 제공 한다.The present invention provides a scheme for efficiently testing a semiconductor memory device.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 복수의 데이터 입출력 핀 및 복수의 에러 검출 코드 출력 핀을 포함하며, 핀 감축 모드 시 상기 복수의 데이터 입출력 핀 중 일부만을 이용하여 이에 할당되는 데이터를 출력하고 상기 복수의 에러 검출 코드 출력 핀 중 일부만을 이용하여 이에 할당되는 에러 검출 코드를 출력하는 반도체 메모리 장치로서, 상기 핀 감축 모드로 테스트를 수행하는 경우에는, 전체의 상기 복수의 에러 검출 코드 출력 핀을 통하여 각각에 할당되는 상기 에러 검출 코드를 출력하는 테스트 회로를 포함한다.A semiconductor memory device according to an embodiment of the present invention includes a plurality of data input / output pins and a plurality of error detection code output pins, and outputs data allocated thereto using only a part of the plurality of data input / output pins in the pin reduction mode. And outputting an error detection code assigned thereto using only a part of the plurality of error detection code output pins. When the test is performed in the pin reduction mode, the entire plurality of error detection code output pins are used. It includes a test circuit for outputting the error detection code assigned to each through.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 핀 감축 모드 진입 신호 및 테스트 모드 신호를 수신하여 핀 감축 신호를 생성하는 핀 감축 신호 생성부; 복수의 제 1 데이터에 대하여 순환 중복 검사를 실시하여 제 1 순환 중복 검사 데이터를 생성하는 제 1 순환 중복 검사부; 복수의 제 2 데이터에 대하여 순환 중복 검사를 실시하여 제 2 순환 중복 검사 데이터를 생성하는 제 2 순환 중복 검사부;In an embodiment, a semiconductor memory device may include a pin reduction signal generator configured to receive a pin reduction mode entry signal and a test mode signal to generate a pin reduction signal; A first cyclic redundancy check unit configured to generate cyclic redundancy check data by performing cyclic redundancy check on the plurality of first data; A second cyclic redundancy check unit configured to generate cyclic redundancy check data by performing cyclic redundancy check on the plurality of second data;

상기 핀 감축 신호의 상태에 상관 없이 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드 출력 핀으로 출력하는 제 1 출력부; 및 상기 핀 감축 신호가 비활성화 상태이면 디스에이블되고, 상기 핀 감축 신호가 활성화 상태이면 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드 출력 핀으로 출력하는 제 2 출력부를 포함한다.A first output unit configured to output the first cyclic redundancy check data to a first error detection code output pin regardless of the state of the pin reduction signal; And a second output unit configured to be disabled when the pin reduction signal is in an inactive state and to output the second cyclic redundancy check data to a second error detection code output pin when the pin reduction signal is in an active state.

본 발명의 일 실시예에 따른 반도체 메모리 장치는 핀 감축 모드 진입 신호 및 테스트 모드 신호를 수신하여 핀 감축 신호를 생성하고, 상기 핀 감축 신호의 상태에 기초하여 제 1 및 제 2 스트로브 신호, 제 1 및 제 2 직렬화 신호 및 제 1 및 제 2 출력 인에이블 신호를 생성하는 신호 생성부; 복수의 제 1 데이터에 대하여 순환 중복 검사를 실시하여 복수의 제 1 순환 중복 검사 데이터를 생성하는 제 1 순환 중복 검사부; 복수의 제 2 데이터에 대하여 순환 중복 검사를 실시하여 복수의 제 2 순환 중복 검사 데이터를 생성하는 제 2 순환 중복 검사부; 상기 제 1 및 제 2 스트로브 신호에 응답하여 상기 제 1 및 상기 제 2 순환 중복 검사 데이터의 전달을 제어하는 전달부; 상기 제 1 직렬화 신호에 응답하여 상기 복수의 제 1 순환 중복 검사 데이터를 직렬화하고, 상기 제 1 출력 인에이블 신호에 응답하여 직렬화된 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드 출력 핀으로 출력하는 제 1 출력부; 및 상기 제 2 직렬화 신호에 응답하여 상기 복수의 제 2 순환 중복 검사 데이터를 직렬화하고, 상기 제 2 출력 인에이블 신호에 응답하여 직렬화된 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드 출력 핀으로 출력하는 제 2 출력부를 포함한다.The semiconductor memory device according to an embodiment of the present invention receives the pin reduction mode entry signal and the test mode signal to generate a pin reduction signal, and based on the state of the pin reduction signal, the first and second strobe signals and the first one. And a signal generator configured to generate a second serialized signal and first and second output enable signals. A first cyclic redundancy check unit configured to generate a plurality of first cyclic redundancy check data by performing a cyclic redundancy check on the plurality of first data; A second cyclic redundancy check unit for performing a cyclic redundancy check on the plurality of second data to generate a plurality of second cyclic redundancy check data; A transfer unit controlling transmission of the first and second cyclic redundancy check data in response to the first and second strobe signals; Serialize the plurality of first cyclic redundancy check data in response to the first serialized signal, and output the serialized first cyclic redundancy check data to a first error detection code output pin in response to the first output enable signal. A first output unit; And serialize the plurality of second cyclic redundancy check data in response to the second serialization signal, and serialize the second cyclic redundancy check data serialized in response to the second output enable signal to a second error detection code output pin. It includes a second output unit for outputting.

본 기술에 의하면 복수의 반도체 메모리 장치에 대한 빠르고 효율적인 테스트 수행이 가능하다.According to the present technology, a fast and efficient test can be performed on a plurality of semiconductor memory devices.

도 1은 일반적인 반도체 메모리 장치의 출력 핀 배치를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로에 대한 블록도,
도 3은 도 2의 전달부의 구체적인 실시예를 나타내는 블록도이다.1 is a diagram illustrating an output pin arrangement of a general semiconductor memory device;
2 is a block diagram of a test circuit of a semiconductor memory device according to an embodiment of the present invention;
3 is a block diagram illustrating a specific embodiment of a delivery unit of FIG. 2.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 테스트 회로(20)에 대한 블록도이다.2 is a block diagram of a test circuit 20 of a semiconductor memory device according to an embodiment of the present invention.

상기 도 2에 도시된 테스트 회로(20)는 도 1에 도시된 반도체 메모리 장치(100)에 삽입될 수 있다. 상기 테스트 회로(20)는 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)을 통하여 에러 검출 코드를 테스트 데이터로 출력한다. 도 2에는 발명의 특징을 설명하기 위하여 DQ<0:7>에 할당된 복수의 제 1 데이터(DATA_u<0:63>)에 대한 테스트 데이터 출력 경로 및 DQ<8:16>에 할당된 복수의 제 2 데이터(DATA_d<0:63>)에 대한 테스트 데이터 출력 경로를 예시로써 도시하고 있다.The test circuit 20 illustrated in FIG. 2 may be inserted into the semiconductor memory device 100 illustrated in FIG. 1. The test circuit 20 outputs the error detection code as test data through the error detection code output pins EDC <0> and EDC <1>. 2 illustrates a test data output path for a plurality of first data DATA_u <0:63> allocated to DQ <0: 7> and a plurality of DQ <8:16> for explaining the characteristics of the present invention. The test data output path for the second data DATA_d <0:63> is shown as an example.

도 2에 도시된 반도체 메모리 장치의 테스트 회로(20)는 테스트 데이터 출력부(20A) 및 신호 생성부(20B)를 포함한다.The test circuit 20 of the semiconductor memory device shown in FIG. 2 includes a test data output unit 20A and a signal generator 20B.

신호 생성부(20B)는 핀 감축 신호 생성부(21)를 포함한다.The signal generator 20B includes a pin reduction signal generator 21.

상기 핀 감축 신호 생성부(21)는 핀 감축 모드 진입 신호(RDC_in) 및 테스트 모드 신호(TM)를 수신하여 핀 감축 신호(RDC)를 생성한다. 상기 핀 감축 모드 진입 신호(RDC_in)는 반도체 메모리 장치에 대하여 핀 감축 모드를 실행하고자 하는 경우에 활성화되는 신호이다. 상기 테스트 모드 신호(TM)는 반도체 메모리 장치에 대하여 테스트를 수행하고자 하는 경우에 활성화되는 신호이다. The pin reduction signal generator 21 generates a pin reduction signal RDC by receiving the pin reduction mode entry signal RDC_in and the test mode signal TM. The pin reduction mode entry signal RDC_in is a signal that is activated when the pin reduction mode is to be executed for the semiconductor memory device. The test mode signal TM is a signal that is activated when a test is to be performed on the semiconductor memory device.

상기 핀 감축 신호 생성부(21)는 핀 감축 모드 진입 신호(RDC_in)만 활성화된 경우, 즉 전체 반도체 메모리 장치가 핀 감축 모드로 정상 동작하는 경우에는 상기 핀 감축 신호(RDC)를 활성화시킨다. 아래에서 자세하게 설명하겠지만, 상기 핀 감축 신호(RDC)는 제 1 및 제 2 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)으로의 제 1 및 제 2 에러 검출 코드(EDC_u, EDC_d) 출력에 대한 핀 감축 동작 여부를 결정하는 신호이다. 즉, 상기 핀 감축 신호(RDC)가 활성화되면 상기 제 1 및 제 2 에러 검출 코드 출력 핀(EDC<0>, EDC<1>) 중 제 1 에러 검출 코드 출력 핀(EDC<0>)으로만 제 1 에러 검출 코드(EDC_u)가 출력되게 된다. 물론, 설정에 따라서 상기 제 2 에러 검출 코드 출력 핀(EDC<1>)만 동작하도록 할 수도 있다.The pin reduction signal generator 21 activates the pin reduction signal RDC when only the pin reduction mode entry signal RDC_in is activated, that is, when the entire semiconductor memory device normally operates in the pin reduction mode. As will be described in detail below, the pin reduction signal RDC includes first and second error detection codes EDC_u and EDC_d to the first and second error detection code output pins EDC <0> and EDC <1>. This signal determines whether pin reduction is performed on the output. That is, when the pin reduction signal RDC is activated, only the first error detection code output pin EDC <0> of the first and second error detection code output pins EDC <0> and EDC <1> may be used. The first error detection code EDC_u is output. Of course, only the second error detection code output pin EDC <1> may operate according to a setting.

반면, 상기 핀 감축 신호 생성부(21)는 핀 감축 모드 진입 신호(RDC_in) 및 테스트 모드 신호(TM)가 모두 활성화된 경우, 즉 전체 반도체 메모리 장치가 핀 감축 모드로 테스트 동작을 수행하는 경우에는 상기 핀 감축 신호(RDC)를 비활성화시킨다. 상기 핀 감축 신호(RDC)가 비활성화된 경우에는 제 1 및 제 2 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)이 각각 제 1 및 제 2 에러 검출 코드(EDC_u, EDC_d)를 정상적으로 출력하게 된다.In contrast, when the pin reduction mode entry signal RDC_in and the test mode signal TM are both activated, that is, when the entire semiconductor memory device performs the test operation in the pin reduction mode. Deactivate the pin reduction signal RDC. When the pin reduction signal RDC is deactivated, the first and second error detection code output pins EDC <0> and EDC <1> are normally configured with the first and second error detection codes EDC_u and EDC_d, respectively. Will print.

구체적으로, 상기 핀 감축 신호 생성부(21)는 도 3에 도시된 것과 같이 제 1 인버터(IV1) 및 제 1 앤드 게이트(AD1)로 구현될 수 있다. 상기 제 1 인버터(IV1)는 상기 테스트 모드 신호(TM)를 반전시켜 출력한다. 상기 제 1 앤드 게이트(AD1)는 상기 제 1 인버터(IV1)의 출력 신호 및 상기 핀 감축 모드 진입 신호(RDC_in)를 수신하여 핀 감축 신호(RDC)를 출력한다. 따라서, 상기 테스트 모드 신호(TM)가 비활성화된 상태에서 상기 핀 감축 모드 진입 신호(RDC_in)가 활성화되면, 상기 핀 감축 신호(RDC)가 활성화된다. 반면, 상기 핀 감축 모드 진입 신호(RDC_in)가 활성화되더라도, 상기 테스트 모드 신호(TM)가 활성화되면, 상기 핀 감축 신호(RDC)가 비활성화되게 된다. In detail, the pin reduction signal generator 21 may be implemented as a first inverter IV1 and a first AND gate AD1 as illustrated in FIG. 3. The first inverter IV1 inverts the test mode signal TM and outputs the inverted test mode signal TM. The first AND gate AD1 receives the output signal of the first inverter IV1 and the pin reduction mode entry signal RDC_in to output the pin reduction signal RDC. Therefore, when the pin reduction mode entry signal RDC_in is activated while the test mode signal TM is inactivated, the pin reduction signal RDC is activated. On the other hand, even when the pin reduction mode entry signal RDC_in is activated, when the test mode signal TM is activated, the pin reduction signal RDC is deactivated.

즉, 본 발명의 실시예에 따르면, 핀 감축 모드로 테스트를 수행하는 경우, 핀 감축 모드이기 때문에 데이터 출력 핀으로 모든 데이터가 동시에 출력되지 못하는 대신, 모든 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)으로 전체 데이터 출력의 에러 정보를 담고 있는 에러 검출 코드(EDC_u, EDC_d)를 테스트 데이터로 출력함으로써, 외부에서 데이터 출력에 에러가 있는지 여부를 판단할 수 있다.That is, according to the exemplary embodiment of the present invention, when the test is performed in the pin reduction mode, all the error detection code output pins EDC <0>, EDC <1>) outputs error detection codes EDC_u and EDC_d containing error information of the entire data output as test data, thereby determining whether there is an error in the data output from the outside.

상기 신호 생성부(20B)는 스트로브 신호 생성부(24), 직렬화 신호 생성부(25) 및 출력 인에이블 신호 생성부(26)를 더 포함할 수 있다.The signal generator 20B may further include a strobe signal generator 24, a serialized signal generator 25, and an output enable signal generator 26.

상기 스트로브 신호 생성부(24)는 제 1 및 제 2 스트로브 제어 신호(stb_ctrl<0:1>)를 입력받아 상기 핀 감축 신호(RDC)의 상태에 기초하여 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 생성한다. 상기 제 1 및 제 2 스트로브 제어 신호(stb_ctrl<0:1>)는 각각 복수의 제 1 데이터(DATA_u<0:63>)에 대한 순환 중복 검사 결과 및 복수의 제 2 데이터(DATA_d<0:63>)에 대한 순환 중복 검사 결과를 출력하고자 하는 경우 활성화되는 신호이다.The strobe signal generator 24 receives the first and second strobe control signals stb_ctrl <0: 1> and receives the first and second strobe signals strobe <based on the state of the pin reduction signal RDC. 0: 1>). The first and second strobe control signals stb_ctrl <0: 1> respectively indicate a cyclic redundancy check result of the plurality of first data DATA_u <0:63> and a plurality of second data DATA_d <0:63. This signal is activated when you want to output cyclic redundancy check result for>).

상기 스트로브 신호 생성부(24)는 상기 핀 감축 신호(RDC)가 비활성화된 경우에는 상기 제 1 및 제 2 스트로브 제어 신호(stb_ctrl<0:1>)가 활성화되면 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 모두 활성화시킨다. 반면, 상기 핀 감축 신호(RDC)가 활성화된 경우에는 상기 제 1 및 제 2 스트로브 제어 신호(stb_ctrl<0:1>)가 활성화되더라도 상기 제 1 스트로브 신호(strobe<0>)는 활성화시키고 상기 제 2 스트로브 신호(strobe<1>)는 비활성화시킨다.When the pin reduction signal RDC is inactivated, the strobe signal generator 24 may activate the first and second strobe signals when the first and second strobe control signals stb_ctrl <0: 1> are activated. strobe <0: 1>). On the other hand, when the pin reduction signal RDC is activated, even if the first and second strobe control signals stb_ctrl <0: 1> are activated, the first strobe signal strobe <0> is activated and the first 2 strobe signal (strobe <1>) is deactivated.

구체적으로, 상기 스트로브 신호 생성부(24)는 상기 핀 감축 신호(RDC)에 응답하여 상기 제 2 스트로브 제어 신호(stb_crtl<1>)로부터 상기 제 2 스트로브 신호(strobe<1>)의 출력을 차단하는 패스 게이트(미도시)를 포함할 수 있다.Specifically, the strobe signal generator 24 blocks the output of the second strobe signal strobe <1> from the second strobe control signal stb_crtl <1> in response to the pin reduction signal RDC. It may include a pass gate (not shown).

한편, 상기 스트로브 신호 생성부(24)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)를 생성하고 소정 시간 뒤에 활성화된 직렬화 제어 신호(pin)를 생성할 수 있다. The strobe signal generator 24 may generate the first and second strobe signals strobe <0: 1> and generate an activated serialization control signal pin after a predetermined time.

상기 직렬화 신호 생성부(25)는 상기 직렬화 제어 신호(pin)를 입력받아 상기 핀 감축 신호(RDC)의 상태에 기초하여 상기 제 1 및 제 2 직렬화 신호(pin_u, pin_d)를 생성한다. 상기 제 1 및 제 2 직렬화 신호(pin_u, pin_d)는 각각 병렬로 전달되는 상기 복수의 제 1 데이터(DATA_u<0:63>)에 대한 순환 중복 검사 결과 및 복수의 제 2 데이터(DATA_d<0:63>)에 대한 순환 중복 검사 결과를 직렬화시키는 신호이다.The serialization signal generator 25 receives the serialization control signal pin and generates the first and second serialization signals pin_u and pin_d based on the state of the pin reduction signal RDC. The first and second serialized signals pin_u and pin_d may each have a cyclic redundancy check result and a plurality of second data DATA_d <0: for the plurality of first data DATA_u <0:63> transmitted in parallel. This signal serializes the cyclic redundancy check result for

상기 직렬화 신호 생성부(25)는 상기 핀 감축 신호(RDC)가 비활성화된 경우에는 상기 직렬화 제어 신호(pin)가 활성화되면 상기 제 1 및 제 2 직렬화 신호(pin_u, pin_d)를 모두 활성화시킨다. 반면, 상기 핀 감축 신호(RDC)가 활성화된 경우에는 상기 직렬화 제어 신호(pin)가 활성화되더라도 상기 제 1 직렬화 신호(pin_u)는 활성화시키고 상기 제 2 직렬화 신호(pin_d)는 비활성화시킨다.When the pin reduction signal RDC is deactivated, the serialization signal generator 25 activates both the first and second serialization signals pin_u and pin_d when the serialization control signal pin is activated. On the other hand, when the pin reduction signal RDC is activated, the first serialization signal pin_u is activated and the second serialization signal pin_d is inactivated even when the serialization control signal pin is activated.

구체적으로, 상기 직렬화 신호 생성부(25)는 상기 핀 감축 신호(RDC)에 응답하여 상기 직렬화 제어 신호(pin)로부터 상기 제 2 직렬화 신호(pin_d)의 출력을 차단하는 패스 게이트(미도시)를 포함할 수 있다.In detail, the serialization signal generator 25 may include a pass gate (not shown) that blocks the output of the second serialization signal pin_d from the serialization control signal pin in response to the pin reduction signal RDC. It may include.

즉, 상기 직렬화 신호 생성부(25)는 제 1 및 제 2 데이터에 대하여 순환 중복 검사 수행 결과가 생성된 이후에, 상기 핀 감축 신호(RDC)의 상태에 따라 상기 결과들의 직렬화 여부를 결정하게 된다.That is, the serialization signal generator 25 determines whether to serialize the results according to the state of the pin reduction signal RDC after the cyclic redundancy check result is generated for the first and second data. .

상기 출력 인에이블 신호 생성부(26)는 출력 인에이블 제어 신호(outen)를 입력받아 상기 핀 감축 신호(RDC)의 상태에 기초하여 상기 제 1 및 제 2 출력 인에이블 신호(outen_u, outen_d)를 생성한다. 상기 출력 인에이블 제어 신호(outen)는 테스트 데이터를 외부로 출력하고자 하는 경우에 활성화되는 신호이다. 상기 제 1 및 제 2 출력 인에이블 신호(outen_u, outen_d)는 각각 직렬화된 상기 제 1 데이터(DATA_u<0:63>)에 대한 순환 중복 검사 결과 및 제 2 데이터(DATA_d<0:63>)에 대한 순환 중복 검사 결과를 제 1 및 제 2 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)으로 출력할 것인지 여부를 결정하는 신호이다.The output enable signal generator 26 receives an output enable control signal outen and receives the first and second output enable signals outen_u and outen_d based on a state of the pin reduction signal RDC. Create The output enable control signal outen is a signal that is activated when the test data is to be output to the outside. The first and second output enable signals outen_u and outen_d are respectively output to the cyclic redundancy check result and the second data DATA_d <0:63> for the serialized first data DATA_u <0:63>. The signal for determining whether to output the cyclic redundancy check result to the first and second error detection code output pins EDC <0> and EDC <1>.

상기 출력 인에이블 신호 생성부(26)는 상기 핀 감축 신호(RDC)가 비활성화된 경우에는 상기 출력 인에이블 제어 신호(outen)가 활성화되면 상기 제 1 및 제 2 출력 인에이블 신호(outen_u, outen_d)를 모두 활성화시킨다. 반면, 상기 핀 감축 신호(RDC)가 활성화된 경우에는 상기 출력 인에이블 제어 신호(outen)가 활성화되더라도 상기 제 1 출력 인에이블 신호(outen_u)는 활성화시키고 상기 제 2 출력 인에이블 신호(outen_d)는 비활성화시킨다.The output enable signal generator 26 may output the first and second output enable signals outen_u and outen_d when the output enable control signal outen is activated when the pin reduction signal RDC is deactivated. Activate all On the other hand, when the pin reduction signal RDC is activated, the first output enable signal outen_u is activated and the second output enable signal outen_d is activated even when the output enable control signal outen is activated. Deactivate it.

구체적으로, 상기 출력 인에이블 신호 생성부(26)는 상기 핀 감축 신호(RDC)에 응답하여 상기 출력 인에이블 제어 신호(outen)로부터 상기 제 2 출력 인에이블 신호(outen_d)의 출력을 차단하는 패스 게이트(미도시)를 포함할 수 있다.Specifically, the output enable signal generator 26 cuts the output of the second output enable signal outen_d from the output enable control signal outen in response to the pin reduction signal RDC. It may include a gate (not shown).

테스트 데이터 출력부(20A)는 제 1 및 제 2 순환 중복 검사부(22, 23), 전달부(27)와 제 1 및 제 2 출력부(28, 29)를 포함한다.The test data output unit 20A includes first and second cyclic redundancy check units 22 and 23, a transfer unit 27, and first and second output units 28 and 29.

상기 제 1 순환 중복 검사부(22)는 복수의 제 1 데이터(DATA_u<0:63>)에 대하여 순환 중복 검사를 실시하여 복수의 제 1 순환 중복 검사 데이터(CRC_u<0:7>)를 생성한다. 이때, 상기 제 1 순환 중복 검사부(22)는 상기 복수의 제 1 데이터(DATA_u<0:63>)와 함께 상기 복수의 제 1 데이터에 대한 데이터 버스 반전 정보(DBI_u<0:7>)를 수신하여 상기 순환 중복 검사를 실시할 수 있다. The first cyclic redundancy check unit 22 generates a plurality of first cyclic redundancy check data CRC_u <0: 7> by performing a cyclic redundancy check on the plurality of first data DATA_u <0:63>. . In this case, the first cyclic redundancy check unit 22 receives data bus inversion information DBI_u <0: 7> for the plurality of first data together with the plurality of first data DATA_u <0:63>. To perform the cyclic redundancy check.

상기 제 2 순환 중복 검사부(23)는 복수의 제 2 데이터(DATA_d<0:63>)에 대하여 순환 중복 검사를 실시하여 복수의 제 1 순환 중복 검사 데이터(CRC_d<0:7>)를 생성한다. 이때, 상기 제 2 순환 중복 검사부(23)는 상기 복수의 제 2 데이터(DATA_d<0:63>)와 함께 상기 복수의 제 2 데이터에 대한 데이터 버스 반전 정보(DBI_d<0:7>)를 수신하여 상기 순환 중복 검사를 실시할 수 있다.The second circular redundancy check unit 23 generates a plurality of first circular redundancy check data CRC_d <0: 7> by performing a circular redundancy check on the plurality of second data DATA_d <0:63>. . In this case, the second cyclic redundancy check unit 23 receives data bus inversion information DBI_d <0: 7> for the plurality of second data together with the plurality of second data DATA_d <0:63>. To perform the cyclic redundancy check.

상기 제 1 및 제 2 순환 중복 검사부(22, 23)은 일반적인 CRC회로로 구현될 수 있다.The first and second cyclic redundancy check units 22 and 23 may be implemented as general CRC circuits.

상기 전달부(27)는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)에 응답하여 상기 제 1 및 상기 제 2 순환 중복 검사 데이터(CRC_u<0:7>, CRC_d<0:7>)의 전달을 제어한다. 전달부(27)는 상기 제 1 스트로브 신호(strobe<0>)가 활성화되면 상기 제 1 순환 중복 검사 데이터(CRC_u<0:7>)를 상기 제 1 출력부(28)로 전달한다. 그리고 상기 제 2 스트로브 신호(strobe<1>)가 활성화되면 상기 제 2 순환 중복 검사 데이터(CRC_d<0:7>)를 상기 제 2 출력부(29)로 전달한다.The transfer unit 27 may respond to the first and second strobe signals strobe <0: 1> and the first and second cyclic redundancy check data CRC_u <0: 7> and CRC_d <0: 7. Control the delivery of>). The transfer unit 27 transmits the first cyclic redundancy check data CRC_u <0: 7> to the first output unit 28 when the first strobe signal strobe <0> is activated. When the second strobe signal strobe <1> is activated, the second cyclic redundancy check data CRC_d <0: 7> is transmitted to the second output unit 29.

도 4는 상기 전달부(27)의 구체적인 실시예를 나타내는 블록도이다.4 is a block diagram illustrating a specific embodiment of the transfer unit 27.

상기 전달부(27)는 복수 비트의 상기 제 1 및 상기 제 2 순환 중복 검사 데이터(CRC_u<0:7>, CRC_d<0:7>) 중에서 각각 한 비트 수신하여 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)에 따라 해당 비트의 전달 여부를 결정하는 제 1 내지 제 8 선택 전달부(27_1~27_8)를 포함한다. 상기 제 1 및 상기 제 2 순환 중복 검사 데이터(CRC_u<0:7>, CRC_d<0:7>)의 비트 수에 따라 상기 선택 전달부의 개수는 조절될 수 있다.The transfer unit 27 receives one bit from among the plurality of bits of the first and second cyclic redundancy check data CRC_u <0: 7> and CRC_d <0: 7> and receives the first and second strobe signals. and first to eighth selection transfer units 27_1 to 27_8 that determine whether to transmit the corresponding bit according to (strobe <0: 1>). The number of the selection transfer units may be adjusted according to the number of bits of the first and second cyclic redundancy check data CRC_u <0: 7> and CRC_d <0: 7>.

제 1 선택 전달부(27_1)의 동작을 예로써 설명하면 다음과 같다. 핀 감축 모드로 정상 동작을 실시하는 경우에는 상기 제 1 스트로브 신호(strobe<0>)는 활성화되어 인가되나 상기 제 2 스트로브 신호(strobe<1>)는 비활성화되어 인가된다. 따라서, 상기 제 1 선택 전달부(27_1)는 CRC_u<0>을 전달하여 CRC_du<0>로 출력하나, CRC_d<0>에 대해서는 전달을 차단한다.The operation of the first selection transfer unit 27_1 will be described as an example. In the normal operation in the pin reduction mode, the first strobe signal strobe <0> is activated and applied, but the second strobe signal strobe <1> is deactivated and applied. Accordingly, the first selective transfer unit 27_1 transfers CRC_u <0> and outputs it to CRC_du <0>, but blocks transmission of CRC_d <0>.

반면 핀 감축 모드로 테스트 동작을 실시하는 경우에는 상기 제 1 및 제 2 스트로브 신호(strobe<0:1>)가 모두 활성화되어 인가된다. 따라서, 상기 상기 제 1 선택 전달부(27_1)는 CRC_u<0>을 전달하여 CRC_du<0>로 출력하고, CRC_d<0>를 전달하여 CRC_dd<0>로 출력한다.In contrast, when the test operation is performed in the pin reduction mode, both the first and second strobe signals strobe <0: 1> are activated and applied. Accordingly, the first selective transfer unit 27_1 delivers CRC_u <0> and outputs it to CRC_du <0>, and delivers CRC_d <0> and outputs CRC_dd <0>.

구체적으로, 상기 제 1 선택 전달부(27_1)는 상기 제 1 스트로브 신호(strobe<0>) 응답하여 CRC_u<0> 전달의 차단 여부를 결정하는 패스 게이트(미도시) 및 상기 제 2 스트로브 신호(strobe<1>) 응답하여 CRC_d<0> 전달의 차단여부를 결정하는 패스 게이트(미도시)를 포함할 수 있다.Specifically, the first select transfer unit 27_1 determines a pass gate (not shown) and the second strobe signal (not shown) for determining whether to block CRC_u <0> transmission in response to the first strobe signal (strobe <0>). strobe <1>) may include a pass gate (not shown) that determines whether to block CRC_d <0> transmission.

나머지 제 2 내지 제 8 선택 전달부(27_2~27_8)도 상기와 같이 구성 및 동작하여 복수 비트의 상기 제 1 및 상기 제 2 순환 중복 검사 데이터(CRC_u<0:7>, CRC_d<0:7>)를 각각 제 1 출력부(28) 및 제 2 출력부(29)로 전달한다.The remaining second to eighth select transfer units 27_2 to 27_8 are configured and operated as described above, so that the plurality of bits of the first and second cyclic redundancy check data CRC_u <0: 7> and CRC_d <0: 7> ) Is transmitted to the first output unit 28 and the second output unit 29, respectively.

상기 제 1 출력부(28)는 상기 전달된 제 1 순환 중복 검사 데이터(CRC_du<0:7>)를 제 1 에러 검출 코드(EDC_u)로 제 1 에러 검출 코드 출력 핀(EDC<0>)을 통해 출력한다.The first output unit 28 converts the transmitted first cyclic redundancy check data CRC_du <0: 7> into a first error detection code EDC_u using a first error detection code output pin EDC <0>. Output through

구체적으로, 상기 제 1 출력부(28)는 상기 제 1 직렬화 신호(pin_u)가 활성화되면 전달된 상기 제 1 순환 중복 검사 데이터(CRC_du<0:7>)를 직렬화하고, 상기 제 1 출력 인에이블 신호(outen_u)가 활성화되면 직렬화된 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드(EDC_u)로 상기 제 1 에러 검출 코드 출력 핀(EDC<0>)으로 출력한다. 상기 제 1 출력부(28)는, 상기 제 1 직렬화 신호(pin_u)에 응답하여 상기 전달된 제 1 순환 중복 검사 데이터(CRC_du<0:7>)를 직렬화하는 파이프 래치(미도시) 및 상기 제 1 출력 인에이블 신호(outen_u)에 응답하여 제 1 에러 검출 코드(EDC_u)를 출력하는 출력 드라이버(미도시)를 포함할 수 있다.Specifically, when the first serialization signal pin_u is activated, the first output unit 28 serializes the first cyclic redundancy check data CRC_du <0: 7> transmitted and enables the first output enable. When the signal outen_u is activated, the serialized first cyclic redundancy check data is output to the first error detection code output pin EDC <0> with the first error detection code EDC_u. The first output unit 28 may include a pipe latch (not shown) for serializing the transferred first cyclic redundancy check data CRC_du <0: 7> in response to the first serialization signal pin_u. It may include an output driver (not shown) for outputting the first error detection code (EDC_u) in response to the one output enable signal (outen_u).

상기 제 2 출력부(29)는 상기 전달된 제 2 순환 중복 검사 데이터(CRC_dd<0:7>)를 제 2 에러 검출 코드(EDC_u)로 제 2 에러 검출 코드 출력 핀(EDC<1>)을 통해 출력한다.The second output unit 29 converts the transmitted second cyclic redundancy check data CRC_dd <0: 7> into a second error detection code EDC_u and outputs a second error detection code output pin EDC <1>. Output through

구체적으로, 상기 제 2 출력부(29)는 상기 제 2 직렬화 신호(pin_d)가 활성화되면 전달된 상기 제 2 순환 중복 검사 데이터(CRC_dd<0:7>)를 직렬화하고, 상기 제 2 출력 인에이블 신호(outen_d)가 활성화되면 직렬화된 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드(EDC_d)로 상기 제 2 에러 검출 코드 출력 핀(EDC<1>)으로 출력한다. 상기 제 2 출력부(29)는, 상기 제 2 직렬화 신호(pin_d)에 응답하여 상기 전달된 제 2 순환 중복 검사 데이터(CRC_dd<0:7>)를 직렬화하는 파이프 래치(미도시) 및 상기 제 2 출력 인에이블 신호(outen_d)에 응답하여 제 2 에러 검출 코드(EDC_d)를 출력하는 출력 드라이버(미도시)를 포함할 수 있다.Specifically, when the second serialization signal pin_d is activated, the second output unit 29 serializes the second cyclic redundancy check data CRC_dd <0: 7>, and enables the second output enable. When the signal outen_d is activated, the serialized second cyclic redundancy check data is output to the second error detection code output pin EDC <1> with the second error detection code EDC_d. The second output unit 29 may include a pipe latch (not shown) for serializing the transferred second cyclic redundancy check data CRC_dd <0: 7> in response to the second serialization signal pin_d. An output driver (not shown) outputting the second error detection code EDC_d in response to the second output enable signal outen_d may be included.

즉, 핀 제거 모드로 테스트를 수행하는 경우, 상기 제 1 및 제 2 출력부(28, 29)는 제 1 및 제 2 에러 검출 코드 출력 핀(EDC<0>, EDC<1>)으로 각각 제 1 및 제 2 에러 검출 코드(EDC_u, EDC_d)를 테스트 데이터로 출력한다.That is, when the test is performed in the pin removal mode, the first and second output units 28 and 29 may be configured as first and second error detection code output pins EDC <0> and EDC <1>, respectively. The first and second error detection codes EDC_u and EDC_d are output as test data.

본 발명의 실시예에 따른 반도체 메모리 장치는 핀 제거 모드로 정상 동작을 하는 경우에는 출력 핀 중에 일부만을 이용하여 데이터를 출력하나, 핀 제거 모드로 테스트 동작을 하는 경우에는 모든 에러 검출 코드 핀을 통하여 대응하는 에러 검출 코드를 테스트 데이터로 출력하게 함으로써, 동시에 전체 데이터 출력 결과의 에러 여부를 판별할 수 있게 한다.The semiconductor memory device according to an embodiment of the present invention outputs data using only a part of the output pins when the pin operation mode is normally operated, but through all the error detection code pins when performing the test operation in the pin removal mode. By outputting the corresponding error detection code as the test data, it is possible to determine whether or not an error of the entire data output result occurs at the same time.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 반도체 메모리 장치 20 : 테스트 회로
20A : 테스트 데이터 출력부 20B : 신호 생성부
21 : 핀 감축 신호 생성부 22 : 제 1 순환 중복 검사부
23 : 제 2 순환 중복 검사부 24 : 스트로브 신호 생성부
25 : 직렬화 신호 생성부 26 : 출력 인에이블 신호 생성부
27 : 전달부 28 : 제 1 출력부
29 : 제 2 출력부100: semiconductor memory device 20: test circuit
20A: test data output unit 20B: signal generator
21: pin reduction signal generator 22: first cyclic redundancy check unit
23: second cyclic redundancy check unit 24: strobe signal generation unit
25: serialized signal generator 26: output enable signal generator
27: transfer unit 28: first output unit
29: second output unit

Claims (22)

복수의 데이터 입출력 핀 및 복수의 에러 검출 코드 출력 핀을 포함하며, 핀 감축 모드 시 상기 복수의 데이터 입출력 핀 중 일부만을 이용하여 이에 할당되는 데이터를 출력하고 상기 복수의 에러 검출 코드 출력 핀 중 일부만을 이용하여 이에 할당되는 에러 검출 코드를 출력하는 반도체 메모리 장치로서,
상기 핀 감축 모드로 테스트를 수행하는 경우에는, 전체의 상기 복수의 에러 검출 코드 출력 핀을 통하여 각각에 할당되는 상기 에러 검출 코드를 출력하는 테스트 회로를 포함하는 반도체 메모리 장치.It includes a plurality of data input and output pins and a plurality of error detection code output pins, and outputs the data allocated thereto using only a part of the plurality of data input and output pins in the pin reduction mode and only a part of the plurality of error detection code output pins A semiconductor memory device for outputting an error detection code assigned thereto by using
And a test circuit for outputting the error detection codes assigned to each of the plurality of error detection code output pins when the test is performed in the pin reduction mode. 제 1 항에 있어서,
각각의 상기 에러 검출 코드는 할당된 데이터에 대하여 순환 중복 검사(Cyclic Redundancy Check)를 수행하여 생성되는 반도체 메모리 장치.The method of claim 1,
Each error detection code is generated by performing a cyclic redundancy check on the allocated data. 핀 감축 모드 진입 신호 및 테스트 모드 신호를 수신하여 핀 감축 신호를 생성하는 핀 감축 신호 생성부;
복수의 제 1 데이터에 대하여 순환 중복 검사를 실시하여 제 1 순환 중복 검사 데이터를 생성하는 제 1 순환 중복 검사부;
복수의 제 2 데이터에 대하여 순환 중복 검사를 실시하여 제 2 순환 중복 검사 데이터를 생성하는 제 2 순환 중복 검사부;
상기 핀 감축 신호의 상태에 상관 없이 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드 출력 핀으로 출력하는 제 1 출력부; 및
상기 핀 감축 신호가 활성화 상태이면 디스에이블되고, 상기 핀 감축 신호가 비활성화 상태이면 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드 출력 핀으로 출력하는 제 2 출력부를 포함하는 반도체 메모리 장치.A pin reduction signal generator configured to receive a pin reduction mode entry signal and a test mode signal to generate a pin reduction signal;
A first cyclic redundancy check unit configured to generate cyclic redundancy check data by performing cyclic redundancy check on the plurality of first data;
A second cyclic redundancy check unit configured to generate cyclic redundancy check data by performing cyclic redundancy check on the plurality of second data;
A first output unit configured to output the first cyclic redundancy check data to a first error detection code output pin regardless of the state of the pin reduction signal; And
And a second output unit configured to be disabled when the pin reduction signal is in an active state and to output the second cyclic redundancy check data to a second error detection code output pin when the pin reduction signal is in an inactive state. 제 3 항에 있어서,
상기 핀 감축 신호 생성부는,
상기 핀 감축 모드 진입 신호만 활성화된 경우 상기 핀 감축 신호를 활성화시키고,
상기 핀 감축 모드 진입 신호 및 상기 테스트 모드 신호 모두 활성화된 경우 상기 핀 감축 신호를 비활성화시키는 반도체 메모리 장치.The method of claim 3, wherein
The pin reduction signal generator,
When only the pin reduction mode entry signal is activated, the pin reduction signal is activated.
And deactivating the pin reduction signal when both the pin reduction mode entry signal and the test mode signal are activated. 제 3 항에 있어서,
상기 제 1 순환 중복 검사부는,
상기 복수의 제 1 데이터와 함께 상기 복수의 제 1 데이터에 대한 데이터 버스 반전(Data Bus Inversion) 정보를 수신하여 상기 순환 중복 검사를 실시하는 반도체 메모리 장치.The method of claim 3, wherein
The first circular redundancy check unit,
And a plurality of data bus inversion information for the plurality of first data together with the plurality of first data to perform the cyclic redundancy check. 제 3 항에 있어서,
상기 제 2 순환 중복 검사부는,
상기 복수의 제 2 데이터와 함께 상기 복수의 제 2 데이터에 대한 데이터 버스 반전(Data Bus Inversion) 정보를 수신하여 상기 순환 중복 검사를 실시하는 반도체 메모리 장치.The method of claim 3, wherein
The second circular redundancy check unit,
And cyclic redundancy check by receiving data bus inversion information of the plurality of second data together with the plurality of second data. 제 3 항에 있어서,
출력 인에이블 제어 신호 및 상기 핀 감축 신호를 수신하여 제 1 출력 인에이블 신호 및 제 2 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 더 포함하는 반도체 메모리 장치.The method of claim 3, wherein
And an output enable signal generator configured to receive an output enable control signal and the pin reduction signal to generate a first output enable signal and a second output enable signal. 제 7 항에 있어서,
상기 출력 인에이블 신호 생성부는,
상기 출력 인에이블 제어 신호가 활성화될 때 상기 핀 감축 신호가 비활성화 상태이면, 상기 제 1 및 제 2 출력 인에이블 신호를 모두 활성화시키고,
상기 출력 인에이블 제어 신호가 활성화될 때 상기 핀 감축 신호가 활성화 상태이면, 상기 제 1 출력 인에이블 신호는 활성화시키고 상기 제 2 출력 인에이블 신호는 비활성화시키는 반도체 메모리 장치.The method of claim 7, wherein
Wherein the output enable signal generator comprises:
If the pin reduction signal is inactive when the output enable control signal is activated, activate both the first and second output enable signals,
And if the pin reduction signal is in an active state when the output enable control signal is activated, the first output enable signal is activated and the second output enable signal is inactivated. 제 8 항에 있어서,
상기 제 1 출력부는,
상기 제 1 출력 인에이블 신호가 활성화되면 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드로 상기 제 1 에러 검출 코드 출력 핀으로 출력하는 반도체 메모리 장치.The method of claim 8,
Wherein the first output unit comprises:
And outputting the first cyclic redundancy check data to the first error detection code output pin as a first error detection code when the first output enable signal is activated. 제 8 항에 있어서,
상기 제 2 출력부는,
상기 제 2 출력 인에이블 신호가 활성화되면 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드로 상기 제 2 에러 검출 코드 출력 핀으로 출력하는 반도체 메모리 장치.The method of claim 8,
Wherein the second output unit comprises:
And outputting the second cyclic redundancy check data to the second error detection code output pin as a second error detection code when the second output enable signal is activated. 핀 감축 모드 진입 신호 및 테스트 모드 신호를 수신하여 핀 감축 신호를 생성하고, 상기 핀 감축 신호의 상태에 기초하여 제 1 및 제 2 스트로브 신호, 제 1 및 제 2 직렬화 신호 및 제 1 및 제 2 출력 인에이블 신호를 생성하는 신호 생성부;
복수의 제 1 데이터에 대하여 순환 중복 검사를 실시하여 복수의 제 1 순환 중복 검사 데이터를 생성하는 제 1 순환 중복 검사부;
복수의 제 2 데이터에 대하여 순환 중복 검사를 실시하여 복수의 제 2 순환 중복 검사 데이터를 생성하는 제 2 순환 중복 검사부;
상기 제 1 및 제 2 스트로브 신호에 응답하여 상기 제 1 및 상기 제 2 순환 중복 검사 데이터의 전달을 제어하는 전달부;
상기 제 1 직렬화 신호에 응답하여 상기 복수의 제 1 순환 중복 검사 데이터를 직렬화하고, 상기 제 1 출력 인에이블 신호에 응답하여 직렬화된 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드 출력 핀으로 출력하는 제 1 출력부; 및
상기 제 2 직렬화 신호에 응답하여 상기 복수의 제 2 순환 중복 검사 데이터를 직렬화하고, 상기 제 2 출력 인에이블 신호에 응답하여 직렬화된 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드 출력 핀으로 출력하는 제 2 출력부를 포함하는 반도체 메모리 장치.Receives a pin reduction mode entry signal and a test mode signal to generate a pin reduction signal, and based on the state of the pin reduction signal, first and second strobe signals, first and second serialized signals, and first and second outputs. A signal generator for generating an enable signal;
A first cyclic redundancy check unit configured to generate a plurality of first cyclic redundancy check data by performing a cyclic redundancy check on the plurality of first data;
A second cyclic redundancy check unit for performing a cyclic redundancy check on the plurality of second data to generate a plurality of second cyclic redundancy check data;
A transfer unit controlling transmission of the first and second cyclic redundancy check data in response to the first and second strobe signals;
Serialize the plurality of first cyclic redundancy check data in response to the first serialized signal, and output the serialized first cyclic redundancy check data to a first error detection code output pin in response to the first output enable signal. A first output unit; And
Serialize the plurality of second cyclic redundancy check data in response to the second serialized signal, and output the serialized second cyclic redundancy check data to a second error detection code output pin in response to the second output enable signal. And a second output unit. 제 11 항에 있어서,
상기 신호 생성부는,
상기 핀 감축 모드 진입 신호 및 상기 테스트 모드 신호를 수신하여 상기 핀 감축 신호를 생성하는 핀 감축 신호 생성부;
제 1 및 제 2 스트로브 제어 신호를 입력받아 상기 핀 감축 신호의 상태에 기초하여 상기 제 1 및 제 2 스트로브 신호를 생성하는 스트로브 신호 생성부;
직렬화 제어 신호를 입력받아 상기 핀 감축 신호의 상태에 기초하여 상기 제 1 및 제 2 직렬화 신호를 생성하는 직렬화 신호 생성부;
출력 인에이블 제어 신호를 입력받아 상기 핀 감축 신호의 상태에 기초하여 상기 제 1 및 제 2 출력 인에이블 신호를 생성하는 출력 인에이블 신호 생성부를 포함하는 반도체 메모리 장치.The method of claim 11,
Wherein the signal generator comprises:
A pin reduction signal generator configured to receive the pin reduction mode entry signal and the test mode signal to generate the pin reduction signal;
A strobe signal generator configured to receive first and second strobe control signals and generate the first and second strobe signals based on a state of the pin reduction signal;
A serialization signal generator configured to receive a serialization control signal and generate the first and second serialization signals based on a state of the pin reduction signal;
And an output enable signal generator configured to receive an output enable control signal and generate the first and second output enable signals based on a state of the pin reduction signal. 제 12 항에 있어서,
상기 핀 감축 신호 생성부는,
상기 핀 감축 모드 진입 신호만 활성화된 경우 상기 핀 감축 신호를 활성화시키고,
상기 핀 감축 모드 진입 신호 및 상기 테스트 모드 신호 모두 활성화된 경우 상기 핀 감축 신호를 비활성화시키는 반도체 메모리 장치.13. The method of claim 12,
The pin reduction signal generator,
When only the pin reduction mode entry signal is activated, the pin reduction signal is activated.
And deactivating the pin reduction signal when both the pin reduction mode entry signal and the test mode signal are activated. 제 12 항에 있어서,
상기 제 1 및 제 2 스트로브 제어 신호는 각각 상기 제 1 및 제 2 순환 중복 검사 결과를 출력하고자 하는 경우 활성화되는 신호로서,
상기 스트로브 신호 생성부는,
상기 핀 감축 신호가 비활성화된 경우에는 상기 제 1 및 제 2 스트로브 제어 신호가 활성화되면 상기 제 1 및 제 2 스트로브 신호를 모두 활성화시키고,
상기 핀 감축 신호가 활성화된 경우에는 상기 제 1 및 제 2 스트로브 제어 신호가 활성화되더라도 상기 제 1 스트로브 신호는 활성화시키고 상기 제 2 스트로브 신호는 비활성화시키는 반도체 메모리 장치.13. The method of claim 12,
The first and second strobe control signals are activated when the first and second cyclic redundancy check results are output, respectively.
The strobe signal generator,
When the pin reduction signal is inactivated, when the first and second strobe control signals are activated, both the first and second strobe signals are activated.
And when the pin reduction signal is activated, the first strobe signal is activated and the second strobe signal is inactivated even if the first and second strobe control signals are activated. 제 14 항에 있어서,
상기 스트로브 신호 생성부는,
상기 제 1 및 제 2 스트로브 신호를 생성하고 소정 시간 뒤에 활성화된 상기 직렬화 제어 신호를 생성하는 반도체 메모리 장치.15. The method of claim 14,
The strobe signal generator,
And generating the serialization control signal activated after a predetermined time after generating the first and second strobe signals. 제 12 항에 있어서,
상기 직렬화 신호 생성부는,
상기 핀 감축 신호가 비활성화된 경우에는 상기 직렬화 제어 신호가 활성화되면 상기 제 1 및 제 2 직렬화 신호를 모두 활성화시키고,
상기 핀 감축 신호가 활성화된 경우에는 상기 직렬화 제어 신호가 활성화되더라도 상기 제 1 직렬화 신호는 활성화시키고 상기 제 2 직렬화 신호는 비활성화시키는 반도체 메모리 장치.13. The method of claim 12,
The serialization signal generator,
When the pin reduction signal is inactivated, when the serialization control signal is activated, both the first and second serialization signals are activated.
And when the pin reduction signal is activated, the first serialization signal is activated and the second serialization signal is inactivated even if the serialization control signal is activated. 제 12 항에 있어서,
상기 출력 인에이블 신호 생성부는,
상기 핀 감축 신호가 비활성화된 경우에는 상기 출력 인에이블 제어 신호가 활성화되면 상기 제 1 및 제 2 출력 인에이블 신호를 모두 활성화시키고,
상기 핀 감축 신호가 활성화된 경우에는 상기 출력 인에이블 제어 신호가 활성화되더라도 상기 제 1 출력 인에이블 신호는 활성화시키고 상기 제 2 출력 인에이블 신호는 비활성화시키는 반도체 메모리 장치.13. The method of claim 12,
Wherein the output enable signal generator comprises:
When the pin reduction signal is inactivated, when the output enable control signal is activated, both the first and second output enable signals are activated.
And when the pin reduction signal is activated, the first output enable signal is activated and the second output enable signal is inactivated even when the output enable control signal is activated. 제 11 항에 있어서,
상기 제 1 순환 중복 검사부는,
상기 복수의 제 1 데이터와 함께 상기 복수의 제 1 데이터에 대한 데이터 버스 반전(Data Bus Inversion)정보를 수신하여 상기 순환 중복 검사를 실시하는 반도체 메모리 장치.The method of claim 11,
The first circular redundancy check unit,
And a cyclic redundancy check by receiving data bus inversion information of the plurality of first data together with the plurality of first data. 제 11 항에 있어서,
상기 제 2 순환 중복 검사부는,
상기 복수의 제 2 데이터와 함께 상기 복수의 제 2 데이터에 대한 데이터 버스 반전(Data Bus Inversion)정보를 수신하여 상기 순환 중복 검사를 실시하는 반도체 메모리 장치.The method of claim 11,
The second circular redundancy check unit,
And a cyclic redundancy check by receiving data bus inversion information of the plurality of second data together with the plurality of second data. 제 11 항에 있어서,
상기 전달부는,
상기 제 1 스트로브 제어 신호가 활성화되면 상기 제 1 순환 중복 검사 데이터를 상기 제 1 출력부로 전달하고, 상기 제 2 스트로브 제어 신호가 활성화되면 상기 제 2 순환 중복 검사 데이터를 상기 제 2 출력부로 전달하는 복수의 선택 전달부를 포함하는 반도체 메모리 장치.The method of claim 11,
[0030]
A plurality of cyclic redundancy check data transmitted to the first output unit when the first strobe control signal is activated, and a plurality of cyclic redundancy check data transmitted to the second output unit when the second strobe control signal is activated; The semiconductor memory device including a selection transfer unit. 제 11 항에 있어서,
상기 제 1 출력부는,
상기 제 1 직렬화 신호가 활성화되면 상기 전달부로부터 전달된 복수의 상기 제 1 순환 중복 검사 데이터를 직렬화하고, 상기 제 1 출력 인에이블 신호가 활성화되면 직렬화된 상기 제 1 순환 중복 검사 데이터를 제 1 에러 검출 코드로 상기 제 1 에러 검출 코드 출력 핀으로 출력하는 반도체 메모리 장치.The method of claim 11,
Wherein the first output unit comprises:
Serializing the plurality of cyclic redundancy check data transmitted from the transfer unit when the first serialized signal is activated, and serializing the first cyclic redundancy check data serialized when the first output enable signal is activated. And a detection code outputting the detection code to the first error detection code output pin. 제 11 항에 있어서,
상기 제 2 출력부는,
상기 제 2 직렬화 신호가 활성화되면 상기 전달부로부터 전달된 복수의 상기 제 2 순환 중복 검사 데이터를 직렬화하고, 상기 제 2 출력 인에이블 신호가 활성화되면 직렬화된 상기 제 2 순환 중복 검사 데이터를 제 2 에러 검출 코드로 상기 제 2 에러 검출 코드 출력 핀으로 출력하는 반도체 메모리 장치.The method of claim 11,
Wherein the second output unit comprises:
When the second serialized signal is activated, the second cyclic redundancy check data serialized from the transfer unit is serialized, and when the second output enable signal is activated, the second cyclic redundancy check data is serialized. And a detection code outputting the detection code to the second error detection code output pin.
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