KR20140028762A - Method for manufacturing semiconductor device - Google Patents

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박형순
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조성혁
김상수
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Abstract

An embodiment of the present invention includes: forming a first insulation layer along an entire surface of a semiconductor substrate including a body divided by a trench in order to improve a process margin upon formation of a contact region for a buried bit line; forming a first gap-fill layer at a bottom portion between bodies in which the first insulation layer; forming a second insulation layer on a surface of the first insulation layer at a sidewall of the body; exposing the first insulation layer at the sidewall of the body by recessing the first gap by a predetermined height; forming a sacrificial layer on surfaces of the first and second insulation layers at the sidewall of the body; forming a second gap-fill layer burying a space between the bodies in which the sacrificial layer is formed; protruding a part of the body by recessing the sacrificial layer and the second gap-fill layer by a predetermined depth; forming an etch barrier layer on the protruded sidewall of the body; implanting ions into the etch barrier layer formed at the sidewall of the body; exposing the etch barrier layer formed at an opposite side of the body to the body on which the etch barrier layer is formed and an upper portion of the second gap-fill layer to form a hard mask pattern having an etch selectivity with respect to the second gap-fill layer; exposing the second and first insulation layers by removing the etch barrier layer and the sacrificial layer formed on the opposite surface of the body; and forming a contact region exposing the body by removing the exposed first insulation layer, wherein the hard mask pattern includes a doping oxide layer.

Description

반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}TECHNICAL FIELD [0001] The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 제조 기술에 관한 것으로, 보다 구체적으로는 매립 비트라인을 포함하는 반도체 장치 제조 방법을 형성하는 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly, to a method of forming a semiconductor device manufacturing method including a buried bit line.

반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.As the degree of integration of semiconductor devices increases, the channel length of the transistors gradually decreases. However, the reduction in the channel length of such transistors has a problem of causing short channel effects such as a drain induced barrier lowering (DIBL) phenomenon, a hot carrier effect, and a punch through. To solve this problem, various methods have been proposed, such as a method of reducing the depth of the junction region or a method of increasing the channel length relatively by forming a recess in the channel region of the transistor.

그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다. 이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다. However, as the integrated density of semiconductor memory devices, especially DRAM, approaches giga bits, smaller transistor sizes are required. That is, a transistor of a gigabit DRAM device requires an element area of 8F2 (F: minimum feature size) or less, and further requires an element area of about 4F2. Therefore, the current planar transistor structure in which the gate electrode is formed on the semiconductor substrate and the junction regions are formed on both sides of the gate electrode is difficult to satisfy the required device area even when the channel length is scaled. In order to solve this problem, a vertical channel transistor structure has been proposed.

현재, 수직 채널 트랜지스터 구조에서는 비트라인의 일측에만 형성된 콘택영역을 형성하기 위해 경사 이온주입 또는 마스크 공정을 사용하고 있다. 그러나, 경사 이온주입은 리세스 깊이나 공간 마진이 부족하여 비트라인을 기준으로 양측이 모두 오픈되어 콘택이 형성되는 문제가 발생하고 있다. Currently, in the vertical channel transistor structure, an inclined ion implantation or mask process is used to form a contact region formed only on one side of the bit line. However, inclined ion implantation has a problem in that both sides are opened with respect to the bit line due to a lack of a recess depth or a space margin, thereby forming a contact.

또한, 마스크 공정은 콘택영역을 오픈시키기 위한 마스크패턴이 손상되는 문제가 발생하여 콘택영역 형성 시 마스크패턴을 적용하는데 어려움이 있다.
In addition, in the mask process, a problem occurs that a mask pattern for opening a contact region is damaged, which makes it difficult to apply the mask pattern when forming the contact region.

본 실시예는 매립 비트라인을 위한 콘택영역 형성시 공정 마진을 개선할 수 있는 반도체 장치 제조 방법을 제공한다.
The embodiment provides a method of manufacturing a semiconductor device capable of improving process margins when forming a contact region for a buried bit line.

본 실시예에 따른 반도체 장치 제조 방법은 트렌치에 의해 분리되는 바디를 포함하는 반도체 기판의 전면을 따라 제1절연막을 형성하는 단계; 상기 제1절연막이 형성된 상기 바디 사이의 저부에 제1갭필막을 형성하는 단계; 상기 바디 측벽의 제1절연막 표면에 제2절연막을 형성하는 단계; 상기 제1갭필막을 일정 높이 리세스하여 상기 바디 측벽의 상기 제1절연막을 노출시키는 단계; 상기 바디 측벽의 상기 제1 및 제2절연막 표면에 희생막을 형성하는 단계; 상기 희생막이 형성된 바디 사이를 매립하는 제2갭필막을 형성하는 단계; 상기 희생막 및 제2갭필막을 일정 깊이 리세스 하여 상기 바디의 일부를 돌출시키는 단계; 상기 돌출된 바디 측벽에 식각장벽막을 형성하는 단계; 상기 바디 일측에 형성된 식각장벽막에 이온주입을 진행하는 단계; 상기 식각장벽막이 형성된 바디 및 제2갭필막 상부에 상기 바디 타측에 형성된 식각장벽막을 노출시키고, 상기 제2갭필막에 대해 식각선택비를 갖는 하드마스크패턴을 형성하는 단계; 상기 바디 타측에 형성된 식각장벽막 및 희생막을 제거하여 상기 제2 및 제1절연막을 노출시키는 단계; 상기 노출된 제1절연막을 제거하여 상기 바디를 노출시키는 콘택영역을 형성하는 단계를 포함하고, 상기 하드마스크패턴은 도핑산화막을 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present embodiment includes forming a first insulating film along a front surface of a semiconductor substrate including a body separated by a trench; Forming a first gap fill layer on a bottom portion between the bodies on which the first insulating layer is formed; Forming a second insulating film on a surface of the first insulating film on the sidewall of the body; Recessing the first gap fill layer to a predetermined height to expose the first insulating layer on the sidewall of the body; Forming a sacrificial film on surfaces of the first and second insulating films on the sidewalls of the body; Forming a second gap fill layer that fills the body on which the sacrificial layer is formed; Protruding a portion of the body by recessing the sacrificial layer and the second gap fill layer to a predetermined depth; Forming an etch barrier on the protruding body sidewalls; Performing ion implantation into an etch barrier formed on one side of the body; Exposing the etch barrier film formed on the other side of the body to the body on which the etch barrier film is formed and the second gap fill film, and forming a hard mask pattern having an etch selectivity with respect to the second gap fill film; Exposing the second and first insulating layers by removing the etch barrier layer and the sacrificial layer formed on the other side of the body; And removing the exposed first insulating layer to form a contact region exposing the body, wherein the hard mask pattern includes a doped oxide layer.

특히, 상기 도핑산화막은 BSG, PSG 및 BPSG로 이루어진 그룹 중에서 선택된 어느 하나의 도핑산화막을 포함하는 것을 특징으로 한다.In particular, the doped oxide film is characterized in that it comprises any one doped oxide film selected from the group consisting of BSG, PSG and BPSG.

또한, 상기 제1절연막은 산화막을 포함하고, 상기 제2절연막을 질화막을 포함하며, 상기 제1갭필막은 폴리실리콘막을 포함하고, 상기 제2갭필막은 SOD(Spin On Dielectric)막을 포함하는 것을 특징으로 한다.The first insulating layer may include an oxide layer, the second insulating layer may include a nitride layer, the first gap fill layer may include a polysilicon layer, and the second gap fill layer may include a spin on dielectric (SOD) layer. do.

또한, 상기 희생막은 티타늄질화막을 포함하고, 상기 식각장벽막은 폴리실리콘막을 포함하는 것을 특징으로 한다.In addition, the sacrificial layer may include a titanium nitride layer, and the etch barrier layer may include a polysilicon layer.

또한, 상기 바디 일측에 형성된 식각장벽막에 이온주입을 진행하는 단계는, 틸트 이온주입으로 진행하는 것을 특징으로 한다.In addition, the step of implanting ions into the etching barrier film formed on one side of the body, characterized in that the progress to the tilt ion implantation.

또한, 상기 노출된 제1절연막을 제거하여 상기 바디를 노출시키는 콘택영역을 형성하는 단계 후, 상기 콘택영역을 통해 바디에 접하는 매립비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
The method may further include forming a buried bit line in contact with the body through the contact region after removing the exposed first insulating layer to form the contact region exposing the body.

본 기술은 매립 비트라인을 위한 콘택영역 형성시 식각선택비가 큰 하드마스크를 적용하여 양측에 콘택영역이 형성되는 문제점을 방지하는 효과가 있다.
The present technology has an effect of preventing a problem in that contact regions are formed on both sides by applying a hard mask having a large etching selectivity when forming a contact region for a buried bit line.

도 1a 내지 도 1j는 본 실시예에 따른 반도체 장치의 매립비트라인 제조 방법의 일 예를 나타내는 공정 단면도이다,
도 2a 내지 도 2e는 본 실시예에 따른 매립비트라인을 포함하는 반도체 장치 제조 방법의 일 예를 나타내는 공정 단면도이다.1A to 1J are cross-sectional views illustrating an example of a buried bit line manufacturing method of a semiconductor device according to the present embodiment.
2A to 2E are cross-sectional views illustrating an example of a method of manufacturing a semiconductor device including a buried bit line according to an exemplary embodiment.

이하, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자가 본 실시예의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art will be able to easily understand the technical idea of the embodiment.

도 1a 내지 도 1j는 본 실시예에 따른 반도체 장치의 매립비트라인 제조 방법의 일 예를 나타내는 공정 단면도이다.1A to 1J are cross-sectional views illustrating an example of a method of manufacturing a buried bit line in a semiconductor device according to an exemplary embodiment.

도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 마스크패턴(11)을 형성한다. 이때, 마스크패턴(11)은 라인(line) 타입으로 형성할 수 있다. 마스크패턴(11)은 반도체 기판(10)을 식각하기 위한 식각배리어 역할을 하며 반도체 기판(10)에 대해 식각선택비를 갖는 물질로 형성한다. 예컨대, 마스크패턴(11)은 질화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있다. As shown in FIG. 1A, a mask pattern 11 defining a buried bit line region is formed on the semiconductor substrate 10. In this case, the mask pattern 11 may be formed in a line type. The mask pattern 11 serves as an etching barrier for etching the semiconductor substrate 10 and is formed of a material having an etching selectivity with respect to the semiconductor substrate 10. For example, the mask pattern 11 may include a nitride film. The nitride film may include a silicon nitride film.

이어서, 마스크패턴(11)을 식각배리어로 반도체 기판(10)을 일정 깊이 비등방성 식각하여 바디(12)를 형성한다. 바디(12)는 마스크패턴(11)과 동일하게 라인타입으로 형성될 수 있다. Subsequently, the body 12 is formed by anisotropically etching the semiconductor substrate 10 by using the mask pattern 11 as an etching barrier. The body 12 may be formed in a line type like the mask pattern 11.

이어서, 바디(12) 및 마스크패턴(11)을 포함하는 반도체 기판(10)의 전면을 따라 제1라이너절연막(13)을 형성한다. 예컨대, 제1라이너절연막(13)은 산화막을 포함할 수 있다. 산화막은 실리콘산화막을 포함할 수 있다. Subsequently, the first liner insulating layer 13 is formed along the entire surface of the semiconductor substrate 10 including the body 12 and the mask pattern 11. For example, the first liner insulating layer 13 may include an oxide layer. The oxide film may include a silicon oxide film.

이어서, 제1라이너절연막(13) 상에 바디(12) 사이를 매립하는 제1갭필막(14)을 형성한다. 제1갭필막(14)은 후속 콘택영역의 위치를 조절하는 역할을 한다. 제1갭필막(14)은 제1라이너절연막(13)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 제1갭필막(14)은 도전물질을 포함할 수 있다. 제1갭필막(14)은 예컨대 폴리실리콘막을 포함할 수 있다. 폴리실리콘막은 언도프드 폴리실리콘막을 포함할 수 있다.Subsequently, a first gap fill film 14 is formed on the first liner insulating film 13 to fill the space between the bodies 12. The first gap fill layer 14 serves to adjust the position of the subsequent contact region. The first gap fill layer 14 may be formed of a material having an etch selectivity with respect to the first liner insulating layer 13. The first gap fill layer 14 may include a conductive material. The first gap fill film 14 may include, for example, a polysilicon film. The polysilicon film may include an undoped polysilicon film.

이어서, 제1갭필막(14)을 바디(12) 사이의 저부에만 잔류시킨다. 이를 위해, 제1갭필막(14)에 에치백(Etch back) 공정을 진행할 수 있다. Subsequently, the first gap fill film 14 is left only at the bottom between the bodies 12. To this end, an etch back process may be performed on the first gap fill layer 14.

이어서, 제1갭필막(14)에 의해 노출된 제1라이너절연막(13)의 표면을 일부 제거한다. 제1라이너절연막(13)은 클리닝 공정을 통해 일부 제거할 수 있다. 이때, 제1라이너절연막(13)의 잔류 두께는 최초 형성된 두께의 약 50％가 되도록 조절할 수 있다. Subsequently, a part of the surface of the first liner insulating film 13 exposed by the first gap fill film 14 is removed. The first liner insulating layer 13 may be partially removed through a cleaning process. At this time, the remaining thickness of the first liner insulating film 13 may be adjusted to be about 50% of the thickness initially formed.

이어서, 제1라이너절연막(13) 및 제1갭필막(14)을 포함하는 구조물의 전면을 따라 제2라이너절연막(15)을 형성한다. 제2라이너절연막(15)은 제1갭필막(14) 및 제1라이너절연막(13)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예컨대, 제2라이너절연막(15)은 질화막을 포함할 수 있다. 질화막은 실리콘질화막을 포함할 수 있다. 이어서, 제2라이너절연막(15)을 제1라이너절연막(13)의 표면에만 잔류시킨다. 이를 위해, 제2라이너절연막(15)에 에치백 공정을 진행하여, 마스크패턴(11) 및 제1갭필막(14) 상부의 제2라이너절연막(15)을 제거한다.Next, a second liner insulating film 15 is formed along the entire surface of the structure including the first liner insulating film 13 and the first gap fill film 14. The second liner insulating layer 15 may be formed of a material having an etch selectivity with respect to the first gap fill layer 14 and the first liner insulating layer 13. For example, the second liner insulating film 15 may include a nitride film. The nitride film may include a silicon nitride film. Subsequently, the second liner insulating film 15 is left only on the surface of the first liner insulating film 13. To this end, an etch back process is performed on the second liner insulating layer 15 to remove the second liner insulating layer 15 on the mask pattern 11 and the first gap fill layer 14.

이어서, 제1갭필막(14)을 일정 깊이 리세스하여 제2라이너절연막(15) 하부의 제1라이너절연막(13)을 노출시킨다. 이때, 제1라이너절연막(15) 하부가 후속 형성될 콘택영역의 상측 위치가 되고, 제1갭필막(14) 상부가 후속 형성될 콘택영역의 하측 위치가 된다. 따라서, 제1갭필막(14)의 높이를 조절하여 콘택영역의 선폭을 조절할 수 있다.Subsequently, the first gap fill film 14 is recessed to a predetermined depth to expose the first liner insulating film 13 under the second liner insulating film 15. In this case, a lower portion of the first liner insulating layer 15 is an upper position of a contact region to be subsequently formed, and an upper portion of the first gap fill layer 14 is a lower position of a contact region to be subsequently formed. Therefore, the line width of the contact region may be adjusted by adjusting the height of the first gap fill layer 14.

이어서, 제2라이너절연막(15) 및 제1갭필막(14)을 포함하는 구조물 전면을 따라 희생막(16)을 증착한다. 희생막(16)은 제1갭필막(14), 제2라이너절연막(15) 및 제1라이너절연막(14)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 희생막(16)은 예컨대, 금속질화막을 포함할 수 있다. 금속질화막은 티타늄질화막을 포함할 수 있다. 이어서, 에치백 공정을 진행하여 바디(12) 측벽의 제2라이너절연막(15) 표면에 희생막(16)을 스페이서 형태로 잔류시킨다. Subsequently, the sacrificial layer 16 is deposited along the entire surface of the structure including the second liner insulating layer 15 and the first gap fill layer 14. The sacrificial layer 16 may be formed of a material having an etch selectivity with respect to the first gap fill layer 14, the second liner insulating layer 15, and the first liner insulating layer 14. The sacrificial layer 16 may include, for example, a metal nitride layer. The metal nitride film may include a titanium nitride film. Subsequently, the sacrificial layer 16 is left on the surface of the second liner insulating layer 15 on the sidewall of the body 12 by an etch back process.

이어서, 희생막(16)이 형성된 바디(12) 사이를 갭필하는 제2갭필막(17)을 형성한다. 제2갭필막(17)을 형성한 후 마스크패턴(11)이 노출되는 타겟으로 평탄화 공정을 진행한다. 평탄화 공정은 예컨대, 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 진행할 수 있다. 제2갭필막(17)은 예컨대, 산화막을 포함할 수 있다. 특히, 좁은 지역에 보이드(Void)가 형성되지 않도록 갭필(Gap fill) 특성이 좋은 물질로 형성할 수 있다. 제2갭필막(17)은 예컨대, SOD(Spin On Dielectric)막을 포함할 수 있다.Subsequently, a second gap fill layer 17 is formed to gap-fill between the bodies 12 on which the sacrificial layer 16 is formed. After forming the second gap fill layer 17, the planarization process is performed on the target to which the mask pattern 11 is exposed. The planarization process may, for example, proceed to a chemical mechanical polishing process. The second gap fill film 17 may include, for example, an oxide film. In particular, the gap fill property may be formed of a material having a good gap fill property so that voids are not formed in a narrow area. The second gap fill layer 17 may include, for example, a spin on dielectric (SOD) layer.

도 1b에 도시된 바와 같이, 마스크패턴(11)을 식각배리어로 제2갭필막(17) 및 희생막(16) 상부를 리세스하여 마스크패턴(11)의 상측을 노출시킨다. 따라서, 마스크패턴(11)의 상부가 돌출되고, 마스크패턴(11)과 제2갭필막(17) 사이에 단차가 발생한다.As shown in FIG. 1B, the mask pattern 11 is etched in the etch barrier, and the upper portion of the mask pattern 11 is exposed by recessing the upper portion of the second gap fill layer 17 and the sacrificial layer 16. Therefore, an upper portion of the mask pattern 11 protrudes, and a step is generated between the mask pattern 11 and the second gap fill film 17.

도 1c에 도시된 바와 같이, 돌출된 마스크패턴(11)을 포함하는 구조물의 전면을 따라 식각장벽막(18)을 증착한다. 식각장벽막(18)은 예컨대, 폴리실리콘막을 포함할 수 있다. 폴리실리콘막은 언도프드 폴리실리콘막(Undoped Polysilicon)을 포함할 수 있다. As illustrated in FIG. 1C, an etch barrier film 18 is deposited along the entire surface of the structure including the protruding mask pattern 11. The etching barrier film 18 may include, for example, a polysilicon film. The polysilicon film may include an undoped polysilicon film.

도 1d에 도시된 바와 같이, 마스크패턴(11) 측벽의 제2라이너절연막(15)의 표면에만 식각장벽막(18)을 잔류시킨다. 이를 위해, 에치백 공정을 통해 마스크패턴(11) 상부 및 제2갭필막(17) 상부의 식각장벽막(18)을 제거할 수 있다.As shown in FIG. 1D, the etch barrier film 18 is left only on the surface of the second liner insulating film 15 on the sidewall of the mask pattern 11. To this end, the etch barrier layer 18 on the mask pattern 11 and the second gap fill layer 17 may be removed through an etch back process.

도 1e에 도시된 바와 같이, 바디(12) 일측의 식각장벽막(18)에만 이온주입을 진행한다. 이온주입된 식각장벽막(18)은 '도프드 식각장벽막(18A)'이 된다. 바디(12)의 일측에만 도프드 식각장벽막(18A)을 형성하기 위해, 틸트 이온주입(Tilt Implant)을 진행할 수 있다. 틸트 이온주입은 일정 각도로 틸트를 주어 도펀트(Dopant)를 이온주입하는 것으로, 한 방향으로만 진행되며 반도체 기판(10)에 수직한 방향을 기준으로 10˚∼15˚의 경사에서 진행할 수 있다. As shown in FIG. 1E, ion implantation is performed only on the etch barrier film 18 on one side of the body 12. The ion implanted etching barrier film 18 becomes a doped etch barrier film 18A. In order to form the doped etch barrier film 18A on only one side of the body 12, tilt implantation may be performed. Tilt ion implantation is a ion implantation of a dopant by giving a tilt at a predetermined angle. The tilt ion implantation proceeds in only one direction and may proceed at an inclination of 10 ° to 15 ° based on a direction perpendicular to the semiconductor substrate 10.

틸트 이온주입은 이온주입을 통해 식각장벽막(18)과 도프드 식각장벽막(18A) 간의 식각선택비가 상이하게 바뀌는 이온을 사용하여 진행할 수 있다. 예컨대, 틸트 이온주입은 P형 도펀트를 사용하여 진행하 수 있다. P형 도펀트는 보론을 포함할 수 있다. 틸트 이온주입을 보론을 포함하는 도펀트 소스로 BF2를 사용하여 진행할 수 있다. The tilt ion implantation may be performed by using ions in which the etch selectivity between the etch barrier film 18 and the doped etch barrier film 18A is changed through ion implantation. For example, tilt ion implantation can proceed using a P-type dopant. P-type dopants may include boron. Tilt ion implantation can proceed using BF 2 as the dopant source containing boron.

본 실시예에서는 마스크패턴(11) 측벽의 제2라이너절연막(15)의 표면에만 식각장벽막(18)을 잔류시킨 후 틸트 이온주입을 진행하고 있으나, 에치백 공정을 진행하지 않고 도 1c와 같이 식각장벽막(18)이 단차를 따라 형성된 상태에서도 틸트 이온주입의 진행이 가능하다.In this embodiment, the etch barrier film 18 is left only on the surface of the second liner insulating film 15 on the sidewall of the mask pattern 11, and then tilt ion implantation is performed. However, as shown in FIG. Tilt ion implantation can proceed even when the etch barrier film 18 is formed along the step.

도 1f에 도시된 바와 같이, 도프드 식각장벽막(18A)이 형성된 바디(12) 및 제2갭필막(17) 상부에 제1하드마스크막(19) 및 제2하드마스크막(20)을 적층한다. 제1하드마스크막(19)은 제2갭필막(17) 및 제2하드마스크막(20)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 제1하드마스크막(19)을 예컨대, 산화막을 포함할 수 있다. As shown in FIG. 1F, the first hard mask layer 19 and the second hard mask layer 20 are disposed on the body 12 and the second gap fill layer 17 on which the doped etch barrier layer 18A is formed. Laminated. The first hard mask layer 19 may be formed of a material having an etch selectivity with respect to the second gap fill layer 17 and the second hard mask layer 20. The first hard mask film 19 may include, for example, an oxide film.

특히, 제1하드마스크막(19)은 제2갭필막(17)과의 식각선택비가 큰 산화막을 포함할 수 있다. 예컨대, 제1하드마스크막(19)은 도핑산화막을 포함할 수 있다. 도핑산화막은 보론(B) 또는 인(P) 중에서 적어도 하나의 도펀트가 도핑된 산화막을 포함할 수 있다. 도핑산화막은 예컨대, BSG, PSG 및 BPSG로 이루어진 그룹 중에서 선택된 어느 하나의 도핑산화막을 포함할 수 있다.In particular, the first hard mask layer 19 may include an oxide layer having a large etching selectivity with respect to the second gap fill layer 17. For example, the first hard mask layer 19 may include a doped oxide layer. The doped oxide film may include an oxide film doped with at least one dopant among boron (B) and phosphorus (P). The doped oxide film may include, for example, any one of the doped oxide films selected from the group consisting of BSG, PSG, and BPSG.

제2하드마스크막(20)은 SOC(Spin On Carbon)막을 포함할 수 있다.The second hard mask layer 20 may include a spin on carbon (SOC) layer.

위와 같이, 제2갭필막(17)과의 식각선택비가 큰 도핑산화막을 제1하드마스크막(19)으로 적용함으로써, 후속 제1하드마스크막(19) 식각 공정시 제2갭필막(17)의 손실을 방지할 수 있고, 따라서 제2갭필막(17)의 손실에 따른 양측벽 오픈을 방지할 수 있다.As described above, by applying the doped oxide film having a large etching selectivity with respect to the second gap fill film 17 as the first hard mask film 19, the second gap fill film 17 during the subsequent first hard mask film 19 etching process. Loss can be prevented, and therefore, opening of both side walls due to the loss of the second gap fill film 17 can be prevented.

이어서, 제2하드마스크막(20) 상에 반사방지막(21) 및 콘택영역 형성을 위한 감광막 패턴(22)을 형성한다. 감광막 패턴(22)은 바디(12)의 타측 부분 즉, 이온주입되지 않은 식각장벽막(18)이 형성된 부분이 노출되도록 패터닝 한다. Subsequently, an anti-reflection film 21 and a photosensitive film pattern 22 for forming a contact region are formed on the second hard mask film 20. The photoresist pattern 22 is patterned so that the other side of the body 12, that is, the portion where the etch barrier film 18 is not implanted is formed.

도 1g에 도시된 바와 같이, 감광막 패턴(22, 도 1f 참조)을 식각배리어로 반사방지막(21, 도 1f 참조) 및 제2하드마스크막(20, 도 1f 참조)을 식각한다. As shown in FIG. 1G, the anti-reflection film 21 (see FIG. 1F) and the second hard mask film 20 (see FIG. 1F) are etched using the photoresist pattern 22 (see FIG. 1F) as an etching barrier.

이어서, 감광막 패턴(22, 도 1f 참조) 및 반사방지막(21, 도 1f 참조)을 제거한다.Subsequently, the photoresist pattern 22 (see FIG. 1F) and the antireflection film 21 (see FIG. 1F) are removed.

이어서, 제1하드마스크막(19)을 식각하여 바디(12)의 타측의 식각장벽막(18)을 노출시키는 제1하드마스크패턴(19A)을 형성한다. 이때, 식각장벽막(18)과 인접한 제2갭필막(17)이 일부 노출될 수 있다. Subsequently, the first hard mask layer 19 is etched to form a first hard mask pattern 19A exposing the etch barrier layer 18 on the other side of the body 12. In this case, the second gap fill layer 17 adjacent to the etch barrier layer 18 may be partially exposed.

제1하드마스크패턴(19A)을 형성하기 위한 식각은 건식식각으로 진행할 수 있다. 이때, 건식식각은 제2갭필막(17)과의 식각선택비를 극대화시키는 조건으로 진행할 수 있다. 건식식각은 NH3 또는 NF3가스와 불소(HF)가스의 혼합가스를 사용하여 진행할 수 있다.The etching for forming the first hard mask pattern 19A may be performed by dry etching. In this case, the dry etching may be performed under the condition of maximizing the etching selectivity with the second gap fill layer 17. Dry etching may be performed using a mixture of NH 3 or NF 3 gas and fluorine (HF) gas.

위와 같이, 제2갭필막(17)과 제1하드마스크패턴(19A) 간의 식각선택비 차이가 큰 조건으로 식각공정을 진행하여, 제1하드마스크패턴(19A)이 형성되는 시점에서 제2갭필막(17)의 손실을 최소화 시킬 수 있다.As described above, the etching process is performed under the condition that the difference in etching selectivity between the second gap fill layer 17 and the first hard mask pattern 19A is large, so that the second gap is formed when the first hard mask pattern 19A is formed. The loss of the film 17 can be minimized.

도 1h에 도시된 바와 같이, 제1하드마스크패턴(19A)에 의해 노출된 식각장벽막(18, 도 1g 참조)을 제거한다. 식각장벽막(18, 도 1g 참조)은 습식식각으로 제거할 수 있다. 식각장벽막(18, 도 1g 참조)이 폴리실리콘막으로 형성된 경우, 폴리실리콘막을 제거하기 위한 습식식각을 진행할 수 있다. As shown in FIG. 1H, the etch barrier film 18 (see FIG. 1G) exposed by the first hard mask pattern 19A is removed. The etch barrier 18 (see FIG. 1G) may be removed by wet etching. When the etch barrier film 18 (see FIG. 1G) is formed of a polysilicon film, wet etching may be performed to remove the polysilicon film.

따라서, 식각장벽막(18, 도 1g 참조) 제거시 제2라이너절연막(15)이 손상되는 것을 방지할 수 있다. 또한, 도프드 식각장벽막(18A)이 노출되더라도 이온주입되지 않은 식각장벽막(18, 도 1g 참조) 과는 식각선택비를 가지므로 동시에 제거되지 않고 그대로 잔류한다. Accordingly, the second liner insulating film 15 may be prevented from being damaged when the etching barrier film 18 (refer to FIG. 1G) is removed. In addition, even when the doped etch barrier film 18A is exposed, the etch barrier film 18 (see FIG. 1G), which has not been ion implanted, has an etching selectivity and is thus not removed at the same time.

이어서, 바디(12) 타측의 식각장벽막(18, 도 1g 참조)이 제거되면서 노출된 희생막(16)을 제거한다. 즉, 바디(12) 타측의 희생막(16)이 제거된다. 결과적으로, 제2라이너절연막(15)과 제1갭필막(14) 사이의 제1라이너절연막(13)이 노출된다.Subsequently, the exposed sacrificial layer 16 is removed while the etch barrier layer 18 (see FIG. 1G) on the other side of the body 12 is removed. That is, the sacrificial film 16 on the other side of the body 12 is removed. As a result, the first liner insulating film 13 between the second liner insulating film 15 and the first gap fill film 14 is exposed.

도 1i에 도시된 바와 같이, 제1하드마스크패턴(19A, 도 1h 참조), 도프드 식각장벽막(18A, 도 1h 참조) 및 제2갭필막(17, 도 1h 참조)을 제거한다. 이와 동시에, 도 1h에서 제2라이너절연막(15)과 제1갭필막(14) 사이에 노출된 제1라이너절연막(13)이 제거되어 바디(12)의 일측면이 노출된다. 노출된 바디(12)의 일측면은 후속 매립비트라인과 바디(12)를 연결하는 콘택영역(21)이 된다. As shown in FIG. 1I, the first hard mask pattern 19A (see FIG. 1H), the doped etch barrier film 18A (see FIG. 1H), and the second gap fill layer 17 (see FIG. 1H) are removed. At the same time, in FIG. 1H, the first liner insulating layer 13 exposed between the second liner insulating layer 15 and the first gap fill layer 14 is removed to expose one side of the body 12. One side of the exposed body 12 becomes a contact region 21 connecting the subsequent buried bit line and the body 12.

도 1j에 도시된 바와 같이, 제1갭필막(14, 도 1i 참조)을 제거한다. As shown in FIG. 1J, the first gap fill film 14 (see FIG. 1I) is removed.

이어서, 노출된 바디의 일측면 즉, 콘택영역(21)에 접합영역(24)을 형성한다.Next, the junction region 24 is formed on one side of the exposed body, that is, the contact region 21.

이어서, 제1라이너절연막(13) 상에 콘택영역(21)을 통해 바디(12)에 연결되는 매립비트라인(25)을 형성한다. 이때, 매립비트라인(25)은 콘택영역(21)의 상측보다 높은 높이로 형성한다.Subsequently, a buried bit line 25 is formed on the first liner insulating layer 13 to be connected to the body 12 through the contact region 21. In this case, the buried bit line 25 is formed at a height higher than the upper side of the contact region 21.

후속 공정으로, 매립비트라인(25) 상에 비트라인보호막 및 층간절연막 등을 형성할 수 있으며, 이에 대하여는 도 2a 내지 도 2e에서 자세히 설명하기로 한다. In a subsequent process, a bit line protective film and an interlayer insulating film may be formed on the buried bit line 25, which will be described in detail with reference to FIGS. 2A to 2E.

도 2a 내지 도 2e는 본 실시예에 따른 반도체 장치 제조 방법의 일 예를 나타내는 공정 단면도이다. 도 2a 내지 도 2e는 도 1j의 B-B'선 및 C-C'선에 따른 공정 단면도를 동시에 도시하고 있다.2A to 2E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present embodiment. 2A to 2E simultaneously show cross-sectional views along the lines B-B 'and C-C' of FIG. 1J.

도 2a에 도시된 바와 같이, 제1라이너절연막(13) 상에 바디(12) 사이의 일부를 매립하는 매립비트라인(25)을 형성하고, 매립비트라인(25)을 포함하는 전체구조의 단차를 따라 비트라인보호막(26)을 형성한다. 이어서, 비트라인보호막(26)을 포함한 전면에 제1층간절연막(27)을 형성한다. 이어서, 마스크패턴(11)의 표면이 노출될때까지 제1층간절연막(27)을 평탄화한다.As shown in FIG. 2A, a buried bit line 25 is formed on the first liner insulating layer 13 to fill a portion between the bodies 12, and a step of the entire structure including the buried bit line 25 is formed. A bit line protective film 26 is formed along the layer. Subsequently, a first interlayer insulating film 27 is formed on the entire surface including the bit line protective film 26. Next, the first interlayer insulating film 27 is planarized until the surface of the mask pattern 11 is exposed.

도 2b에 도시된 바와 같이, 워드라인트렌치(28)를 형성한다. 워드라인트렌치(28)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 제1층간절연막(27)을 일정 깊이 식각한다. 제1층간절연막(27) 식각시 마스크패턴(11) 및 바디(12)도 일정 깊이 식각한다. 이에 따라, 바디(12A) 위에 필라(12B)가 형성된다. 바디(12A)와 필라(12B)는 활성영역이 된다. 바디(12A)는 접합영역(24)이 형성된 부분으로서, 매립비트라인(25)과 동일한 방향으로 연장된 라인 형태이다. 필라(12B)는 바디(12A) 상에서 수직방향으로 연장된 필라이다. 필라(12B)는 셀 단위로 형성된다. 제1층간절연막(27)의 잔류 두께(R1)는 매립비트라인(25)과 수직워드라인간 분리막 역할을 한다.As shown in FIG. 2B, a word line trench 28 is formed. A photoresist pattern, not shown, is used to form the word line trenches 28. The first interlayer insulating film 27 is etched to a certain depth using the photoresist pattern as an etch barrier. When etching the first interlayer insulating layer 27, the mask pattern 11 and the body 12 are also etched to a predetermined depth. As a result, the pillar 12B is formed on the body 12A. Body 12A and pillar 12B become active regions. The body 12A is a portion in which the junction region 24 is formed and extends in the same direction as the buried bit line 25. The pillar 12B is a pillar extending vertically on the body 12A. The pillar 12B is formed in cell units. The remaining thickness R1 of the first interlayer insulating layer 27 serves as a separator between the buried bit line 25 and the vertical word line.

도 2c에 도시된 바와 같이, 워드라인트렌치(28)를 갭필하도록 워드라인도전막(30)을 형성한다. 이후, 평탄화 및 에치백을 진행하여 워드라인트렌치(28)를 일부 갭필하는 높이로 워드라인도전막(30)을 잔류시킨다. 워드라인도전막(30) 형성전에 게이트절연막(29)을 형성한다.As shown in FIG. 2C, a word line conductive film 30 is formed to gap fill the word line trench 28. Thereafter, planarization and etch back are performed to leave the word line conductive layer 30 at a height that partially gap-fills the word line trench 28. The gate insulating film 29 is formed before the word line conductive film 30 is formed.

도 2d에 도시된 바와 같이, 질화막 증착후 에치백을 실시하여 스페이서(31)를 형성한다. 스페이서(31)를 식각장벽으로 하여 워드라인도전막(30)을 식각한다. 이에 따라, 필라(12B)의 측벽에 인접하는 수직워드라인(30A)이 형성된다. 수직워드라인(30A)은 수직게이트를 겸한다. 다른 실시예에서, 필라(12B)를 에워싸는 환형의 수직게이트를 형성한 후에 이웃하는 수직게이트들을 서로 연결하는 수직워드라인(30A)을 형성할 수도 있다. 수직워드라인(30A)은 매립비트라인(25)과 교차하는 방향으로 형성된다.As shown in FIG. 2D, the spacer 31 is formed by performing etch back after deposition of the nitride film. The word line conductive layer 30 is etched using the spacer 31 as an etch barrier. As a result, a vertical word line 30A adjacent to the sidewall of the pillar 12B is formed. The vertical word line 30A also serves as a vertical gate. In another embodiment, after forming an annular vertical gate surrounding the pillar 12B, a vertical word line 30A connecting neighboring vertical gates to each other may be formed. The vertical word line 30A is formed in the direction crossing the buried bit line 25.

도 2e에 도시된 바와 같이, 수직워드라인(30A)을 포함한 전면에 제2층간절연막(32)을 형성한다.As shown in FIG. 2E, a second interlayer insulating film 32 is formed on the entire surface including the vertical word line 30A.

스토리지노드콘택식각을 실시하여 필라(12B)의 상부를 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 34)를 형성한다. 스토리지노드콘택플러그(34)를 형성하기 전에 이온주입을 실시하여 드레인(Drain, 33)을 형성할 수 있다. 이에 따라, 드레인(33), 접합영역(24) 및 수직워드라인(30A)에 의해 수직채널트랜지스터가 형성된다. 수직워드라인(30A)에 의해 드레인(33)과 접합영역(24) 사이에 수직방향의 채널이 형성된다. 접합영역(24)은 수직채널트랜지스터의 소스가 된다.The storage node contact is etched to expose the top of pillar 12B. Thereafter, a storage node contact plug (SNC) 34 is formed. Before forming the storage node contact plug 34, ion implantation may be performed to form a drain 33. Accordingly, a vertical channel transistor is formed by the drain 33, the junction region 24, and the vertical word line 30A. A vertical channel is formed between the drain 33 and the junction region 24 by the vertical word line 30A. The junction region 24 is a source of the vertical channel transistor.

스토리지노드콘택플러그(34) 상에 스토리지노드(Storage node, 35)를 형성한다. 스토리지노드(35)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(35)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 후속하여 유전막 및 상부전극을 형성한다.A storage node 35 is formed on the storage node contact plug 34. The storage node 35 may be in the form of a cylinder. In another embodiment, the storage node 35 may be in the form of a pillar or concave. Subsequently, a dielectric film and an upper electrode are formed.

본 실시예의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 실시예의 기술 분야의 통상의 전문가라면 본 실시예의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is noted that the technical idea of the present embodiment has been specifically described according to the above embodiment, but it should be noted that the above embodiments are intended to be illustrative and not restrictive. It will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the embodiment.

10 : 반도체 기판 11 : 마스크패턴
12 : 바디 13 : 제1라이너절연막
14 : 제1갭필막 15 : 제2라이너절연막
16 : 희생막 17 : 제2갭필막
18 : 식각장벽막 19A : 제1하드마스크패턴10 semiconductor substrate 11 mask pattern
12 body 13 first liner insulating film
14: first gap fill film 15: second liner insulating film
16: sacrificial film 17: the second gap film
18: etching barrier 19A: first hard mask pattern

Claims (8)

트렌치에 의해 분리되는 바디를 포함하는 반도체 기판의 전면을 따라 제1절연막을 형성하는 단계;
상기 제1절연막이 형성된 상기 바디 사이의 저부에 제1갭필막을 형성하는 단계;
상기 바디 측벽의 제1절연막 표면에 제2절연막을 형성하는 단계;
상기 제1갭필막을 일정 높이 리세스하여 상기 바디 측벽의 상기 제1절연막을 노출시키는 단계;
상기 바디 측벽의 상기 제1 및 제2절연막 표면에 희생막을 형성하는 단계;
상기 희생막이 형성된 바디 사이를 매립하는 제2갭필막을 형성하는 단계;
상기 희생막 및 제2갭필막을 일정 깊이 리세스 하여 상기 바디의 일부를 돌출시키는 단계;
상기 돌출된 바디 측벽에 식각장벽막을 형성하는 단계;
상기 바디 일측에 형성된 식각장벽막에 이온주입을 진행하는 단계;
상기 식각장벽막이 형성된 바디 및 제2갭필막 상부에 상기 바디 타측에 형성된 식각장벽막을 노출시키고, 상기 제2갭필막에 대해 식각선택비를 갖는 하드마스크패턴을 형성하는 단계;
상기 바디 타측에 형성된 식각장벽막 및 희생막을 제거하여 상기 제2 및 제1절연막을 노출시키는 단계;
상기 노출된 제1절연막을 제거하여 상기 바디를 노출시키는 콘택영역을 형성하는 단계
를 포함하고, 상기 하드마스크패턴은 도핑산화막을 포함하는 반도체 장치 제조 방법.
Forming a first insulating film along the entire surface of the semiconductor substrate including a body separated by a trench;
Forming a first gap fill layer on a bottom portion between the bodies on which the first insulating layer is formed;
Forming a second insulating film on a surface of the first insulating film on the sidewall of the body;
Recessing the first gap fill layer to a predetermined height to expose the first insulating layer on the sidewall of the body;
Forming a sacrificial film on surfaces of the first and second insulating films on the sidewalls of the body;
Forming a second gap fill layer that fills the body on which the sacrificial layer is formed;
Protruding a portion of the body by recessing the sacrificial layer and the second gap fill layer to a predetermined depth;
Forming an etch barrier on the protruding body sidewalls;
Performing ion implantation into an etch barrier formed on one side of the body;
Exposing the etch barrier film formed on the other side of the body to the body on which the etch barrier film is formed and the second gap fill film, and forming a hard mask pattern having an etch selectivity with respect to the second gap fill film;
Exposing the second and first insulating layers by removing the etch barrier layer and the sacrificial layer formed on the other side of the body;
Removing the exposed first insulating layer to form a contact region exposing the body
And a hard mask pattern comprising a doped oxide film.
제1항에 있어서,
상기 도핑산화막은 BSG, PSG 및 BPSG로 이루어진 그룹 중에서 선택된 어느 하나의 도핑산화막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The doped oxide film comprises a doped oxide film selected from the group consisting of BSG, PSG and BPSG.
제1항에 있어서,
상기 제1절연막은 산화막을 포함하고, 상기 제2절연막을 질화막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The first insulating film includes an oxide film, and the second insulating film includes a nitride film.
제1항에 있어서,
상기 제1갭필막은 폴리실리콘막을 포함하고, 상기 제2갭필막은 SOD(Spin On Dielectric)막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The first gap fill film includes a polysilicon film, and the second gap fill film includes a spin on dielectric (SOD) film.
제1항에 있어서,
상기 희생막은 티타늄질화막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The sacrificial film includes a titanium nitride film.
제1항에 있어서,
상기 식각장벽막은 폴리실리콘막을 포함하는 반도체 장치 제조 방법.
The method of claim 1,
The etch barrier film includes a polysilicon film.
제1항에 있어서,
상기 바디 일측에 형성된 식각장벽막에 이온주입을 진행하는 단계는,
틸트 이온주입으로 진행하는 반도체 장치 제조 방법.
The method of claim 1,
The step of implanting ions into the etching barrier film formed on one side of the body,
A semiconductor device manufacturing method that proceeds by tilt ion implantation.
제1항에 있어서,
상기 노출된 제1절연막을 제거하여 상기 바디를 노출시키는 콘택영역을 형성하는 단계 후,
상기 콘택영역을 통해 바디에 접하는 매립비트라인을 형성하는 단계
를 더 포함하는 반도체 장치 제조 방법.
The method of claim 1,
After removing the exposed first insulating layer to form a contact region exposing the body,
Forming a buried bit line in contact with the body through the contact region;
≪ / RTI >
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