KR20140024791A - 발광 소자 및 발광 소자 패키지 - Google Patents

발광 소자 및 발광 소자 패키지 Download PDF

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KR20140024791A
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Abstract

발광 소자가 제공된다. 투명 기판, 상기 투명 기판 상에 차례로 적층된 제 1 반도체층, 활성층, 제 2 반도체층 및 상기 제 1 반도체층에 연결되는 제 1 전극이 제공된다. 상기 제 1 전극은 서로 대향하는 제 1 에지부 및 제 2 에지부를 포함하고 상기 제 1 반도체층의 가장자리를 따라 폐곡선(closed loop)을 이루는 에지 전극 및 상기 제 1 에지부로부터 연장되는 제 1 라인부 및 상기 제 2 에지부로부터 연장되는 제 2 라인부를 포함하는 라인 전극를 포함한다. 상기 제 1 라인부와 상기 제 2 에지부는 상기 제 1 라인부 길이의 1/4이하로 이격되고, 상기 제 2 라인부와 상기 제 1 에지부는 상기 제 2 라인부 길이의 1/4이하로 이격된다.

Description

발광 소자 및 발광 소자 패키지{Light Emitting Diode And Light Emitting Diode Package}
본 발명은 발광 소자 및 발광 소자 패키지에 관한 것으로, 더욱 상세하게는 전류 확산 특성을 개선할 수 있는 발광소자 및 발광 소자 패키지에 관한 것이다.
발광 소자(Light Emitting Diode: LED)는 P-N 접합 다이오드의 일종으로 순 방향으로 전압이 걸릴 때 단파장광(monochromatic light)이 방출되는 현상인 전기발광효과(electroluminescence)를 이용한 반도체 소자로서, 발광 소자로부터 방출되는 빛의 파장은 사용되는 소재의 밴드 갭 에너지(Bandgap Energy, Eg)에 의해 결정된다. 발광 소자 기술의 초기에는 주로 적외선과 적색광을 방출할 수 있는 발광소자가 개발되었으며, 청색 LED는 1993년에 니치아(Nichia) 화학의 Nakamura가 GaN를 이용하여 청색광을 생성할 수 있음을 발견한 이후에야, 본격적으로 연구되고 있다. 백색은 적색, 녹색 및 청색의 조합을 통해 만들 수 있다는 점에서, 상기 GaN에 기반한 청색 발광소자의 개발은, 이미 개발되었던 적색 및 녹색 발광 소자들과 함께, 백색 발광소자의 구현을 가능하게 만들었다.
한편, 발광소자의 시장성(marketability)을 증대시키기 위해서는, 그것의 발광 효율(Light-Emitting Efficiency) 및 수명(Lifetime)을 증가시킬 필요가 있다. 하지만, 상기 GaN에 기반한 청색 발광소자는, GaN과 공기 사이의 굴절률의 차이에 의해, 활성층에서 생성된 빛의 일부만이 발광에 이용되고, 대부분의 빛은 소자의 내부로 재흡수되어 소멸된다. 이에 따라, 대부분의 청색 발광 소자의 발광 효율은 대략 4%의 수준에 머무르고 있지만, 최근 상기 발광 효율을 증대시키기 위한 다양한 기술들이 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 전류 확산 특성이 개선된 발광소자 및 발광 소자 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 한정되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 발광 소자는 투명 기판; 상기 투명 기판 상에 차례로 적층된 제 1 반도체층, 활성층, 제 2 반도체층; 및 상기 제 1 반도체층에 연결되는 제 1 전극을 포함하고, 상기 제 1 전극은: 서로 대향하는 제 1 에지부 및 제 2 에지부를 포함하고 상기 제 1 반도체층의 가장자리를 따라 폐곡선(closed loop)을 이루는 에지 전극; 및 상기 제 1 에지부로부터 연장되는 제 1 라인부 및 상기 제 2 에지부로부터 연장되는 제 2 라인부를 포함하는 라인 전극를 포함하고, 상기 제 1 라인부와 상기 제 2 에지부는 상기 제 1 라인부 길이의 1/4이하로 이격되고, 상기 제 2 라인부와 상기 제 1 에지부는 상기 제 2 라인부 길이의 1/4이하로 이격될 수 있다.
상기 제 1 라인부와 상기 제 2 라인부는 평행할 수 있다.
상기 에지 전극은 상기 제 1 에지부와 상기 제 2 에지부를 연결하며 상호 평행한 제 3 에지부 및 제 4 에지부를 더 포함할 수 있다.
상기 제 1 라인부와 상기 제 2 라인부는 상기 제 3 및 제 4 에지부들과 평행할 수 있다.
상기 제 1 라인부는 상기 제 3 에지부 및 상기 제 4 에지부로부터 실질적으로 동일 거리에 배치되고, 상기 제 1 라인부의 폭은 상기 제 2 라인부 및 상기 에지 전극보다 넓을 수 있다.
상기 제 1 라인부 및 상기 제 2 라인부 중 적어도 하나는 복수 개가 제공될 수 있다.
상기 제 1 라인부 및 상기 제 2 라인부는 각각 복수 개가 제공되고, 상기 복수 개의 제 1 라인부들 및 상기 복수 개의 제 2 라인부들은 교대로 배치될 수 있다.
상기 라인 전극은 상기 에지 전극과의 사이에 패드부를 포함할 수 있다.
상기 제 2 반도체층에 연결되는 제 2 전극을 더 포함할 수 있다.
패키지 기판; 상기 패키지 기판 상에 차례로 배치된 제 2 반도체층, 활성층, 제 1 반도체층, 및 투명 기판; 상기 제 1 반도체층과 연결되는 제 1 전극; 상기 제 2 반도체층과 연결되는 제 2 전극; 및 상기 제 1 및 제 2 전극들과 상기 패키지 기판을 연결하는 범프들을 포함하고, 상기 제 1 전극은: 서로 마주보는 제 1 에지부 및 제 2 에지부를 포함하고 상기 제 1 반도체층의 가장자리를 따라 폐곡선을 이루는 에지 전극; 및 상기 제 1 에지부로부터 연장되는 제 1 라인부 및 상기 제 2 에지부로부터 연장되는 제 2 라인부를 포함하는 라인 전극을 포함하고, 상기 제 1 라인부와 상기 제 2 에지부는 상기 제 1 라인부 길이의 1/4이하로 이격되고, 상기 제 2 라인부와 상기 제 1 에지부는 상기 제 2 라인부 길이의 1/4이하로 이격될 수 있다. 상기 제 1 라인부와 상기 제 2 라인부는 평행할 수 있다.
상기 에지 전극은 상기 제 1 에지부와 상기 제 2 에지부를 연결하고 상호 평행한 제 3 에지부 및 제 4 에지부를 더 포함할 수 있다.
상기 제 1 라인부는 상기 제 3 에지부 및 상기 제 4 에지부로부터 실질적으로 동일 거리에 배치되고, 상기 제 1 라인부의 폭은 상기 제 2 라인부 및 상기 에지 전극보다 넓을 수 있다.
상기 제 1 라인부 및 상기 제 2 라인부는 각각 복수 개가 제공되고, 상기 복수 개의 제 1 라인부들 및 상기 복수 개의 제 2 라인부들은 교대로 배치될 수 있다.
상기 라인 전극은 상기 에지 전극과의 사이에 패드부를 포함할 수 있다.
본 발명의 실시예들에 따르면, 발광 소자의 전류 확산 특성을 개선하여 발광 소자의 발광 효율을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자의 평면도이다.
도 2는 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 발광 소자가 패키지 기판에 실장된 것을 도시하는 단면도로, 도 1의 B-B'선에 따른 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 발광 소자들의 평면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 소자의 평면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 소자(LT)의 평면도이다. 도 2는 도 1의 A-A'선에 따른 단면도이다.
투명 기판(100) 상에 제 1 반도체층(101)이 제공될 수 있다. 일 예로, 상기 투명 기판(100)은 질화물 반도체의 격자 상수(lattice constant)에 가까운 격자 상수를 갖는 산화물을 포함할 수 있다. 일 예로, 상기 투명 기판(100)은 사파이어 기판일 수 있다. 상기 제 1 반도체층(101)은 n형 도펀트로 도핑된 반도체층을 포함할 수 있다. 일 예로, 상기 제 1 반도체층(101)은 제 2 층 및 제 2 층과 상기 투명 기판(100) 사이의 제 1 층을 포함할 수 있다. 상기 제 1 층은 도핑되지 않은 질화갈륨층(undoped-GaN층)(이하, u-GaN층)일 수 있다. 상기 제 2 층은 n형의 도전형을 갖는 반도체막(예를 들면, n-GaN층)일 수 있다. 본 발명의 일 실시예에 따르면, 상기 u-GaN층은 2 내지 3 마이크로 미터의 두께로 형성될 수 있다. 상기 제 2 층은 상기 제 1 층을 씨드층으로 사용하는 에피택시얼 공정을 통해 형성될 수 있다. 상기 제 1 반도체층(101)은 유기금속화학기상증착(Metal Organic Chemical Vapor Depositioni:MOCVD) 또는 기상에피택시(Vapor-Phase Epitaxy:VPE)에 의해 형성될 수 있다.
상기 제 1 반도체층(101) 상에 활성층(102)이 제공될 수 있다. 상기 활성층(102)은 발광층일 수 있다. 일 예로, 상기 활성층(102)은 제 1 양자 우물층 및 제 2 양자 우물층을 포함할 수 있다. 상기 제 1 양자 우물층 및 제 2 양자 우물층은 각 양자 우물들 사이에 장벽층들이 제공될 수 있다. 상기 제 1 양자 우물층, 상기 제 2 양자 우물층 및 상기 장벽층들은 서로 조성이 다른 InxGa1 -xN(0≤x<1)층일 수 있다.
상기 활성층(102)은 유기금속화학기상증착(Metal Organic Chemical Vapor Depositioni:MOCVD) 또는 기상에피택시(Vapor-Phase Epitaxy:VPE)에 의해 형성될 수 있다.
상기 활성층(120) 상에 제 2 반도체층(103)이 제공될 수 있다. 상기 제 2 반도체층(103)은 p형의 도전형을 갖는 반도체막(예를 들면, p-GaN층)일 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 반도체층(103)은 마그네슘이 도핑된 GaN막(Mg-doped GaN)일 수 있다. 상기 활성층(120)은 유기금속화학기상증착(Metal Organic Chemical Vapor Depositioni:MOCVD) 또는 기상에피택시(Vapor-Phase Epitaxy:VPE)에 의해 형성될 수 있다.
상기 제 1 반도체층(101) 상에 제 1 전극(20)이 제공되고, 상기 제 2 반도체층(103) 상에 제 2 전극(30)이 제공될 수 있다. 상기 제 1 전극(20)은 상기 제 2 반도체층(103) 및 상기 활성층(102)을 패터닝하여 노출된 상기 제 1 반도체층(101)의 표면 상에 형성될 수 있다. 이 경우, 상기 제 1 반도체층(101)의 상부도 함께 제거될 수 있다. 상기 제 2 전극(30)은 상기 제 2 반도체층(103)의 표면 상에 형성될 수 있다. 상기 제 1 및 제 2 전극들(20, 30)은 동일 물질로 형성될 수 있다. 상기 제 1 및 제 2 전극들(20, 30)은 상기 활성층(102)에서 발생된 광을 상기 투명 기판(100) 쪽으로 반사할 수 있는 물질을 포함할 수 있다. 일 예로, 상기 제 1 및 제 2 전극들(20, 30)은 알루미늄, 구리 등의 금속 물질을 포함할 수 있다. 상기 제 1 및 제 2 전극들(20, 30)은 리프트 오프 공정 또는 패터닝 공정에 의하여 형성될 수 있다.
상기 제 1 전극(20)은 발광 소자의 가장자리를 따라 폐곡선(closed loop)을 이루는 에지 전극(21) 및 상기 에지 전극(21)으로부터 연장되는 라인 전극(22)을 포함할 수 있다. 상기 라인 전극(22)은 상기 에지 전극(21)과의 사이에 패드부들(23)을 포함할 수 있다. 상기 패드부들(23)은 패키지 기판에 실장 시 범프들을 배치하기 위한 구성으로 상기 에지 전극(21) 및 상기 라인 전극(22)보다 폭이 넓을 수 있다.
상기 에지 전극(21)은 서로 마주보는 제 1 에지부(E1)와 제 2 에지부(E2)를 포함할 수 있다. 상기 라인 전극(22)은 상기 제 1 에지부(E1)로부터 연장되는 제 1 라인부(L1) 및 상기 제 2 에지부(E2)로부터 연장되는 제 2 라인부(L2)를 포함할 수 있다. 상기 제 1 라인부(L1) 및 상기 제 2 라인부(L2)는 서로 평행할 수 있다.
상기 에지 전극(21)은 상기 제 1 에지부(E1)와 상기 제 2 에지부(E2)를 연결하며 상호 평행한 제 3 에지부(E3)와 제 4 에지부(E4)를 포함할 수 있다. 상기 제 1 라인부(L1) 및 상기 제 2 라인부(L2)는 상기 제 3 및 제 4 에지부들(E3, E4)과 평행할 수 있다.
상기 라인 전극(22) 각각의 일 단부는 상기 에지 전극(21)과 이격되고 타 단부는 상기 에지 전극(21)에 연결될 수 있다. 일 예로, 상기 제 1 라인부(L1)는 상기 제 2 에지부(E2)로부터 이격될 수 있고, 상기 제 2 라인부(L2)는 상기 제 1 에지부(E1)로부터 이격될 수 있다. 즉, 상기 라인 전극(22)은 서로 마주보는 에지부들(E1, E2) 중 하나에 연결되고, 다른 하나와는 이격될 수 있다. 상기 라인 전극(22)과 이로부터 이격된 에지부들(E1, E2) 사이의 이격 거리(d)는 상기 라인 전극(22)의 길이(L)의 1/4 이하일 수 있다. 일 예로, 상기 제 1 라인부(L1)과 상기 제 2 에지부(E2) 사이의 이격 거리(d)는 상기 제 1 라인부(L1)의 길이(L)의 1/4 이하일 수 있다. 본 명세서에서, 상기 라인 전극(22)의 길이는 상기 패드부들(23)을 포함하는 길이로 설명된다. 평면적 관점에서, 도 1에 도시된 바와 같이 상기 제 2 전극(30)은 상기 제 1 전극(20)이 배치되지 않은 영역에 형성될 수 있다. 상기 제 2 전극(30)은 상기 활성층(102)에서 방출된 빛을 상기 투명 기판(100) 쪽으로 반사할 수 있다.
상기 제 1 전극(20)의 배치 형태는 발광 소자 내의 전류 밀도 분포를 결정하며, 그에 따라 발광 효율이 변화될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 1 반도체층(101)의 가장자리를 따라 폐곡선을 이루는 상기 에지 전극(21)과, 상기 에지 전극(21)으로부터 연장되는 상기 라인 전극(22)에 의하여 발광 소자 내의 전류가 고르게 분포되고 그에 따라 전류 확산이 향상되어 발광 효율이 증가될 수 있다.
상기 라인 전극(22)의 일 단부와 상기 에지 전극(21) 사이의 이격 거리(d)가 상기 라인 전극(22)의 길이(L)의 1/4 보다 클 경우, 상기 제 1 전극(20)에 의한 전류의 공급이 상기 라인 전극(22)과 상기 에지 전극(21) 사이의 이격 공간에 원활하지 않아 발광 효율이 감소될 수 있다. 본 발명의 일 실시예에 따르면, 상기 라인 전극(22)의 일 단부와 상기 에지 전극(21) 사이의 이격 거리(d)는 상기 라인 전극(22)의 길이(L)의 1/4 이하로 조절되어 상기 발광 소자(LT)의 발광 효율을 개선할 수 있다.
도 3은 본 발명의 일 실시예에 따른 발광 소자(LT)가 패키지 기판에 실장된 것을 도시하는 단면도로, 도 1의 B-B'선에 따른 단면도이다.
본 발명의 일 실시예에 따른 발광 소자(LT)는 제 1 및 제 2 전극들(20, 30)이 패키지 기판(200)의 상면과 마주보도록 상기 패키지 기판(200)에 플립칩(Flip Chip) 형태로 실장될 수 있다. 상기 패키지 기판(200)은 인쇄 회로 기판 또는 반도체 기판일 수 있다. 상기 패키지 기판(200)의 상면에는 제 1 패드(201) 및 제 2 패드(202)가 배치되고, 상기 제 1 패드(201) 및 상기 제 2 패드(202) 상에 제 1 범프(205) 및 제 2 범프(206)가 배치될 수 있다. 상기 제 1 전극(20)은 상기 제 2 범프(206) 및 상기 제 2 패드(202)를 통하여 상기 패키지 기판(200)에 연결될 수 있고, 상기 제 2 전극(30)은 상기 제 1 범프(205) 및 상기 제 1 패드(201)를 통하여 상기 패키지 기판(200)에 연결될 수 있다.
도 4 내지 도 6은 본 발명의 다른 실시예들에 따른 발광 소자들의 평면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 4 내지 도 6을 참조하면, 제 1 에지부(E1)로부터 연장되는 제 1 라인부(L1) 및 제 2 에지부(E2)로부터 연장되는 제 2 라인부(L2) 중 적어도 하나는 복수 개로 제공될 수 있다. 일 예로, 도 3, 도 4, 및 도 5에서 상기 라인 전극(22)의 개수는 각각 3개, 4개, 및 5개로 도시되었으나, 이에 한정되지 않는다. 상기 제 1 라인부(L1)와 상기 제 2 라인부(L2)는 x 방향을 따라 교대로 배치될 수 있다. 상기 라인 전극(22) 각각의 일 단부는 상기 에지 전극(21)과 이격되고 타단부는 상기 에지 전극(21)과 연결될 수 있다. 상기 라인 전극(22) 중 일부는 상기 에지 전극(21)과의 사이에 패드부들(23)을 포함할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 소자의 평면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
본 실시예에 있어서, 상기 제 3 에지부(E3) 및 상기 제 4 에지부(E4)로부터 실질적으로 동일한 거리에 배치된 제 2 라인부(L2)의 폭은 제 1 라인부(L1)의 폭보다 넓을 수 있다. 또한, 상기 제 2 라인부(L2)의 폭은 상기 에지 전극(21)의 폭보다 넓을 수 있다. 상기 제 2 라인부(L2)는 상기 제 1 라인부(L1)보다 상기 발광 소자(LT)의 중앙에 배치되므로, 이의 폭을 상기 제 1 전극(20)의 다른 부분보다 넓게 형성 시, 상기 발광 소자(LT)의 전류 확산을 개선할 수 있다. 또한, 상기 제 2 라인부(L2) 이외의 상기 제 1 라인부(L1) 및 상기 에지 전극(21)을 상대적으로 폭이 좁게 형성할 수 있어, 상기 제 1 전극(20)의 전체 점유 면적을 줄일 수 있다. 도 3에 도시된 바와 같은 플립칩 형태의 발광 소자의 경우, 제 1 전극(20)의 점유 면적이 증가할수록 활성층(102)의 점유 면적이 줄어들 수 있다. 본 실시예에 따르면, 상기 제 1 전극(20)의 전체 점유 면적을 줄일 수 있어 발광 소자의 발광 효율을 개선할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 투명 기판 101: 제 1 반도체층
102: 활성층 103: 제 2 반도체층
20: 제 1 전극 30: 제 2 전극
200: 패키지 기판 205, 206: 범프
201, 202: 패드들

Claims (15)

  1. 투명 기판;
    상기 투명 기판 상에 차례로 적층된 제 1 반도체층, 활성층, 제 2 반도체층; 및
    상기 제 1 반도체층에 연결되는 제 1 전극을 포함하고,
    상기 제 1 전극은:
    서로 대향하는 제 1 에지부 및 제 2 에지부를 포함하고 상기 제 1 반도체층의 가장자리를 따라 폐곡선(closed loop)을 이루는 에지 전극; 및
    상기 제 1 에지부로부터 연장되는 제 1 라인부 및 상기 제 2 에지부로부터 연장되는 제 2 라인부를 포함하는 라인 전극를 포함하고,
    상기 제 1 라인부와 상기 제 2 에지부는 상기 제 1 라인부 길이의 1/4이하로 이격되고, 상기 제 2 라인부와 상기 제 1 에지부는 상기 제 2 라인부 길이의 1/4이하로 이격되는 발광 소자.
  2. 제 1 항에 있어서,
    상기 제 1 라인부와 상기 제 2 라인부는 평행하는 발광 소자.
  3. 제 1 항에 있어서,
    상기 에지 전극은 상기 제 1 에지부와 상기 제 2 에지부를 연결하며 상호 평행한 제 3 에지부 및 제 4 에지부를 더 포함하는 발광 소자.
  4. 제 3 항에 있어서,
    상기 제 1 라인부와 상기 제 2 라인부는 상기 제 3 및 제 4 에지부들과 평행한 발광 소자.
  5. 제 4 항에 있어서,
    상기 제 1 라인부는 상기 제 3 에지부 및 상기 제 4 에지부로부터 실질적으로 동일 거리에 배치되고,
    상기 제 1 라인부의 폭은 상기 제 2 라인부 및 상기 에지 전극보다 넓은 발광 소자.
  6. 제 1 항에 있어서,
    상기 제 1 라인부 및 상기 제 2 라인부 중 적어도 하나는 복수 개가 제공되는 발광 소자.
  7. 제 6 항에 있어서,
    상기 제 1 라인부 및 상기 제 2 라인부는 각각 복수 개가 제공되고,
    상기 복수 개의 제 1 라인부들 및 상기 복수 개의 제 2 라인부들은 교대로 배치되는 발광 소자.
  8. 제 1 항에 있어서,
    상기 라인 전극은 상기 에지 전극과의 사이에 패드부를 포함하는 발광 소자.
  9. 제 1 항에 있어서,
    상기 제 2 반도체층에 연결되는 제 2 전극을 더 포함하는 발광 소자.
  10. 패키지 기판;
    상기 패키지 기판 상에 차례로 배치된 제 2 반도체층, 활성층, 제 1 반도체층, 및 투명 기판;
    상기 제 1 반도체층과 연결되는 제 1 전극;
    상기 제 2 반도체층과 연결되는 제 2 전극; 및
    상기 제 1 및 제 2 전극들과 상기 패키지 기판을 연결하는 범프들을 포함하고,
    상기 제 1 전극은:
    서로 마주보는 제 1 에지부 및 제 2 에지부를 포함하고 상기 제 1 반도체층의 가장자리를 따라 폐곡선을 이루는 에지 전극; 및
    상기 제 1 에지부로부터 연장되는 제 1 라인부 및 상기 제 2 에지부로부터 연장되는 제 2 라인부를 포함하는 라인 전극을 포함하고,
    상기 제 1 라인부와 상기 제 2 에지부는 상기 제 1 라인부 길이의 1/4이하로 이격되고, 상기 제 2 라인부와 상기 제 1 에지부는 상기 제 2 라인부 길이의 1/4이하로 이격되는 발광 소자 패키지.
  11. 제 10 항에 있어서,
    상기 제 1 라인부와 상기 제 2 라인부는 평행하는 발광 소자 패키지.
  12. 제 10 항에 있어서,
    상기 에지 전극은 상기 제 1 에지부와 상기 제 2 에지부를 연결하고 상호 평행한 제 3 에지부 및 제 4 에지부를 더 포함하는 발광 소자 패키지.
  13. 제 12 항에 있어서,
    상기 제 1 라인부는 상기 제 3 에지부 및 상기 제 4 에지부로부터 실질적으로 동일 거리에 배치되고,
    상기 제 1 라인부의 폭은 상기 제 2 라인부 및 상기 에지 전극보다 넓은 발광 소자.
  14. 제 10 항에 있어서,
    상기 제 1 라인부 및 상기 제 2 라인부는 각각 복수 개가 제공되고,
    상기 복수 개의 제 1 라인부들 및 상기 복수 개의 제 2 라인부들은 교대로 배치되는 발광 소자 패키지.
  15. 제 10 항에 있어서,
    상기 라인 전극은 상기 에지 전극과의 사이에 패드부를 포함하는 발광 소자 패키지.
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