KR20140005697A - 반도체 메모리 장치 및 그의 동작 방법 - Google Patents

반도체 메모리 장치 및 그의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 동작 방법은 메모리 셀들의 분포를 파악하기 위해 이용되는 영역들을 중간 영역을 기준으로 순차적으로 정의하여 인코딩 값을 설정한 후, 중간 영역부터 최외각 영역의 순으로 리드 동작을 수행함으로써 반도체 메모리 장치 내부에 회로의 추가 없이도 메모리 셀들의 분포를 파악하기 위해 무한대의 영역을 사용할 수 있다.

Description

반도체 메모리 장치 및 그의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 반도체 메모리 장치 및 그의 동작 방법에 관한 것으로 특히, 메모리 셀들의 문턱 전압 분포를 파악할 수 있는 반도체 메모리 장치 및 그의 동작 방법에 관한 것이다.
낸드 플래시 메모리의 메모리 셀 리드 동작에서 발생할 수 있는 페일 비트(Fail bit)를 보정하기 위한 동작(예: ECC)은 에러가 발생한 영역을 세분화하여 각 영역별로 메모리 셀들의 리드 동작을 실시하는 것을 필요로 한다.
종래에는 페일 비트 보정을 위해 컨트롤러(controller)가 메모리 셀의 리드 동작을 수행하는 경우, 컨트롤러가 필요로 하는 각 영역에 대해서 데이터 출력(data-out) 과정을 수행한다. N개의 영역을 필요로 하는 경우 N번의 데이터를 출력해야 한다. 즉, 다수의 영역을 사용하기 위해서는 데이터 출력 횟수에 의한 타이밍 상에 문제가 발생하고, 데이터 출력 횟수를 줄여서 사용하면 다수의 영역을 사용하지 못하는 문제점이 존재한다.
본 발명의 실시예는 인코딩 값을 사용하여 메모리 셀들의 분포를 파악하기 위한 리드 동작 과정에서 요구되는 데이터 출력 횟수를 줄이고, 래치의 추가 없이도 메모리 셀들의 분포를 파악하기 위해 무한대의 영역을 사용할 수 있다.
메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 제1 내지 제8 영역들로 나누되, 상기 제1 내지 제8 영역들 각각을 제1 내지 제7 리드 전압들에 의해 구분하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 반도체 메모리 장치의 동작 방법은 제1 내지 제4 영역들과 제5 내지 제8 영역들을 구분하기 위한 제4 리드 전압으로 리드 동작을 실시하는 단계, 문턱 전압이 상기 제4 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하고, 저장된 데이터를 제1 인코딩 데이터로서 출력하는 단계, 제1 내지 제2 영역과 제3 내지 제4 영역을 구분하기 위한 제2 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제2 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계, 제5내지 제6 영역과 제7 내지 제8 영역을 구분하기 위한 제6 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제6 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계, 래치들에 저장된 데이터를 제2 인코딩 데이터로서 출력하는 단계, 제1 영역과 제2 영역을 구분하기 위한 제1 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제1 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계, 제3 영역과 제4 영역을 구분하기 위한 제3 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제3 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계, 제5 영역과 제6 영역을 구분하기 위한 제5 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제5 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계, 제7 영역과 제8 영역을 구분하기 위한 제7 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제7 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계, 및 래치들에 저장된 데이터를 제3 인코딩 데이터로서 출력하는 단계를 포함한다.
메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하는 반도체 메모리 장치의 동작 방법에 있어서, 상기 반도체 메모리 장치의 동작 방법은 상기 2N개의 영역들을 순차적으로 2N-1회 반복하여 이등분하되, 이등분할 때마다 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압으로 리드 동작을 실시하는 단계, 각 리드 동작을 실시한 후에 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 데이터를 저장하되, 2k~2k+1-1 (0≤k≤N-1) 리드 동작에 대해서 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하는 단계, 및 상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하는 단계를 포함한다.
메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하기 위한 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 상기 메모리 셀들에 대해 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압을 워드라인에 인가하여 리드 동작을 실시하고, 리드 동작을 실시한 후에 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 데이터를 저장하고, 래치에 저장된 데이터를 인코딩 데이터로서 출력하는 동작 회로 그룹, 및 상기 2N-1개의 리드 전압들 중 상기 2N개의 영역들을 순차적으로 이등분하는 리드 전압들로 리드 동작들을 반복 실시하고, 2k~2k+1-1 (0≤k≤N-1) 리드 동작에 대해서 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하고, 상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함한다.
메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하기 위한 반도체 메모리 장치에 있어서, 상기 반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 어레이, 리드 동작을 실시하기 위해 상기 메모리 셀들이 연결된 워드라인에 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압을 인가하도록 구성된 전압공급회로, 리드 동작 실시 결과 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들에 대해 미리 설정된 데이터를 저장하기 위한 래치를 포함하고, 상기 래치에 저장된 데이터를 인코딩 데이터로서 출력하는 페이지 버퍼, 및 상기 2N-1개의 리드 전압들 중 상기 2N개의 영역들을 순차적으로 이등분하는 리드 전압들로 리드 동작들을 반복 실시하도록 상기 전압공급회로를 제어하고, 2k~2k+1-1 (0≤k≤N-1) 리드 동작 시 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들에 대해 래치에 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하고 상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함한다.
본 발명의 실시예는 메모리 셀들의 분포를 파악하기 위해 이용되는 영역들을 중간 영역을 기준으로 순차적으로 정의하여 인코딩 값을 설정한 후, 중간 영역부터 최외각 영역의 순으로 리드 동작을 수행함으로써 반도체 메모리 장치 내부에 회로의 추가 없이도 메모리 셀들의 분포를 파악하기 위해 무한대의 영역을 사용할 수 있다.
따라서 이를 페일 비트를 보정하는 데에 사용할 경우 칩 사이즈의 증가 없이 컨트롤러가 무한대의 에러 영역에 대해 페일 비트 검출을 위한 메모리 셀의 리드 동작을 수행할 수 있도록 할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 4는 리드 전압 레벨에 따라 메모리 셀들의 문턱 전압 분포를 2N개의 영역으로 구분하여 인코딩하는 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6은 도 4에서 N=3인 경우에 리드 전압 레벨에 따라 메모리 셀들의 문턱 전압 분포를 23개의 영역으로 구분하여 인코딩하는 방법을 좀 더 상세하게 설명하기 위한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 입출력 회로(170) 및 페스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe1~BLek, BLo1~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(STe1~STek, STo1~STok)을 포함한다. 즉, 스트링들(ST1~ST2k)은 대응하는 비트 라인들(BL1~BL2k)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(STe1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C0e1~Cne1), 그리고 드레인이 비트라인(BLe1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C0e1~Cne1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C0e1~Cne1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C0e1~C0ek, C0o1~C0ok)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 테스트 동작을 수행하기 위한 내부 명령 신호(CMDi)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 선택된 메모리 셀 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0, ..., WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작, 또는 테스트 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 발생 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 전압 발생 회로(130)는 데이터 저장과 관련된 테스트 동작에서는 프로그램 동작과 같이 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 출력하고, 데이터 리드와 관련된 테스트 동작에서는 리드 동작과 같이 리드 전압(Vread)과 패스 전압(Vpass)을 출력할 수 있다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C0e1)과 연결된 로컬 워드라인(예, WL0)에는 전압 발생 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C1e1~Cne1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 발생 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압(Vera)이 인가될 수 있다. 이에 따라, 선택된 셀(C0e1)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C0e1)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe1~BLek, BLo1~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe1~BLek 또는 BLo1~BLok)을 선택적으로 프리차지하거나, 메모리 셀들(C0e1~C0ek 또는 C0o1~C0ok)로부터 데이터를 독출하기 위하여 비트라인들(BLe1~BLek 또는 BLo1~BLok)의 전압을 센싱한다.
예를 들어, 메모리 셀(C0e1)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C0e1)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BLe1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C0e1)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C0e1)의 비트라인(BLe1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BLe1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C0e1)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 이븐 비트라인들(BLe1~BLek)과 오드 비트라인들(BLo1~BLok) 중 선택된 비트라인들(예, BLe1~BLek)을 모두 프리차지하고 비선택 비트라인들(예, BLo1~BLok)을 모두 디스차지한다. 그리고, 전압 공급 회로(130, 140)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BLe1~BLek)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 패스/페일 신호(PF_SIGNAL)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들(PF[1]~PF[k])은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들(PF[1]~PF[k])에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PF_SIGNAL)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PF_SIGNAL)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 회로도이다.
도 3을 참조하면, 페이지 버퍼(PB1)는 제어 회로(도 1의 120)의 제어에 따라 동작하며, 이하에서 설명되는 신호들(PRECHb, TRAN, RST, SET, PBSENSE, BLSe, BLSo, DISCHe, DISCHo)은 제어 회로에서 출력될 수 있다.
페이지 버퍼(PB1)는 비트라인 연결 회로(BLC), 프리차지 회로(P101) 및 다수의 래치 회로들(LC1~LC3)을 포함한다.
비트라인 연결 회로(BLC)의 스위칭 소자들(N105, N107)은 비트라인 선택 신호들(BLSe, BLSo)에 응답하여 이븐 비트라인(BLe1) 및 오드 비트라인(BLo1) 중 하나의 비트라인을 선택하고, 스위칭 소자들(N101, N103)은 디스차지 신호들(DISCHe, DISCHo)에 응답하여 프로그램 동작 시 비선택된 비트라인을 프리차지하거나 리드 동작 시 비선택된 비트라인을 디스차지하는 동작을 수행한다. 스위칭 소자(N109)는 스위칭 소자들(N105, N107)에 의해 선택된 비트라인과 래치 회로들(150L1~150L3) 중 하나의 래치 회로를 연결 신호(PBSENSE)에 응답하여 연결하는 동작을 수행한다. 래치 회로들(LC1~LC3)은 스위칭 소자(N109)에 병렬로 연결되며, 스위칭 소자(N109)와 래치 회로들(LC1~LC3)의 접속 노드가 센싱 노드(SO)가 된다.
프리차지 회로(P101)는 프리차지 신호(PRECHB)에 응답하여 센싱 노드(SO)를 프리차지하는 동작을 수행한다.
래치 회로들(LC1~LC3)의 수는 설계에 따라 변경될 수 있으며, 3개의 래치 회로들(LC1~LC3)이 구비된 경우를 예로써 설명하기로 한다. 래치 회로들(LC1~LC3)은 통상적으로 하나만 활성화된다. 이 중에서, 제1 래치 회로(LC1)는 열선택 회로(160)로부터 입력되는 데이터를 임시 저장하고 제2 래치 회로(LC2)로 전달하거나, 리드 동작에 의해 메모리 셀로부터 독출된 데이터를 열선택 회로(160)로 출력하기 위해 임시 저장하는 동작을 수행할 수 있다. 제2 래치 회로(LC2)는 제1 래치 회로(LC1)로부터 전달된 데이터에 따라 프로그램 동작 시 비트라인에 프로그램 금지 전압 또는 프로그램 허용 전압을 인가하는 동작을 수행할 수 있다. 또한, 제2 래치 회로(LC2)는 리드 동작 시 비트라인의 전압에 응답하여 메모리 셀에 저장된 데이터를 임시저장하고 제1 래치 회로(LC1)로 전달하는 동작도 수행할 수 있다. 제3 래치 회로(LC3)는 프로그램 동작 후 실시하는 검증 동작에서 메모리 셀의 문턱전압과 목표 전압의 비교 결과값을 래치하고 비교 결과값에 대응하는 비교 결과 신호를 패스/페일 체크 회로(도 1의 180)로 출력하는 동작을 수행할 수 있다.
래치 회로들은 다수의 스위칭 소자들과 래치를 포함한다. 제1 래치 회로(LC1)를 예로써 설명하면 다음과 같다.
제1 래치 회로(LC1)는 데이터를 래치하기 위한 래치(LAT), 전송 신호(TRAN)에 응답하여 래치(LAT)의 제1 노드(QA)를 센싱 노드(SO)와 연결시키도록 구성된 스위칭 소자(N111), 래치(LAT)의 제1 노드(QA) 및 제2 노드(QB)와 각각 연결되고 셋 신호(SET)와 리셋 신호(RST)에 응답하여 각각 동작하는 스위칭 소자들(N113, N115), 스위칭 소자들(N113, N115)과 접지 단자 사이에 연결되고 센싱 노드(SO)의 전위에 따라 동작하는 스위칭 소자(N117), 래치 출력 신호(PBDO)에 응답하여 래치(LAT)의 제1 노드(QA)를 데이터 라인(DL)과 연결시키도록 구성된 스위칭 소자(N119)를 포함한다.
한편, 다른 래치 회로들(LC2, LC3)에는 다른 파형의 신호들이 입력되기 때문에, 동일한 구성으로 이루어지더라도 하나의 래치 회로만 활성화되거나 서로 다른 기능을 수행할 수 있다.
이하에, 상기 구성을 갖는 반도체 메모리 장치에서 문턱 전압 분포를 복수 개의 영역으로 구분하여 정의하고 정의된 영역을 인코딩하여 출력하는 방법에 대해 설명하기로 한다.
도 4는 리드 전압 레벨에 따라 메모리 셀들의 문턱 전압 분포를 2N개의 영역으로 구분하여 인코딩하는 방법을 설명하기 위한 도면이다.
도 4에서는 반도체 메모리 장치의 리드 동작 결과 에러 비트(error bit)를 보정하기 위해 에러 영역(error range)을 설정하는 것을 예로 들어 설명하였으나, 본 발명의 실시예는 이에 한정되는 것은 아니고 메모리 셀들의 문턱 전압 분포를 복수 개의 영역으로 나누기만 하면 되며, 그 결과를 어디에 활용하는 지에 대해서는 제한되어 있지 않다.
도 4를 참조하면, 메모리 셀들의 문턱 전압 분포를 2N개의 영역으로 설정하는 경우 각 영역을 1부터 2N까지의 수치로 정의(Range Define)할 수 있으며, 각 영역을 구분하게 되는 리드 전압 레벨의 경계선을 R1부터 R2N-1까지로 정의할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에서 메모리 셀에 대한 리드 동작은 해당 매모리 셀의 문턱 전압이 특정 리드 전압 레벨 이상으로 상승하였을 경우 즉, 해당 메모리 셀이 특정 리드 전압 이상으로 프로그램되었을 경우에는 래치에 저장된 데이터가 '1' 또는 '0'으로 재설정될 수 있다. 반대로, 해당 메모리 셀의 문턱 전압이 특정 리드 전압 레벨 이하인 경우 즉, 해당 메모리 셀이 특정 리드 전압 이상으로 프로그램되지 않았을 경우에는 래치에 저장된 데이터는 재설정되지 않고 유지된다. 이에 대해 좀 더 상세히 설명하기로 한다.
도 3에서 설명한 바와 같이, 우선 리드 동작을 실시하기 위해서 데이터를 독출하고자 하는 선택 메모리 셀이 포함된 셀 스트링의 비트라인을 프리차지하고, 선택 메모리 셀이 연결된 워드라인에 리드 전압(예: 0V)을 인가하고 비선택된 즉, 선택 메모리 셀을 제외한 나머지 셀들이 연결된 워드라인에 패스 전압을 인가하면, 선택 메모리 셀의 문턱 전압에 따라 비트라인의 전압 레벨이 프리차지 상태로 유지되거나 디스차지된다. 선택 메모리 셀의 문턱 전압이 리드 전압 보다 높은 경우에는 비트라인의 전압 레벨이 프리차지 상태로 유지되며, 따라서 센싱 노드(SO)의 전위가 하이 레벨을 유지한다. 이에 따라 스위칭 소자(N117)가 턴온 되고 이때, 셋 신호(SET)가 입력되면 래치(LAT)의 제2 노드(QB)가 접지와 연결되어 래치(LAT)에는 '1' 데이터가 설정되고, 리셋 신호(RST)가 입력되면 래치(LAT)의 제1 노드(QA)가 접지와 연결되어 래치(LAT)에는 '0' 데이터가 설정된다. 한편, 선택 메모리 셀의 문턱 전압이 리드 전압 보다 낮은 경우에는 비트라인이 디스차지되어, 센싱 노드(SO)의 전위 또한 로우 레벨로 디스차지된다. 따라서 스위칭 소자(N117)이 턴 온되지 않아서 래치(LAT)에 저장된 데이터는 초기 데이터를 유지한다.
한편, 메모리 셀들의 문턱 전압 분포를 2N개의 영역으로 구분하는 경우에 인코딩 값(En-Coding Value)은 페이지 버퍼의 래치로부터 N번의 출력을 통해 표기가 가능하다. 따라서 2N번의 출력을 해야만 영역의 표기가 가능한 종래 기술에 비해 데이터 출력 횟수가 현저하게 감소될 수 있다.
메모리 셀들의 문턱 전압 분포를 1부터 2N까지 2N개의 영역으로 구분하는 경우 제1 인코딩 데이터를 출력하기 위한 리드 동작에서는 두 개의 문턱 전압 분포의 중간 리드 전압을 기준으로 리드 동작을 실시한다. 즉, 2N개의 영역 중 가장 좌측 영역을 1, 가장 우측 영역을 2N 이라고 하면, 2N개의 영역을 각각 2N-1 개의 영역으로 나누기 위한 리드 전압인 R2N-1을 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 2N-1+1~ 2N 영역에 포함되는 경우 즉, 메모리 셀의 문턱 전압이 R2N-1보다 높은 경우 래치에 '0'데이터를 저장하고, 메모리 셀의 문턱 전압이 1~2N-1영역에 포함되는 경우 즉, 메모리 셀의 문턱 전압이 R2N-1보다 낮은 경우 래치의 기존 데이터를 유지한다. 따라서 R2N-1을 기준으로 한 좌/우 영역을 '1'/'0' 값으로 구분할 수 있다(초기 데이터는 '1'로 저장되어 있었다). 참고로 가장 좌측 영역(1)과 가장 우측 영역(2N)은 반도체 메모리 장치의 제어 회로(컨트롤러)에 의해 정해질 수 있다.
리드 동작을 통해 얻어진 데이터를 페이지 버퍼의 제1 래치에 저장하여 제1 인코딩 데이터(1st En-Coding Data)의 출력을 가능하게 한 후(또는 제2 래치에 저장한 후 제1 래치로 전송하여 출력할 수도 있다), 제2 인코딩 데이터(2nd En-Coding Data)의 출력을 위한 리드 동작을 실시한다.
제2 인코딩 데이터의 출력을 위한 리드 동작은 제1 인코딩 데이터의 출력을 위한 리드 동작과 마찬가지로, 가장 좌측 영역 1과 중간 영역인 2N-1영역을 동일한 개수의 영역으로 나누기 위한 리드 전압과, 그리고 가장 우측 영역 2N과 중간 영역인 2N- 1영역을 동일한 개수의 영역으로 나누기 위한 리드 전압을 기준으로 2회 실시한다. 즉, 제2 인코딩 데이터를 출력하기 위한 리드 동작은 2개의 상이한 리드 전압을 기준으로 2회 실시된다. 제1 인코딩 데이터의 출력을 위한 리드 동작과 마찬가지로, 제2 인코딩 데이터의 출력을 위한 리드 동작 중 첫 번째 리드 동작에서는 메모리 셀의 문턱 전압이 영역 1과 2N-1영역의 중간 영역 이상에 포함되는 경우(즉, 메모리 셀의 문턱 전압이 영역 1과 2N-1영역을 동일한 개수의 영역으로 나누기 위한 리드 전압 보다 큰 경우) 페이지 버퍼의 제2 래치에 '0' 데이터를 저장한다. 메모리 셀의 문턱 전압이 영역 1과 2N-1영역의 중간 영역 이하에 포함되는 경우(즉, 메모리 셀의 문턱 전압이 영역 1과 2N-1영역을 동일한 개수의 영역으로 나누기 위한 리드 전압 보다 작은 경우) 기존 데이터가 유지된다. 그 다음, 두 번째 리드 동작에서는 메모리 셀의 문턱 전압이 2N-1영역과 2N영역의 중간 영역 이상에 포함되는 경우(즉, 메모리 셀의 문턱 전압이 2N-1영역과 2N영역을 동일한 개수의 영역으로 나누기 위한 리드 전압 보다 큰 경우) 페이지 버퍼의 제2 래치에 '1' 데이터를 저장한다. 메모리 셀의 문턱 전압이 2N-1영역과 2N영역의 중간 영역 이하에 포함되는 경우(즉, 메모리 셀의 문턱 전압이 2N-1영역과 2N영역을 동일한 개수의 영역으로 나누기 위한 리드 전압 보다 작은 경우) 기존 데이터가 유지된다. 즉, 제2 인코딩 데이터를 출력하기 위한 리드 동작의 첫 번째 리드 동작과 두 번째 리드 동작에서는 메모리 셀의 문턱 전압이 기준 리드 전압보다 높은 경우 제2 래치에 저장되는 데이터가 '0'과 '1'로 상이하며, 첫 번째 리드 동작에서 저장된 데이터가 두 번째 리드 동작에 의해 저장된 데이터로 덮어쓰기 된다.
제1 래치에 저장되었던 제1 인코딩 데이터의 출력이 완료된 후, 제2 래치에 저장된 제2 인코딩 데이터(2nd En-Coding Data)를 제1 래치로 전송하여 출력한다.
제3 인코딩 데이터 내지 제N 인코딩 데이터에 대해서도 동일한 방식을 적용하여 출력한다.
이하에 상기 인코딩 방법을 흐름도로서 설명하기로 한다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 우선 초기값으로서 i값은 1로 설정된다(단계 102). 메모리 셀들의 문턱 전압 분포를 1부터 2N까지 2N개의 영역으로 구분하는 경우 두 개의 문턱 전압 분포의 중간 리드 전압을 기준으로 즉, 2N개의 영역을 각각 2N-1 개의 영역으로 나누기 위한 리드 전압을 기준으로 리드 동작을 실시한다(단계 104).
메모리 셀의 문턱 전압과 리드 전압을 비교하여(단계 106), 메모리 셀의 문턱 전압이 리드 전압보다 높은 경우 리드 전압이 홀수 번째 리드 전압인지를 확인한다(단계 108). 첫 루프에서는 리드 전압이 한 개이기 때문에 홀수 번째 리드 전압에 해당하여 래치에 '0'데이터를 저장한다(단계 110). 리드 전압이 짝수 번째 리드 전압인 경우에는 래치에 '1' 데이터를 저장한다(단계 112). 그 다음 리드 전압이 마지막 리드 전압인지를 확인하여(단계 114), 마지막 리드 전압인 경우에는 래치에 저장된 데이터를 인코딩 데이터로서 출력하고(단계 118), 마지막 리드 전압이 아닌 경우에는 다음 레벨의 리드 전압으로 리드 동작을 실시하고(단계 116), 단계 106으로 돌아간다. 그 다음 N의 값을 1만큼 감소시키고(단계 120), N의 값이 '0'인지를 확인한다(단계 122). N의 값이 '0'이 아닌 경우에는 i값을 1만큼 증가시키고(단계 124), 나누어진 영역을 각각 다시 절반으로 나누는 2i-1개의 리드 전압들 중 최하위 레벨의 리드 전압으로 리드 동작을 실시하고(단계 126), 단계 106으로 돌아간다.
한편, 단계 122에서 N의 값이 '0'이 되면 동작이 종료된다. 따라서 N의 값이 '0'이 될 때까지 단계 106, 108, 110, 112, 114, 116, 118, 120, 122, 124, 126을 반복한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 제1 인코딩 데이터의 출력을 위한 리드 동작은 1개의 리드 전압을 기준으로 1회의 리드 동작을 실시하고, 제2 인코딩 데이터의 출력을 위한 리드 동작은 2개의 리드 전압을 기준으로 2회의 리드 동작을 실시하며, 제3 인코딩 데이터의 출력을 위한 리드 동작은 4개의 리드 전압을 기준으로 4회의 리드 동작을 실시한다. 즉, 메모리 셀들의 문턱 전압 분포를 N개의 영역으로 구분하면, N번의 인코딩 데이터 출력을 실시하고, 각 인코딩 데이터의 출력을 위한 리드 동작 시에 이용되는 리드 전압의 개수가 2배씩 증가하며 각 인코딩 데이터의 출력을 위한 복수 회의 리드 동작 시 최하위 리드 전압부터 상위 리드 전압에 대해 순차적으로 메모리 셀의 문턱 전압이 특정 리드 전압보다 높은 경우 래치에 데이터가 '0'과 '1'이 번갈아가며 저장된다.
도 6는 도 4에서 N=3인 경우에 리드 전압 레벨에 따라 메모리 셀들의 문턱 전압 분포를 23개의 영역으로 구분하여 인코딩하는 방법을 좀 더 상세하게 설명하기 위한 도면이다.
도 4 및 도 6을 참조하면, N=3인 경우에는 리드 전압 레벨 R1~R7에 따라 3번의 인코딩 데이터(En-Coding Data)의 출력을 통해 모든 메모리 셀들의 문턱 전압이 어느 영역에 포함되는지를 구분할 수 있다. 설명의 편의를 위해 8개의 영역을 A~H로 나누면, 메모리 셀의 인코딩 데이터가 '111'인 경우에는 해당 메모리 셀이 A영역에 포함되고, 메모리 셀의 인코딩 데이터가 '110'인 경우에는 해당 메모리 셀이 B영역에 포함되고, 메모리 셀의 인코딩 데이터가 '100'인 경우에는 해당 메모리 셀이 C영역에 포함되고, 메모리 셀의 인코딩 데이터가 '101'인 경우에는 해당 메모리 셀이 D영역에 포함되고, 메모리 셀의 인코딩 데이터가 '001'인 경우에는 해당 메모리 셀이 E영역에 포함되고, 메모리 셀의 인코딩 데이터가 '000'인 경우에는 해당 메모리 셀이 F영역에 포함되고, 메모리 셀의 인코딩 데이터가 '010'인 경우에는 해당 메모리 셀이 G영역에 포함되고, 메모리 셀의 인코딩 데이터가 '011'인 경우에는 해당 메모리 셀이 H영역에 포함된다는 것을 알 수 있다. 즉, 3번의 인코딩 데이터 출력만으로 메모리 셀들이 8개의 영역 중 어느 영역에 포함되는지를 알 수 있다. 따라서 메모리 셀들이 어느 영역에 많고 어느 영역에 적은지를 알 수 있으므로 본 발명을 에러 영역(error range)을 설정하여 페일 비트(fail bit)를 검출 및 보정하는데 이용할 수 있다.
우선, 제1 인코딩 데이터(1st En-Coding Data)를 출력하기 위해서 A~H영역을 A~D영역과 E~H영역으로 구분하기 위한 제4 리드 전압(R4)을 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 E~H 영역에 포함되는 경우 즉, 메모리 셀의 문턱 전압이 제4 리드 전압(R4)보다 높은 경우에는 페이지 버퍼의 제1 래치에 '0'데이터를 저장한다. 초기 데이터로서 제1 래치에 '1'데이터가 저장되어 있기 때문에 메모리 셀의 문턱 전압이 A~D 영역에 포함되는 경우 즉, 메모리 셀의 문턱 전압이 제4 리드 전압(R4)보다 낮은 경우에는 페이지 버퍼의 제1 래치에 저장되어 있던 '1'데이터가 유지된다. 결론적으로 A~H영역에 대해 '11110000'의 제1 인코딩 데이터가 설정된다. 실시예로서 제1 인코딩 데이터는 페이지 버퍼의 제2 래치에 저장된 후 제1 래치로 전송되어 출력될 수 있다.
모든 메모리 셀들에 대해 제1 인코딩 데이터가 출력되면, 제2 인코딩 데이터(2nd En-Coding Data)를 출력하기 위한 2회의 리드 동작을 실시한다. 먼저, A~D영역을 A~B영역과 C~D영역으로 구분하기 위한 제2 리드 전압(R2)를 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 C~H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '0' 데이터를 저장한다. 메모리 셀의 문턱 전압이 A~B영역에 포함되는 경우에는 기존 데이터 '1'가 유지된다. 따라서 '11000000'의 인코딩 데이터가 설정된다. 다음으로 E~H영역을 E~F영역과 G~H영역으로 구분하기 위한 제6 리드 전압(R6)을 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 G~H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '1' 데이터를 저장한다. 즉, 제2 리드 전압(R2)을 기준으로 리드 동작을 실시했을 때 '0' 데이터가 저장되어 있던 것이 제6 리드 전압(R6)을 기준으로 한 리드 동작에 의해 '1' 데이터로 변경된다. 메모리 셀의 문턱 전압이 A~F영역에 포함되는 경우에는 기존 데이터가 유지된다. 결론적으로 A~H영역에 대해 '11000011'의 제2 인코딩 데이터가 설정된다. 제2 래치에 저장된 제2 인코딩 데이터를 제1 래치로 전송하여 출력한다.
마지막으로 제3 인코딩 데이터(3rd En-Coding Data)를 출력하기 위한 4회의 리드 동작을 실시한다. 먼저, A~B영역을 A영역과 B영역으로 구분하기 위한 제1 리드 전압(R1)를 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 B~H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '0' 데이터를 저장한다. 메모리 셀의 문턱 전압이 A영역에 포함되는 경우에는 기존 데이터 '1'가 유지된다. 따라서 '10000000'의 인코딩 데이터가 설정된다. 다음으로, C~D영역을 C영역과 D영역으로 구분하기 위한 제3 리드 전압(R3)을 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 D~H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '1' 데이터를 저장한다. 즉, 제1 리드 전압(R1)을 기준으로 리드 동작을 실시했을 때 '0' 데이터가 저장되어 있던 것이 제3 리드 전압(R3)을 기준으로 한 리드 동작에 의해 '1' 데이터로 변경된다. 메모리 셀의 문턱 전압이 A~C영역에 포함되는 경우에는 기존 데이터가 유지된다. 따라서 '10011111'의 인코딩 데이터가 설정된다. 다음으로, E~F영역을 E영역과 F영역으로 구분하기 위한 제5 리드 전압(R5)를 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 F~H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '0' 데이터를 저장한다. 즉, 제3 리드 전압(R3)을 기준으로 리드 동작을 실시했을 때 '1' 데이터가 저장되어 있던 것이 제5 리드 전압(R5)을 기준으로 한 리드 동작에 의해 '0' 데이터로 변경된다. 메모리 셀의 문턱 전압이 A~E영역에 포함되는 경우에는 기존 데이터가 유지된다. 따라서 '10011000'의 인코딩 데이터가 설정된다. 마지막으로, G~H영역을 G영역과 H영역으로 구분하기 위한 제7 리드 전압(R7)을 기준으로 리드 동작을 실시한다. 메모리 셀의 문턱 전압이 H영역에 포함되는 경우에는 페이지 버퍼의 제2 래치에 '1' 데이터를 저장한다. 즉, 제5 리드 전압(R5)을 기준으로 리드 동작을 실시했을 때 '0' 데이터가 저장되어 있던 것이 제7 리드 전압(R7)을 기준으로 한 리드 동작에 의해 '1' 데이터로 변경된다. 메모리 셀의 문턱 전압이 A~G영역에 포함되는 경우에는 기존 데이터가 유지된다. 결론적으로 A~H영역에 대해 '10011001'의 제3 인코딩 데이터가 설정된다. 제2 래치에 저장된 제3 인코딩 데이터를 제1 래치로 전송하여 출력한다.
따라서 3번의 인코딩 데이터의 출력을 통해 8개의 영역은 고유의 코드 분할 값을 가질 수 있으며, 이를 통해 각 메모리 셀들이 어느 영역에 얼마만큼 존재하는 지를 알 수 있으므로 페일 비트 보정을 위한 동작을 진행할 수 있다.
이와 같이, 본 발명의 실시예에서는 메모리 셀들의 문턱 전압 분포를 복수 개의 영역으로 나누되, 이전 영역의 중간 영역에 해당하는 즉, 이전 영역을 동일한 크기의 두 개의 영역으로 나누기 위한 리드 전압 레벨을 통해 리드 동작을 실시하여 영역을 나눈다. 또한 각 인코딩 데이터를 출력하기 위한 복수 회의 리드 동작 시 최하위 리드 전압 레벨부터 상위 리드 전압 레벨로 감에 따라 오버 프로그램된 메모리 셀들에 대응되는 래치에 데이터를 '0'과 '1'로 번갈아가며 저장함으로써 2개의 래치만을 이용하여 N번의 인코딩 데이터 출력만으로 N의 크기에 제한없이 2N에 해당하는 영역을 나눌 수 있다.
따라서 데이터 출력 횟수를 줄이기 위해 각 영역을 인코딩 값(en-coding value)으로 변환하여 데이터 출력을 수행함에 있어서 장치 내부에 각 영역에 수반되는 래치 회로를 추가할 필요가 없다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~ST2k: 스트링
120: 제어 회로 130: 전압 발생 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 열선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (20)

  1. 메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 제1 내지 제8 영역들로 나누되, 상기 제1 내지 제8 영역들 각각을 제1 내지 제7 리드 전압들에 의해 구분하는 반도체 메모리 장치의 동작 방법에 있어서,
    제1 내지 제4 영역들과 제5 내지 제8 영역들을 구분하기 위한 제4 리드 전압으로 리드 동작을 실시하는 단계;
    문턱 전압이 상기 제4 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하고, 저장된 데이터를 제1 인코딩 데이터로서 출력하는 단계;
    제1 내지 제2 영역과 제3 내지 제4 영역을 구분하기 위한 제2 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제2 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계;
    제5내지 제6 영역과 제7 내지 제8 영역을 구분하기 위한 제6 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제6 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계;
    래치들에 저장된 데이터를 제2 인코딩 데이터로서 출력하는 단계;
    제1 영역과 제2 영역을 구분하기 위한 제1 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제1 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계;
    제3 영역과 제4 영역을 구분하기 위한 제3 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제3 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계;
    제5 영역과 제6 영역을 구분하기 위한 제5 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제5 리드 전압보다 큰 메모리 셀들의 래치에 '0' 데이터를 저장하는 단계;
    제7 영역과 제8 영역을 구분하기 위한 제7 리드 전압으로 리드 동작을 실시하고, 문턱 전압이 상기 제7 리드 전압보다 큰 메모리 셀들의 래치에 '1' 데이터를 저장하는 단계; 및
    래치들에 저장된 데이터를 제3 인코딩 데이터로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 제1 내지 제3 인코딩 데이터를 조합하여 각 메모리 셀이 상기 제1 내지 제8 영역 중 어느 영역에 존재하는지 알아내는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 래치는 초기화 데이터로 '1' 데이터를 저장하는 반도체 메모리 장치의 동작 방법.
  4. 제3항에 있어서, 각 리드 동작을 실시한 후 메모리 셀들의 문턱 전압이 해당 리드 전압들보다 낮은 경우에는 래치에 저장된 데이터가 유지되는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 래치는 제1 래치와 제2 래치를 포함하고, 상기 제1 내지 제3 인코딩 데이터는 상기 제2 래치에 저장되고 상기 제1 래치로 전송된 후 출력되는 반도체 메모리 장치의 동작 방법.
  6. 메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하는 반도체 메모리 장치의 동작 방법에 있어서,
    상기 2N개의 영역들을 순차적으로 2N-1회 반복하여 이등분하되, 이등분할 때마다 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압으로 리드 동작을 실시하는 단계;
    각 리드 동작을 실시한 후에 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 데이터를 저장하되, 2k~2k+1-1 (0≤k≤N-1) 리드 동작에 대해서 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하는 단계; 및
    상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  7. 제6항에 있어서, 상기 인코딩 데이터를 조합하여 각 메모리 셀이 상기 2N개의 영역들 중 어느 영역에 존재하는지 알아내는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제6항에 있어서, 래치는 초기화 데이터로 '1' 데이터를 저장하는 반도체 메모리 장치의 동작 방법.
  9. 제8항에 있어서, 각 리드 동작을 실시한 후 메모리 셀들의 문턱 전압이 해당 리드 전압들보다 낮은 경우에는 래치에 저장된 데이터가 유지되는 반도체 메모리 장치의 동작 방법.
  10. 제6항에 있어서, 상기 래치는 제1 래치와 제2 래치를 포함하고, 상기 인코딩 데이터는 상기 제2 래치에 저장되고 상기 제1 래치로 전송된 후 출력되는 반도체 메모리 장치의 동작 방법.
  11. 메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하기 위한 반도체 메모리 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 어레이;
    상기 메모리 셀들에 대해 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압을 워드라인에 인가하여 리드 동작을 실시하고, 리드 동작을 실시한 후에 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 데이터를 저장하고, 래치에 저장된 데이터를 인코딩 데이터로서 출력하는 동작 회로 그룹; 및
    상기 2N-1개의 리드 전압들 중 상기 2N개의 영역들을 순차적으로 이등분하는 리드 전압들로 리드 동작들을 반복 실시하고, 2k~2k+1-1 (0≤k≤N-1) 리드 동작에 대해서 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들의 래치에 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하고, 상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하도록 상기 동작 회로 그룹을 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어회로는 인코딩 데이터를 조합하여 각 메모리 셀이 상기 2N개의 영역들 중 어느 영역에 존재하는지 알아내는 반도체 메모리 장치.
  13. 제11항에 있어서, 상기 제어회로는 상기 동작 회로 그룹에 포함되는 상기 래치의 초기화 데이터로 '1' 데이터를 저장하도록 상기 동작 회로 그룹을 제어하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제어 회로는 각 리드 동작을 실시한 후 메모리 셀들의 문턱 전압이 해당 리드 전압들보다 낮은 경우에는 래치에 저장된 데이터가 유지되도록 상기 동작 회로 그룹을 제어하는 반도체 메모리 장치의 동작 방법.
  15. 제11항에 있어서, 상기 동작 회로 그룹은 제1 래치와 제2 래치를 포함하고, 상기 제어회로는 상기 인코딩 데이터가 상기 제2 래치에 저장되고 상기 제1 래치로 전송된 후 출력되도록 상기 동작 회로 그룹을 제어하는 반도체 메모리 장치.
  16. 메모리 셀들의 문턱 전압 분포를 순차적으로 정의된 2N개(N≥2)의 영역들로 나누되, 상기 영역들 각각을 2N-1개의 리드 전압들에 의해 구분하기 위한 반도체 메모리 장치에 있어서,
    다수의 메모리 셀들을 포함하는 메모리 어레이;
    리드 동작을 실시하기 위해 상기 메모리 셀들이 연결된 워드라인에 상기 2N-1개의 리드 전압들 중 대응하는 리드 전압을 인가하도록 구성된 전압공급회로;
    리드 동작 실시 결과 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들에 대해 미리 설정된 데이터를 저장하기 위한 래치를 포함하고, 상기 래치에 저장된 데이터를 인코딩 데이터로서 출력하는 페이지 버퍼; 및
    상기 2N-1개의 리드 전압들 중 상기 2N개의 영역들을 순차적으로 이등분하는 리드 전압들로 리드 동작들을 반복 실시하도록 상기 전압공급회로를 제어하고, 2k~2k+1-1 (0≤k≤N-1) 리드 동작 시 문턱 전압이 대응하는 리드 전압보다 높은 메모리 셀들에 대해 래치에 순차적으로 '0' 데이터와 '1' 데이터를 번갈아 저장하고 상기 2k~2k+1-1 (0≤k≤N-1) 리드 동작을 실시한 후 래치에 저장된 데이터를 제k+1 인코딩 데이터로서 출력하도록 상기 페이지 버퍼를 제어하는 제어 회로를 포함하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 제어회로는 인코딩 데이터를 조합하여 각 메모리 셀이 상기 2N개의 영역들 중 어느 영역에 존재하는지 알아내는 반도체 메모리 장치.
  18. 제16항에 있어서, 상기 제어회로는 상기 페이지 버퍼에 포함되는 상기 래치의 초기화 데이터로 '1' 데이터를 저장하도록 상기 페이지 버퍼를 제어하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제어 회로는 각 리드 동작을 실시한 후 메모리 셀들의 문턱 전압이 해당 리드 전압들보다 낮은 경우에는 래치에 저장된 데이터가 유지되도록 상기 페이지 버퍼를 제어하는 반도체 메모리 장치의 동작 방법.
  20. 제16항에 있어서, 상기 페이지 버퍼는 제1 래치와 제2 래치를 포함하고, 상기 제어회로는 상기 인코딩 데이터가 상기 제2 래치에 저장되고 상기 제1 래치로 전송된 후 출력되도록 상기 페이지 버퍼를 제어하는 반도체 메모리 장치.
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