KR20140003148A - 메모리, 메모리 어드레싱 방법, 및 이를 포함하는 표시 장치 - Google Patents

메모리, 메모리 어드레싱 방법, 및 이를 포함하는 표시 장치 Download PDF

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Abstract

본 발명은 메모리, 메모리 어드레싱 방법 및 표시 장치에 관한 것이다.
메모리는 라인 버퍼부에 저장된 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 저장한다. 메모리는 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리를 포함하고, 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록에 기록한다. 그리고 메모리는 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록에 기록한다.

Description

메모리, 메모리 어드레싱 방법, 및 이를 포함하는 표시 장치{MEMORY, MEMORY ADDRESSING METHOD, DISPLAY DEVICE COMPRISING THE MEMORY}
본 발명의 실시 예는 메모리, 메모리 어드레싱 방법 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치가 두 개의 다른 영상(A, B)을 표시하는 경우, 표시 장치에 입력되는 영상 데이터는 영상 A의 소스 신호 및 영상 B의 소스 신호를 포함한다. 표시 장치가 두 개의 영상 A 및 B를 입체 영상으로 표시할 때 표시 장치의 메모리 대역폭(bandwidth)이 매우 상승한다.
넓은 대역폭을 커버하기 위해 복수의 메모리를 사용하여 두 개의 영상 데이터를 저장한다. 표시 장치는 영상 데이터 A를 저장하는 A 메모리와 영상 데이터 B를 저장하는 B 메모리를 포함할 수 있다.
이 때 두 개의 영상 데이터는 표시 장치에 나란히 입력되고, 표시 장치는 순차적으로 A 영상 및 B 영상을 표시한다. 그러면 영상 데이터 A 및 B가 A 메모리 및 B 메모리에 나란히 기록되는 주파수 즉, 기록(write) 주파수에 비해 표시 장치가 A 메모리 및 B 메모리로부터 영상 데이터 A 및 영상 데이터 B를 읽는 주파수 즉, 읽기(read) 주파수가 2배인 문제점이 발생한다.
즉, 기록 주파수의 대역폭에 대해서 읽기 주파수의 대역폭이 2배가 되어 메모리의 동작 영역을 벗어나는 문제점이 발생한다. 또한, 읽기 주파수의 대역폭과 기록 주파수의 대역폭을 동일 메모리 내에서 다르게 할 수 없으므로, 실제 A 메모리 및 B 메모리가 제작될 수 없는 문제점이 발생한다.
메모리의 대역폭을 감소시킬 수 있는 메모리, 메모리 어드레싱 방법, 및 이를 이용한 표시 장치를 제공하는 것이다.
실시 예의 한 특징에 따른 메모리는, 라인 버퍼부에 저장된 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 저장한다. 상기 메모리는 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리, 상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록에 기록하는 재배열부를 포함한다. 상기 제1 영상 데이터에 따라 제1 영상이 표시되고, 상기 제2 영상 데이터에 따라 제2 영상이 표시된다.
상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함한다.
상기 적어도 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하고, 상기 재배열부는, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록하고, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록한다.
상기 재배열부는, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록한다.
또는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터이며, 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터이다.
상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며, 상기 재배열부는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록, 상기 제2 DDR3 메모리의 제1 블록, 상기 제3 DDR3 메모리의 제1 블록, 및 상기 제4 DDR3 메모리의 제1 블록에 기록한다.
상기 재배열부는, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록, 상기 제2 DDR3 메모리의 제3 블록, 상기 제3 DDR3 메모리의 제3 블록, 및 상기 제4 DDR3 메모리의 제3 블록에 기록한다.
상기 재배열부는, 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록, 상기 제2 DDR3 메모리의 제2 블록, 상기 제3 DDR3 메모리의 제2 블록, 및 상기 제4 DDR3 메모리의 제2 블록에 기록한다.
상기 재배열부는, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록, 상기 제2 DDR3 메모리의 제4 블록, 상기 제3 DDR3 메모리의 제4 블록, 및 상기 제4 DDR3 메모리의 제4 블록에 기록한다.
상기 재배열부는, 상기 읽힌 라인 단위의 제1 영상 데이터 및 상기 읽힌 라인 단위의 제2 영상 데이터를 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리의 개수에 따라 나눈다.
실시 예의 다른 특징에 따른 메모리 어드레싱 방법은, 라인 버퍼부에 저장된 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리에 기록한다. 상기 메모리 어드레싱 방법은, a) 상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록의 제1 어드레스에 기록하는 단계, 및 b) 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록의 제1 어드레스에 기록하는 단계를 포함한다. 상기 제1 영상 데이터에 따라 제1 영상이 표시되고, 상기 제2 영상 데이터에 따라 제2 영상이 표시된다.
상기 메모리 어드레싱 방법은, c) 상기 라인 단위의 제1 영상 데이터의 다음 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 다음 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 상기 대응하는 블록의 제2 어드레스에 기록하는 단계, 및 d) 상기 라인 단위의 제2 영상 데이터의 다음 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 다음 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 상기 대응하는 다른 블록의 제2 어드레스에 기록하는 단계를 더 포함한다.
이 때, 상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함할 수 있다. 상기 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함한다.
상기 a) 단계는, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제1 블록의 제1 어드레스에 기록하는 단계; 및 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제2 블록의 제1 어드레스에 기록하는 단계를 포함한다.
상기 b) 단계는, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제3 블록의 제1 어드레스에 기록하는 단계; 및 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제4 블록의 제1 어드레스에 기록하는 단계를 포함한다.
상기 c) 단계는, 상기 다음 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제1 블록의 제2 어드레스에 기록하는 단계; 및 상기 다음 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제2 블록의 제2 어드레스에 기록하는 단계를 포함한다.
상기 d) 단계는, 상기 다음 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제3 블록의 제2 어드레스에 기록하는 단계; 및 상기 다음 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제4 블록의 제2 어드레스에 기록하는 단계를 포함한다.
또는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터이다.
상기 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며, 상기 a) 단계는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제1 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제1 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제1 블록의 제1 어드레스에 기록한다.
상기 b) 단계는, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제3 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제3 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제3 블록의 제1 어드레스에 기록한다.
덧붙여, 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터이다.
상기 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함한다. 이때 상기 메모리 어드레싱 방법은, c) 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제2 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제2 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제2 블록의 제1 어드레스에 기록하는 단계를 더 포함한다.
상기 메모리 어드레싱 방벙은, d) 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제4 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제4 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제4 블록의 제1 어드레스에 기록하는 단계를 더 포함한다.
실시 예의 또 다른 특징에 따른 표시 장치는 제1 영상 데이터 및 제2 영상 데이터에 따라 제1 영상 및 제2 영상을 표시한다. 상기 표시 장치는, 상기 제1 영상 데이터 및 상기 제2 영상 데이터 각각을 라인 단위로 저장하는 라인 버퍼부, 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리를 포함하고, 상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록에 기록하는 메모리, 및 상기 메모리에 저장된 영상 데이터에 따라 복수의 화소가 발광하는 표시부를 포함한다.
상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함하고, 상기 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함한다.
상기 표시 장치의 메모리는, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록하고, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록 및 상기 제DDR3 메모리의 제4 블록에 기록한다.
상기 복수의 화소는, 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터에 따라 순차적으로 발광한다.
상기 복수의 화소는 제1 그룹 화소 및 제2 그룹 화소를 포함하고, 상기 제1 그룹 화소는, 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터의 반, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터의 반, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터의 반, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터의 반에 따라 순차적으로 발광한다.
상기 제2 그룹 화소는, 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터의 나머지 반, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터의 나머지 반, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터의 나머지 반에 따라 순차적으로 발광한다.
또는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터이며, 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터이다.
이 때, 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함한다.
상기 표시 장치의 메모리는, 상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록, 상기 제2 DDR3 메모리의 제1 블록, 상기 제3 DDR3 메모리의 제1 블록, 및 상기 제4 DDR3 메모리의 제1 블록에 기록하고, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록, 상기 제2 DDR3 메모리의 제3 블록, 상기 제3 DDR3 메모리의 제3 블록, 및 상기 제4 DDR3 메모리의 제3 블록에 기록하며, 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록, 상기 제2 DDR3 메모리의 제2 블록, 상기 제3 DDR3 메모리의 제2 블록, 및 상기 제4 DDR3 메모리의 제2 블록에 기록하고, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록, 상기 제2 DDR3 메모리의 제4 블록, 상기 제3 DDR3 메모리의 제4 블록, 및 상기 제4 DDR3 메모리의 제4 블록에 기록한다.
상기 복수의 화소는, 상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터, 및 상기 제1 내지 제4 DDR3 메모리의 제4 블록에 기록된 데이터에 따라 순차적으로 발광한다.
이 때, 상기 복수의 화소는 제1 그룹 화소 및 제2 그룹 화소를 포함하고, 상기 제1 그룹 화소는, 상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터의 반, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터의 반, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 반, 및 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 반에 따라 순차적으로 발광한다.
상기 제2 그룹 화소는, 상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터의 나머지 반, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터의 나머지 반, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반, 및 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반에 따라 순차적으로 발광한다.
상기 표시부는, 상기 제1 그룹 화소 및 상기 제2 그룹 화소에 복수의 주사 신호를 전달하는 복수의 주사선 및 복수의 데이터 신호를 전달하는 데이터 선을 더 포함하고, 상기 제1 그룹 화소가 기입된 복수의 데이터 신호에 따라 발광하는 발광 기간과 상기 제2 그룹 화소에 복수의 데이터 신호가 전달되는 주사 기간이 중첩한다.
상기 제1 그룹 화소 및 상기 제2 그룹 화소 각각은, 기입된 데이터 신호에 따르는 구동 전류가 흐르는 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 상기 구동 전류에 따라 발광하는 유기발광 다이오드를 포함하고, 상기 유기발광다이오드의 애노드 전극 전압을 리셋하는 리셋 기간 동안, 상기 구동 트랜지스터에 인가되는 제1 전원 전압이 상기 유기발광다이오드의 캐소드 전극에 인가되는 제2 전원 전압 보다 낮다.
상기 제1 그룹 화소 및 상기 제2 그룹 화소 각각은, 상기 구동 트랜지스터의 게이트 전극에 연결되어 있고, 상기 제1 전원 전압에 커플링 되어 있는 커패시터를 더 포함하고, 상기 구동 트랜지스터가 다이오드 연결되는 보상 기간 동안, 상기 커패시터에 상기 구동 트랜지스터의 문턱 전압이 저장된다.
상기 발광 기간 동안 제1 전원 전압 레벨이 상기 리셋 기간, 상기 보상 기간, 및 상기 주사 기간의 제1 전원 전압 레벨보다 높다.
또는, 상기 복수의 화소 각각은, 유기발광다이오드, 구동 전압에 연결되어 있고, 상기 유기발광다이오드에 구동 전류를 공급하는 구동 트랜지스터, 상기 구동 트랜지스터의 게이트 전극에 연결되어 있는 보상 커패시터, 상기 보상 커패시터에 전기적으로 연결 또는 차단되는 제1 저장 커패시터 및 제2 저장 커패시터를 포함하고, 상기 제1 저장 커패시터에 대응하는 데이터 신호에 따라 데이터 전압이 저장되는 기간과, 상기 제2 저장 커패시터에 저장된 데이터 전압에 의해 상기 구동 트랜지스터에 흐르는 구동 전류에 따라 상기 유기발광다이오드가 발광하는 기간이 시간적으로 중첩된다.
메모리의 대역폭을 감소시킬 수 있는 메모리, 메모리 어드레싱 방법, 및 이를 이용한 표시 장치를 제공한다.
도 1은 본 발명의 일 실시 예에 따른 메모리를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 복수의 라인 단위의 제1 영상 데이터 및 복수의 라인 단위의 제2 영상 데이터와 함께, 재배열부로부터 출력되는 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 3A는 제1 DDR3 메모리 및 제2 DDR3 메모리에 기록된 한 라인 단위의 제1 영상 데이터 및 한 라인 단위의 제2 영상 데이터를 나타낸 도면이다.
도 3B는 제1DDR3 메모리 및 제2 DDR3 메모리에 기록된 두 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 3C는 제1DDR3 메모리 및 제2 DDR3 메모리에 기록된 한 프레임 단위의 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 메모리를 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 복수의 프레임 단위의 제1 영상 데이터 및 복수의 프레임 단위의 제2 영상 데이터, 및 복수의 라인 단위의 제1 좌안 영상 데이터 및 복수의 라인 단위의 제2 좌안 영상 데이터와 함께, 재배열부로부터 출력되는 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다
도 6A는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 라인 단위의 제1 좌안 영상 데이터 및 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6B는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 다음 라인 단위의 제1 좌안 영상 데이터 및 다음 라인 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6C는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 그 다음 라인 단위의 제1 좌안 영상 데이터 및 그 다음 라인 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6D는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 한 프레임 단위의 제1 좌안 영상 데이터 및 한 프레임 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6E는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 한 프레임 단위의 제1 좌안 영상 데이터 및 한 프레임 단위의 제2 좌안 영상 데이터, 및 그 다음 프레임 단위의 제1 우안 영상 데이터 및 그 다음 프레임 단위의 제2 우안 영상 데이터를 나타낸 도면이다.
도 7은 본 발명의 두 실시 예 중 한 실시 예에 따른 표시 장치의 제1 구동 방식을 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 메모리를 포함하는 표시 장치를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 표시 패널에서 전체 화소가 형성되어 있는 부분(이하, 표시부)를 나타낸 도면이다.
도 10은 제1 그룹 화소를 나타낸 도면이다. 도 11은 본 발명에 적용되는 제2 구동 방식을 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 다른 구동 방식용 화소 구조를 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 도면을 참조하여 본 발명의 실시 예를 설명한다. 본 발명의 실시 예에서는 full HD(HIGH DENSITY) 화질의 영상을 표시하기 위한 메모리, 메모리 어드레싱 방법, 및 표시 장치에 관한 것으로 설정한다. full HD 화질은 1920X1080의 해상도를 가지는 것으로 설정한다. 그러나 이와 같은 설정은 발명을 설명하기 위한 일 예에 지나지 않는다.
아울러, 본 발명의 실시 예는 서로 다른 종류의 두 영상 A 및 B를 표시하기 위한 메모리, 메모리 어드레싱 방법, 및 표시 장치에 관한 것으로 설정한다. 영상은 표시 장치의 표시부 전체에 표시되어 인식되는 상을 의미하고, 표시부 전체에 표시된 영상을 한 프레임이라 한다.
본 발명의 실시 예에서는 입체 영상을 표시하기 위해서 한 프레임은 좌안 영상 및 우안 영상을 포함하고, 표시 장치는 시분할 구동 방식에 따라 좌안 영상 및 우안 영상을 순차적으로 표시하다. 좌안 영상은 물체(object)를 바라본 시점(view point)(이하, 영상의 기본 시점(view point))이 좌안(left eye)일 때 좌안에 인식되는 영상을 나타내고, 우안 영상은 영상의 기본 시점(view point)이 우안(right eye)일 때, 우안에 인식되는 영상을 나타낸다.
표시부에 좌안 영상이 표시된 것을 제1 하프 프레임이라 하고, 표시부에 우안 영상이 표시된 것을 제2 하프 프레임이라 한다. 따라서 한 프레임 단위 영상은 제1 하프 프레임 및 제2 하프 프레임으로 구성된다.
앞서 언급한 full HD 화질의 영상 한 프레임은 1920X1080의 해상도이고, 제1 하프 프레임은 960X1080이며, 제2 하프 프레임은 960X1080일 수 있다. Real full HD 화질에서는 제1 하프 프레임 및 제2 하프 프레임이 full HD 화질에 2배이다. 따라서 제1 하프 프레임 및 제2 하프 프레임은 1920X1080의 해상도이다. 따라서 이 때는 한 프레임이 제1 하프 프레임 및 제2 하프 프레임으로 구성된 것이 아니라, 연속하는 두 프레임 중 하나가 좌안 영상을 나타내는 제1 프레임이고, 나머지 하나가 우안 영상을 나타내는 제2 프레임이다.
이하, 영상 화질에 따라 제1 하프 프레임, 제2 하프 프레임, 제1 프레임 및 제2 프레임을 구분한다.
먼저, full HD 화질에 따르는 영상 데이터를 입력 받아 동작하는 메모리, 메모리 어드레싱 방법, 및 표시 장치에 관한 실시 예를 설명한다. 영상 데이터는 표시부를 구성하는 복수의 화소 각각의 밝기를 나타내는 복수의 계조 데이터의 배열을 의미한다.
본 발명의 일 실시 예는 영상 A 및 영상 B 각각의 좌안 영상 및 우안 영상을 순차적으로 표시하는 구동 방식에 따른다. 이하, 영상 A를 나타내는 영상 데이터를 제1 영상 데이터 및 영상 B를 나타내는 영상 데이터를 제2 영상 데이터라 한다. 제1 영상 데이터는 영상 A의 좌안 영상을 나타내는 제1 좌안 영상 데이터 및 영상 A의 우안 영상을 나타내는 제1 우안 영상 데이터를 포함하고, 제2 영상 데이터는 영상 B의 좌안 영상을 나타내는 제2 좌안 영상 데이터 및 영상 B의 우안 영상을 나타내는 제2 우안 영상 데이터를 포함한다.
도 1은 본 발명의 일 실시 예에 따른 메모리를 나타낸 도면이다.
메모리(10)는 라인 버퍼부(20)에 저장된 라인 단위의 제1 영상 데이터(AL+AR) 및 라인 단위의 제2 영상 데이터(BL+BR) 각각을 읽고, 읽은 라인 단위의 영상 데이터를 재배열하며, 재배열된 영상 데이터를 기록한다.
구체적으로, 메모리(10)는 라인 단위의 제1 영상 데이터(AL+AR)를 읽고, 라인 단위의 제1 영상 데이터(AL+AR) 중 제1 좌안 영상 데이터(AL)을 재배열하여 기록하고, 제1 우안 영상 데이터(AR)를 재배열하여 기록한다.
그리고 메모리(10)는 라인 단위의 제2 영상 데이터(BL+BR)를 읽고, 라인 단위의 제2 영상 데이터(BL+BR) 중 제2 좌안 영상 데이터(BL)을 재배열하여 기록하고, 제2 우안 영상 데이터(BR)을 재배열하여 기록한다.
메모리(10)는 라인 버퍼부(20)로부터 라인 단위의 영상 데이터를 120bit로 읽는다.
라인 버퍼부(20)는 두 개의 제1 영상 데이터(IDA) 및 제2 영상 데이터(IDB)를 나란히 입력 받는다. 이 때 두 영상 데이터 각각은 60bit로 입력된다. 라인 버퍼부(20)는 제1 영상 데이터(IDA)를 라인 단위로 저장하는 두 개의 제1 및 제2 라인 버퍼(21, 22)와 제2 영상 데이터(IDB)를 라인 단위로 저장하는 두 개의 제3 및 제4 라인 버퍼(23, 24)를 포함한다. 라인 단위란 가로 해상도에 따르는 복수의 화소 데이터의 집합을 의미한다.
예를 들어, full HD 1920x1080 해상도라면, 1920개의 계조 데이터들의 배열이 한 라인이 된다. 따라서 제1 라인 버퍼(21)는 960개의 계조 데이터들로 구성된 좌안 영상 데이터 및 960개의 계조 데이터들로 구성된 우안 영상 데이터를 저장한다. 제2 라인 버퍼(22), 제3 라인 버퍼(23), 및 제4 라인 버퍼(24) 역시 동일하다.
메모리(10)는 제1 내지 제4 라인 버퍼(21-24) 각각에 저장된 라인 단위의 영상 데이터를 표시 순서에 따라 120bit로 읽고 이를 나누어 두 개의 DDR3 메모리에 저장한다. 표시 순서는 두 영상 A 및 B 이 표시되는 순서를 의미한다.
본 발명의 실시 예에 따르면, 메모리(10)는 제1 라인 버퍼(21) 및 제2 라인 버퍼(22) 중 라인 단위의 제1 영상 데이터가 저장된 라인 버퍼로부터 제1 영상 데이터를 읽고, 이를 나누어 두 개의 DDR3 메모리에 나누어 저장한다. 그 다음에 제3 라인 버퍼(23) 및 제4 라인 버퍼(24) 중 라인 단위의 제2 영상 데이터가 저장된 라인 버퍼로부터 제2 영상 데이터를 읽고 이를 나누어 두 개의 DDR3 메모리에 나누어 저장한다.
제1 내지 제4 라인 버퍼(21-24) 중 라인 단위의 제1 영상 데이터 또는 라인 단위의 제2 영상 데이터가 저장되어 있지 않은 라인 버퍼는 현재 제1 영상 데이터 또는 제2 영상 데이터가 기록 중일 수 있다.
본 발명의 일 실시 예에 따른 메모리(10)는 제1 재배열부(11), 제1 DDR3 메모리(12), 및 제2 DDR3 메모리(13)을 포함한다.
제1 DDR3 메모리(12)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다.
제2 DDR3 메모리(13)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다.
제1 및 제2 DDR3 메모리(12, 13) 각각은 한 프레임의 영상 데이터를 저장할 수 있는 크기(size)의 메모리로서, 각 블록은 한 프레임의 영상 데이터의 1/4를 저장할 수 있는 크기로 설정된다. 예를 들어, full HD의 해상도 1920X1080에 따르는 한 프레임의 영상 데이터 크기는 1920X1080X10bit(계조 데이터)X3(RGB)이다. 따라서 제1 및 제2 DDR3 메모리(12, 13) 각각은 1920X1080X10bit(계조 데이터)X3(RGB)의 크기를 가진다.
제1 재배열부(11)는 제1 내지 제4 라인 버퍼(21-24) 중 라인 단위의 영상 데이터가 저장된 라인 버퍼들 중 하나를 표시 순서에 따라 선택하고, 선택된 라인 버퍼로부터 영상 데이터를 읽고 재배열하여 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록에 기록한다.
도 2는 본 발명의 실시 예에 따른 복수의 라인 단위의 제1 영상 데이터 및 복수의 라인 단위의 제2 영상 데이터와 함께, 재배열부로부터 출력되는 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 2에 도시된 바와 같이, 복수의 라인 단위의 제1 영상 데이터(AL1, AR1, AL2, AR2, AL3, AR3,…)가 순차적으로 제1 및 제2 라인 버퍼(21, 22)에 기록되고, 복수의 라인 단위의 제2 영상 데이터(BL1, BR1, BL2, BR2, BL3, BR3,…)가 순차적으로 제3 및 제4 라인 버퍼(23, 24)에 기록된다.
예를 들어, 제1 라인 버퍼(21)에 라인 단위의 제1 영상 데이터(AL1, AR1)가 저장되어 있고, 제3 라인 버퍼(23)에 라인 단위의 제2 영상 데이터(BL1, BR1)가 저장되어 있다. 제2 라인 버퍼(22) 및 제4 라인 버퍼(24) 각각에 제1 영상 데이터(AL2, AR2) 및 제2 영상 데이터(BL2, BR2)가 기록될 것이다.
제1 재배열부(11)는 표시 순서에 따라 제1 라인 버퍼(21) 및 제3 라인 버퍼(23) 중 제1 라인 버퍼(21)를 선택하고, 제1 라인 버퍼(21)에 저장된 제1 영상 데이터(AL1, AR1)를 읽고 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록에 기록한다.
구체적으로, 제1 재배열부(11)가 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BCO)에 60bit로 기록하므로, 제1 재배열부(11)를 통해 메모리(10)에 120bit로 영상 데이터가 기록된다.
제1 재배열부(11)는 제1 라인 버퍼(21)에 저장된 제1 좌안 영상 데이터(AL1)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BCO)에 기록하고, 그 다음에 제1 우안 영상 데이터(AR1)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BC1)에 기록한다.
이어서, 제1 재배열부(11)는 제3 라인 버퍼(23)에 저장된 제2 좌안 영상 데이터(BL1)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록(BC2)에 기록하고, 그 다음에 제2 우안 영상 데이터(BR1)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BC3)에 기록한다.
도 3A는 제1 DDR3 메모리 및 제2 DDR3 메모리에 기록된 한 라인 단위의 제1 영상 데이터 및 한 라인 단위의 제2 영상 데이터를 나타낸 도면이다.
도 3A에 도시된 바와 같이, 라인 단위의 제1 좌안 영상 데이터(AL1) 중 반에 해당하는 영상 데이터(AL1_1)는 제1 DDR3 메모리(12)의 블록(BC0)의 주소 1에 기록되어 있고, 나머지 반에 해당하는 영상 데이터(AL1_2)는 제2 DDR3 메모리(13)의 블록(BC0)의 주소 1에 기록되어 있다. 라인 단위의 제1 우안 영상 데이터(AR1) 중 반에 해당하는 영상 데이터(AR1_1)는 제1 DDR3 메모리(12)의 블록(BC1)의 주소 1에 기록되어 있고, 나머지 반에 해당하는 영상 데이터(AR1_2)는 제2 DDR3 메모리(13)의 블록(BC1)의 주소 1에 기록되어 있다.
라인 단위의 제2 좌안 영상 데이터(BL1) 중 반에 해당하는 영상 데이터(BL1_1)는 제1 DDR3 메모리(12)의 블록(BC2)의 주소 1에 기록되어 있고, 나머지 반에 해당하는 영상 데이터(BL1_2)는 제2 DDR3 메모리(13)의 블록(BC2)의 주소 1에 기록되어 있다. 라인 단위의 제2 우안 영상 데이터(BR1) 중 반에 해당하는 영상 데이터(BR1_1)는 제1 DDR3 메모리(12)의 블록(BC3)의 주소 1에 기록되어 있고, 나머지 반에 해당하는 영상 데이터(BR1_2)는 제2 DDR3 메모리(13)의 블록(BC3)의 주소 1에 기록되어 있다.
제1 재배열부(11)는 동일한 방식으로, 표시 순서에 따라 제2 라인 버퍼(22) 및 제4 라인 버퍼(24) 중 제2 라인 버퍼(22)를 선택하고, 제2 라인 버퍼(22)에 저장된 제1 영상 데이터(AL2, AR2)를 읽고 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록에 기록한다.
제1 재배열부(11)는 제2 라인 버퍼(22)에 저장된 제1 좌안 영상 데이터(AL2)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BCO)의 주소 2에 기록하고, 그 다음에 제1 우안 영상 데이터(AR2)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BC1)의 주소 2에 기록한다.
이어서, 제1 재배열부(11)는 제4 라인 버퍼(24)에 저장된 제2 좌안 영상 데이터(BL2)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록(BC2)의 주소 2에 기록하고, 그 다음에 제2 우안 영상 데이터(BR2)를 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 블록(BC3)의 주소 2에 기록한다.
도 3B는 제1DDR3 메모리 및 제2 DDR3 메모리에 기록된 두 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 3B에 도시된 바와 같이, 제1 좌안 영상 데이터(AL1, AL2), 제1 우안 영상 데이터(AR1, AR2), 제2 좌안 영상 데이터(BL1, BL2), 및 제2 우안 영상 데이터(BR1, BR2)가 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13)에 기록되어 있다.
지금까지 설명한 방식으로, 라인 단위의 제1 좌안 영상 데이터, 라인 단위의 제1 우안 영상 데이터, 라인 단위의 제2 좌안 영상 데이터, 및 라인 단위의 제2 우안 영상 데이터는 제1 재배열부(11)에 의해 나누어지고, 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13) 각각의 대응하는 블록에 기록된다.
이와 같이, 한 프레임의 제1 영상 데이터 및 한 프레임의 제2 영상 데이터가 제1 DDR3 메모리(12) 및 제2 DDR3 메모리(13)에 기록된다.
도 3C는 제1DDR3 메모리 및 제2 DDR3 메모리에 기록된 한 프레임 단위의 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다. 도 3C에서는 1920X1080의 세로 해상도에 따라 라인 단위의 영상 데이터가 1080개인 것으로 도시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다.
도 3C에 도시된 바와 같이, 제1 DDR3 메모리(12)의 블록(BC0) 및 제2 DDR3 메모리(13)의 블록(BC0)에는 하프 프레임 단위의 제1 좌안 영상 데이터가 나누어 기록되어 있고, 제1 DDR3 메모리(12)의 블록(BC1) 및 제2 DDR3 메모리(13)의 블록(BC1)에는 하프 프레임 단위의 제1 우안 영상 데이터 나누어 기록되어 있다.
또한, 제1 DDR3 메모리(12)의 블록(BC2) 및 제2 DDR3 메모리(13)의 블록(BC2)에는 하프 프레임 단위의 제2 좌안 영상 데이터가 나누어 기록되어 있고, 제1 DDR3 메모리(12)의 블록(BC3) 및 제2 DDR3 메모리(13)의 블록(BC3)에는 하프 프레임 단위의 제2 좌안 영상 데이터가 나누어 기록되어 있다.
제1 및 제2 DDR3 메모리(12-13)에 저장되어 있는 영상 데이터는 full HD를 구현하기 위해서 각 DDR3 메모리로부터 60bit로 읽힌다. 따라서 영상 데이터는 메모리(10)로부터 120bit로 읽힌다. 그리고 라인 버퍼부(20)로부터 제1 및 제2 DDR3 메모리(12, 13) 각각에 60bit로 기록되므로, 영상 데이터는 메모리(10)에 120bit로 기록된다.
이와 같이 본 발명의 실시 예에 따르면, full HD 화질에서 DDR3 메모리의 기록 주파수와 읽기 주파수가 동일한 메모리가 제공된다.
이어서, Real full HD 화질에 따르는 영상 데이터를 입력 받아 동작하는 메모리, 메모리 어드레싱 방법, 및 표시 장치에 관한 다른 실시 예를 설명한다.
도 4는 본 발명의 다른 실시 예에 따른 메모리를 나타낸 도면이다. 앞서 설명한 실시 예와 달리, DDR3 메모리의 개수가 해상도의 증가(2배 증가)에 따라 증가한다.
메모리(30)는 4 개의 제3 내지 제6 DDR3 메모리(32, 33, 34, 35)를 포함한다.
메모리(30)는 라인 버퍼부(40)에 저장된 라인 단위의 제1 영상 데이터(AL, AR) 및 라인 단위의 제2 영상 데이터(BL, BR) 각각을 읽고, 읽은 라인 단위의 영상 데이터를 재배열하며, 재배열된 영상 데이터를 기록한다.
구체적으로, 메모리(30)는 라인 단위의 제1 좌안 영상 데이터(AL)를 읽고 재배열하여 기록하고, 제2 좌안 영상 데이터(BL)를 읽고 재배열하여 기록한다. 그리고 메모리(30)는 라인 단위의 제1 우안 영상 데이터(AR)를 읽고 재배열하여 기록하고, 제2 우안 영상 데이터(BR)를 읽고 재배열하여 기록한다. 메모리(30)는 라인 버퍼부(40)로부터 라인 단위의 영상 데이터를 120bit로 읽는다.
라인 버퍼부(40)는 두 개의 제1 영상 데이터(IDA) 및 제2 영상 데이터(IDB)를 나란히 입력 받는다. 이 때 두 영상 데이터 각각은 60bit로 입력된다. 라인 버퍼부(40)는 제1 영상 데이터(IDA)를 라인 단위로 저장하는 두 개의 제5 및 제6 라인 버퍼(41, 42)와 제2 영상 데이터(IDB)를 라인 단위로 저장하는 두 개의 제7 및 제8 라인 버퍼(43, 44)를 포함한다. 라인 단위란 가로 해상도에 따르는 복수의 화소 데이터의 집합을 의미한다.
예를 들어, full HD 1920x1080 해상도라면, 1920개의 계조 데이터들의 배열이 한 라인이 된다. 따라서 제1 라인 버퍼(41)는 1920개의 계조 데이터들로 구성된 좌안(또는 우안) 영상 데이터를 저장한다. 제6 라인 버퍼(42), 제7 라인 버퍼(43), 및 제8 라인 버퍼(44) 역시 동일하다.
메모리(30)는 제5 내지 제8 라인 버퍼(41-44) 각각에 저장된 라인 단위의 영상 데이터를 저장 순서 및 표시 순서에 따라 120bit로 읽고 이를 나누어 두 개의 DDR3 메모리에 저장한다.
다른 실시 예에서는 해상도의 증가로 라인 버퍼에 좌안 영상 데이터 및 우안 영상 데이터 중 하나만 존재하고 제1 영상 데이터와 제2 영상 데이터가 나란히 라인 버퍼(40)에 입력되므로, 저장 순서와 표시 순서가 함께 고려된다.
예를 들면, 제5 내지 제8 라인 버퍼(41-44) 중 제5 및 제7 라인 버퍼(41, 43)에 라인 단위의 제1 좌안 영상 데이터 및 라인 단위의 제2 좌안 영상 데이터가 저장되어 있고, 제6 및 제8 라인 버퍼(42, 44)에 영상 데이터가 저장 중일 때, 제5 및 제8 라인 버퍼(41, 43) 중 표시 순서에 따라 제5 라인 버퍼(41)의 좌안 영상 데이터부터 읽힌다.
따라서 본 발명의 다른 실시 예에 따르면, 메모리(30)는 제5 라인 버퍼(41) 및 제6 라인 버퍼(42) 중 라인 단위의 제1 영상 데이터가 저장된 라인 버퍼로부터 제1 영상 데이터를 읽고, 이를 나누어 4 개의 DDR3 메모리에 나누어 저장한다. 그 다음에 제7 라인 버퍼(43) 및 제8 라인 버퍼(44) 중 라인 단위의 제2 영상 데이터가 저장된 라인 버퍼로부터 제2 영상 데이터를 읽고 이를 나누어 4 개의 DDR3 메모리에 나누어 저장한다.
제5 내지 제8 라인 버퍼(41-44) 중 라인 단위의 제1 영상 데이터 또는 라인 단위의 제2 영상 데이터가 저장되어 있지 않은 라인 버퍼는 현재 제1 영상 데이터 또는 제2 영상 데이터가 기록 중일 수 있다.
본 발명의 다른 실시 예에 따른 메모리(30)는 제2 재배열부(31), 제3 DDR3 메모리(32), 제4 DDR3 메모리(33), 제5 DDR3 메모리(34), 및 제6 DDR3 메모리(35)을 포함한다.
제3 DDR3 메모리(32)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다. 제4 DDR3 메모리(33)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다.
제5 DDR3 메모리(34)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다. 제6 DDR3 메모리(35)는 4 개의 블록(BC0-BC3)으로 구분되어 있고, 각 블록에 제1 좌안 영상 데이터, 제1 우안 영상 데이터, 제2 좌안 영상 데이터, 및 제2 우안 영상 데이터가 저장된다. 제3 내지 제6 DDR3 메모리(32-35) 각각은 앞선 실시 예의 DDR3 메모리와 동일한 크기를 가진다.
제2 재배열부(31)는 제5 내지 제8 라인 버퍼(41-44) 중 라인 단위의 영상 데이터가 저장된 라인 버퍼들 중 하나를 저장 순서 및 표시 순서에 따라 선택하고, 선택된 라인 버퍼로부터 영상 데이터를 읽고 재배열하여 제3 DDR3 메모리(32) 내지 제6 DDR3 메모리(35) 각각의 대응하는 블록에 기록한다.
도 5는 본 발명의 다른 실시 예에 따른 복수의 프레임 단위의 제1 영상 데이터 및 복수의 프레임 단위의 제2 영상 데이터, 및 복수의 라인 단위의 제1 좌안 영상 데이터 및 복수의 라인 단위의 제2 좌안 영상 데이터와 함께, 재배열부로부터 출력되는 제1 영상 데이터 및 제2 영상 데이터를 나타낸 도면이다.
도 5에 도시된 바와 같이, 복수의 프레임 단위의 제1 영상 데이터(FAL1, FAR1, FAL2,…) 및 복수의 프레임 단위의 제2 영상 데이터(FBL1, FBR1, FBL2,…) 각각의 라인 단위 영상 데이터가 라인 버퍼(40)에 입력된다.
도 5에서는 프레임 단위의 제1 영상 데이터(FAL1) 및 프레임 단위의 제2 영상 데이터(FBL1) 각각의 복수의 라인 단위 영상 데이터(AL1, AL2, AL3, … AL1080, BL1, BL2, BL3, … BL1080)가 도시되어 있다. 실시 예 설명을 위해 복수의 라인 단위 영상 데이터(AL1, AL2, AL3, … AL1080, BL1, BL2, BL3, … BL1080)를 도시한 것일 뿐, 그 뒤를 이어서 다음 프레임인 제1 영상 데이터(FAR1) 및 다음 프레임인 제2 영상 데이터(FBR1) 각각의 복수의 라인 단위 영상 데이터가 입력된다.
복수의 라인 단위 영상 데이터(AL1, AL2, AL3, … AL1080)가 순차적으로 제5 및 제6 라인 버퍼(41, 42)에 기록되고, 복수의 라인 단위의 제2 영상 데이터(BL1, BL1, BL2, BL3, … BL1080)가 순차적으로 제7 및 제8 라인 버퍼(43, 44)에 기록된다.
예를 들어, 제5 라인 버퍼(41)에 라인 단위의 제1 좌안 영상 데이터(AL1)가 저장되어 있고, 제7 라인 버퍼(43)에 라인 단위의 제2 좌안 영상 데이터(BL1)가 저장되어 있다. 제6 라인 버퍼(42) 및 제8 라인 버퍼(44) 각각에 제1 좌안 영상 데이터(AL2) 및 제2 우안 영상 데이터(BL2)가 기록될 것이다.
제2 재배열부(21)는 표시 순서에 따라 제5 라인 버퍼(21) 및 제7 라인 버퍼(23) 중 제5 라인 버퍼(21)를 선택하고, 제5 라인 버퍼(21)에 저장된 제1 좌안 영상 데이터(AL1)를 읽고 제3 DDR3 메모리(32) 내지 제6 DDR3 메모리(45) 각각의 대응하는 블록에 기록한다.
구체적으로, 제2 재배열부(21)가 제3 DDR3 메모리 내지 제6 DDR3 메모리(32-35) 각각의 블록(BCO)에 60bit로 기록하므로, 제2 재배열부(21)를 통해 메모리(20)에 240bit로 영상 데이터가 기록된다.
제2 재배열부(21)는 제5 라인 버퍼(41)에 저장된 제1 좌안 영상 데이터(AL1)를 제3 DDR3 메모리 내지 제6 DDR3 메모리(32-35) 각각의 블록(BCO)에 기록하고, 그 다음에 제7 라인 버퍼(43)에 저장된 제2 좌안 영상 데이터(BL1)를 제3 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC2)에 기록한다.
이어서, 제2 재배열부(21)는 제6 라인 버퍼(42)에 저장된 제1 좌안 영상 데이터(AL2)를 제3 DDR3 메모리 내지 제6 DDR3 메모리(32-35) 각각의 블록(BCO)에 기록하고, 그 다음에 제8 라인 버퍼(44)에 저장된 제2 좌안 영상 데이터(BL2)를 제3 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC2)에 기록한다.
이와 같은 방식으로 한 프레임 단위의 제1 좌안 영상 데이터(FAL1) 및 제2 좌안 영상 데이터(FBL1)를 제3 DDR3 메모리 내지 제6 DDR3 메모리(32-35) 각각의 블록(BCO) 및 블록(BC2)에 기록한다.
그 다음에, 다음 프레임 단위의 제1 우안 영상 데이터(FAR1) 및 제2 우안 영상 데이터(FBR1)의 앞서 설명한 동일한 방식으로, 제2 재배열부(21)는 제3 DDR3 메모리 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC1) 및 블록(BC3)에 기록한다.
도 6A는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 라인 단위의 제1 좌안 영상 데이터 및 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6A에 도시된 바와 같이, 라인 단위의 제1 좌안 영상 데이터(AL1) 중 1/4에 해당하는 영상 데이터(AL1_1)는 제3 DDR3 메모리(32)의 블록(BC0)의 주소 1에 기록되어 있고, 다른 1/4에 해당하는 영상 데이터(AL1_2)는 제4 DDR3 메모리(33)의 블록(BC0)의 주소 1에 기록되어 있으며, 또 다른 1/4에 해당하는 영상 데이터(AL1_3)는 제5 DDR3 메모리(33)의 블록(BC0)의 주소 1에 기록되어 있고, 나머지 1/4에 해당하는 영상 데이터(AL1_4)는 제6 DDR3 메모리(33)의 블록 (BC0)의 주소 1에 기록되어 있다.
라인 단위의 제2 좌안 영상 데이터(BL1) 중 1/4에 해당하는 영상 데이터(BL1_1)는 제3 DDR3 메모리(32)의 블록(BC2)의 주소 1에 기록되어 있고, 다른 1/4에 해당하는 영상 데이터(BL1_2)는 제4 DDR3 메모리(33)의 블록(BC2)의 주소 1에 기록되어 있으며, 또 다른 1/4에 해당하는 영상 데이터(BL1_3)는 제5 DDR3 메모리(33)의 블록(BC2)의 주소 1에 기록되어 있고, 나머지 1/4에 해당하는 영상 데이터(BL1_4)는 제6 DDR3 메모리(33)의 블록(BC2)의 주소 1에 기록되어 있다.
앞서 언급한 바와 같이, 다른 실시 예에 따른 제1 좌안 영상 데이터(AL1) 및 제2 좌안 영상 데이터(BL2)는 앞선 실시 예의 제1 좌안 영상 데이터 및 제2 좌안 영상 데이터의 2배이므로, 4 개의 제3 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC0)에 기록된다.
도 6B는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 다음 라인 단위의 제1 좌안 영상 데이터 및 다음 라인 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6B에 도시된 바와 같이, 라인 단위의 제1 좌안 영상 데이터(AL2) 중 1/4에 해당하는 영상 데이터(AL2_1)는 제3 DDR3 메모리(32)의 블록(BC0)의 주소 2에 기록되어 있고, 다른 1/4에 해당하는 영상 데이터(AL2_2)는 제4 DDR3 메모리(33)의 블록(BC0)의 주소 2에 기록되어 있으며, 또 다른 1/4에 해당하는 영상 데이터(AL2_3)는 제5 DDR3 메모리(33)의 블록(BC0)의 주소 2에 기록되어 있고, 나머지 1/4에 해당하는 영상 데이터(AL1_4)는 제6 DDR3 메모리(33)의 블록(BC0)의 주소 2에 기록되어 있다.
라인 단위의 제2 좌안 영상 데이터(BL2) 중 1/4에 해당하는 영상 데이터(BL1_1)는 제3 DDR3 메모리(32)의 블록(BC2)의 주소 2에 기록되어 있고, 다른 1/4에 해당하는 영상 데이터(BL2_2)는 제4 DDR3 메모리(33)의 블록(BC2)의 주소 2에 기록되어 있으며, 또 다른 1/4에 해당하는 영상 데이터(BL2_3)는 제5 DDR3 메모리(33)의 블록(BC2)의 주소 2에 기록되어 있고, 나머지 1/4에 해당하는 영상 데이터(BL2_4)는 제6 DDR3 메모리(33)의 블록 (BC2)의 주소 2에 기록되어 있다.
도 6C는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 그 다음 라인 단위의 제1 좌안 영상 데이터 및 그 다음 라인 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
앞서 설명한 방식과 동일하게 라인 단위의 제1 좌안 영상 데이터(AL3) 및 라인 단위의 제2 좌안 영상 데이터(BL3)는 제3 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC0)의 주소 3 및 블록(BC2)의 주소 3에 나누어 기록된다.
도 6D는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 한 프레임 단위의 제1 좌안 영상 데이터 및 한 프레임 단위의 제2 좌안 영상 데이터를 나타낸 도면이다.
도 6A-C에 도시된 방식에 따라 한 프레임의 제1 좌안 영상 데이터(FAL1) 및 제2 좌안 영상 데이터(FBL1)가 제3 내지 제6 DDR3 메모리(32-35) 각각의 블록(BC0) 및 블록(BC2)에 기록된다.
도 6E는 제3DDR3 메모리 내지 제6 DDR3 메모리에 기록된 한 프레임 단위의 제1 좌안 영상 데이터 및 한 프레임 단위의 제2 좌안 영상 데이터, 및 그 다음 프레임 단위의 제1 우안 영상 데이터 및 그 다음 프레임 단위의 제2 우안 영상 데이터를 나타낸 도면이다.
도 6E에 도시된 바와 같이, 한 프레임 단위의 제1 좌안 영상 데이터(FAL1) 및 한 프레임 단위의 제2 좌안 영상 데이터(FBL1), 및 그 다음 프레임 단위의 제1 우안 영상 데이터(FAR1) 및 그 다음 프레임 단위의 제2 우안 영상 데이터(FBR1)는 제3 내지 제6 DDR3 메모리(32-35) 각각의 모든 블록(BC0-BC3)에 나누어 기록된다.
제3 내지 제6 DDR3 메모리(32-35)에 저장되어 있는 영상 데이터는 Real full HD를 구현하기 위해서 각 DDR3 메모리로부터 60bit로 읽힌다. 따라서 영상 데이터는 메모리(30)로부터 240bit로 읽힌다. 그리고 라인 버퍼부(40)로부터 제3 내지 제6 DDR3 메모리(32-35) 각각에 60bit로 기록되므로, 영상 데이터는 메모리(30)에 240bit로 기록된다.
이와 같이 본 발명의 다른 실시 예에 따르면, Real full HD 화질에서도 DDR3 메모리의 기록 주파수와 읽기 주파수가 동일한 메모리가 제공된다.
이하, 본 발명의 두 실시 예 중 한 실시 예에 따른 메모리 및 메모리에 영상 데이터를 기록하는 방법(이하 어드레싱 방법이라 함.)이 적용된 표시 장치를 설명한다.
도 7은 본 발명의 두 실시 예 중 한 실시 예에 따른 표시 장치의 제1 구동 방식을 나타낸 도면이다.
제1 구동 방식에 따라 동작하는 표시 장치의 패널은 제1 그룹 화소 제2 그룹 화소를 포함한다. 제1 그룹 화소는 복수의 화소 중 표시 장치의 홀수 프레임에 발광하는 화소들이고, 제2 그룹 화소는 복수의 화소 중 표시 장치의 짝수 프레임에 발광하는 화소들이다. 이하, 복수의 홀수 프레임이 연속적으로 배열된 것을 제1 필드라 하고, 복수의 짝수 프레임이 연속적으로 배열된 것을 2 필드라 한다.
표시 장치는 입체 영상을 표시하기 위해 A 영상의 좌안 영상을 제1 필드의 제1 하프 프레임(A_LE) 및 제2 필드의 제1 하프 프레임(A_LO)에 표시하고, A 영상의 우안 영상을 제1 필드의 제2 하프 프레임(A_RE) 및 제2 필드의 제2 하프 프레임(A_RO)에 표시한다.
표시 장치는 A 영상에 이어서 B 영상의 좌안 영상을 제1 필드의 제1 하프 프레임(B_LE) 및 제2 필드의 제1 하프 프레임(B_LO)에 표시하고, B 영상의 우안 영상을 제1 필드의 제2 하프 프레임(B_RE) 및 제2 필드의 제2 하프 프레임(B_RO)에 표시한다.
그러나 본 발명이 이에 한정되는 것은 아니고, A 영상의 우안 영상이 좌안 영상보다 먼저 표시될 수 있고, B 영상의 우안 영상이 좌안 영상보다 먼저 표시될 수 있다.
한 프레임의 기간은 리셋 기간(1), 보상기간(2), 주사기간(3), 및 발광 기간(4)을 순차적으로 포함한다.
리셋 기간(1)은 유기발광 다이오드에 축전된 전하를 방전시키는 기간이다. 보상 기간(2)은 유기발광 다이오드에 구동 전류를 공급하는 구동 트랜지스터의 문턱 전압 편차를 보상하는 기간이다. 주사 기간(3)은 제1 그룹 화소 및 제2 그룹 화소에 데이터 신호가 기입되는 기간이다. 제1 필드의 하프 프레임과 이에 인접한 제2 필드의 하프 프레임 각각의 주사 기간(3)이 겹치지 않도록 기간(SF)이 설정될 수 있다.
제1 그룹 화소가 발광하는 기간(4) 중 제2 그룹 화소 각각에는 대응하는 데이터 신호가 기입되는 주사기간(3)이 발생한다. 마찬가지로, 제2 그룹 화소가 발광하는 기간(4) 중 제1 그룹 화소 각각에는 대응하는 데이터 신호가 기입되는 주사기간(3)이 발생한다. 따라서, 주사기간(3)을 충분히 확보할 수 있어 표시 패널을 구동시키기 위한 시간적 마진(margin)이 증가한다.
또한, 주사 주파수를 낮출 수 있으므로, 데이터 신호를 생성 및 데이터 선에 전달하는 데이터 구동부 및 주사 신호를 생성하는 주사 구동부의 대역폭이 감소하여 회로 부품의 단가가 감소할 수 있다.
더구나, 제1 그룹 화소의 발광 시간(4)과 제2 그룹 화소의 발광 시간(4)이 분산되므로, 발광 시간에 필요한 최고 전류가 감소하여 표시 장치에 전원을 공급하는 전원 회로의 단가를 낮출 수 있다.
제1 구동 방식에 따르면, 메모리(10)에 저장된 하프 프레임 단위의 제1 좌안 영상 데이터의 반은 제1 하프 프레임(A_LE)의 주사 기간(3)동안 제1 그룹 화소에 기입되고, 제1 그룹 화소는 제1 하프 프레임(A_LE)의 발광 기간(4)동안 기입된 제1 좌안 영상 데이터에 따라 발광한다.
예를 들어, 표시부가 full HD 용 표시 패널인 경우, 1920X1080 개의 복수 화소가 존재하고, 제1 좌안 영상 데이터는 960X1080이다. 이때, 제1 그룹 화소 및 제2 그룹 화소 각각에는 하프 프레임 단위의 제1 좌안 영상 데이터가 반으로 나뉘어 기입된다.
하프 프레임 단위의 제1 좌안 영상 데이터의 반은 480개의 화소에 대응한다. 따라서 제1 그룹 화소(960개)에 하프 프레임 단위의 제1 좌안 영상 데이터를 기입할 때, 인접한 두 화소에 동일한 제1 좌안 영상 데이터를 기입한다.
이하, 설명에서 화소의 개수에 비해 영상 데이터의 개수가 1/2에 해당하는 경우 인접한 두 화소에 동일한 영상 데이터를 기입하는 것으로 간주한다. 이 역시 본 발명의 설명을 위한 예시일 뿐, 본 발명이 이에 한정되는 것은 아니다.
하프 프레임 단위의 제1 좌안 영상 데이터의 나머지 반은 제1 하프 프레임(A_LO)의 주사 기간(3)동안 제2 그룹 화소에 기입되고, 제2 그룹 화소는 제1 하프 프레임(A_LO)의 발광 기간(4)동안 기입된 제1 좌안 영상 데이터에 따라 발광한다.
메모리(10)에 저장된 하프 프레임 단위의 제1 우안 영상 데이터의 반은 제2 하프 프레임(A_RE)의 주사 기간(3)동안 제1 그룹 화소에 기입되고, 제1 그룹 화소는 제2 하프 프레임(A_RE)의 발광 기간(4)동안 기입된 제1 우안 영상 데이터에 따라 발광한다. 하프 프레임 단위의 제1 우안 영상 데이터의 나머지 반은 제2 하프 프레임(A_RO)의 주사 기간(3)동안 제2 그룹 화소에 기입되고, 제2 그룹 화소는 제2 하프 프레임(A_RO)의 발광 기간(4)동안 기입된 제1 우안 영상 데이터에 따라 발광한다.
메모리(10)에 저장된 하프 프레임 단위의 제2 좌안 영상 데이터의 반은 제1 하프 프레임(B_LE)의 주사 기간(3)동안 제1 그룹 화소에 기입되고, 제1 그룹 화소는 제1 하프 프레임(B_LE)의 발광 기간(4)동안 기입된 제2 좌안 영상 데이터에 따라 발광한다. 하프 프레임 단위의 제2 좌안 영상 데이터의 나머지 반은 제1 하프 프레임(B_LO)의 주사 기간(3)동안 제2 그룹 화소에 기입되고, 제2 그룹 화소는 제1 하프 프레임(B_LO)의 발광 기간(4)동안 기입된 제2 좌안 영상 데이터에 따라 발광한다.
메모리(10)에 저장된 하프 프레임 단위의 제2 우안 영상 데이터의 반은 제2 하프 프레임(B_RE)의 주사 기간(3)동안 제1 그룹 화소에 기입되고, 제1 그룹 화소는 제2 하프 프레임(B_RE)의 발광 기간(4)동안 기입된 제2 우안 영상 데이터에 따라 발광한다. 하프 프레임 단위의 제2 우안 영상 데이터의 반은 제2 하프 프레임(B_RO)의 주사 기간(3)동안 제2 그룹 화소에 기입되고, 제2 그룹 화소는 제B 하프 프레임(B_RO)의 발광 기간(4)동안 기입된 제2 우안 영상 데이터에 따라 발광한다.
Full HD와 달리 Real full HD인 경우, 메모리(30)에는 한 프레임 단위의 제1 좌안 영상 데이터, 한 프레임 단위의 제1 우안 영상 데이터, 한 프레임 단위의 제2 좌안 영상 데이터, 및 한 프레임 단위의 제2 우안 영상 데이터가 기록되어 있다.
따라서 제1 그룹 화소 및 제2 그룹 화소 각각에 한 프레임 단위의 제1 좌안 영상 데이터 중 반이 나누어 기입 및 표시될 수 있다. 이와 동일하게 한 프레임 단위의 제1 우안 영상 데이터, 한 프레임 단위의 제2 좌안 영상 데이터, 및 한 프레임 단위의 제2 우안 영상 데이터 역시 제1 그룹 화소 및 제2 그룹 화소 각각에 반씩 나뉘어 기입 및 표시될 수 있다.
도 7에 도시된 구동 방식은 본 발명의 일 예시로서, 본 발명이 이에 한정되는 것은 아니다.
도 8은 본 발명의 실시 예에 따른 메모리를 포함하는 표시 장치를 나타낸 도면이다.
도 8에 도시된 바와 같이, 표시 장치(100)는 타이밍 제어부(200), 데이터 구동부(300), 주사 구동부(400), 전원 제어부(500), 보상 제어 신호부(600), 및 표시부(700)를 포함한다.
앞서 언급한 메모리(10, 30) 및 라인 버퍼부(20, 40)는 타이밍 제어부(200)에 포함되어 있는 것으로 간주한다. 그러나 본 발명이 이에 한정되는 것은 아니고, 라인 버퍼부(20, 40)만 타이밍 제어부(200)에 포함되어 있고, 메모리(10, 30)는 별도로 형성될 수 있다.
타이밍 제어부(200)는 제1 영상 데이터(IDA) 및 제2 영상 데이터(IDB)가 나란히 배열된 영상 신호(ImS), 수직 동기 신호(Vsync), 및 수평 동기 신호(Hsync)를 입력 받고, 제1 내지 제4 구동제어신호(CONT1-CONT4) 및 데이터 신호(DAS)를 생성한다.
타이밍 제어부(200)는 제1 영상 데이터(IDA) 및 제2 영상 데이터(IDB)를 라인 버퍼부(20, 40)에 저장하고, 메모리(10, 30)로부터 영상 데이터를 읽어 표시 순성에 따라 배열하여 데이터 신호(DAS)를 생성한다. 타이밍 제어부(200)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)에 따라 데이터 신호(DAS)를 복수의 데이터 선에 공급되는 타이밍을 제어하는 제1 구동제어신호(CONT1)를 생성하고, 데이터 구동부(300)에 데이터 신호(DAS)와 함께 전달한다.
데이터 구동부(300)는 제1 구동 제어 신호(CONT1)에 따라 입력된 데이터 신호(DAS)를 샘플링 및 홀딩하고, 복수의 데이터 선 각각에 복수의 데이터 신호(data[1]-data[m])를 전달한다.
주사 구동부(400)는 제2 구동제어신호(CONT2)에 따라 리셋 기간(1) 및 보상 기간(2) 중에는 복수의 주사 신호(S[1]-S[n])를 게이트-온 레벨로 생성하고, 복수의 주사선에 동시에 전달한다. 타이밍 제어부(200)는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)에 따라 복수의 주사선에 복수의 주사 신호가 입력되는 시점을 제어하는 제2 구동제어신호(CONT2)를 생성한다.
주사 구동부(400)는 제2 구동 제어 신호(CONT2)에 따라 주사 기간(3) 중에는 복수의 주사 신호(S[1]-S[n]) 중 해당 주사 기간(3)에 대응하는 복수의 주사 신호를 순차적으로 게이트-온 레벨로 생성하고, 복수의 주사선 중 대응하는 주사선에 전달한다. 발광 기간(4) 동안 주사 구동부(400)는 모든 복수의 주사 신호(S[1]-S[n])를 게이트-오프 레벨로 생성한다.
전원 제어부(500)는 제3 구동 제어 신호(CONT3)에 따라 제1 그룹 화소 및 제2 그룹 화소 각각의 리셋 기간(1), 보상기간(2), 주사기간(3) 및 발광 기간(4)에 따라 전원 전압(VDD) 및 전원 전압(VSS)을 생성하여 공급한다.
제1 전원 전압(VDD)은 제1 그룹 화소 및 제2 그룹 화소에 나누어 공급되고, 제1 그룹 화소에 공급되는 전원 전압(VDD)의 파형과 제2 그룹 화소에 공급되는 전원 전압(VDD) 간에는 하프 프레임에 대응하는 위상차가 존재한다. 또한, 전원 전압(VSS)도 제1 그룹 화소 및 제2 그룹 화소에 나누어 공급되고, 제1 그룹 화소에 공급되는 전원 전압(VSS)의 파형과 제2 그룹 화소에 공급되는 전원 전압(VSS) 간에는 하프 프레임에 대응하는 위상차가 존재할 수 있다.
보상제어신호부(600)는 제4 구동 제어 신호(CONT4)에 따라 제1 그룹 화소의 보상기간(2) 동안 제1 보상제어신호(GCE)의 레벨을 결정하여 제1 그룹 화소에 공급하고, 제2 그룹 화소의 보상 기간(2) 동안 제2 보상제어신호(GCO)의 레벨을 결정하여 제2 그룹 화소에 공급한다.
타이밍 제어부(200)는 제1 셔터 안경(800)의 좌안 렌즈(800_L) 및 우안 렌즈(800_R)의 개폐를 제어하기 위한 제1 안경구동신호(GDS1) 및 제2 셔터 안경(900)의 좌안 렌즈(900_L) 및 우안 렌즈(900_R)의 동작을 제어하기 위한 제2 안경구동신호(GDS2)를 생성한다.
영상 A의 좌안 영상이 표시되는 기간 동안 제1 안경구동신호(GDS1)에 의해 제1 셔터 안경(800)의 좌안 렌즈(800_L)가 개방되고, 우안 렌즈(800_R)는 폐쇄된다. 영상 A의 우안 영상이 표시 되는 기간 동안 제1 안경구동신호(GDS1)에 의해 제1 셔터 안경(800)의 좌안 렌즈(800_L)가 폐쇄되고, 우안 렌즈(800_R)는 개방된다.
영상 B의 좌안 영상이 표시 되는 기간 동안 제2 안경구동신호(GDS2)에 의해 제2 셔터 안경(900)의 좌안 렌즈(900_L)가 개방되고, 우안 렌즈(900_R)는 폐쇄된다. 영상 B의 우안 영상이 표시 되는 기간 동안 제2 안경구동신호(GDS2)에 의해 제2 셔터 안경(900)의 우안 렌즈(900_R)가 개방되고, 좌안 렌즈(900_L)는 폐쇄된다.
표시부(700)는 제1 그룹 화소 및 제2 그룹 화소를 포함하는 표시 영역으로, 복수의 데이터 신호(data[1]-data[n])를 전달하는 복수의 데이터 선, 복수의 주사 신호(S[1]-S[n])를 전달하는 복수의 주사선, 전원 전압(VDD)을 전달하는 전원배선들, 전원 전압(VSS)을 전달하는 전원배선들, 및 제어 신호선이 형성되어 있고, 복수의 데이터 선 및 복수의 주사선이 교차하는 영역에 형성되어 있는 복수의 화소를 포함한다.
도 9는 본 발명의 실시 예에 따른 표시 패널에서 전체 화소가 형성되어 있는 부분(이하, 표시부)를 나타낸 도면이다.
도 9에 도시된 표시 패널에서 제1 그룹 화소 및 제2 그룹 화소는 line by line 패턴으로 배열되어 있으나 본 발명이 이에 한정되는 것은 아니다. 도 7에서 제1 그룹 화소를 구성하는 복수의 화소 각각을 'E'로 도시하고, 제2 그룹 화소를 구성하는 복수의 화소 각각을 'O'로 도시한다.
도 9에서는, 복수의 주사 신호(S[1]-S[n])를 전달하는 복수의 주사선(S1-Sn), 복수의 데이터 신호(data[1]~data[m])를 전달하는 복수의 데이터 선(D1-Dm), 제1 그룹 화소(E)에 전원 전압(VDD)을 공급하는 제1 전원 배선(VDDE), 제2 그룹 화소(O)에 전원 전압(VDD)을 공급하는 제2 전원 배선(VDDO), 제1 그룹 화소(E)에 제1 보상 제어신호(GCE)를 전달하는 제1 제어신호선(GLE), 및 제2 그룹 화소(O)에 보상 제어신호(GCO)를 전달하는 제2 제어신호선(GLO)이 도시되어 있다.
아울러, 제1 그룹 화소(E)에 전원 전압(VSS)을 공급하는 제3 전원 배선(VSSE), 제2 그룹 화소(O)에 전원 전압(VSS)을 공급하는 제4 전원 배선(VSSO)가 도시되어 있다.
복수의 화소(E) 및 복수의 화소(O) 각각은 복수의 주사선(S1-Sm) 및 복수의 데이터선(D1-Dm)이 교차하는 복수의 영역 중 대응하는 영역에 위치한다. 복수의 화소(E)로 형성되는 복수의 행 및 복수의 화소(O)로 형성되는 복수의 행의 배열 패턴은 line by line 패턴으로, 도 9에서 세로 방향을 따라 교대로 배열되어 있다. 복수의 주사선(S1-Sn) 중 홀수 주사선에는 복수의 화소(E)가 연결되어 있고, 짝수 주사선에는 복수의 화소(O)가 연결되어 있다.
도 9에 도시된 표시부(100)의 제1 그룹 화소 및 제2 그룹 화소 패턴에 따르면, 주사 구동부(400)는 제2 구동 제어 신호(CONT2)에 따라 제1 그룹 화소의 주사 기간(3) 중에는 복수의 주사 신호(S[1]-S[n]) 중 홀수 번째 주사 신호들을 순차적으로 게이트-온 레벨로 생성하여, 복수의 주사선 중 홀수 번째 주사선들에 순차적으로 전달한다.
또한, 주사 구동부(400)는 제2 구동제어신호(CONT2)에 따라 제2 그룹 화소의 주삭 기간(3) 중에는 복수의 주사 신호(S[1]-S[n]) 중 짝수 번째 주사 신호들을 순차적으로 게이트-온 레벨로 생성하여, 복수의 주사선 중 짝수 번째 주사선들에 순차적으로 전달할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니고, 제1 그룹 화소 및 제2 그룹 화소의 패턴은 도 9에 도시된 패턴에 한정되지 않으며, 다양한 패턴이 적용될 수 있다.
예를 들어, 1X1 패턴, 2X1 패턴, 1X2 패턴으로 제1 그룹 화소 및 제2 그룹 화소가 배열될 수 있다. 이 경우에는 각 주사 기간(3)에 모든 주사 선이 활성화 되어야 하므로, 주사 구동부(400)는 복수의 주사 신호(S[1]-S[n])를 순차적으로 게이트-온 레벨로 생성하고, 복수의 주사선에 순차적으로 전달한다.
도 10은 제1 그룹 화소를 나타낸 도면이다. 도 8에서는 주사선(Si) 및 데이터 선(Dj)에 연결되어 있는 화소(Eij)가 도시되어 있다.
도 10에 도시된 바와 같이, 화소(Pij)는 스위칭 트랜지스터(TS), 구동 트랜지스터(TR), 보상 트랜지스터(TH), 보상 커패시터(CH), 및 저장 커패시터(CS)를 포함한다.
구동 트랜지스터(TS)는 유기발광다이오드(OLED)의 애노드 전극에 연결되어 있는 드레인 전극, 보상 커패시터(CH)의 일전극에 연결되어 있는 게이트 전극, 및 전원 전압(ELVDD)에 연결되어 있는 소스 전극을 포함한다. 구동 트랜지스터(TR)은 유기발광다이오드(OLED_E)에 공급되는 구동 전류를 제어한다.
보상 트랜지스터(TH)는 제1 보상제어신호(GCE)가 입력되는 게이트 전극, 및 구동 트랜지스터(TR)의 드레인 전극 및 게이트 전극 각각에 연결되어 있는 두 전극을 포함한다.
보상 커패시터(CH)의 타 전극은 저장 커패시터(CS)의 일 전극 및 스위칭 트랜지스터(CS)의 일 전극에 연결되어 있다. 저장 커패시터(CS)의 타 전극은 전원 전압(VDD)에 연결되어 있다.
스위칭 트랜지스터(CS)의 게이트 전극에는 주사 신호(S[i])가 입력되고, 스위칭 트랜지스터(ECS)의 타 전극은 데이터 라인(Dj)에 연결되어 있다. 데이터 라인(Dj)을 통해 데이터 신호(data[j])가 전달된다.
유기발광다이오드(OLED_E)의 캐소드 전극은 전원 전압(VSS)에 연결된다.
전원 전압(VDD) 및 전원 전압(VSS)은 화소 동작에 필요한 구동 전압을 공급한다. 구체적으로, 전원 전압(VDD) 및 전원 전압(VSS)은 구동 트랜지스터(TR) 및 유기 발광 다이오드(OLED)가 리셋 기간(1), 보상기간(2), 주사기간(3) 및 발광기간(4) 각각에 따라 동작에 필요한 구동 전압을 공급한다.
제2 그룹 화소 역시 도 10에 도시된 화소와 동일한 구조이다. 다만, 제1 전원 배선(VDDE) 대신 제3 전원 배선(VDDO)에 연결되어 있고, 제2 전원 배선(VSSE) 대신 제4 전원 배선(VSSO)에 연결되어 있으며, 보상제어선(GLE) 대신 보상제어선(GLO)에 연결되어 있다.
리셋 기간(1)동안 전원 전압(VSS)은 하이 레벨이고, 전원 전압(VDD)은 로우 레벨이며, 리셋 기간(1) 동안 유기발광다이오드(OLED)의 애노드 전압이 로우 레벨의 전원 전압(VDD)에 연결되어, 유기발광다이오드(OLED)에 축전된 전하가 방전된다.
보상기간(2) 동안 제1 보상제어신호(GCE)는 로우 레벨이 되고, 보상 트랜지스터(TH)가 턴 온 되어 구동 트랜지스터(TR)가 다이오드 연결된다. 따라서 구동 트랜지스터(TR)의 게이트 전극에는 전원 전압(VDD)에서 구동 트랜지스터(TR)의 문턱 전압만큼 차감된 전압이 공급된다. 이 때, 보상 커패시터(CH)에 전원 전압(VDD)에서 문턱 전압(VTH)이 차감된 전압(ELVDD-VTH)에 해당하는 전하가 충전된다.
주사 기간(3) 동안 복수의 주사 신호(S[1]-S[n])는 순차적으로 로우 레벨이 되어 스위칭 트랜지스터(TS)를 턴 온 시킨다. 스위칭 트랜지스터(TS)가 턴 온 되어 있는 기간 동안 데이터 신호(data[j])가 보상 커패시터(CH)의 타전극 및 저장 커패시터(CS)의 일 전극이 만나는 접점(ND)에 전달된다.
발광 기간(4)이 시작되면, 전원 전압(VDD)은 하이 레벨로 상승하고, 커패시터(CS 및 CH)의 coupling 작용에 따라 노드(ND)의 전압과 구동 트랜지스터(TR)의 게이트 전압이 상승한다. 상승한 전압에 따르는 구동 전류가 구동 트랜지스터(TR)로부터 유기발광다이오드(OLED)로 흐른다.
도 9 및 10을 참조로 설명한 실시 예는 본 발명의 실시 예에 따른 메모리(10, 30)를 포함하는 표시 장치에 대한 예시에 불과하다. 본 발명이 이에 한정되는 것은 아니다.
제1 구동방식과 달리, 표시 패널의 전체 화소가 제1 그룹 화소 및 제2 그룹 화소으로 구분되지 않은 표시부에 적용되는 제2 구동방식의 경우를 설명한다.
예를 들어, 표시 패널에 1920X1080의 화소가 배열되어 있는 경우, 메모리(10)로부터 입력되는 하프 프레임 단위(980X1080)의 제1 좌안 영상 데이터, 하프 프레임 단위의 제1 우안 영상 데이터, 하프 프레임 단위의 제2 좌안 영상 데이터, 및 하프 프레임 단위의 제2 우안 영상 데이터 각각이 순차적으로 복수의 화소에 기록되고, 기록된 영상 데이터에 따라 대응하는 복수의 화소가 발광한다.
그러면, 영상 A의 좌안 영상, 우안 영상, 영상 B의 좌안 영상, 및 우안 영상이 순차적으로 표시될 수 있다. 앞서 언급한 바와 같이 표시부의 전체 화소 개수에 비해 영상 데이터가 작으므로, 인접한 두 화소에는 동일한 영상 데이터가 기입될 수 있다.
메모리(30)로부터 입력되는 한 프레임 단위1920X1080의 제1 좌안 영상 데이터, 한 프레임 단위의 제1 우안 영상 데이터, 한 프레임 단위의 제2 좌안 영상 데이터, 및 한 프레임 단위의 제2 우안 영상 데이터 각각이 전체 화소에 기록되고, 기록된 영상 데이터에 따라 전체 화소가 발광한다.
그러면, 영상 A의 좌안 영상, 우안 영상, 영상 B의 좌안 영상, 및 우안 영상이 순차적으로 표시될 수 있다. 이 때, 메모리(10)에 비해 해상도가 2배가 된다.
도 11은 본 발명에 적용되는 제2 구동 방식을 나타낸 도면이다.
도 11에 도시된 바와 같이, 한 프레임은 리셋 기간(1), 보상 기간(2), 주사 기간(3), 및 발광 기간(4)을 포함하는 것은 앞선 실시 예와 동일하나, 제1 필드 및 제2 필드의 구분이 없고, 시간적으로 주사 기간(3)과 발광 기간(4)이 전체 화소에서 시간적으로 중첩되어 발생한다.
현재 프레임의 발광 기간(4)에 화소는 직전 프레임의 주사 기간(3)에 기입된 데이터에 따라 발광하고, 현재 프레임의 주사 기간(3)에 기입된 데이터에 따라 화소는 다음 프레임의 발광 기간(4)에 발광한다.
메모리(10)에 저장된 하프 프레임 단위의 제1 좌안 영상 데이터는 기간 T1의 직전 프레임의 주사 기간(3) 동안 전체 화소에 기입된다. 앞서 설명과 동일하게, 표시부의 해상도가 1920X1080인 경우 인접한 두 화소에는 동일한 영상 데이터가 기입된다.
도 11에서 기간 T1에, 기입된 하프 프레임 단위의 제1 좌안 영상 데이터에 의해 영상 A의 좌안 영상이 표시되고, 메모리(10)에 저장된 하프 프레임 단위의 제1 우안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T2에, 기입된 하프 프레임 단위의 제1 우안 영상 데이터에 의해 영상 A의 우안 영상이 표시되고, 메모리(10)에 저장된 하프 프레임 단위의 제2 좌안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T3에, 기입된 하프 프레임 단위의 제2 좌안 영상 데이터에 의해 영상 B의 좌안 영상이 표시되고, 메모리(10)에 저장된 하프 프레임 단위의 제2 우안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T4에, 기입된 하프 프레임 단위의 제2 우안 영상 데이터에 의해 영상 B의 우안 영상이 표시되고, 메모리(10)에 저장된 하프 프레임 단위의 제1 좌안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
또한, 메모리(30)에 저장된 한 프레임 단위의 제1 좌안 영상 데이터는 기간 T1의 직전 프레임의 주사 기간에 전체 화소에 기입된다. 메모리(30)에 저장된 영상 데이터는 한 프레임 단위이므로, 표시부의 해상도 1920X1080와 동일하다.
도 11에서 기간 T1에, 기입된 한 프레임 단위의 제1 좌안 영상 데이터에 의해 영상 A의 좌안 영상이 표시되고, 메모리(10)에 저장된 한 프레임 단위의 제1 우안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T2에, 기입된 한 프레임 단위의 제1 우안 영상 데이터에 의해 영상 A의 우안 영상이 표시되고, 메모리(10)에 저장된 한 프레임 단위의 제2 좌안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T3에, 기입된 한 프레임 단위의 제2 좌안 영상 데이터에 의해 영상 B의 좌안 영상이 표시되고, 메모리(10)에 저장된 한 프레임 단위의 제2 우안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
기간 T4에, 기입된 한 프레임 단위의 제2 우안 영상 데이터에 의해 영상 B의 우안 영상이 표시되고, 메모리(10)에 저장된 한 프레임 단위의 제1 좌안 영상 데이터가 주사 기간(3) 동안 전체 화소에 기입된다.
이하, 도 12를 참조하여 제2 구동 방식을 위한 화소 구조를 설명한다.
도 12는 본 발명의 실시 예에 따른 다른 구동 방식용 화소 구조를 나타낸 도면이다. 도 12에 도시된 도시된 바와 같이, 화소는 6 개의 트랜지스터(TD, TSA, TSB, TMA, TMB, TGC), 2개의 저장 커패시터(CA, CB), 보상 커패시터(CTH), 및 유기발광다이오드(OLED)를 포함한다.
화소를 동작시키는데 필요한 구동 전압(ELVDD) 및 구동 전압(ELVSS)은 구동트랜지스터(TD) 및 유기발광다이오드(OLED)가 직렬 연결되어 있는 양단에 공급된다.
구동 트랜지스터(TD)는 구동 전압(ELVDD)에 연결되는 소스 전극, 유기발광다이오드(OLED)의 애노드 전극에 연결되는 드레인 전극, 및 보상 커패시터(CTH)에 연결되어 있는 게이트 전극을 포함한다.
보상트랜지스터(TGC)는 구동 트랜지스터(TD)의 게이트 전극 및 드레인 전극각각에 연결되어 있는 양 전극 및 보상제어신호(GC)가 입력되는 게이트 전극을 포함한다. 보상 보상트랜지스터(TGC)는 보상 기간(2) 중 구동 트랜지스터(TD)를 다이오드 연결시킨다.
보상 커패시터(CTH)는 구동 트랜지스터(TD)의 게이트 전극에 연결되어 있는 일전극 및 두 개의 트랜지스터(TMA, TMB)각각의 일 전극에 연결되어 있는 타전극을 포함한다.
제1 동작제어트랜지스터(TMA)는 제1 동작제어신호(MA)가 입력되는 게이트 전극, 보상 커패시터(CTH)의 타 전극에 연결되어 있는 일전극, 및 제1 스위칭트랜지스터(TSA)의 일전극 및 저장 커패시터(CA)의 일전극에 연결되어 있는 타전극을 포함한다.
제1 스위칭트랜지스터(TSA)는 주사신호(SA[i])가 입력되는 게이트 전극, 제1 동작제어트랜지스터(TMA)의 타전극 및 커패시터(CA)의 일전극에 연결되어 있는 일전극, 및 데이트 라인(dataj)에 연결되어 있는 타전극을 포함한다. 제1 스위칭트랜지스터(TSA)는 커패시터(CA)에 데이터 신호를 전달한다.
제2 동작제어트랜지스터(TMB)는 제2 동작제어신호(MB)가 입력되는 게이트 전극, 보상 커패시터(CTH)의 타 전극에 연결되어 있는 일전극, 및 제2 스위칭트랜지스터(TSB)의 일전극 및 저장 커패시터(CB)의 일전극에 연결되어 있는 타전극을 포함한다.
제2 스위칭트랜지스터(TSB)는 주사신호(SB[i])가 입력되는 게이트 전극, 제2 동작제어트랜지스터(TMB)의 타전극 및 저장 커패시터(CB)의 일전극에 연결되어 있는 일전극, 및 데이트 라인(dataj)에 연결되어 있는 타전극을 포함한다. 제2 스위칭트랜지스터(TSB)는 커패시터(CB)에 데이터 신호를 전달한다.
저장 커패시터(CA)의 타 전극은 전압(ELVDD)에 연결되어 있고, 저장 커패시터(CB)의 타전극은 전압(ELVDD)에 연결되어 있다.
도 12에 도시된 화소는 저장 커패시터(CA)에 기입된 데이터 신호에 따라 구동 트랜지스터(TD)를 구동시키는 제1 경로, 및 저장 커패시터(CB)에 기입된 데이터 신호에 따라 구동 트랜지스터(TD)를 구동시키는 제2 경로를 포함한다.
제1 경로의 개방 및 연결을 제어하는 스위치가 트랜지스터(MA)이고, 제2 경로의 개방 및 연결을 제어하는 스위치가 트랜지스터(MB)이다. 트랜지스터(MA)는 제1 동작제어신호(MA)에 의해 제어되고, 트랜지스터(MB)는 제2 동작제어신호(MB)에 의해 제어된다.
도 12에 도시된 화소 구조는 도 11의 구동 방식을 구현하기 위한 일 예시에 지나지 않는다. 본 발명이 이에 한정되는 것은 아니다.
지금까지 본 발명의 실시 예에 따른 메모리 및 어드레싱 방법과, 이를 포함하는 표시 장치에 대해서 설명하였다. 실시 예를 통해, DDR3 메모리의 기록 주파수와 읽기 주파수가 동일한 효과를 제공할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
메모리(10, 30), 라인 버퍼부(20, 40), 제1 내지 제4 라인 버퍼(21-24)
제5 내지 제8 라인 버퍼(41-44), 재배열부(11, 31), 블록(BC0-BC3)
제1 내지 제6 DDR3 메모리(12, 13, 32, 33, 34, 35), 표시 장치(100),
타이밍 제어부(200), 데이터 구동부(300), 주사 구동부(400),
전원 제어부(500), 보상 제어 신호부(600), 표시부(700), 주사선(S1-Sn)
데이터 선(D1-Dm), 제1 그룹 화소(E), 제1 전원 배선(VDDE)
제2 그룹 화소(O), 제2 전원 배선(VDDO), 제어신호선(GLE, GLO)
스위칭 트랜지스터(TS), 구동 트랜지스터(TR), 보상 트랜지스터(TH)
보상 커패시터(CH, CTH), 저장 커패시터(CS, CA, CB)
유기발광다이오드(OLED)

Claims (38)

  1. 라인 버퍼부에 저장된 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 저장하는 메모리에 있어서,
    적어도 제1 DDR3 메모리 및 제2 DDR3 메모리,
    상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록에 기록하는 재배열부를 포함하고,
    상기 제1 영상 데이터에 따라 제1 영상이 표시되고, 상기 제2 영상 데이터에 따라 제2 영상이 표시되는 메모리.
  2. 제1항에 있어서,
    상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함하는 메모리.
  3. 제2항에 있어서,
    상기 적어도 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하고,
    상기 재배열부는,
    상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록하고, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록하는 메모리.
  4. 제3항에 있어서,
    상기 재배열부는,
    상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록하는 메모리.
  5. 제1항에 있어서,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고,
    상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터인 메모리.
  6. 제5항에 있어서,
    상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고,
    상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터인 메모리.
  7. 제6항에 있어서,
    상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고,
    상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며,
    상기 재배열부는,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록, 상기 제2 DDR3 메모리의 제1 블록, 상기 제3 DDR3 메모리의 제1 블록, 및 상기 제4 DDR3 메모리의 제1 블록에 기록하는 메모리.
  8. 제7항에 있어서,
    상기 재배열부는,
    상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록, 상기 제2 DDR3 메모리의 제3 블록, 상기 제3 DDR3 메모리의 제3 블록, 및 상기 제4 DDR3 메모리의 제3 블록에 기록하는 메모리.
  9. 제8항에 있어서,
    상기 재배열부는,
    상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록, 상기 제2 DDR3 메모리의 제2 블록, 상기 제3 DDR3 메모리의 제2 블록, 및 상기 제4 DDR3 메모리의 제2 블록에 기록하는 메모리.
  10. 제9항에 있어서,
    상기 재배열부는,
    상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록, 상기 제2 DDR3 메모리의 제4 블록, 상기 제3 DDR3 메모리의 제4 블록, 및 상기 제4 DDR3 메모리의 제4 블록에 기록하는 메모리.
  11. 제1항에 있어서,
    상기 재배열부는,
    상기 읽힌 라인 단위의 제1 영상 데이터 및 상기 읽힌 라인 단위의 제2 영상 데이터를 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리의 개수에 따라 나누는 메모리.
  12. 라인 버퍼부에 저장된 라인 단위의 제1 영상 데이터 및 제2 영상 데이터를 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리에 어드레싱하는 방법에 있어서,
    a) 상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록의 제1 어드레스에 기록하는 단계, 및
    b) 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록의 제1 어드레스에 기록하는 단계를 포함하고,
    상기 제1 영상 데이터에 따라 제1 영상이 표시되고, 상기 제2 영상 데이터에 따라 제2 영상이 표시되는 메모리의 어드레싱 방법.
  13. 제12항에 있어서,
    c) 상기 라인 단위의 제1 영상 데이터의 다음 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 다음 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 상기 대응하는 블록의 제2 어드레스에 기록하는 단계, 및
    d) 상기 라인 단위의 제2 영상 데이터의 다음 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 다음 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 상기 대응하는 다른 블록의 제2 어드레스에 기록하는 단계를 더 포함하는 메모리의 어드레싱 방법.
  14. 제13항에 있어서,
    상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함하는 메모리의 어드레싱 방법.
  15. 제14항에 있어서,
    상기 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하고,
    상기 a) 단계는,
    상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제1 블록의 제1 어드레스에 기록하는 단계; 및
    상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제2 블록의 제1 어드레스에 기록하는 단계를 포함하는 메모리의 어드레싱 방법.
  16. 제15항에 있어서,
    상기 b) 단계는,
    상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제3 블록의 제1 어드레스에 기록하는 단계; 및
    상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제1 어드레스 및 상기 제2 DDR3 메모리의 제4 블록의 제1 어드레스에 기록하는 단계를 포함하는 메모리의 어드레싱 방법
  17. 제16항에 있어서,
    상기 c) 단계는,
    상기 다음 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제1 블록의 제2 어드레스에 기록하는 단계; 및
    상기 다음 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제2 블록의 제2 어드레스에 기록하는 단계를 포함하는 메모리의 어드레싱 방법.
  18. 제17항에 있어서,
    상기 d) 단계는,
    상기 다음 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제3 블록의 제2 어드레스에 기록하는 단계; 및
    상기 다음 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제2 어드레스 및 상기 제2 DDR3 메모리의 제4 블록의 제2 어드레스에 기록하는 단계를 포함하는 메모리의 어드레싱 방법
  19. 제12항에 있어서,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터인 메모리의 어드레싱 방법.
  20. 제19항에 있어서,
    상기 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며,
    상기 a) 단계는,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제1 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제1 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제1 블록의 제1 어드레스에 기록하는 메모리의 어드레싱 방법.
  21. 제20항에 있어서,
    상기 b) 단계는,
    상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제3 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제3 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제3 블록의 제1 어드레스에 기록하는 메모리의 어드레싱 방법.
  22. 제19항에 있어서,
    상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고, 상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터인 메모리의 어드레싱 방법.
  23. 제22항에 있어서,
    상기 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고, 상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며,
    c) 상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제2 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제2 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제2 블록의 제1 어드레스에 기록하는 단계를 더 포함하는 메모리의 어드레싱 방법.
  24. 제23항에 있어서,
    d) 상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록의 제1 어드레스, 상기 제2 DDR3 메모리의 제4 블록의 제1 어드레스, 상기 제3 DDR3 메모리의 제4 블록의 제1 어드레스, 및 상기 제4 DDR3 메모리의 제4 블록의 제1 어드레스에 기록하는 단계를 더 포함하는 메모리의 어드레싱 방법.
  25. 제1 영상 데이터 및 제2 영상 데이터에 따라 제1 영상 및 제2 영상을 표시하는 표시장치에 있어서,
    상기 제1 영상 데이터 및 상기 제2 영상 데이터 각각을 라인 단위로 저장하는 라인 버퍼부,
    적어도 제1 DDR3 메모리 및 제2 DDR3 메모리를 포함하고, 상기 라인 단위의 제1 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제1 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터를 읽고, 상기 읽힌 라인 단위의 제2 영상 데이터를 나누어 상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리 각각의 복수의 블록 중 대응하는 다른 블록에 기록하는 메모리, 및
    상기 메모리에 저장된 영상 데이터에 따라 복수의 화소가 발광하는 표시부를 포함하는 표시 장치.
  26. 제25항에 있어서,
    상기 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터 및 상기 제1 영상의 제2 시점(view point) 영상 데이터를 포함하고, 상기 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터 및 상기 제2 영상의 제2 시점 영상 데이터를 포함하고,
    상기 제1 DDR3 메모리 및 상기 제2 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하는 표시 장치.
  27. 제26항에 있어서,
    상기 메모리는,
    상기 라인 단위의 제1 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록하고, 상기 라인 단위의 제1 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록하고,
    상기 라인 단위의 제2 영상 데이터에 포함된 상기 제1 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록하고, 상기 라인 단위의 제2 영상 데이터에 포함된 상기 제2 시점 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록 및 상기 제DDR3 메모리의 제4 블록에 기록하는 표시 장치.
  28. 제27항에 있어서,
    상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터에 따라 순차적으로 상기 복수의 화소가 발광하는 표시 장치.
  29. 상기 제28항에 있어서,
    상기 복수의 화소는 제1 그룹 화소 및 제2 그룹 화소를 포함하고,
    상기 제1 그룹 화소는,
    상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터의 반, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터의 반, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터의 반, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터의 반에 따라 순차적으로 발광하고,
    상기 제2 그룹 화소는,
    상기 제1 DDR3 메모리의 제1 블록 및 상기 제2 DDR3 메모리의 제1 블록에 기록된 데이터의 나머지 반, 상기 제1 DDR3 메모리의 제2 블록 및 상기 제2 DDR3 메모리의 제2 블록에 기록된 데이터의 나머지 반, 상기 제1 DDR3 메모리의 제3 블록 및 상기 제2 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반, 및 상기 제1 DDR3 메모리의 제4 블록 및 상기 제2 DDR3 메모리의 제4 블록에 기록된 데이터의 나머지 반에 따라 순차적으로 발광하는 표시 장치.
  30. 상기 제25항에 있어서,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제1 시점(view point) 영상 데이터이고,
    상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제1 시점 영상 데이터이며,
    상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터는 상기 제1 영상의 제2 시점(view point) 영상 데이터이고,
    상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터는 상기 제2 영상의 제2 시점 영상 데이터인 표시 장치.
  31. 제30항에 있어서,
    상기 적어도 제1 DDR3 메모리 및 제2 DDR3 메모리는 제3 DDR3 메모리 및 제4 DDR3 메모리를 더 포함하고,
    상기 제1 내지 제4 DDR3 메모리 각각은 제1 내지 제4 블록을 포함하며,
    상기 메모리는,
    상기 제1 영상 데이터의 n 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제1 블록, 상기 제2 DDR3 메모리의 제1 블록, 상기 제3 DDR3 메모리의 제1 블록, 및 상기 제4 DDR3 메모리의 제1 블록에 기록하고,
    상기 제2 영상 데이터의 n 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제3 블록, 상기 제2 DDR3 메모리의 제3 블록, 상기 제3 DDR3 메모리의 제3 블록, 및 상기 제4 DDR3 메모리의 제3 블록에 기록하며,
    상기 제1 영상 데이터의 n+1 번째 프레임의 라인 단위의 제1 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제2 블록, 상기 제2 DDR3 메모리의 제2 블록, 상기 제3 DDR3 메모리의 제2 블록, 및 상기 제4 DDR3 메모리의 제2 블록에 기록하고,
    상기 제2 영상 데이터의 n+1 번째 프레임의 라인 단위의 제2 영상 데이터를 나누어 상기 제1 DDR3 메모리의 제4 블록, 상기 제2 DDR3 메모리의 제4 블록, 상기 제3 DDR3 메모리의 제4 블록, 및 상기 제4 DDR3 메모리의 제4 블록에 기록하는 표시 장치.
  32. 제31항에 있어서,
    상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터, 및 상기 제1 내지 제4 DDR3 메모리의 제4 블록에 기록된 데이터에 따라 순차적으로 상기 복수의 화소가 발광하는 표시 장치.
  33. 상기 제32항에 있어서,
    상기 복수의 화소는 제1 그룹 화소 및 제2 그룹 화소를 포함하고,
    상기 제1 그룹 화소는,
    상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터의 반, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터의 반, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 반, 및 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 반에 따라 순차적으로 발광하고,
    상기 제2 그룹 화소는,
    상기 제1 내지 제4 DDR3 메모리의 제1 블록에 기록된 데이터의 나머지 반, 상기 제1 내지 제4 DDR3 메모리의 제2 블록에 기록된 데이터의 나머지 반, 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반, 및 상기 제1 내지 제4 DDR3 메모리의 제3 블록에 기록된 데이터의 나머지 반에 따라 순차적으로 발광하는 표시 장치.
  34. 제25항에 있어서,
    상기 표시부는,
    상기 제1 그룹 화소 및 상기 제2 그룹 화소에 복수의 주사 신호를 전달하는 복수의 주사선 및 복수의 데이터 신호를 전달하는 데이터 선을 더 포함하고,
    상기 제1 그룹 화소가 기입된 복수의 데이터 신호에 따라 발광하는 발광 기간과 상기 제2 그룹 화소에 복수의 데이터 신호가 전달되는 주사 기간이 중첩하는 표시 장치.
  35. 제34항에 있어서,
    상기 제1 그룹 화소 및 상기 제2 그룹 화소 각각은,
    기입된 데이터 신호에 따르는 구동 전류가 흐르는 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 상기 구동 전류에 따라 발광하는 유기발광 다이오드를 포함하고,
    상기 유기발광다이오드의 애노드 전극 전압을 리셋하는 리셋 기간 동안, 상기 구동 트랜지스터에 인가되는 제1 전원 전압이 상기 유기발광다이오드의 캐소드 전극에 인가되는 제2 전원 전압 보다 낮은 표시 장치.
  36. 제35항에 있어서,
    상기 제1 그룹 화소 및 상기 제2 그룹 화소 각각은,
    상기 구동 트랜지스터의 게이트 전극에 연결되어 있고, 상기 제1 전원 전압에 커플링 되어 있는 커패시터를 더 포함하고,
    상기 구동 트랜지스터가 다이오드 연결되는 보상 기간 동안, 상기 커패시터에 상기 구동 트랜지스터의 문턱 전압이 저장되는 표시장치.
  37. 제36항에 있어서,
    상기 발광 기간 동안 제1 전원 전압 레벨이 상기 리셋 기간, 상기 보상 기간, 및 상기 주사 기간의 제1 전원 전압 레벨보다 높은 표시 장치.
  38. 제25항에 있어서,
    상기 복수의 화소 각각은,
    유기발광다이오드,
    구동 전압에 연결되어 있고, 상기 유기발광다이오드에 구동 전류를 공급하는 구동 트랜지스터,
    상기 구동 트랜지스터의 게이트 전극에 연결되어 있는 보상 커패시터,
    상기 보상 커패시터에 전기적으로 연결 또는 차단되는 제1 저장 커패시터 및 제2 저장 커패시터를 포함하고,
    상기 제1 저장 커패시터에 대응하는 데이터 신호에 따라 데이터 전압이 저장되는 기간과, 상기 제2 저장 커패시터에 저장된 데이터 전압에 의해 상기 구동 트랜지스터에 흐르는 구동 전류에 따라 상기 유기발광다이오드가 발광하는 기간이 시간적으로 중첩되는 표시 장치.
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