KR20130128745A - Light emitting diode including void in substrate and fabrication method for the same - Google Patents

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Abstract

A light emitting diode and a method for fabricating the same are provided. The light emitting diode includes a substrate, a buffer layer arranged successively on the substrate, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer. The substrate and the buffer layer comprises voids extended to the substrate and the buffer layer in the interface between the substrate and the buffer layer.

Description

기판 내에 보이드를 갖는 발광다이오드 및 그의 제조방법{Light Emitting Diode Including Void in Substrate and Fabrication Method for the Same}Light emitting diodes having voids in a substrate and a method of manufacturing the same

본 발명은 반도체 소자에 관한 것으로, 더욱 자세하게는 발광다이오드에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a light emitting diode.

발광다이오드는 n형 반도체층, p형 반도체층, 및 상기 n형 및 p형 반도체층들 사이에 위치하는 활성층을 구비하는 소자로서, 상기 n형 및 p형 반도체층들에 순방향 전계가 인가되었을 때 상기 활성층 내로 전자와 정공이 주입되고, 상기 활성층 내로 주입된 전자와 정공이 재결합하면서 광을 방출한다.The light emitting diode includes an n-type semiconductor layer, a p-type semiconductor layer, and an active layer disposed between the n-type and p-type semiconductor layers, wherein when a forward electric field is applied to the n- Electrons and holes are injected into the active layer, and electrons injected into the active layer recombine with holes to emit light.

이러한 발광다이오드의 효율은 내부 양자 효율과 외부 양자 효율인 광추출 효율에 의해 결정된다. 상기 광추출효율을 증가시키기 위해, PSS(Patterned Sapphire Substrate)와 같이, 기판 상에 요철 패턴을 형성한 후 상기 요철 패턴 상에 반도체층을 성장시키는 방법이 있다. 그러나, 상기 반도체층과 상기 기판 사이의 크지 않은 굴절율 차이는 광추출효율을 향상시키는데 제한으로 작용하고 있다.The efficiency of such a light emitting diode is determined by the light extraction efficiency which is the internal quantum efficiency and the external quantum efficiency. In order to increase the light extraction efficiency, there is a method of forming a concave-convex pattern on a substrate such as a PSS (Patterned Sapphire Substrate), and then growing a semiconductor layer on the concave-convex pattern. However, the small difference in refractive index between the semiconductor layer and the substrate serves to limit the light extraction efficiency.

본 발명이 해결하고자 하는 과제는 광추출효율이 개선된 발광다이오드 및 그의 제조방법을 제공함에 있다.The problem to be solved by the present invention is to provide a light emitting diode and a method of manufacturing the light extraction efficiency is improved.

상기 과제를 이루기 위하여 본 발명의 일 측면은 발광다이오드의 일 예를 제공한다. 상기 발광다이오드는 기판과 상기 기판 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함한다. 상기 기판과 상기 버퍼층은 상기 기판과 상기 버퍼층 사이의 계면에서 상기 기판과 상기 버퍼층으로 연장된 보이드를 구비한다.In order to achieve the above object, an aspect of the present invention provides an example of a light emitting diode. The light emitting diode includes a substrate, a buffer layer sequentially disposed on the substrate, a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer. The substrate and the buffer layer have voids extending from the substrate to the buffer layer at an interface between the substrate and the buffer layer.

상기 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 다른 예를 제공한다. 상기 발광다이오드는 단위 소자 영역을 갖는 기판과 상기 기판 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함한다. 상기 단위 소자 영역의 에지부의 상기 기판과 상기 버퍼층 사이의 계면에서 상기 기판의 결정면과 상기 버퍼층의 결정면을 노출시키는 보이드가 위치한다.Another aspect of the present invention provides another example of the light emitting diode to achieve the above object. The light emitting diode includes a substrate having a unit device region, a buffer layer sequentially disposed on the substrate, a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer. At the interface between the substrate and the buffer layer of the edge portion of the unit device region, a void is exposed to expose the crystal surface of the substrate and the crystal surface of the buffer layer.

상기 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 제조방법의 일 예를 제공한다. 상기 제조방법은 분리 영역 및 단위 소자 영역을 갖는 기판 상에 상기 단위 소자 영역을 가로지르는 희생 패턴을 형성하는 것을 포함한다. 상기 희생 패턴 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성한다. 상기 분리 영역 내에 분리 홈을 형성하여, 상기 분리 홈의 측벽 내에 상기 희생 패턴을 노출시킨다. 상기 노출된 희생 패턴을 식각하여 제1 보이드를 형성하되, 상기 제1 보이드 내에 상기 기판 및 상기 버퍼층이 노출된다. 상기 제1 보이드 내에 노출된 상기 기판 및 상기 버퍼층을 식각하여 제2 보이드를 형성한다.Another aspect of the present invention to achieve the above object provides an example of a method of manufacturing a light emitting diode. The manufacturing method includes forming a sacrificial pattern across the unit device region on a substrate having an isolation region and a unit device region. A buffer layer, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer are sequentially formed on the sacrificial pattern. A separation groove is formed in the separation region to expose the sacrificial pattern in the sidewall of the separation groove. The exposed sacrificial pattern is etched to form a first void, wherein the substrate and the buffer layer are exposed in the first void. The substrate and the buffer layer exposed in the first void are etched to form a second void.

상기 과제를 이루기 위하여 본 발명의 다른 측면은 발광다이오드의 제조방법의 다른 예를 제공한다. 상기 제조방법은 분리 영역 및 단위 소자 영역을 갖는 기판의 상부면 내에 상기 단위 소자 영역을 가로지르는 피트를 형성한다. 상기 피트가 형성된 기판 상에 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 차례로 형성한다. 상기 분리 영역 내에 분리 홈을 형성하여, 상기 분리 홈의 측벽 내에 상기 피트를 노출시킨다. 상기 피트 내에 노출된 상기 버퍼층을 식각하여 보이드를 형성한다.Another aspect of the present invention to achieve the above object provides another example of a method of manufacturing a light emitting diode. The manufacturing method forms a pit across the unit device region in the upper surface of the substrate having the isolation region and the unit device region. A buffer layer, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer are sequentially formed on the substrate on which the pits are formed. A separation groove is formed in the separation region to expose the pit in the sidewall of the separation groove. The buffer layer exposed in the pits is etched to form voids.

본 발명에 따르면, 보이드 내에는 공기가 충전될 수 있는데, 공기의 굴절율은 1이므로 버퍼층을 형성하는 물질의 굴절율에 비해 매우 낮다. 따라서, 상기 버퍼층과 상기 보이드 사이 계면에서의 임계각이 감소될 수 있어, 활성층에서 기판 방향으로 진행된 광의 전반사 확률을 높여 광 추출 효율을 향상시킬 수 있다. 또한, 상기 보이드의 단면은 적어도 하나의 각이 예각 또는 둔각을 포함한 다각형 모양인 경우에, 그의 측면은 상기 기판과 일정 각도를 가질 수 있다. 그 결과, 상기 활성층에서 상기 기판 방향으로 진행된 광은 상기 버퍼층과 상기 보이드 사이의 계면에 대해 임계각 이상의 입사각을 가질 확률이 높아지고, 이에 따라 상기 버퍼층과 상기 보이드 사이의 계면에서 전반사될 확률이 높아져 광 추출 효율이 더욱 향상될 수 있다.According to the present invention, air may be filled in the voids. Since the refractive index of air is 1, the air is very low compared to the refractive index of the material forming the buffer layer. Therefore, the critical angle at the interface between the buffer layer and the void can be reduced, thereby improving the light extraction efficiency by increasing the total reflection probability of the light propagated from the active layer toward the substrate. In addition, when the cross section of the void is a polygonal shape including at least one angle acute or obtuse, its side may have a predetermined angle with the substrate. As a result, the light propagated toward the substrate in the active layer has a higher probability of having an angle of incidence greater than or equal to a critical angle with respect to the interface between the buffer layer and the void, and thus the probability of total reflection at the interface between the buffer layer and the void increases. The efficiency can be further improved.

도 1a, 2a, 3a, 4a, 및 5a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다.
도 1b, 2b, 3b, 4b, 및 5b는 도 1a, 2a, 3a, 4a, 및 5a의 B-B′를 따라 각각 취해진 단면도들이다.
도 1c, 2c, 3c, 4c, 및 5c는 도 1a, 2a, 3a, 4a, 및 5a의 C-C′를 따라 각각 취해진 단면도들이다.
도 6 내지 도 8은 희생 패턴의 다른 예들을 각각 도시한 평면도들이다.
도 9 내지 도 12는 제2 보이드의 여러가지 형상들을 각각 도시한 단면도들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 단면도들이다.
도 14a, 도 15a, 및 도 16a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다.
도 14b, 도 15b, 및 도 16b는 도 14a, 도 15a, 및 도 16a의 B-B′를 따라 각각 취해진 단면도들이다.
도 14c, 도 15c, 및 도 16c는 도 13a, 도 14a, 및 도 15a 의 C-C′를 따라 각각 취해진 단면도들이다.
도 17a, 도 18a, 도 19a, 및 도 20a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다.
도 17b, 도 18b, 도 19b, 및 도 20b는 도 17a, 도 18a, 도 19a, 및 도 20a의 B-B′를 따라 각각 취해진 단면도들이다.
도 17c, 도 18c, 도 19c, 및 도 20c는 도 17a, 도 18a, 도 19a, 및 도 20a의 C-C′를 따라 각각 취해진 단면도들이다.
도 21 및 도 22은 마스크 패턴의 다른 예들을 각각 도시한 평면도들이다.
도 23a 및 도 23b는 본 발명의 다른 실시예에 따른 발광다이오드의 제조방법을 나타낸 단면도들이다.1A, 2A, 3A, 4A, and 5A are plan views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps.
1B, 2B, 3B, 4B, and 5B are cross-sectional views taken along BB ′ of FIGS. 1A, 2A, 3A, 4A, and 5A, respectively.
1C, 2C, 3C, 4C, and 5C are cross-sectional views taken along CC ′ of FIGS. 1A, 2A, 3A, 4A, and 5A, respectively.
6 to 8 are plan views showing other examples of the sacrificial pattern, respectively.
9 to 12 are cross-sectional views illustrating various shapes of the second voids, respectively.
13A and 13B are cross-sectional views illustrating light emitting diodes according to another exemplary embodiment of the present invention.
14A, 15A, and 16A are plan views illustrating a method of manufacturing a light emitting diode according to one embodiment of the present invention, according to process steps.
14B, 15B, and 16B are cross-sectional views taken along BB ′ of FIGS. 14A, 15A, and 16A, respectively.
14C, 15C, and 16C are cross-sectional views taken along CC ′ of FIGS. 13A, 14A, and 15A, respectively.
17A, 18A, 19A, and 20A are plan views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps.
17B, 18B, 19B, and 20B are cross-sectional views taken along BB ′ of FIGS. 17A, 18A, 19A, and 20A, respectively.
17C, 18C, 19C, and 20C are cross-sectional views taken along CC ′ of FIGS. 17A, 18A, 19A, and 20A, respectively.
21 and 22 are plan views showing other examples of the mask pattern, respectively.
23A and 23B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms.

본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.Where a layer is referred to herein as "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. In the present specification, directional expressions of the upper side, the upper side, the upper side, and the like can be understood as meaning lower, lower (lower), lower, and the like. That is, the expression of the spatial direction should be understood in a relative direction, and it should not be construed as definitively as an absolute direction. In addition, in this specification, "first" or "second" should not be construed as limiting the elements, but merely as terms for distinguishing the elements.

또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Further, in the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like reference numerals designate like elements throughout the specification.

도 1a, 2a, 3a, 4a, 및 5a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다. 도 1b, 2b, 3b, 4b, 및 5b는 도 1a, 2a, 3a, 4a, 및 5a의 B-B′를 따라 각각 취해진 단면도들이다. 도 1c, 2c, 3c, 4c, 및 5c는 도 1a, 2a, 3a, 4a, 및 5a의 C-C′를 따라 각각 취해진 단면도들이다.1A, 2A, 3A, 4A, and 5A are plan views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps. 1B, 2B, 3B, 4B, and 5B are cross sectional views taken along the line B-B 'of FIGS. 1A, 2A, 3A, 4A, and 5A, respectively. 1C, 2C, 3C, 4C, and 5C are cross sectional views taken along the line C-C 'of FIGS. 1A, 2A, 3A, 4A, and 5A, respectively.

도 1a, 도 1b, 및 도 1c를 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 사파이어(Al2O3), 실리콘 카바이드(SiC), 질화갈륨(GaN), 질화인듐갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 갈륨 산화물(Ga2O3), 또는 실리콘 기판일 수 있다. 일 예로서, 상기 기판(10)은 사파이어 기판 또는 GaN 기판일 수 있다. 상기 기판(10)은 복수 개의 단위 소자 영역들(UR)과 이들 사이에 위치하는 분리 영역(SR)을 갖는다.1A, 1B, and 1C, a substrate 10 is provided. The substrate 10 may be formed of a material such as sapphire (Al 2 O 3 ), silicon carbide (SiC), gallium nitride (GaN), indium gallium nitride (InGaN), aluminum gallium nitride (AlGaN), aluminum nitride 2 O 3 ), or a silicon substrate. As an example, the substrate 10 may be a sapphire substrate or a GaN substrate. The substrate 10 has a plurality of unit device regions UR and isolation regions SR disposed therebetween.

상기 기판(10) 상에 희생 패턴(25)을 형성한다. 상기 희생 패턴(25)은 상기 각 단위 소자 영역(UR)을 가로지르도록 형성될 수 있다. 상기 희생 패턴(25)은 라인 패턴, 도 6에 도시된 바와 같은 서로 교차하는 라인 패턴들을 갖는 격자 형태의 패턴, 도 7에 도시된 바와 같은 원 또는 다각형의 관통홀(25 ′)을 갖는 막일 수 있다. 상기 희생 패턴(25)이 라인 패턴을 갖는 경우, 상기 라인 패턴은 상기 각 단위 소자 영역(UR)의 가로 방향 또는 세로 방향과 평행할 수도 있다. 일 예로서, 상기 희생 패턴(25)은 상기 각 단위 소자 영역(UR)의 가로 방향과 세로 방향 중 더 짧은 방향으로 연장되는 라인 패턴일 수 있다. 이와는 달리, 상기 라인 패턴은 도 8에 도시된 바와 같이 상기 각 단위 소자 영역(UR)의 가로 방향 또는 세로 방향과 일정한 각을 갖는 방향으로 연장된 사선 형태를 가질 수도 있다. A sacrificial pattern 25 is formed on the substrate 10. The sacrificial pattern 25 may be formed to cross each of the unit device regions UR. The sacrificial pattern 25 may be a film having a line pattern, a lattice pattern having line patterns intersecting with each other as shown in FIG. 6, and a through hole 25 ′ of a circle or polygon as shown in FIG. 7. have. When the sacrificial pattern 25 has a line pattern, the line pattern may be parallel to the horizontal direction or the vertical direction of each unit device region UR. As an example, the sacrificial pattern 25 may be a line pattern extending in a shorter direction of a horizontal direction and a vertical direction of each unit device region UR. Alternatively, as illustrated in FIG. 8, the line pattern may have an oblique shape extending in a direction having a constant angle with a horizontal direction or a vertical direction of each unit device region UR.

상기 희생 패턴(25)은 상부 방향으로 갈수록 그 폭이 좁아질 수 있다. 일 예로서, 상기 희생 패턴(25)의 단면 형상은 사다리꼴일 수 있다. 상기 희생 패턴(25)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.The sacrificial pattern 25 may be narrower in an upward direction. As an example, the cross-sectional shape of the sacrificial pattern 25 may be trapezoidal. The sacrificial pattern 25 may be a silicon oxide layer or a silicon nitride layer.

도 2a, 도 2b, 및 도 2c를 참조하면, 상기 희생 패턴(25) 상에 버퍼층(31)을 형성할 수 있다. 상기 버퍼층(31)은 언도프트 GaN(undoped GaN)층일 수 있다. 상기 버퍼층(31)은 상기 희생 패턴들(25) 사이에 노출된 기판 상부면(ex. C-면) 상에 에피택시얼하게 성장되는 층으로서, 상기 희생 패턴들(25) 사이의 기판 상에서 수직 성장하고 상기 희생 패턴들(25) 상에서 수평 성장할 수 있다. 따라서, 상기 희생 패턴들(25) 상부에서 상기 버퍼층(31)이 수평 성장된 영역으로는 실 전위(threading dislocation)가 차단될 수 있어, 상기 버퍼층(31)의 품질이 향상될 수 있다. 이와 같은 버퍼층(31)은 상기 기판(10)이 후술하는 제1 도전형 반도체층과 서로 다른 격자상수를 갖는 경우에, 이들 사이의 격자부정합을 완화할 수 있다.2A, 2B, and 2C, a buffer layer 31 may be formed on the sacrificial pattern 25. The buffer layer 31 may be an undoped GaN layer. The buffer layer 31 is a layer epitaxially grown on the substrate upper surface (ex. C-plane) exposed between the sacrificial patterns 25, and is perpendicular to the substrate between the sacrificial patterns 25. It may grow and grow horizontally on the sacrificial patterns 25. Therefore, a threading dislocation may be blocked in a region where the buffer layer 31 is horizontally grown on the sacrificial patterns 25, thereby improving the quality of the buffer layer 31. Such a buffer layer 31 can mitigate lattice mismatches therebetween when the substrate 10 has a different lattice constant from the first conductive semiconductor layer described later.

상기 버퍼층(31) 상에 제1 도전형 반도체층(33)을 형성할 수 있다. 상기 제1 도전형 반도체층(33)은 질화물계 반도체층으로서, n형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제1 도전형 반도체층(33)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)층들을 구비할 수도 있다.The first conductivity type semiconductor layer 33 may be formed on the buffer layer 31. The first conductivity type semiconductor layer 33 may be a nitride based semiconductor layer and may be a layer doped with an n-type dopant. For example, the first conductive semiconductor layer 33 may include a plurality of In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, and x + y ≦ 1) layers having different compositions. It may be provided.

이 후, 상기 제1 도전형 반도체층(33) 상에 활성층(35)을 형성할 수 있다. 상기 활성층(35)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있고, 단일 양자 우물 구조 또는 다중 양자 우물 구조(multi-quantum well; MQW)를 가질 수 있다. 일 예로서, 상기 활성층(35)은 InGaN층 또는 AlGaN층의 단일 양자 우물 구조, 또는 InGaN/GaN, AlGaN/(In)GaN, 또는 InAlGaN/(In)GaN의 다층구조인 다중 양자 우물 구조를 가질 수 있다.Thereafter, an active layer 35 may be formed on the first conductivity type semiconductor layer 33. The active layer 35 may be an In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) layer, and may have a single quantum well structure or a multi quantum well structure ( multi-quantum wells (MQW). As an example, the active layer 35 may have a single quantum well structure having an InGaN layer or an AlGaN layer, or a multi-quantum well structure having a multilayer structure of InGaN / GaN, AlGaN / (In) GaN, or InAlGaN / (In) GaN. Can be.

상기 활성층(35) 상에 제2 도전형 반도체층(37)을 형성할 수 있다. 상기 제2 도전형 반도체층(37) 또한 질화물계 반도체층일 수 있고, p형 도펀트가 도핑된 층일 수 있다. 일 예로서, 상기 제2 도전형 반도체층(37)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층에 p형 도펀드로서 Mg 또는 Zn가 도핑된 층일 수 있다. 이와는 달리, 상기 제2 도전형 반도체층(37)은 서로 다른 조성을 갖는 복수의 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층들을 구비할 수도 있다.The second conductivity type semiconductor layer 37 may be formed on the active layer 35. The second conductive semiconductor layer 37 may also be a nitride-based semiconductor layer or a layer doped with a p-type dopant. As an example, the second conductivity type semiconductor layer 37 may have a p-type diagram in an In x Al y Ga 1-xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1) layer. It may be a layer doped with Mg or Zn as a fund. In contrast, the second conductivity-type semiconductor layer 37 may include a plurality of In x Al y Ga 1-xy Ns having different compositions (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). It may be provided with layers.

상술한 바와 같이, 실 전위 밀도가 완화된 버퍼층(31) 상에 상기 제1 도전형 반도체층(33), 상기 활성층(35), 및 상기 제2 도전형 반도체층(37)을 형성함으로써, 상기 제1 도전형 반도체층(33), 상기 활성층(35), 및 상기 제2 도전형 반도체층(37) 내의 실 전위 밀도 역시 줄어들어 고품위의 박막을 얻을 수 있다.As described above, the first conductive semiconductor layer 33, the active layer 35, and the second conductive semiconductor layer 37 are formed on the buffer layer 31 in which the actual dislocation density is relaxed. Real dislocation densities in the first conductive semiconductor layer 33, the active layer 35, and the second conductive semiconductor layer 37 are also reduced to obtain a high quality thin film.

상기 버퍼층(31), 상기 제1 도전형 반도체층(33), 상기 활성층(35), 및 상기 제2 도전형 반도체층(37)은 금속 유기 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 기상 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 기상 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE) 등을 포함한 다양한 증착 또는 성장 방법을 이용하여 형성될 수 있다.The buffer layer 31, the first conductivity type semiconductor layer 33, the active layer 35, and the second conductivity type semiconductor layer 37 may include a metal organic chemical vapor deposition (MOCVD), chemical Chemical Vapor Deposition (CVD), Plasma-Enhanced Chemical Vapor Deposition (PECVD), Molecular Beam Epitaxy (MBE), Hydride Vapor Phase Epitaxy (HVPE), etc. It can be formed using a variety of deposition or growth methods, including.

도 3a, 도 3b, 및 도 3c를 참조하면, 상기 분리 영역(SR) 내에서 상기 제2 도전형 반도체층(37), 상기 활성층(35), 상기 제1 도전형 반도체층(33), 상기 버퍼층(31), 및 상기 기판(10)의 상부 일부를 식각하여 분리 홈(SR′)을 형성할 수 있다. 상기 분리 홈(SR′)을 형성하는 것은 레이저 스크라이빙법 혹은 식각법을 사용하여 수행할 수 있다. 상기 분리 홈(SR′)에 의해 단위 소자(UC)가 정의될 수 있다. 또한, 상기 분리 홈(SR′)의 측벽 내에 상기 희생 패턴(25)이 노출될 수 있다.3A, 3B, and 3C, the second conductivity-type semiconductor layer 37, the active layer 35, the first conductivity-type semiconductor layer 33, and the second region in the isolation region SR. The isolation layer SR ′ may be formed by etching the buffer layer 31 and the upper portion of the substrate 10. Forming the separation groove SR ′ may be performed using a laser scribing method or an etching method. The unit device UC may be defined by the separation groove SR '. In addition, the sacrificial pattern 25 may be exposed in the sidewall of the separation groove SR ′.

이 후, 상기 분리 홈(SR′)이 형성된 기판(10) 상에 상기 희생 패턴(25)을 선택적으로 식각하는 제1 식각 용액(E1)을 가할 수 있다. 그 결과, 상기 분리 홈(SR′)의 측벽 내에 노출된 상기 희생 패턴(25)은 식각되고, 그 자리에 제1 보이드(void, 25a)가 형성될 수 있다. 또한, 상기 제1 보이드(25a)를 따라 상기 제1 식각 용액(E1)이 흘러들어가, 상기 단위 소자(UC)의 에지부에서 중앙부로 상기 희생 패턴(25)은 순차적으로 식각될 수 있다. 식각 시간을 조절하면 상기 제1 보이드(25a)는 상기 희생 패턴(25)의 형상 대로 형성될 수 있다. 이 경우, 상기 제1 보이드(25a)는 상기 각 단위 소자 영역(UR)을 가로지르도록 형성될 수 있다. 일 예로서, 상기 제1 보이드(25a)는 상기 각 단위 소자 영역(UR)의 가로 방향과 세로 방향 중 더 짧은 방향으로 연장되는 라인 패턴일 수 있다. 다른 예로서, 상기 제1 보이드(25a)는 도 6 내지 8에 각각 도시된 바와 같은 희생 패턴들(25)과 유사한 격자 형상, 원 또는 다각형 홀을 갖는 막, 또는 사선 형상을 가질 수 있다. 그러나, 식각 시간이 충분하지 않은 경우, 상기 단위 소자(UC)의 중앙부에서는 상기 제1 보이드(25a)가 형성되지 않을 수도 있다. Thereafter, a first etching solution E1 for selectively etching the sacrificial pattern 25 may be applied to the substrate 10 on which the separation groove SR 'is formed. As a result, the sacrificial pattern 25 exposed in the sidewall of the separation groove SR 'may be etched, and a first void 25a may be formed therein. In addition, the first etching solution E1 flows along the first void 25a, and the sacrificial pattern 25 may be sequentially etched from the edge portion of the unit element UC to the center portion. When the etching time is adjusted, the first void 25a may be formed in the shape of the sacrificial pattern 25. In this case, the first void 25a may be formed to cross each unit element region UR. As an example, the first void 25a may be a line pattern extending in a shorter direction of a horizontal direction and a vertical direction of each unit element region UR. As another example, the first void 25a may have a lattice shape, a film having a circle or polygonal hole, or an oblique shape similar to the sacrificial patterns 25 as shown in FIGS. 6 to 8, respectively. However, when the etching time is not sufficient, the first void 25a may not be formed in the central portion of the unit element UC.

상기 제1 식각 용액(E1)은 상기 희생 패턴(25)의 종류에 따라서 선택될 수 있다. 일 예로서, 상기 희생 패턴(25)이 실리콘 산화막인 경우에, 상기 제1 식각 용액(E1)은 HF 용액 또는 BOE(Buffered Oxide Etch) 용액일 수 있다. 다른 예로서, 상기 희생 패턴(25)이 실리콘 질화막인 경우에, 상기 제1 식각 용액(E1)은 HF와 질산의 혼합용액일 수 있다.The first etching solution E1 may be selected according to the type of the sacrificial pattern 25. As an example, when the sacrificial pattern 25 is a silicon oxide layer, the first etching solution E1 may be an HF solution or a buffered oxide etchant (BOE) solution. As another example, when the sacrificial pattern 25 is a silicon nitride layer, the first etching solution E1 may be a mixed solution of HF and nitric acid.

도 4a, 도 4b, 및 도 4c를 참조하면, 상기 제1 보이드(25a)가 형성된 기판 상에 상기 기판(10) 및 상기 버퍼층(31)을 식각하는 제2 식각 용액(E2)을 가한다. 상기 제2 식각 용액(E2)은 상기 제1 보이드(25a)를 따라 흘러들어가면서, 상기 제1 보이드(25a)에 접하는 상기 기판(10) 및 상기 버퍼층(31)을 식각하여 크기가 확장된 제2 보이드(25a′)를 형성할 수 있다. 상기 제2 보이드(25a′)는 상기 기판(10)과 상기 버퍼층(31) 사이의 계면에서 상기 기판(10)과 상기 버퍼층(31)으로 연장된 형태를 갖는다. 이러한 제2 보이드(25a′)는 상기 기판(10)의 식각에 의해 형성된 하부 보이드(25a′2)와 상기 버퍼층(31)의 식각에 의해 형성된 상부 보이드(25a′1)로 구분될 수 있다.4A, 4B, and 4C, a second etching solution E2 for etching the substrate 10 and the buffer layer 31 is applied to the substrate on which the first void 25a is formed. The second etching solution E2 flows along the first void 25a and etches the substrate 10 and the buffer layer 31 that are in contact with the first void 25a, and the second expanded solution E2 is expanded in size. The voids 25a 'can be formed. The second void 25a 'extends to the substrate 10 and the buffer layer 31 at an interface between the substrate 10 and the buffer layer 31. The second void 25a 'may be divided into a lower void 25a'2 formed by etching the substrate 10 and an upper void 25a'1 formed by etching the buffer layer 31.

상기 제2 식각 용액(E2)은 상기 기판(10) 및 상기 버퍼층(31)의 결정 방향에 따라 식각률이 크게 달라질 수 있다. 다시 말해서, 상기 제2 식각 용액(E2)은 상기 기판(10)의 특정 결정 방향 및 상기 버퍼층(31)의 특정 결정 방향을 우선적으로 식각할 수 있다. 그 결과, 상기 제2 보이드(25a′)의 단면은 적어도 하나의 예각 또는 적어도 하나의 둔각을 구비하는 다각형꼴의 형상을 가질 수 있다. An etching rate of the second etching solution E2 may vary greatly depending on crystal directions of the substrate 10 and the buffer layer 31. In other words, the second etching solution E2 may preferentially etch the specific crystal direction of the substrate 10 and the specific crystal direction of the buffer layer 31. As a result, the cross section of the second void 25a 'may have a polygonal shape having at least one acute angle or at least one obtuse angle.

일 예로서, 상기 제2 보이드(25a′)의 단면은 삼각형 또는 사다리꼴의 단면을 갖는 상부 보이드(25a′1)와 역삼각형 또는 역사다리꼴의 단면을 갖는 하부 보이드(25a′2)로 구성되되, 상기 상부 보이드(25a′1)의 단면의 일 변과 상기 하부 보이드(25a′2)의 단면의 일 변이 맞닿은 형태로 형성될 수 있다. 이 때, 맞닿은 변들의 길이는 서로 다를 수도 있다. 한편, 맞닿은 변들은 상기 기판(10)과 상기 버퍼층(31) 사이의 계면과 동일면 내에 위치할 수 있다. As an example, the cross section of the second void 25a 'includes an upper void 25a'1 having a triangular or trapezoidal cross section and a lower void 25a'2 having an inverted triangle or inverted trapezoidal cross section. One side of the cross section of the upper void 25a'1 and one side of the cross section of the lower void 25a'2 may be in contact with each other. At this time, the length of the sides that are in contact may be different. On the other hand, abutting sides may be located in the same plane as the interface between the substrate 10 and the buffer layer 31.

이러한 제2 보이드(25a′)의 예시적 형태들은 도 9 내지 도 12에 도시된다. 구체적으로, 도 9에 도시된 바와 같이 상기 제2 보이드(25a′)는 사다리꼴의 단면을 갖는 상부 보이드(25a′1)와 역삼각형의 단면을 갖는 하부 보이드(25a′2)를 갖거나, 도 10에 도시된 바와 같이 상기 제2 보이드(25a′)는 삼각형의 단면을 갖는 상부 보이드(25a′1)와 역사다리꼴의 단면을 갖는 하부 보이드(25a′2)를 가질 수 있다. 또한 도 11에 도시된 바와 같이 상기 제2 보이드(25a′)는 사다리꼴의 단면을 갖는 상부 보이드(25a′1)와 역사다리꼴의 단면을 갖는 하부 보이드(25a′2)를 가질 수 있다. 또한 도 12에 도시된 바와 같이 상기 제2 보이드(25a′)는 삼각형의 단면을 갖는 상부 보이드(25a′1)와 역삼각형의 단면을 갖는 하부 보이드(25a′2)를 가지면서, 서로 맞닿은 상기 상부 보이드(25a′1)의 단면의 일 변과 상기 하부 보이드(25a′2)의 단면의 일 변의 길이는 서로 다를 수도 있다.Exemplary shapes of this second void 25a 'are shown in FIGS. 9-12. Specifically, as shown in FIG. 9, the second void 25a 'has an upper void 25a'1 having a trapezoidal cross section and a lower void 25a'2 having an inverted triangle cross section, or FIG. As shown in FIG. 10, the second void 25a 'may have an upper void 25a'1 having a triangular cross section and a lower void 25a'2 having an inverted trapezoidal cross section. In addition, as shown in FIG. 11, the second void 25a 'may have an upper void 25a'1 having a trapezoidal cross section and a lower void 25a'2 having an inverted trapezoidal cross section. In addition, as shown in FIG. 12, the second void 25a 'has an upper void 25a'1 having a triangular cross section and a lower void 25a'2 having an inverted triangle cross section, and is in contact with each other. The length of one side of the cross section of the upper void 25a'1 and the one side of the cross section of the lower void 25a'2 may be different from each other.

다시 도 4a, 도 4b, 및 도 4c를 참조하면, 상기 제2 보이드(25a′) 내에 노출된 면들은 상기 기판(10)과 상기 버퍼층(31)의 결정면들일 수 있다. 구체적으로, 상기 상부 보이드(25a′1) 내에 노출된 면들이 상기 기판(10)의 표면과 이루는 각들(θ1, θ2)은 서로에 관계없이 65 내지 50도일 수 있다. 일 예로서, 상기 상부 보이드(25a′1) 내에 노출된 면들이 상기 기판(10)의 표면과 이루는 각들(θ1, θ2)은 서로 동일할 수 있는데, 일 실험예에 따르면 약 60도이다. 한편, 상기 하부 보이드(25a′2) 내에 노출된 면들이 상기 기판(10)의 표면과 이루는 각들(θ3, θ4) 중 하나는 30 내지 40도이고 나머지 하나는 50 내지 60도일 수 있는데, 일 실험예에 따르면 약 35도와 약 56도이다.4A, 4B, and 4C, the surfaces exposed in the second void 25a ′ may be crystal surfaces of the substrate 10 and the buffer layer 31. Specifically, the angles θ1 and θ2 that the surfaces exposed in the upper void 25a′1 form with the surface of the substrate 10 may be 65 to 50 degrees irrespective of each other. As an example, the angles θ1 and θ2 of the surfaces exposed in the upper voids 25a′1 and the surface of the substrate 10 may be equal to each other, which is about 60 degrees according to an experimental example. Meanwhile, one of the angles θ3 and θ4 of the surfaces exposed in the lower voids 25a′2 and the surface of the substrate 10 may be 30 to 40 degrees and the other may be 50 to 60 degrees. For example, about 35 degrees and about 56 degrees.

일 예로서, 상기 기판(10)이 사파이어 기판이고 상기 버퍼층(31)이 언도프트 GaN층인 경우에, 상기 제2 식각 용액(E2)은 황산-인산 혼합용액 또는 질산-인산 혼합용액일 수 있다. 일 예로서, 상기 제2 식각 용액(E2)은 상기 기판(10)의 (-1105)면과 (1-102)면을 우선적으로 식각하고, 상기 버퍼층(31)의 {1011}면을 우선적으로 식각할 수 있다. 그 결과, 상기 제2 보이드(25a′)의 단면은 삼각형의 단면을 갖는 상부 보이드(25a′1)의 일 변과 삼각형의 단면을 갖는 하부 보이드(25a′2)의 일 변이 맞닿은 형태를 갖는 사각형의 형상을 가질 수 있다. As an example, when the substrate 10 is a sapphire substrate and the buffer layer 31 is an undoped GaN layer, the second etching solution E2 may be a sulfuric acid-phosphate mixed solution or a nitric acid-phosphate mixed solution. For example, the second etching solution E2 preferentially etches the (-1105) plane and the (1-102) plane of the substrate 10 and preferentially treats the {1011} plane of the buffer layer 31. It can be etched. As a result, the cross section of the second void 25a 'has a quadrangular shape where one side of the upper void 25a'1 having a triangular cross section and one side of the lower void 25a'2 having a triangular cross section abut. It may have a shape of.

다른 예로서, 상기 기판(10)이 GaN 기판이고 상기 버퍼층(31)이 GaN층인 경우에, 상기 제2 식각 용액(E2)은 인산 용액일 수 있다. 일 예로서, 상기 제2 식각 용액(E2)은 상기 기판(10)의 {1011}면 및 상기 버퍼층(31)의 {1011)면을 우선적으로 식각할 수 있다. 이 때 형성된 상기 제2 보이드(25a′)의 단면 또한 삼각형의 단면을 갖는 상부 보이드(25a′1)의 일 변과 삼각형의 단면을 갖는 하부 보이드(25a′2)의 일 변이 맞닿은 형태를 갖는 사각형의 형상을 가질 수 있다.As another example, when the substrate 10 is a GaN substrate and the buffer layer 31 is a GaN layer, the second etching solution E2 may be a phosphoric acid solution. For example, the second etching solution E2 may preferentially etch the {1011} plane of the substrate 10 and the {1011) plane of the buffer layer 31. At this time, a cross section of the second void 25a 'formed at this time also has a quadrangular shape where one side of the upper void 25a'1 having a triangular cross section and one side of the lower void 25a'2 having a triangular cross section abut. It may have a shape of.

상기 제2 식각 용액(E2)을 가하는 시간에 따라 상기 제2 보이드(25a′)의 크기는 변화될 수 있다. 일 예로서, 도 9 내지 도 11에 도시된 바와 같이 상기 제2 식각 용액(E2)을 가하는 시간이 충분하지 않을 경우 상기 상부 보이드(25a′1)와 상기 하부 보이드(25a′2) 중 적어도 어느 하나는 사다리꼴의 단면을 가질 수 있다. 또한, 상기 단위 소자(UC)의 중앙부로는 상기 제2 식각 용액(E2)가 충분하게 흘러 들어가지 못해 상기 단위 소자(UC)의 중앙부에서는 상기 제2 보이드(25a′)가 형성되지 않을 수도 있다.The size of the second void 25a ′ may change according to the time of applying the second etching solution E2. For example, at least one of the upper void 25a'1 and the lower void 25a'2 when the time for applying the second etching solution E2 is not sufficient as shown in FIGS. 9 to 11. One can have a trapezoidal cross section. In addition, since the second etching solution E2 does not sufficiently flow into the central portion of the unit element UC, the second void 25a 'may not be formed in the central portion of the unit element UC. .

한편, 상기 제2 보이드(25a′)의 형상은 앞서 설명한 것 외에도 상기 기판(10)을 형성하는 물질의 종류와 상기 버퍼층(31)을 형성하는 물질의 종류, 그리고 이에 따른 상기 제2 식각 용액(E2)의 종류에 따라 변화될 수 있다.On the other hand, the shape of the second void (25a '), in addition to the above-described shape of the material forming the substrate 10, the type of material forming the buffer layer 31, and thus the second etching solution ( It may vary depending on the type of E2).

도 5a, 도 5b, 및 도 5c를 참조하면, 상기 각 단위 소자(UC)의 상부면 내에 상기 제1 도전형 반도체층(33)을 노출시키는 메사 식각 영역(MR, mesa etched region)을 형성할 수 있다. 이 후, 상기 각 단위 소자(UC)의 제2 도전형 반도체층(37) 상에 전류 스프레딩 도전막(41)을 형성할 수 있다. 상기 전류 스프레딩 도전막(41)은 광투과 도전막일 수 있다. 일 예로서, ITO(Indium Tin Oxide)일 수 있다.5A, 5B, and 5C, a mesa etched region (MR) exposing the first conductivity type semiconductor layer 33 is formed in an upper surface of each unit device UC. Can be. Thereafter, the current spreading conductive layer 41 may be formed on the second conductivity-type semiconductor layer 37 of each unit element UC. The current spreading conductive layer 41 may be a light transmissive conductive layer. For example, it may be indium tin oxide (ITO).

상기 메사 식각 영역(MR) 내에 노출된 상기 제1 도전형 반도체층(33)과 상기 전류 스프레딩 도전막(41) 상에 제1 전극(43)과 제2 전극(47)을 각각 형성할 수 있다. 상기 제1 전극(43)과 상기 제2 전극(47)은 서로에 관계없이 Al층, Pt층, Ni층, 또는 Au층일 수 있다. 상기 제1 전극(43)은 상기 메사 식각 영역(MR) 내에서 연장되어 제1 연장 배선(43e)을 형성할 수 있고, 또한 제2 전극(47)은 상기 전류 스프레딩 도전막(41) 상에서 연장되어 제2 연장 배선(47e)을 형성할 수 있다.A first electrode 43 and a second electrode 47 may be formed on the first conductivity type semiconductor layer 33 and the current spreading conductive layer 41 exposed in the mesa etching region MR, respectively. have. The first electrode 43 and the second electrode 47 may be an Al layer, a Pt layer, a Ni layer, or an Au layer regardless of each other. The first electrode 43 may extend in the mesa etching region MR to form a first extension line 43e, and the second electrode 47 may be formed on the current spreading conductive layer 41. It can extend and form the 2nd extension wiring 47e.

이 후, 상기 기판(10)의 상기 분리 홈(SR′) 하부 영역(10b)을 추가적으로 식각 또는 물리적으로 절단하여 단위 소자들(UC)을 서로 분리할 수 있다.Thereafter, the unit elements UC may be separated from each other by additionally etching or physically cutting the lower region 10b of the separation groove SR ′ of the substrate 10.

한편, 상기 버퍼층(31)은 실 전위 밀도를 감소시키기 위해 비교적 두꺼운 두께로 형성될 수 있다. 이러한 버퍼층(31)은 상기 활성층(35)에서 발생된 광을 흡수할 수 있다. 그러나, 상기 버퍼층(31) 내에 상기 제2 보이드(25a′)를 형성함으로써 상기 버퍼층(31) 내에서의 광 흡수를 감소시켜 광 추출 효율을 향상시킬 수 있다.On the other hand, the buffer layer 31 may be formed to a relatively thick thickness to reduce the actual dislocation density. The buffer layer 31 may absorb light generated from the active layer 35. However, by forming the second void 25a ′ in the buffer layer 31, light absorption in the buffer layer 31 may be reduced, thereby improving light extraction efficiency.

상기 제2 보이드(25a′) 내에는 공기가 충전될 수 있다. 공기의 굴절율은 1이므로, 상기 기판(10)을 형성하는 물질의 굴절율(ex. GaN의 굴절율은 약 2.55, 사파이어의 굴절율은 약 1.77)에 비해 낮다. 따라서, 상기 버퍼층(31)과 상기 제2 보이드(25a′) 사이 계면에서의 임계각은, 상기 버퍼층(31)과 상기 기판(10) 사이 계면에서의 임계각에 비해 감소될 수 있어, 상기 활성층(35)에서 상기 기판(10) 방향으로 진행된 광의 전반사 확률을 높여 광 추출 효율을 향상시킬 수 있다. 또한, 상기 제2 보이드(25a′)의 단면은 적어도 하나의 각이 예각 또는 둔각인 다각형 모양으로서, 그의 측면(25as)은 상기 기판(10)과 일정 각도를 가질 수 있다. 그 결과, 상기 활성층(35)에서 상기 기판(10) 방향으로 진행된 광(L)은 상기 버퍼층(31)과 상기 제2 보이드(25a′) 사이의 계면에 대해 임계각 이상의 입사각을 가질 확률이 높아지고, 이에 따라 상기 버퍼층(31)과 상기 제2 보이드(25a′) 사이의 계면에서 전반사될 확률이 높아져 광 추출 효율이 더욱 향상될 수 있다.Air may be filled in the second void 25a '. Since the refractive index of air is 1, the refractive index of the material forming the substrate 10 (eg, the refractive index of GaN is about 2.55, and the sapphire refractive index is about 1.77). Therefore, the critical angle at the interface between the buffer layer 31 and the second void 25a 'may be reduced compared to the critical angle at the interface between the buffer layer 31 and the substrate 10, thereby providing the active layer 35 ) Can increase the total reflection probability of the light propagated toward the substrate 10 to improve the light extraction efficiency. In addition, a cross-section of the second void 25a 'may be a polygonal shape having at least one angle at an acute angle or an obtuse angle, and the side surface 25as may have a predetermined angle with the substrate 10. As a result, the light L propagated toward the substrate 10 in the active layer 35 has a high probability of having an angle of incidence greater than or equal to a critical angle with respect to an interface between the buffer layer 31 and the second void 25a '. As a result, the probability of total reflection at the interface between the buffer layer 31 and the second void 25a ′ is increased, thereby further improving light extraction efficiency.

상기 제2 보이드(25a′)의 크기 일 예로서 그 폭은 단위 소자(UC)의 중앙부(Wc)보다 에지부(Wp)에서 더 클 수 있다. 이는 앞서 설명한 바와 같이 상기 제2 보이드(25a′)를 형성하는 제2 식각 용액(E2)이 상기 단위 소자(UC)의 에지부에서 중앙부로 흘러들어가기 때문에, 상기 제2 식각 용액(E2)이 상기 기판(10) 및/또는 상기 버퍼층(31)과 접촉하는 시간이 상기 단위 소자(UC)의 중앙부에서보다 에지부에서 더 길기 때문이다. 나아가, 앞서 설명한 바와 같이 상기 단위 소자(UC)의 중앙부에서는 상기 제2 보이드(25a′)가 형성되지 않을 수도 있다. 기존에는 단위 소자(UC)의 중앙부가 에지부에 비해 광 효율이 더 우수하였으나, 본 발명을 적용하는 경우 상기 단위 소자(UC)의 에지부에서의 효율 향상이 중앙부에서보다 클 수 있으므로 상기 단위 소자(UC)의 중앙부와 에지부의 광 효율 편차를 줄일 수 있다.
As an example, the width of the second void 25a ′ may be larger at the edge portion Wp than at the center portion Wc of the unit element UC. As described above, since the second etching solution E2 forming the second void 25a 'flows from the edge portion of the unit element UC to the center portion, the second etching solution E2 may be formed. This is because the contact time with the substrate 10 and / or the buffer layer 31 is longer at the edge portion than at the central portion of the unit element UC. In addition, as described above, the second void 25a ′ may not be formed in the central portion of the unit element UC. Conventionally, the central portion of the unit element UC has better light efficiency than the edge portion. However, when the present invention is applied, the efficiency of the edge portion of the unit element UC may be greater than that at the center portion. The variation in the light efficiency of the center portion and the edge portion of (UC) can be reduced.

도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 발광다이오드를 나타낸 단면도들이다. 도 13a는 5a의 B-B′를 따라 취해진 단면도와 유사하고, 도 13b는 5a의 C-C′를 따라 취해진 단면도와 유사하다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 5b 및 도 5c를 참조하여 설명한 발광다이오드와 유사하다.13A and 13B are cross-sectional views illustrating light emitting diodes according to another exemplary embodiment of the present invention. FIG. 13A is similar to the cross sectional view taken along B-B 'of 5a, and FIG. 13B is similar to the cross sectional view taken along C-C' of 5a. The light emitting diode according to the present embodiment is similar to the light emitting diode described with reference to FIGS. 5B and 5C except as described below.

도 13a 및 도 13b를 참조하면, 도 4b 및 도 4c에서 설명한 경우보다 제2 식각 용액(E2)을 가하는 시간을 더 길게 하여, 제2 보이드(25a′)를 더욱 확장시켜 상기 제2 보이드(25a′) 내에 상기 제1 도전형 반도체층(33)의 하부면이 노출되도록 한다. 이 때, 상기 제2 보이드(25a′)는 사다리꼴의 단면을 갖는 상부 보이드(25a′1)와 삼각형의 단면을 갖는 하부 보이드(25a′2)로 구성되되, 상기 상부 보이드(25a′1)의 단면의 일 변과 상기 하부 보이드(25a′2)의 단면의 일 변이 맞닿은 형태로 형성될 수 있고, 맞닿은 변은 상기 기판(10)과 상기 버퍼층(31) 사이의 계면과 동일면 내에 위치할 수 있다.13A and 13B, the second void 25a ′ is further extended to extend the second void 25a ′ by increasing the time for applying the second etching solution E2 than in the case described with reference to FIGS. 4B and 4C. ′) To expose the lower surface of the first conductivity type semiconductor layer 33. At this time, the second void 25a 'is composed of an upper void 25a'1 having a trapezoidal cross section and a lower void 25a'2 having a triangular cross section. One side of the cross section and one side of the cross section of the lower void 25a′2 may be in contact with each other, and the contact side may be located in the same plane as the interface between the substrate 10 and the buffer layer 31. .

이 후, 상기 제1 도전형 반도체층(33)을 선택적으로 식각하는 제3 식각 용액(E3)을 상기 기판 상에 가한다. 상기 제3 식각 용액(E3)은 상기 보이드(25a′)를 따라 흘러들어가 상기 보이드(25a′) 내에 노출된 제1 도전형 반도체층(33)의 하부면을 식각하여 제1 도전형 반도체층(33)의 하부면 내에 요철(33p)을 형성할 수 있다. 상기 제1 도전형 반도체층(33)이 GaN층인 경우에, 상기 제3 식각 용액(E3)은 KOH 또는 NaOH일 수 있다.Thereafter, a third etching solution E3 for selectively etching the first conductivity-type semiconductor layer 33 is applied on the substrate. The third etching solution E3 flows along the void 25a 'and etches the lower surface of the first conductive semiconductor layer 33 exposed in the void 25a' to form a first conductive semiconductor layer ( Unevenness 33p may be formed in the lower surface of 33). When the first conductivity type semiconductor layer 33 is a GaN layer, the third etching solution E3 may be KOH or NaOH.

상기 제1 도전형 반도체층(33)의 하부면 내에 형성된 요철(33p)로 인해 상기 활성층(35)에서 상기 기판(10) 방향으로 진행하는 광은 산란될 수 있어, 광 추출 효율이 더욱 증가할 수 있다.
Due to the unevenness 33p formed in the lower surface of the first conductivity type semiconductor layer 33, the light traveling from the active layer 35 toward the substrate 10 may be scattered, so that light extraction efficiency may be further increased. Can be.

도 14a, 도 15a, 및 도 16a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다. 도 14b, 도 15b, 및 도 16b는 도 14a, 도 15a, 및 도 16a의 B-B′를 따라 각각 취해진 단면도들이다. 도 14c, 도 15c, 및 도 16c는 도 13a, 도 14a, 및 도 15a 의 C-C′를 따라 각각 취해진 단면도들이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 1b, 도 1c, 도 2b, 도 2c, 도 3b, 도 3c, 도 4b, 도 4c, 5b 및 도 5c를 참조하여 설명한 발광다이오드의 제조방법과 유사하다.14A, 15A, and 16A are plan views illustrating a method of manufacturing a light emitting diode according to one embodiment of the present invention, according to process steps. 14B, 15B, and 16B are cross-sectional views taken along the line B-B 'of FIGS. 14A, 15A, and 16A, respectively. 14C, 15C, and 16C are cross-sectional views taken along line C-C 'of FIGS. 13A, 14A, and 15A, respectively. The light emitting diode according to the present embodiment is manufactured with reference to FIGS. 1B, 1C, 2B, 2C, 3B, 3C, 4B, 4C, 5B, and 5C except for the following description. Similar to the method.

도 14a, 도 14b, 및 도 14c를 참조하면, 기판(10)은 복수 개의 단위 소자 영역들(UR)과 이들 사이에 위치하는 분리 영역(SR)을 갖는다. 또한, 상기 기판(10)은 그의 상부표면 내에 기판 패턴(10a)을 가질 수 있다. 상기 기판 패턴(10a)은 상기 기판(10)의 상부표면을 습식식각 또는 건식식각하여 형성한 것으로, 상기 기판 패턴(10a)의 상부표면은 후술하는 버퍼층이 에피성장될 수 있는 플랫한 면일 수 있다. 일 예로서, 상기 기판 패턴(10a)의 상부표면은 c-면일 수 있다.14A, 14B, and 14C, the substrate 10 has a plurality of unit device regions UR and isolation regions SR disposed therebetween. In addition, the substrate 10 may have a substrate pattern 10a in an upper surface thereof. The substrate pattern 10a may be formed by wet etching or dry etching the upper surface of the substrate 10. The upper surface of the substrate pattern 10a may be a flat surface on which a buffer layer, which will be described later, may be epitaxially grown. . As an example, the upper surface of the substrate pattern 10a may be a c-plane.

상기 기판(10) 상에 희생 패턴(25)을 형성하되, 상기 희생 패턴(25)은 상기 기판 패턴들(10a) 사이에 형성된다. 상기 희생 패턴(25a)이 형성된 후에도 상기 기판 패턴들(10a)의 상부표면은 노출될 수 있다. 이를 위해 상기 희생 패턴(25a)을 CVD 법 등을 사용하여 상기 기판 패턴들(10a)를 덮도록 형성한 후, 상기 기판 패턴들(10a)의 상부면이 노출될 때까지 상기 희생 패턴(25a)을 에치백할 수 있다. 상기 희생 패턴(25)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.A sacrificial pattern 25 is formed on the substrate 10, and the sacrificial pattern 25 is formed between the substrate patterns 10a. Even after the sacrificial pattern 25a is formed, upper surfaces of the substrate patterns 10a may be exposed. To this end, the sacrificial pattern 25a is formed to cover the substrate patterns 10a by using a CVD method or the like, and then the sacrificial pattern 25a until the top surfaces of the substrate patterns 10a are exposed. You can etch back. The sacrificial pattern 25 may be a silicon oxide layer or a silicon nitride layer.

도 15a, 도 15b, 및 도 15c를 참조하면, 상기 기판 패턴들(10a)의 상부면들 및 상기 희생 패턴(25) 상에 버퍼층(31)을 형성할 수 있다. 상기 버퍼층(31)은 언도프트 GaN(undoped GaN)층일 수 있다. 상기 버퍼층(31)은 상기 기판 패턴들(10a)의 상부면들 상에 에피택시얼하게 성장되는 층으로서, 상기 기판 패턴들(10a)의 상부면들 상에서 수직 성장하고 상기 희생 패턴들(25) 상에서 수평 성장할 수 있다. 따라서, 상기 희생 패턴들(25) 상부에서 상기 버퍼층(31)이 수평 성장된 영역으로는 실 전위(threading dislocation)가 차단될 수 있어, 상기 버퍼층(31)의 품질이 향상될 수 있다. 상기 버퍼층(31) 상에 제1 도전형 반도체층(33), 활성층(35), 및 상기 제2 도전형 반도체층(37)을 차례로 형성할 수 있다. 15A, 15B, and 15C, a buffer layer 31 may be formed on upper surfaces of the substrate patterns 10a and the sacrificial pattern 25. The buffer layer 31 may be an undoped GaN layer. The buffer layer 31 is a layer epitaxially grown on the top surfaces of the substrate patterns 10a, and vertically grows on the top surfaces of the substrate patterns 10a and the sacrificial patterns 25. May grow horizontally in the phase. Therefore, a threading dislocation may be blocked in a region where the buffer layer 31 is horizontally grown on the sacrificial patterns 25, thereby improving the quality of the buffer layer 31. The first conductive semiconductor layer 33, the active layer 35, and the second conductive semiconductor layer 37 may be sequentially formed on the buffer layer 31.

도 16a, 도 16b, 및 도 16c를 참조하면, 상기 분리 영역(SR) 내에서 상기 제2 도전형 반도체층(37), 상기 활성층(35), 상기 제1 도전형 반도체층(33), 상기 버퍼층(31), 및 상기 기판(10)의 상부 일부를 식각하여 분리 홈(SR′)을 형성할 수 있다. 상기 분리 홈(SR′)을 형성하는 것은 레이저 스크라이빙법 혹은 식각법을 사용하여 수행할 수 있다. 상기 분리 홈(SR′)에 의해 단위 소자(UC)가 정의될 수 있다. 또한, 상기 분리 홈(SR′)의 측벽 내에 상기 희생 패턴(25)이 노출될 수 있다.16A, 16B, and 16C, the second conductivity type semiconductor layer 37, the active layer 35, the first conductivity type semiconductor layer 33, and the second region SR within the isolation region SR. The isolation layer SR ′ may be formed by etching the buffer layer 31 and the upper portion of the substrate 10. Forming the separation groove SR ′ may be performed using a laser scribing method or an etching method. The unit device UC may be defined by the separation groove SR '. In addition, the sacrificial pattern 25 may be exposed in the sidewall of the separation groove SR ′.

이 후, 상기 분리 홈(SR′)이 형성된 기판(10) 상에 상기 희생 패턴(25)을 선택적으로 식각하는 제1 식각 용액(E1)을 가할 수 있다. 그 결과, 상기 분리 홈(SR′)의 측벽 내에 노출된 상기 희생 패턴(25)은 식각되고, 그 자리에 제1 보이드(void, 25a)가 형성될 수 있다. 또한, 상기 제1 보이드(25a)를 따라 상기 제1 식각 용액(E1)이 흘러들어가, 상기 단위 소자(UC)의 에지부에서 중앙부로 상기 희생 패턴(25)은 순차적으로 식각될 수 있다. 식각 시간을 조절하면 상기 제1 보이드(25a)는 상기 희생 패턴(25)의 형상 대로 형성될 수 있다. 이 경우, 상기 제1 보이드(25a)는 상기 각 단위 소자 영역(UR)을 가로지르도록 형성될 수 있다. 구체적으로, 상기 제1 보이드(25a)의 평면 형상은 희생 패턴(도 14a의 25)의 평면 형상과 유사한 형상을 가질 수 있다. 다시 말해서, 상기 기판 패턴들(10a) 사이의 영역에 상기 제1 보이드(25a)가 위치할 수 있다. 그러나, 식각 시간이 충분하지 않은 경우, 상기 단위 소자(UC)의 중앙부에서는 상기 제1 보이드(25a)가 형성되지 않을 수도 있다. Thereafter, a first etching solution E1 for selectively etching the sacrificial pattern 25 may be applied to the substrate 10 on which the separation groove SR 'is formed. As a result, the sacrificial pattern 25 exposed in the sidewall of the separation groove SR 'may be etched, and a first void 25a may be formed therein. In addition, the first etching solution E1 flows along the first void 25a, and the sacrificial pattern 25 may be sequentially etched from the edge portion of the unit element UC to the center portion. When the etching time is adjusted, the first void 25a may be formed in the shape of the sacrificial pattern 25. In this case, the first void 25a may be formed to cross each unit element region UR. Specifically, the planar shape of the first void 25a may have a shape similar to the planar shape of the sacrificial pattern 25 of FIG. 14A. In other words, the first void 25a may be located in an area between the substrate patterns 10a. However, when the etching time is not sufficient, the first void 25a may not be formed in the central portion of the unit element UC.

이 후, 도 4b, 도 4c, 도 5b, 및 도 5c를 참조하여 설명한 방법을 진행하여 발광다이오드를 제조할 수 있다.
Thereafter, the light emitting diode may be manufactured by performing the method described with reference to FIGS. 4B, 4C, 5B, and 5C.

도 17a, 도 18a, 도 19a, 및 도 20a는 본 발명의 일 실시예에 따른 발광다이오드의 제조방법을 공정단계별로 나타낸 평면도들이다. 도 17b, 도 18b, 도 19b, 및 도 20b는 도 17a, 도 18a, 도 19a, 및 도 20a의 B-B′를 따라 각각 취해진 단면도들이다. 도 17c, 도 18c, 도 19c, 및 도 20c는 도 17a, 도 18a, 도 19a, 및 도 20a의 C-C′를 따라 각각 취해진 단면도들이다. 본 실시예에 따른 발광다이오드는 후술하는 것을 제외하고는 도 1b, 도 1c, 도 2b, 도 2c, 도 3b, 도 3c, 도 4b, 도 4c, 5b 및 도 5c를 참조하여 설명한 발광다이오드의 제조방법과 유사하다.17A, 18A, 19A, and 20A are plan views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention, according to process steps. 17B, 18B, 19B, and 20B are cross sectional views taken along the line B-B 'of FIGS. 17A, 18A, 19A, and 20A, respectively. 17C, 18C, 19C, and 20C are cross-sectional views taken along lines C-C 'of FIGS. 17A, 18A, 19A, and 20A, respectively. The light emitting diode according to the present embodiment is manufactured with reference to FIGS. 1B, 1C, 2B, 2C, 3B, 3C, 4B, 4C, 5B, and 5C except for the following description. Similar to the method.

도 17a, 도 17b, 및 도 17c를 참조하면, 분리 영역(도 1a의 SR) 및 단위 소자 영역(도 1a의 UR)을 갖는 기판(10) 상에 라인 형상의 마스크 패턴(27)을 형성한다. 상기 마스크 패턴(27)은 상기 각 단위 소자 영역(도 1a의 UR)을 가로지르도록 형성될 수 있다. 이에 더하여, 상기 마스크 패턴(27)은 상기 각 단위 소자 영역(도 1a의 UR)의 가로 방향과 세로 방향 중 더 짧은 방향으로 연장되는 라인 패턴일 수 있다. 이와는 달리, 상기 마스크 패턴(27)은 도 21에 도시된 바와 같은 원 또는 다각형 패턴이거나, 도 22에 도시된 바와 같이 상기 각 단위 소자 영역(UR)의 가로 방향 또는 세로 방향과 일정한 각을 갖는 방향으로 연장된 사선 형태를 가질 수도 있다. 상기 마스크 패턴(27)은 실리콘 산화막 또는 실리콘 질화막일 수 있다.17A, 17B, and 17C, a line mask pattern 27 is formed on a substrate 10 having an isolation region (SR of FIG. 1A) and a unit element region (UR of FIG. 1A). . The mask pattern 27 may be formed to cross each unit element region (UR of FIG. 1A). In addition, the mask pattern 27 may be a line pattern extending in a shorter direction of a horizontal direction and a vertical direction of each unit device region (UR of FIG. 1A). Alternatively, the mask pattern 27 is a circle or polygonal pattern as shown in FIG. 21, or a direction having a constant angle with the horizontal direction or the vertical direction of each unit element region UR as shown in FIG. 22. It may have an oblique shape extending to. The mask pattern 27 may be a silicon oxide layer or a silicon nitride layer.

상기 마스크 패턴(27)을 마스크로 하여 상기 기판(10)을 선택적으로 식각, 예를 들어 습식식각할 수 있다. 그 결과, 상기 기판(10) 내에 피트(PT)가 형성될 수 있다. 상기 피트(PT)는 상기 마스크 패턴(27)에 의해 노출된 부분에 형성되므로, 상기 각 단위 소자 영역(도 1a의 UR)을 가로지르도록 형성될 수 있다. 이에 더하여, 상기 피트(PT)는 상기 각 단위 소자 영역(도 1a의 UR)의 가로 방향과 세로 방향 중 더 짧은 방향으로 연장되는 라인 패턴일 수 있다. 이와는 달리, 상기 피트(PT)는 도 21 또는 도 22에 각각 도시된 바와 같이 격자 형상 또는 사선 형상을 가질 수 있다.상기 기판(10)을 선택적으로 습식식각하는 제1 식각 용액은 상기 기판 (10)의 종류에 따라서 선택될 수 있다. 일 예로서, 상기 기판(10)이 사파이어 기판인 경우에, 상기 제1 식각 용액은 질산-인산 혼합용액 또는 황산-인산 혼합용액일 수 있다. 다른 예로서, 상기 기판(10)이 GaN 기판인 경우에, 상기 제1 식각 용액은 인산 용액일 수 있다. 상기 제1 식각 용액을 사용한 습식식각은 약 280도의 온도에서 20 내지 30분간 진행될 수 있으나, 상기 처리 시간에 따라 상기 피트(PT)의 크기는 달라질 수 있다. 상기 피트(PT)는 V자형 즉, 삼각형 형상일 수도 있고 역사다리꼴 형상일 수 있으나, 이에 한정되지 않고 상기 기판(10) 및/또는 상기 제1 식각 용액의 종류에 따라 그 형태가 달라질 수도 있다.The substrate 10 may be selectively etched, for example, wet etched, using the mask pattern 27 as a mask. As a result, a pit PT may be formed in the substrate 10. Since the pit PT is formed in a portion exposed by the mask pattern 27, the pit PT may be formed to cross each unit element region UR of FIG. 1A. In addition, the pit PT may be a line pattern extending in a shorter direction of a horizontal direction and a vertical direction of each unit device region (UR of FIG. 1A). Alternatively, the pits PT may have a lattice shape or an oblique shape as shown in FIGS. 21 or 22, respectively. A first etching solution for selectively wet etching the substrate 10 may include the substrate 10. ) Can be selected according to the type. As an example, when the substrate 10 is a sapphire substrate, the first etching solution may be a nitric acid-phosphate mixed solution or a sulfuric acid-phosphate mixed solution. As another example, when the substrate 10 is a GaN substrate, the first etching solution may be a phosphoric acid solution. The wet etching using the first etching solution may be performed at a temperature of about 280 degrees for 20 to 30 minutes, but the size of the pit PT may vary according to the treatment time. The pit PT may have a V shape, that is, a triangular shape or an inverted trapezoidal shape, but the shape of the pit PT may vary depending on the type of the substrate 10 and / or the first etching solution.

도 18a, 도 18b, 및 도 18c를 참조하면, 상기 마스크 패턴(27)을 제거하여 상기 기판(10)의 상부면을 노출시키고, 상기 상부면이 노출된 기판(10) 상에 버퍼층(31)을 형성할 수 있다. 상기 버퍼층(31)은 상기 기판(10)이 후술하는 제1 도전형 반도체층과 서로 다른 격자상수를 갖는 경우에, 이들 사이의 격자부정합을 완화하기 위하여 형성하는 층으로서, 언도프트 GaN(undoped GaN)층일 수 있다. 상기 버퍼층(31)은 상기 기판(10)의 상부면(ex. C-면) 상에 에피택시얼하게 성장되는 층으로서, 상기 기판(10)의 상부면 상에서 수직 성장하고 상기 피트(PT) 상부에서는 수평 성장할 수 있다. 따라서, 상기 버퍼층(31)이 수평 성장된 영역에서는 실 전위(threading dislocation)가 차단될 수 있어 상기 버퍼층(31)의 품질이 향상될 수 있다.18A, 18B, and 18C, the mask pattern 27 is removed to expose the top surface of the substrate 10, and the buffer layer 31 is disposed on the substrate 10 on which the top surface is exposed. Can be formed. When the substrate 10 has a lattice constant different from that of the first conductivity-type semiconductor layer described later, the buffer layer 31 is a layer formed to mitigate lattice mismatch therebetween, and is undoped GaN. Layer). The buffer layer 31 is a layer epitaxially grown on an upper surface (eg, a C-plane) of the substrate 10. Can grow horizontally. Therefore, threading dislocations may be blocked in an area where the buffer layer 31 is horizontally grown, and thus the quality of the buffer layer 31 may be improved.

이 후, 상기 버퍼층(31) 상에 제1 도전형 반도체층(33), 활성층(35), 제2 도전형 반도체층(37)을 차례로 형성할 수 있다. 상술한 바와 같이, 상기 피트(PT) 상에서 수평 성장됨에 따라 실 전위 밀도가 완화된 버퍼층(31) 상에 상기 제1 도전형 반도체층(33), 상기 활성층(35), 및 상기 제2 도전형 반도체층(37)을 형성함으로써, 상기 제1 도전형 반도체층(33), 상기 활성층(35), 및 상기 제2 도전형 반도체층(37) 내의 실 전위 밀도 역시 줄어들어 고품위의 박막을 얻을 수 있다.Thereafter, the first conductive semiconductor layer 33, the active layer 35, and the second conductive semiconductor layer 37 may be sequentially formed on the buffer layer 31. As described above, the first conductivity-type semiconductor layer 33, the active layer 35, and the second conductivity-type on the buffer layer 31 in which the actual dislocation density is relaxed as it is horizontally grown on the pit PT. By forming the semiconductor layer 37, the actual dislocation densities in the first conductive semiconductor layer 33, the active layer 35, and the second conductive semiconductor layer 37 are also reduced, thereby obtaining a high quality thin film. .

도 19a, 도 19b, 및 도 19c를 참조하면, 상기 분리 영역(SR) 내에서 상기 제2 도전형 반도체층(37), 상기 활성층(35), 상기 제1 도전형 반도체층(33), 상기 버퍼층(31), 및 상기 기판(10)의 상부 일부를 식각하여 분리 홈(SR′)을 형성할 수 있다. 상기 분리 홈(SR′)을 형성하는 것은 레이저 스크라이빙법 혹은 식각법을 사용하여 수행할 수 있다. 상기 분리 홈(SR′)에 의해 단위 소자(UC)가 정의될 수 있다. 또한, 상기 분리 홈(SR′)의 측벽 내에 피트(PT)가 노출될 수 있다.19A, 19B, and 19C, the second conductivity type semiconductor layer 37, the active layer 35, the first conductivity type semiconductor layer 33, and the second region SR within the isolation region SR. The isolation layer SR ′ may be formed by etching the buffer layer 31 and the upper portion of the substrate 10. Forming the separation groove SR ′ may be performed using a laser scribing method or an etching method. The unit device UC may be defined by the separation groove SR '. In addition, the pit PT may be exposed in the sidewall of the separation groove SR ′.

도 20a, 도 20b, 및 도 20c를 참조하면, 이 후, 상기 분리 홈(SR′)이 형성된 기판(10) 상에 상기 버퍼층(31) 및 상기 기판(10)을 식각하는 제2 식각 용액(E2)을 가한다. 상기 제2 식각 용액(E2)은 상기 분리 홈(SR′)의 측벽 내에 노출된 상기 피트(PT)를 따라 흘러들어가면서, 상기 피트(PT)에 접하는 상기 버퍼층(31) 및 상기 기판(10)을 식각한다. 그 결과, 상기 기판(10)과 상기 버퍼층(31)은 상기 기판(10)과 상기 버퍼층(31) 사이의 계면에서 상기 기판(10)과 상기 버퍼층(31)으로 연장된 보이드(VD)를 구비할 수 있다. 이러한 제2 보이드(VD)는 상기 기판(10)의 식각에 의해 형성된 하부 보이드(VD2)와 상기 버퍼층(31)의 식각에 의해 형성된 상부 보이드(VD1)로 구분될 수 있다. 20A, 20B, and 20C, a second etching solution for etching the buffer layer 31 and the substrate 10 on the substrate 10 on which the separation groove SR 'is formed ( E2) is added. The second etching solution E2 flows along the pit PT exposed in the sidewall of the separation groove SR 'and opens the buffer layer 31 and the substrate 10 in contact with the pit PT. Etch it. As a result, the substrate 10 and the buffer layer 31 have voids VD extending from the substrate 10 to the buffer layer 31 at the interface between the substrate 10 and the buffer layer 31. can do. The second void VD may be divided into a lower void VD2 formed by etching the substrate 10 and an upper void VD1 formed by etching the buffer layer 31.

상기 제2 식각 용액(E2)은 상기 기판(10) 및 상기 버퍼층(31)의 결정 방향에 따라 식각률이 크게 달라질 수 있다. 다시 말해서, 상기 제2 식각 용액(E2)은 상기 기판(10)의 특정 결정 방향 및 상기 버퍼층(31)의 특정 결정 방향을 우선적으로 식각할 수 있다. 그 결과, 상기 보이드(VD)는 적어도 하나의 예각 또는 적어도 하나의 둔각을 구비하는 다각형꼴의 형상을 가질 수 있다. 일 예로서, 상기 보이드(VD)는 삼각형 또는 사다리꼴의 상부 보이드(VD1)와 역삼각형 또는 역사다리꼴의 하부 보이드(VD2)로 구성되되, 상기 상부 보이드(VD1)의 일 모서리와 상기 하부 보이드(VD2)의 일 모서리가 맞닿은 형태로 형성될 수 있다. 이 때, 맞닿은 모서리는 상기 기판(10)과 상기 버퍼층(31) 사이의 계면과 동일면 내에 위치할 수 있다.An etching rate of the second etching solution E2 may vary greatly depending on crystal directions of the substrate 10 and the buffer layer 31. In other words, the second etching solution E2 may preferentially etch the specific crystal direction of the substrate 10 and the specific crystal direction of the buffer layer 31. As a result, the void VD may have a polygonal shape having at least one acute angle or at least one obtuse angle. For example, the void VD includes a triangular or trapezoidal upper void VD1 and an inverted triangle or inverted trapezoid lower void VD2, and one edge of the upper void VD1 and the lower void VD2. One edge of the) may be formed in contact with each other. In this case, the abutted edge may be located in the same plane as the interface between the substrate 10 and the buffer layer 31.

일 예로서, 상기 기판(10)이 사파이어 기판이고 상기 버퍼층(31)이 언도프트 GaN층인 경우에, 상기 제2 식각 용액(E2)은 상기 기판(10)의 (-1105)면과 (1-102)면을 우선적으로 식각하고 또한 상기 버퍼층(31)의 {1011}면을 우선적으로 식각하는 황산-인산 혼합용액 또는 질산-인산 혼합용액일 수 있다. 그 결과, 상기 보이드(VD)는 삼각형의 상부 보이드(VD1)의 일 모서리와 역삼각형의 하부 보이드(VD2)의 일 모서리가 맞닿은 형태를 갖는 사각형의 형상을 가질 수 있다.As an example, when the substrate 10 is a sapphire substrate and the buffer layer 31 is an undoped GaN layer, the second etching solution E2 may be formed on the (-1105) plane of the substrate 10 and the (1-105) surface. 102) may be a sulfuric acid-phosphate mixed solution or a nitric acid-phosphate mixed solution for preferentially etching the {1011} plane of the buffer layer 31. As a result, the void VD may have a rectangular shape in which one edge of the upper void VD1 of the triangle and one edge of the lower void VD2 of the inverted triangle are in contact with each other.

다른 예로서, 상기 기판(10)이 GaN 기판이고 상기 버퍼층(31)이 GaN층인 경우에, 상기 제2 식각 용액(E2)은 상기 기판(10)의 {1011}면 및 상기 버퍼층(31)의 {1011)면을 우선적으로 식각하는 인산 용액, 황산-인산 혼합용액, 질산-인산 혼합용액일 수 있다. 이 때 형성된 상기 보이드(VD) 또한 삼각형의 상부 보이드(VD1)의 일 모서리와 역삼각형의 하부 보이드(VD2)의 일 모서리가 맞닿은 형태를 갖는 사각형의 형상을 가질 수 있다.As another example, when the substrate 10 is a GaN substrate and the buffer layer 31 is a GaN layer, the second etching solution E2 may be formed on the {1011} plane of the substrate 10 and the buffer layer 31. And a phosphoric acid solution, a sulfuric acid-phosphate mixed solution, and a nitric acid-phosphate mixed solution for preferentially etching the (1011) plane. The voids VD formed at this time may also have a rectangular shape in which one corner of the upper void VD1 of the triangle and one corner of the lower void VD2 of the inverted triangle are in contact with each other.

상기 제2 식각 용액(E2)을 가하는 시간에 따라 상기 보이드(VD)의 크기는 변화될 수 있다. 일 예에서, 상기 단위 소자(UC)의 중앙부로는 상기 제2 식각 용액(E2)가 충분하게 흘러 들어가지 못해 상기 단위 소자(UC)의 중앙부에서는 상기 보이드(VD)가 형성되지 않을 수도 있다.The size of the void VD may change according to the time of applying the second etching solution E2. For example, the second etching solution E2 may not sufficiently flow into the central portion of the unit device UC, and thus the void VD may not be formed in the central portion of the unit device UC.

한편, 상기 보이드(VD)의 형상은 앞서 설명한 것에 한정되지 않고 상기 기판(10)을 형성하는 물질의 종류와 상기 버퍼층(31)을 형성하는 물질의 종류, 그리고 이에 따른 상기 제2 식각 용액(E2)의 종류에 따라 다양하게 변화될 수 있다.Meanwhile, the shape of the void VD is not limited to the above description, but the type of the material forming the substrate 10 and the type of the material forming the buffer layer 31, and thus the second etching solution E2. ) Can vary depending on the type of).

이 후, 도 5b 및 도 5c를 참조하여 설명한 방법을 사용하여, 메사 식각 영역(MR, mesa etched region), 전류 스프레딩 도전막(41), 제1 전극(43), 및 제2 전극(47)을 형성할 수 있고, 단위 소자들(UC)을 서로 분리할 수 있다.Thereafter, using the method described with reference to FIGS. 5B and 5C, a mesa etched region (MR), a current spreading conductive layer 41, a first electrode 43, and a second electrode 47 are used. ) May be formed, and the unit devices UC may be separated from each other.

본 실시예에서는, 실 전위 밀도를 감소시키기 위해 비교적 두꺼운 두께로 형성되어 상기 활성층(35)에서 발생된 광을 흡수할 수 있는 상기 버퍼층(31) 내에 상기 보이드(VD)를 형성함으로써, 상기 버퍼층(31) 내에서의 광 흡수를 감소시켜 광 추출 효율을 더욱 향상시킬 수 있다.In the present embodiment, the buffer layer (VD) is formed in the buffer layer 31 that is formed to a relatively thick thickness to absorb the light generated in the active layer 35 so as to reduce the actual dislocation density. It is possible to further improve the light extraction efficiency by reducing the light absorption in the 31).

상기 보이드(VD) 내에는 공기가 충전될 수 있다. 공기의 굴절율은 1이므로, 상기 기판(10)을 형성하는 물질의 굴절율(ex. GaN의 굴절율은 약 2.55, 사파이어의 굴절율은 약 1.77)에 비해 낮다. 따라서, 상기 버퍼층(31)과 상기 보이드(VD) 사이 계면에서의 임계각은, 상기 버퍼층(31)과 상기 기판(10) 사이 계면에서의 임계각에 비해 감소될 수 있어, 상기 활성층(35)에서 상기 기판(10) 방향으로 진행된 광의 전반사 확률을 높여 광 추출 효율을 향상시킬 수 있다. 또한, 상기 보이드(VD)의 단면은 적어도 하나의 각이 예각 또는 둔각인 다각형 모양으로서, 그의 측면은 상기 기판(10)과 일정 각도를 가질 수 있다. 그 결과, 상기 활성층(35)에서 상기 기판(10) 방향으로 진행된 광은 상기 버퍼층(31)과 상기 보이드(VD) 사이의 계면에 대해 임계각 이상의 입사각을 가질 확률이 높아질 수 있고, 이에 따라 상기 버퍼층(31)과 상기 보이드(VD) 사이의 계면에서 전반사될 확률이 높아져 광 추출 효율이 더욱 향상될 수 있다.Air may be filled in the void VD. Since the refractive index of air is 1, the refractive index of the material forming the substrate 10 (eg, the refractive index of GaN is about 2.55, and the sapphire refractive index is about 1.77). Therefore, the critical angle at the interface between the buffer layer 31 and the void VD may be reduced compared to the critical angle at the interface between the buffer layer 31 and the substrate 10, so that the active layer 35 may have the critical angle at the interface. The light extraction efficiency may be improved by increasing the total reflection probability of the light traveling toward the substrate 10. In addition, the cross section of the void VD may have a polygonal shape in which at least one angle is an acute angle or an obtuse angle, and a side surface thereof may have a predetermined angle with the substrate 10. As a result, the light propagated toward the substrate 10 from the active layer 35 may have a high probability of having an incident angle greater than or equal to a critical angle with respect to the interface between the buffer layer 31 and the void VD, and thus the buffer layer. The probability of total reflection at the interface between the 31 and the voids VD increases, so that light extraction efficiency may be further improved.

상기 보이드(VD)의 크기 일 예로서 그 폭은 단위 소자(UC)의 중앙부(Wc)보다 에지부(Wp)에서 더 클 수 있다. 이는 앞서 설명한 바와 같이 상기 보이드(VD)를 형성하는 제2 식각 용액이 상기 단위 소자(UC)의 에지부에서 중앙부로 흘러들어가기 때문에, 상기 단위 소자(UC)의 에지부에서의 상기 기판 및/또는 상기 버퍼층이 식각 용액과 접촉하는 시간이 더 길기 때문이다. 나아가, 상기 단위 소자(UC)의 중앙부에서는 상기 보이드(VD)가 형성되지 않을 수도 있다. 따라서, 기존에 비해서 상기 단위 소자(UC)의 에지부에서의 효율 향상이 중앙부에서보다 두드러질 수 있다. 기존에는 단위 소자의 중앙부가 에지부에 비해 광 효율이 더 우수하였으나, 본 발명을 적용하는 경우 단위 소자의 중앙부와 에지부의 광 효율 편차를 줄일 수 있다.
As an example, the width of the void VD may be larger at the edge portion Wp than at the center portion Wc of the unit element UC. This is because, as described above, the second etching solution forming the void VD flows from the edge portion of the unit element UC to the center portion, and thus the substrate and / or at the edge portion of the unit element UC. This is because the buffer layer is in contact with the etching solution for a longer time. Furthermore, the void VD may not be formed in the central portion of the unit device UC. Therefore, as compared with the conventional method, the improvement in efficiency at the edge portion of the unit device UC may be more noticeable than at the center portion. Conventionally, the central portion of the unit device has better light efficiency than the edge portion, but when the present invention is applied, variations in the optical efficiency of the central portion and the edge portion of the unit device may be reduced.

도 23a 및 도 23b는 본 발명의 다른 실시예에 따른 발광다이오드의 제조방법을 나타낸 단면도들이다. 도 23a는 20a의 B-B′를 따라 취해진 단면도와 유사하고, 도 23b는 20a의 C-C′를 따라 취해진 단면도와 유사하다. 23A and 23B are cross-sectional views illustrating a method of manufacturing a light emitting diode according to another embodiment of the present invention. FIG. 23A is similar to the cross sectional view taken along B-B 'of 20a, and FIG. 23B is similar to the cross sectional view taken along C-C' of 20a.

도 23a 및 도 23b를 참조하면, 도 19a 및 도 19b에서 설명한 경우보다 제2 식각 용액을 가하는 시간을 더 길게 하여, 보이드(VD)를 더욱 확장시켜 상기 보이드(VD) 내에 상기 제1 도전형 반도체층(33)의 하부면이 노출되도록 한다. 이 때, 상기 보이드(VD)는 사다리꼴의 상부 보이드(VD1)와 삼각형의 하부 보이드(VD2)로 구성되되, 상기 상부 보이드(VD1)의 일 변과 상기 하부 보이드(VD2)의 일 변이 맞닿은 형태로 형성될 수 있고, 맞닿은 변은 상기 기판(10)과 상기 버퍼층(31) 사이의 계면과 동일면 내에 위치할 수 있다.이 후, 상기 제1 도전형 반도체층(33)을 선택적으로 식각하는 제3 식각 용액을 상기 기판 상에 가한다. 상기 제3 식각 용액은 상기 보이드(VD)를 따라 흘러들어가 상기 보이드(VD) 내에 노출된 제1 도전형 반도체층(33)의 하부면을 식각하여 제1 도전형 반도체층(33)의 하부면 내에 요철을 형성할 수 있다. 상기 제1 도전형 반도체층(33)이 GaN층인 경우에, 상기 제3 식각 용액(E3)은 KOH 또는 NaOH일 수 있다.Referring to FIGS. 23A and 23B, the time for applying the second etching solution is longer than in the case described with reference to FIGS. 19A and 19B to further expand the void VD to further expand the void VD. The bottom surface of layer 33 is exposed. At this time, the void (VD) is composed of a trapezoidal upper void (VD1) and a triangular lower void (VD2), one side of the upper void (VD1) and one side of the lower void (VD2) in contact with each other. The contacting side may be positioned in the same plane as the interface between the substrate 10 and the buffer layer 31. Thereafter, a third third layer selectively etching the first conductivity-type semiconductor layer 33 may be used. An etching solution is added onto the substrate. The third etching solution flows along the void VD and etches the lower surface of the first conductive semiconductor layer 33 exposed in the void VD to lower the lower surface of the first conductive semiconductor layer 33. Unevenness can be formed in the inside. When the first conductivity type semiconductor layer 33 is a GaN layer, the third etching solution E3 may be KOH or NaOH.

상기 제1 도전형 반도체층(33)의 하부면 내에 형성된 요철로 인해 상기 활성층(35)에서 상기 기판 방향으로 진행하는 광은 상기 요철로 인해 산란될 수 있어, 광 추출 효율이 더욱 증가할 수 있다.
Light traveling in the direction of the substrate from the active layer 35 due to the irregularities formed in the lower surface of the first conductivity type semiconductor layer 33 may be scattered due to the irregularities, so that the light extraction efficiency may be further increased. .

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.

10: 기판 SR : 분리 영역
UR : 단위 소자 영역 SR′: 분리 홈
UC : 단위 소자 25: 희생 패턴
25a, 25a ′, VD: 보이드 31: 버퍼층
33: 제1 도전형 반도체층 35: 활성층
37: 제2 도전형 반도체층 41: 전류 스프레딩 도전막
43, 47: 전극10: substrate SR: separation area
UR: Unit element area SR ′: Separation groove
UC: unit element 25: sacrificial pattern
25a, 25a ′, VD: Void 31: Buffer Layer
33: first conductive semiconductor layer 35: active layer
37: second conductive semiconductor layer 41: current spreading conductive film
43, 47: electrode

Claims (36)

기판과 상기 기판 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하고,
상기 기판과 상기 버퍼층은 상기 기판과 상기 버퍼층 사이의 계면에서 상기 기판과 상기 버퍼층으로 연장된 보이드를 구비하는 발광다이오드.A substrate, a buffer layer sequentially disposed on the substrate, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer,
And the substrate and the buffer layer have voids extending from the substrate to the buffer layer at an interface between the substrate and the buffer layer. 제1항에 있어서,
상기 보이드는 적어도 하나의 각이 예각 또는 둔각인 다각형꼴의 형상을 갖는 발광다이오드.The method of claim 1,
The voids are light emitting diodes having a polygonal shape with at least one angle being acute or obtuse. 제1항에 있어서,
상기 보이드는 상기 버퍼층 내에 위치하는 단면 형상이 삼각형 또는 사다리꼴인 상부 보이드와 상기 기판 내에 위치하는 단면 형상이 역삼각형 또는 역사다리꼴인 하부 보이드를 구비하는 발광다이오드.The method of claim 1,
The voids include an upper void having a triangular or trapezoidal cross-sectional shape located in the buffer layer and a lower void having an inverted triangle or inverted trapezoidal cross-sectional shape located in the substrate. 제3항에 있어서,
상기 상부 보이드의 단면의 일 변과 상기 하부 보이드의 단면의 일 변은 서로 맞닿고, 맞닿은 변들의 길이는 서로 다른 발광다이오드.The method of claim 3,
One side of the cross section of the upper void and one side of the cross section of the lower void abut each other, the length of the abutting side is different from each other. 제3항에 있어서,
상기 상부 보이드 내에 노출된 면들은 상기 버퍼층의 결정면들이고,
상기 하부 보이드 내에 노출된 면들은 상기 기판의 결정면들인 발광다이오드.The method of claim 3,
The surfaces exposed in the upper voids are crystal surfaces of the buffer layer,
Surfaces exposed in the lower voids are crystal planes of the substrate. 제5항에 있어서,
상기 상부 보이드 내에 노출된 면들과 상기 기판의 표면이 이루는 각은 서로에 관계없이 50 내지 65도인 발광다이오드.The method of claim 5,
The angle between the surfaces exposed in the upper void and the surface of the substrate is 50 to 65 degrees irrespective of each other. 제6항에 있어서,
상기 상부 보이드 내에 노출된 면들은 {1011}면인 발광다이오드.The method according to claim 6,
The light emitting diodes in which the surfaces exposed in the upper void are {1011} planes. 제5항 또는 제6항에 있어서,
상기 하부 보이드 내에 노출된 면들과 상기 기판 표면이 이루는 각은 서로에 관계없이 30 내지 40도 또는 50 내지 60도인 발광다이오드.The method according to claim 5 or 6,
The angle between the surfaces exposed in the lower void and the substrate surface is 30 to 40 degrees or 50 to 60 degrees irrespective of each other. 제8항에 있어서,
상기 하부 보이드 내에 노출된 면들은 (-1105)면과 (1-102)면인 발광다이오드.9. The method of claim 8,
Surfaces exposed in the lower voids are (-1105) and (1-102) planes. 제1항에 있어서,
상기 보이드는 칩의 중앙부보다 에지부에서 더 큰 발광다이오드.The method of claim 1,
Wherein the void is larger at the edge than at the center of the chip. 제1항에 있어서,
상기 보이드 내에 상기 제1 도전형 반도체층의 하부면이 노출된 발광다이오드.The method of claim 1,
A light emitting diode in which the lower surface of the first conductivity type semiconductor layer is exposed in the void. 제11항에 있어서,
상기 보이드 내에 노출된 제1 도전형 반도체층의 하부면은 요철부를 구비하는 발광다이오드.12. The method of claim 11,
The lower surface of the first conductive semiconductor layer exposed in the voids includes a light emitting diode. 기판과 상기 기판 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 반도체 칩에 있어서,
상기 반도체 칩의 에지부의 상기 기판과 상기 버퍼층 사이의 계면에서 상기 기판의 결정면과 상기 버퍼층의 결정면을 노출시키는 보이드가 형성된 발광다이오드.A semiconductor chip comprising a substrate, a buffer layer sequentially disposed on the substrate, a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer,
And a void for exposing a crystal surface of the substrate and a crystal surface of the buffer layer at an interface between the substrate and the buffer layer at an edge portion of the semiconductor chip. 제13항에 있어서,
상기 보이드 내에 노출된 상기 버퍼층의 결정면들과 상기 기판의 표면이 이루는 각은 서로에 관계없이 50 내지 65도인 발광다이오드.The method of claim 13,
The angle between the crystal surfaces of the buffer layer exposed in the void and the surface of the substrate is 50 to 65 degrees irrespective of each other. 제14항에 있어서,
상기 보이드 내에 노출된 상기 버퍼층의 결정면들은 {1011}면인 발광다이오드.15. The method of claim 14,
The crystal planes of the buffer layer exposed in the voids are {1011} planes. 제13항 또는 제14항에 있어서,
상기 보이드 내에 노출된 상기 기판의 결정면들과 상기 기판의 표면이 이루는 각은 서로에 관계없이 30 내지 40도 또는 50 내지 60도인 발광다이오드.The method according to claim 13 or 14,
The angle between the crystal surfaces of the substrate exposed in the void and the surface of the substrate is 30 to 40 degrees or 50 to 60 degrees irrespective of each other. 제16항에 있어서,
상기 보이드 내에 노출된 상기 기판의 결정면들은 (-1105)면과 (1-102)면인 발광다이오드.17. The method of claim 16,
The light emitting diodes of the substrate exposed in the voids are (-1105) and (1-102) planes. 분리 영역 및 단위 소자 영역을 갖는 기판 상에 상기 단위 소자 영역을 가로지르는 희생 패턴을 형성하는 단계;
상기 희생 패턴 상에 차례로 배치된 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성하는 단계;
상기 분리 영역 내에 분리 홈을 형성하여, 상기 분리 홈의 측벽 내에 상기 희생 패턴을 노출시키는 단계;
상기 노출된 희생 패턴을 식각하여 제1 보이드를 형성하되, 상기 제1 보이드 내에 상기 기판 및 상기 버퍼층이 노출되는 단계; 및
상기 제1 보이드 내에 노출된 상기 기판 및 상기 버퍼층을 식각하여 제2 보이드를 형성하는 것을 포함하는 발광다이오드 제조방법.Forming a sacrificial pattern across the unit device region on a substrate having an isolation region and a unit device region;
Forming a buffer layer, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer sequentially disposed on the sacrificial pattern;
Forming a separation groove in the separation region to expose the sacrificial pattern in a sidewall of the separation groove;
Etching the exposed sacrificial pattern to form a first void, wherein the substrate and the buffer layer are exposed in the first void; And
And forming a second void by etching the substrate and the buffer layer exposed in the first void. 제18항에 있어서,
상기 제2 보이드는 적어도 하나의 각이 예각 또는 둔각을 포함한 다각형꼴 형상을 갖는 발광다이오드 제조방법.19. The method of claim 18,
The second void is a light emitting diode manufacturing method having a polygonal shape including at least one angle acute or obtuse. 제18항에 있어서,
상기 기판은 사파이어 기판이고, 상기 버퍼층은 언도프트 GaN이고,
상기 제1 보이드 내에 노출된 상기 기판 및 상기 버퍼층을 식각하는 것은 인산 혹은 황-인산 용액을 사용하여 수행하는 발광다이오드 제조방법.19. The method of claim 18,
The substrate is a sapphire substrate, the buffer layer is undoped GaN,
And etching the substrate and the buffer layer exposed in the first void using phosphoric acid or sulfur-phosphate solution. 제18항에 있어서,
상기 기판은 GaN 기판이고, 상기 버퍼층은 언도프트 GaN이고,
상기 제1 보이드 내에 노출된 상기 기판 및 상기 버퍼층을 식각하는 것은 인산 용액을 사용하여 수행하는 발광다이오드 제조방법.19. The method of claim 18,
The substrate is a GaN substrate, the buffer layer is undoped GaN,
And etching the substrate and the buffer layer exposed in the first void by using a phosphoric acid solution. 제18항에 있어서,
상기 제2 보이드 내에 상기 제1 도전형 반도체층의 하부면이 노출된 발광다이오드 제조방법.19. The method of claim 18,
The method of manufacturing a light emitting diode in which the lower surface of the first conductivity type semiconductor layer is exposed in the second void. 제22항에 있어서,
상기 제2 보이드 내에 노출된 제1 도전형 반도체층의 하부면 내에 요철을 형성하는 단계를 더 포함하는 발광다이오드 제조방법.The method of claim 22,
And forming irregularities in the lower surface of the first conductive semiconductor layer exposed in the second void. 제23항에 있어서,
상기 제1 도전형 반도체층은 GaN층이고,
상기 요철을 형성하는 것은 KOH 또는 NaOH용액을 사용하여 수행하는 발광다이오드 제조방법.24. The method of claim 23,
The first conductivity type semiconductor layer is a GaN layer,
Forming the unevenness is a light emitting diode manufacturing method performed using a KOH or NaOH solution. 제18항에 있어서,
상기 희생 패턴은 라인 패턴, 격자 형상의 패턴, 원 또는 다각형의 홀을 갖는 막인 발광다이오드 제조방법.19. The method of claim 18,
The sacrificial pattern is a light emitting diode manufacturing method of a line pattern, a lattice pattern, a film having a hole of a circle or polygon. 제18항에 있어서,
상기 기판은 그의 표면 내에 요부와 철부를 갖는 기판 패턴을 포함하고,
상기 희생 패턴은 상기 기판 패턴의 요부 내에 위치하는 발광다이오드 제조방법.19. The method of claim 18,
The substrate includes a substrate pattern having recesses and concavities in its surface,
The sacrificial pattern is a light emitting diode manufacturing method located within the recessed portion of the substrate pattern. 분리 영역 및 단위 소자 영역을 갖는 기판의 상부면 내에 상기 단위 소자 영역을 가로지르는 피트를 형성하는 단계;
상기 피트가 형성된 기판 상에 버퍼층, 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 차례로 형성하는 단계;
상기 분리 영역 내에 분리 홈을 형성하여, 상기 분리 홈의 측벽 내에 상기 피트를 노출시키는 단계; 및
상기 피트 내에 노출된 상기 버퍼층을 식각하여 보이드를 형성하는 단계를 포함하는 발광다이오드 제조방법.Forming a pit across the unit device region in an upper surface of the substrate having an isolation region and a unit device region;
Sequentially forming a buffer layer, a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer on the pit-formed substrate;
Forming a separation groove in the separation region to expose the pit in the sidewall of the separation groove; And
And forming a void by etching the buffer layer exposed in the pit. 제27항에 있어서,
상기 보이드는 적어도 하나의 각이 예각 또는 둔각을 포함한 다각형꼴 형상을 갖는 발광다이오드 제조방법.28. The method of claim 27,
The voids have a light emitting diode manufacturing method having a polygonal shape including at least one angle of acute or obtuse angle. 제27항에 있어서,
상기 기판은 사파이어 기판이고, 상기 버퍼층은 언도프트 GaN이고,
상기 피트 내에 노출된 상기 버퍼층을 식각하는 것은 인산 혹은 황-인산 용액을 사용하여 수행하는 발광다이오드 제조방법.28. The method of claim 27,
The substrate is a sapphire substrate, the buffer layer is undoped GaN,
And etching the buffer layer exposed in the pit using phosphoric acid or sulfur-phosphate solution. 제27항에 있어서,
상기 기판은 GaN 기판이고, 상기 버퍼층은 언도프트 GaN이고,
상기 피트 내에 노출된 상기 버퍼층을 식각하는 것은 인산용액을 사용하여 수행하는 발광다이오드 제조방법.28. The method of claim 27,
The substrate is a GaN substrate, the buffer layer is undoped GaN,
And etching the buffer layer exposed in the pits using a phosphate solution. 제27항에 있어서,
상기 보이드 내에 상기 제1 도전형 반도체층의 하부면이 노출된 발광다이오드 제조방법.28. The method of claim 27,
The light emitting diode manufacturing method of the lower surface of the first conductivity type semiconductor layer exposed in the void. 제31항에 있어서,
상기 보이드 내에 노출된 제1 도전형 반도체층의 하부면 내에 요철을 형성하는 것을 더 포함하는 발광다이오드 제조방법.32. The method of claim 31,
And forming irregularities in the lower surface of the first conductivity-type semiconductor layer exposed in the voids. 제32항에 있어서,
상기 제1 도전형 반도체층은 GaN층이고,
상기 요철을 형성하는 것은 KOH 또는 NaOH용액을 사용하여 수행하는 발광다이오드 제조방법.33. The method of claim 32,
The first conductivity type semiconductor layer is a GaN layer,
Forming the unevenness is a light emitting diode manufacturing method performed using a KOH or NaOH solution. 제27항에 있어서,
상기 피트를 형성하기 전에, 상기 기판 상에 마스크 패턴을 형성하는 단계를 더 포함하고,
상기 피트를 형성하는 것은, 상기 마스크 패턴을 마스크로 하여 상기 기판을 식각하여 수행하고,
상기 피트가 형성된 기판으로부터 상기 마스크 패턴을 제거하는 단계를 더 포함하는 발광다이오드 제조방법.28. The method of claim 27,
Before forming the pits, further comprising forming a mask pattern on the substrate,
The forming of the pits may be performed by etching the substrate using the mask pattern as a mask.
And removing the mask pattern from the substrate on which the pits are formed. 제34항에 있어서,
상기 기판은 사파이어 기판이고,
상기 기판을 식각하는 것은 인산 용액을 사용하여 수행하는 발광다이오드 제조방법.35. The method of claim 34,
The substrate is a sapphire substrate,
Etching the substrate is a light emitting diode manufacturing method using a phosphoric acid solution. 제34항에 있어서,
상기 마스크 패턴은 라인 패턴, 원 또는 다각형 패턴인 발광다이오드 제조방법.35. The method of claim 34,
The mask pattern is a light emitting diode manufacturing method of the line pattern, circle or polygonal pattern.
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