KR20130116812A - 고입력 용량성 신호 증폭기용 시스템 및 방법 - Google Patents

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Abstract

실시예에 따르면, 방법은 용량성 신호 소스에 의해 제공된 입력 신호의 진폭을 결정하는 단계, 결정된 진폭에 기초하여 압축된 아날로그 신호를 형성하기 위해 아날로그 도메인에서 입력 신호를 압축하는 단계, 압축된 아날로그 신호를 압축된 디지털 신호로 변환하는 단계, 및 압축해제된 디지털 신호를 형성하기 위해 디지털 도메인에서 디지털 신호를 압축해제하는 단계를 포함한다. 실시예에서, 아날로그 신호를 압축하는 단계는 용량성 신호 소스에 커플링된 증폭기의 제 1 이득을 조정하는 단계를 포함하고, 디지털 신호를 압축해제하는 단계는 디지털 프로세싱 블록의 제 2 이득을 조정하는 단계를 포함한다.

Description

고입력 용량성 신호 증폭기용 시스템 및 방법{SYSTEM AND METHOD FOR HIGH INPUT CAPACITIVE SIGNAL AMPLIFIER}
본 발명은 일반적으로 반도체 회로들 및 방법들에 관한 것으로, 더욱 특히, 저 왜곡 용량성 신호 소스용 증폭기에 관한 것이다.
오디오 마이크로폰들이 셀룰러 전화들, 디지털 오디오 레코더들, 개인 컴퓨터들 및 원격화상 시스템들과 같은 다양한 소비자 애플리케이션들에서 일반적으로 사용된다. 특히, 저비용의 일렉트릿 콘덴서 마이크로폰(ECM)이 대량 생산된 비용 민감형 애플리케이션들에서 사용된다. ECM 마이크로폰은 통상적으로, 사운드 포트와 전기 출력 단자들을 갖는 소형 패키지에 장착되는 일렉트릿 재료의 필름을 포함한다. 일렉트릿 재료는 다이아프램(diaphragm)에 부착되거나 다이아프램 자체를 구성한다. 대부분의 ECM 마이크로폰들은 또한, 셀 폰과 같은 타겟 애플리케이션내의 오디오 프런트-엔드 증폭기에 인터페이싱될 수 있는 전치 증폭기를 포함한다. 다른 타입의 마이크로폰이 압력 감지형 다이아프램이 집적 회로상에서 직접 에칭될 때 구현될 수 있는 마이크로전자 기계 시스템(MEMS) 마이크로폰이다.
환경적인 사운드 압력 레벨들은 매우 높은 동적 범위에 걸쳐 있다. 예를 들어, 인간의 청각의 임계치는 약 0 dBSPL이고, 대화 음성은 약 60 dBSPL이고, 50m 떨어진 제트기의 사운드는 약 140 dBSPL이다. MEMS 마이크로폰들과 같은 마이크로폰의 다이아프램이 고강도의 음향 신호들을 견딜 수 있고 이들 고강도의 음향 신호들을 전자 신호로 정확히 변환할 수 있지만, 이러한 고레벨 신호들의 취급은 일부 어려움을 일으킨다. 예를 들어, 음향 마이크로폰들에 대한 다수의 증폭기들 및 전치 증폭기들은 특정한 동적 범위에 대해 최적화된다. 이와 같이, 이들 시스템은 현저한 왜곡을 추가하지 않고는 전체 오디오 범위를 처리하지 못할 수도 있다.
실시예에 따르면, 방법은 용량성 신호 소스에 의해 제공된 입력 신호의 진폭을 결정하는 단계, 결정된 진폭에 기초하여 압축된 아날로그 신호를 형성하기 위해 아날로그 도메인에서 입력 신호를 압축하는 단계, 압축된 아날로그 신호를 압축된 디지털 신호로 변환하는 단계, 및 압축해제된 디지털 신호를 형성하기 위해 디지털 도메인에서 디지털 신호를 압축해제하는 단계를 포함한다. 실시예에서, 아날로그 신호를 압축하는 단계는 용량성 신호 소스에 커플링된 증폭기의 제 1 이득을 조정하는 단계를 포함하고, 디지털 신호를 압축해제하는 단계는 디지털 프로세싱 블록의 제 2 이득을 조정하는 단계를 포함한다.
본 발명의 하나 또는 그 초과의 실시예들의 상세들이 첨부한 도면들 및 아래의 설명에 설명된다. 본 발명의 다른 특징들, 목적들, 및 이점들은 상세한 설명, 도면들, 및 청구항들로부터 명백해질 것이다.
본 발명, 및 본 발명의 이점들의 더욱 완벽한 이해를 위해, 이제 첨부한 도면들과 함께 아래의 상세한 설명을 참조한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 증폭기 집적 회로를 예시한다.
도 2a 내지 도 2c는 다른 실시예에 따른 예시적인 증폭기 집적 회로를 예시한다.
도 3a 내지 도 3c는 예시적인 제로 크로싱(zero crossing) 검출기, 예시적인 피크 검출기, 및 예시적인 타이밍도를 예시한다.
도 4a 내지 도 4d는 예시적인 이득 제어 곡선들을 예시한다.
도 5는 예시적인 패키지 마이크로폰 시스템을 예시한다.
상이한 도면들에서의 대응하는 참조번호들 및 심볼들은 일반적으로 다르게 나타내지 않으면 대응하는 부분들을 지칭한다. 도면들은 바람직한 실시예들의 관련 양태들을 명확하게 예시하도록 그려졌고 반드시 일정한 비율로 그려지지는 않는다. 특정한 실시예들을 더욱 명확하게 예시하기 위해, 동일한 구조, 재료, 또는 프로세스 단계의 변형들을 나타내는 문자가 도면 번호에 후속할 수도 있다.
현재 바람직한 실시예들의 제조 및 사용이 아래에 상세히 논의된다. 그러나, 본 발명이 광범위한 특정 컨텍스트들에서 실시될 수 있는 다수의 적용가능한 발명적인 개념들을 제공한다는 것을 이해해야 한다. 논의하는 특정한 실시예들은 본 발명을 제조하고 사용하기 위해 특정한 방식으로 단지 예시하는 것이고, 본 발명의 범위를 제한하지 않는다.
본 발명은 특정한 컨텍스트, 즉, MEMS 또는 일렉트릿 콘덴서 마이크로폰(ECM)과 같은 용량성 신호 소스용 증폭기의 실시예들에 관하여 설명될 것이다. 그러나, 본 발명은 오디오 시스템들, 통신 시스템들, 센서 시스템들 및 고임피던스 신호 소스들에 인터페이스하는 다른 시스템들과 같은 다른 타입의 회로들 및 시스템들에 또한 적용될 수도 있다.
실시예에서, 증폭기는 아날로그 도메인에서 용량성 신호 소스의 출력 신호를 압축하고, 압축된 신호의 아날로그-디지털 변환을 수행하며, 그 후, 디지털 도메인에서 신호를 압축해제함으로써 마이크로폰과 같은 용량성 신호 소스의 큰 동적 범위를 유지한다. 압축 및 압축해제 양자를 수행함으로써, 용량성 센서 또는 마이크로폰의 전체 감도는 그것의 완전한 출력 범위에 걸쳐 일정하게 유지될 수도 있다. 예를 들어, 일부 실시예들에서, 140 dB SPL까지의 높은 음향 신호가 시스템의 총 고조파 왜곡을 10% 아래로 유지하면서 달성될 수도 있다.
일부 실시예들에서, 용량성 신호 소스의 출력 신호를 압축하는 것은 용량성 신호 소스의 출력 신호를 감쇠시킴으로써 달성된다. 일부 실시예들에서, 프런트-엔드 감쇠의 구현 및 제어가 예를 들어, 그 전체가 참조로 여기에 통합되는 2011년 8월 25일 출원된 System and Method for Low Distortion Capacitive Signal Source Amplifier이란 명칭의 공동 계류중인 출원 번호 13/217,890 호에 설명된 바와 같이 구현될 수도 있다. 예를 들어, 일 실시예에서, 신호는 용량성 신호 소스의 출력에 커플링된 입력 증폭기의 입력에 커플링된 임피던스를 조정함으로써 감쇠될 수도 있다. 입력 레벨은 증폭기의 입력에 커플링된 커패시턴스를 제어함으로써 조정될 수도 있다. 다른 실시예에서, 입력 레벨은 증폭기의 입력에 커플링된 저항을 제어함으로써 조정될 수도 있고, 이것은 조정가능한 고역통과 네트워크를 발생시킨다. 다르게는, 다른 임피던스 타입들이 증폭기에 대한 입력에서 사용될 수도 있다. 다른 실시예에서, 입력 레벨은 용량성 센서의 2개의 플레이트들 사이의 전압을 조정함으로써 제어될 수도 있고, 이것은 용량성 센서 자체의 음향 대 전기 신호 이득을 조정한다.
일부 실시예들에서, 마이크로폰 또는 용량성 센서 신호 레벨은 피크 검출기를 사용하여 증폭기 스테이지의 출력에서 감지된다. 그 후, 입력 신호의 진폭은, 증폭기 스테이지의 출력이 피크 검출기에 의해 결정된 피크값 보다 작을 때까지 조정된다. 일부 실시예들에서, 입력 신호의 진폭은 제로 크로싱 검출기가 입력 신호 또는 증폭된 입력 신호의 AC 제로 크로싱을 검출할 때 조정된다. 다르게는, RMS 또는 평균 전력 레벨 검출기들과 같은 다른 레벨 또는 전력 감지 시스템들, 회로들 또는 방법들이 사용될 수도 있다.
도 1a는 마이크로폰(102)이 집적 회로(100)에 반드시 포함되지 않는다는 것을 나타내기 위해 점선으로 도시된 MEMS 마이크로폰(102)에 커플링되도록 구성된 예시적인 증폭기 집적 회로(IC: 100)를 예시한다. 일부 실시예들에서, 마이크로폰(102)은 또한 동일한 패키지내에 하우징된 IC(100) 또는 개별 다이에 포함될 수도 있다. 대안의 실시예에서, ECM 마이크로폰과 같은 다른 마이크로폰 타입들, 또는 다른 타입의 용량성 센서 회로들이 MEMS 마이크로폰(102) 대신에 사용될 수도 있다.
IC(100)는 가변 이득 증폭기(106), 아날로그-디지털 변환기(A/D: 108), 가변 디지털 이득 블록(110), 신호 검출 및 레벨 적응 블록(112), 디지털 인터페이스(114) 및 바이어스 생성기(104)를 갖는다. 가변 이득 증폭기(106)는 입력 패드(116)를 통해 IC(100)에 커플링되는 MEMS 마이크로폰(102)의 출력을 증폭시키는 하나 이상의 스테이지들을 갖는다. 일부 실시예들에서, 가변 이득 증폭기(106)의 일부들은 예를 들어, 그 전체가 참조로 여기에 통합되는 2011년 7월 14일 출원된 System and Method for Capacitive Signal Source Amplifier이란 명칭의 공동 계류중인 출원 번호 13/183,193 호에 설명된 바와 같이 구현될 수도 있다. 다르게는, 가변 이득 증폭기(106)는 당업계에 알려진 기법들에 따라 구현될 수도 있다. 실시예에서, 디지털 인터페이스(114)가 마이크로폰 신호의 비트스트림 또는 펄스폭 변조 표현을 출력 패드(118)에 출력한다. 추가로 및/또는 다르게는, 디지털 이득 블록(110)의 멀티-비트 출력은 출력 인터페이스에 제공되고/되거나 내부적으로 사용된다.
실시예에서, 신호 검출 및 레벨 적응 블록(112)은 가변 이득 증폭기(106)의 출력에서의 진폭을 측정하고, 이득 제어 신호들(GC1 및 GC2)을 측정된 진폭의 함수로서 계산한다. 다르게는, 신호 검출 및 레벨 적응 블록(112)은 증폭기(106)에 입력된 신호의 진폭을 측정할 수도 있다. 일부 실시예들에서, 신호 검출 및 레벨 적응 블록(112)은 용량성 신호 소스 또는 마이크로폰(102)으로부터 출력된 진폭들의 증가에 응답하여 가변 이득 증폭기(106)의 이득을 감소시킨다. 신호 검출 및 레벨 적응 블록(112)이 GC1을 통해 가변 이득 증폭기(106)의 이득을 감소시킬 때, 대응하는 증가가 가변 이득 디지털 블록(110)에 대해 이루어진다. 가변 이득 증폭기(106)의 이득에서의 감소에 응답하여 디지털 이득 블록(110)에 대응하는 증가를 적용함으로써, 마이크로폰 시스템의 감도는 매우 광범위한 동적 범위에 걸쳐 선형이다.
일부 실시예들에서, 가변 이득 증폭기(106)의 이득 및 디지털 이득 블록(110)의 이득은 소정의 임계값까지 입력 레벨들에 대해 고정된다. 이러한 임계값 이상에서, 압축이 가변 이득 증폭기(106)에 적용되고, 팽창(expansion)이 디지털 이득 블록(110)에 적용된다. 일 실시예에서, 이러한 임계값은 약 115 dB SPL이도록 설정된다. 다르게는, 다른 임계값들이 사용될 수도 있다. 일부 실시예들에서, 이러한 임계값은 높은 신호 레벨들에서 A/D 변환기(108)의 입력을 클립핑하지 않고/않거나 높은 입력 레벨들에서 과도한 오디오 왜곡을 초래하지 않고 가능한 한 많은 A/D 변환기(108)의 입력 동적 범위를 사용하기 위해 설정된다. 대안의 실시예들에서, 또는 대안의 모드들에서, 신호 검출 및 레벨 적응 블록(112)은 ADC의 잡음 기여를 더 감소시키고, 면적 및 전류 소모에 관한 시스템의 설계 요건들을 완화하기 위해 더 낮은 입력 레벨들에서 가변 이득 증폭기(106)에서 신호 증폭 및 디지털 이득 블록(110)에서 압축을 제공하도록 구성될 수도 있다. 예를 들어, 더 낮은 입력 레벨들에서 더 높은 이득을 사용하는 것은 용량성 입력 소스(102)의 잡음 기여 및 가변 이득 증폭기(106)의 입력 스테이지가 더욱 우세하게 되게 함으로써 A/D 변환기(108)의 잡음 기여의 중요성을 감소시켜서, 더 낮은 입력 레벨들에서 더 낮은 입력 관련 잡음 레벨을 발생시킨다.
실시예에서, A/D 변환기(108)는 시그마-델타 A/D 변환기와 같은 오디오 오버샘플링 데이터 변환기를 사용하여 구현될 수도 있다. 다르게는, 다른 A/D 아키텍처들이 사용될 수도 있다. 일 실시예에서, A/D 변환기(108)는 약 1 MHz 내지 약 4 MHz의 샘플링 레이트를 갖고, 이것은 데시메이션 필터(decimation filter)를 사용하여 약 8.33 kHz 내지 약 33.33 kHz로 감소된다. 디지털 인터페이스(114)는 약 1 MHz 내지 약 4 MHz의 주파수에서 비트스트림 또는 펄스폭 변조된 출력을 제공한다. 대안의 실시예들에서, 이들 범위 밖의 샘플링 레이트들이 또한 사용될 수도 있다. 디지털 출력(118)은 데시메이션 필터들 및 다른 후처리 블록들을 포함하지만 이에 제한되지 않는 이러한 회로들을 구동하기 위해 사용될 수도 있다.
MEMS 마이크로폰을 활용하는 일부 실시예들에서, 바이어스 생성기(104)는 핀(117)에서 마이크로폰(102) 자체에 대한 바이어스 전압을 제공한다. 일부 실시예에서, 이러한 바이어스 전압은 특정한 마이크로폰 및 시스템 구현에 의존하여 약 3V와 약 16V 사이일 수도 있다. 다르게는, 다른 전압 범위들이 사용될 수도 있다. 바이어스 생성기(104)는, 마이크로폰 또는 센서(102)가 바이어스 전압을 요구하지 않거나 요구된 바이어스 전압이 다른 곳에서 제공되는 경우에 생략될 수도 있다. IC(100)상의 컴포넌트들이 대안의 실시예들에서 하나 보다 많은 컴포넌트 및/또는 하나 보다 많은 IC를 사용하여 구현될 수도 있다는 것을 더 이해해야 한다.
도 1b는 신호 검출 및 레벨 적응 블록(112)의 예시적인 구현을 예시한다. 피크 검출기(122)가 가변 이득 증폭기(106)의 출력에서 피크 신호들을 검출하고, 제어기(124)가 피크 검출기(122)의 출력에 따라 이득 제어 신호(GC1)를 통해 가변 이득 증폭기(106)의 이득 및 이득 제어 신호(GC2)를 통해 디지털 이득 블록(110)의 이득을 제어한다. 이득 제어 신호(GC1)는 디지털 워드, 펄스 변조된 신호, 또는 전류 또는 전압과 같은 아날로그 신호를 사용하여 구현될 수도 있다. 이득 제어 신호(GC2)는 예를 들어, 디지털 워드 또는 펄스 변조된 디지털 신호로서 구현된다.
도 1c는 본 발명의 실시예에 따른 가변 이득 증폭기(106)를 예시한다. 가변 이득 증폭기(106)는 증폭기(128)가 후속하는 감쇠기(126)를 포함한다. 일 실시예에서, 감쇠기(126)는 선택가능한 커패시터 어레이, 선택가능한 저항기 어레이, 또는 다른 능동 또는 수동 감쇠기 구조들을 사용하여 구현될 수도 있다. 실시예에서, 선택가능한 저항기 어레이는 조정가능한 감쇠를 제공하기 위해 전기적 고역통과 전달 함수의 절점 주파수(corner frequency)를 시프트하도록 사용될 수도 있고, 여기서, 더 낮은 코너 주파수는 용량성 센서의 커패시턴스 및 IC(100)의 입력 임피던스의 함수이다. 증폭기(128)는 단일 종단 입력 신호(127)를 차동 출력 신호(Vp 및 Vn)로 변환시킨다. 감쇠기(126) 및 증폭기(128)는 공동 계류중인 출원들 13/183,193 및 13/217,890에 설명한 회로들을 사용하여, 또는 당업계에 알려진 다른 증폭기 구조들을 사용하여 구현될 수도 있다. 다르게는, 증폭기(128)의 이득은 이득 제어 신호(GC1)에 의해 또한 제어될 수도 있다.
도 1d는 입력에서 가변 이득을 구현하는 대안의 회로를 예시한다. 여기서, 이득 제어 신호(GC1)는 증폭기(134)에 커플링된 MEMS 마이크로폰(102)에 바이어스 전압을 제공하는 바이어스 생성기(132)를 제어한다. 일부 실시예들에서, MEMS 마이크로폰(102)의 이득은 제공된 바이어스 전압에 비례한다. 검출된 피크 신호 전압에 응답하여 바이어스 전압을 변화시킴으로써, 용량성 센서의 감도는 변화되고, 이것은 증폭기(108)에 대한 입력에서 신호 레벨의 변경을 발생시킨다. 가변 전압 바이어스 생성기(132)가 공동 계류중인 출원 13/217,890에 설명된 바와 같은 차지 펌프가 후속하는 디지털-아날로그 변환기를 사용하여, 또는 당업계에 알려진 다른 회로들, 시스템들 또는 기법들을 사용함으로써 구현될 수도 있다.
도 1e는 디지털 이득 블록(110) 및 디지털 인터페이스(114)의 예시적인 구현을 예시한다. 디지털 이득 블록(110)은 디지털 필터(140) 및 이득 계수 선택 블록(142)을 사용하여 구현될 수도 있다. 실시예에서, 디지털 저역통과 필터(140)가 A/D 변환기(108)의 단일 비트 출력을 수신하고, 디지털 저역통과 필터 기능을 수행하며, N-비트 필터 디지털 출력 신호를 생성한다. 다르게는, 디지털 필터(140)는 대역통과 및 고역통과 필터 기능을 포함하지만 이에 제한되지 않는 임의의 다른 필터 기능들을 구현할 수도 있다. 일 실시예에서, 디지털 필터(140)는 8-비트 신호를 생성하지만, 다른 해상도(resolution)들이 사용될 수도 있다. 디지털 필터(140)는 특정한 애플리케이션 및 그것의 사양들에 의존하여 유한 임펄스 응답(FIR) 필터, 무한 임펄스 응답(IIR) 필터, 또는 다른 디지털 필터 타입으로서 구현될 수도 있다. 이득 계수 블록(142)은 이득 제어 신호(GC2)에 따라 z-도메인 필터 계수들과 같은 필터 계수들을 선택한다. 일 실시예에서, 디지털 저역통과 필터(140)는 조정가능한 전달 함수(144) 및 약 1 MHz와 약 4 MHz 사이의 샘플링 레이트를 갖는 2차 필터이다. 다르게는, 다른 필터 차수들, 샘플링 레이트들, 및 전달 함수들이 사용될 수도 있다. 디지털 저역통과 필터(140)는 A/D 변환기(108)용의 데시메이션 필터를 또한 포함할 수도 있다.
실시예에서, 디지털 인터페이스(114)가 디지털 잡음 셰이퍼(shaper)(146)를 사용하여 구현된다. 디지털 잡음 셰이퍼(146)는 약 1MHz와 약 4MHz 사이의 샘플링 레이트를 갖는 5차 피드백 구조와 같은 시그마-델타 D/A를 사용하여 구현될 수도 있다. 다르게는, 다른 구조들이 사용될 수도 있다. 실시예에서, 디지털 이득 블록(110) 및 디지털 인터페이스(114)는 A/D 변환기(108) 보다 낮은 잡음 플로어(noise floor)를 갖도록 구성된다. 일부 실시예들에서, 이러한 잡음 플로어는 A/D 변환기(108)의 잡음 플로어의 적어도 20 dB 아래이지만, 특정한 애플리케이션 및 그것의 사양들에 따라 다른 마진들이 사용될 수도 있다.
도 2a는 본 발명의 실시예에 따른 IC(200)를 예시한다. 일부 실시예들에서, IC(200)의 컴포넌트들은 도 1a에 예시된 IC(100)의 기능을 구현하기 위해 사용될 수도 있다. 실시예에서, IC(200)는 증폭기 입력 핀(244) 및 바이어스 핀(248)을 통해 MEMS 마이크로폰(202), 또는 다른 타입의 용량성 센서에 인터페이스한다. 가변 이득 증폭기(278)는 감쇠기(272), 전치 증폭기(206) 및 증폭기(208)를 사용하여 구현될 수도 있다. 증폭기(208)는 증폭기(206)의 출력의 단일 종단-차동 변환을 수행한다. 증폭기(206)의 단일 종단 출력을 차동 신호로 변환함으로써, 결과적인 신호는 전력 공급 장애와 같은 장애들에 더욱 둔감하게 된다. 증폭기(206)가 차동 출력 신호를 이미 생성한 실시예들에서, 증폭기(208)는 생략될 수도 있다. 포지티브 피크 검출기(210) 및 네거티브 피크 검출기(212)는 증폭기(208)의 출력들(260 및 262) 각각에 의해 구동된다. 실시예에서, 포지티브 및 네거티브 검출기들(210 및 212)은 제한된 기간 동안, 예를 들어, 약 10㎲와 약 1ms 사이에 그들의 피크 값들을 홀딩한다. 물론, 피크 값들은 이러한 범위 밖의 다른 기간들 동안 홀딩될 수도 있다. 다르게는, 포지티브 및 네거티브 피크 검출기들(210 및 212)은 단일 종단 보다는 차동 입력들을 가질 수도 있다.
실시예에서, 감쇠기(272)는 예를 들어, 선택가능한 커패시터들 및 입력 저항기들을 사용하여 선택가능한 입력 임피던스 또는 입력 신호 분할기에 의해 구현된다. 디코더(270)가 디지털 신호(256)에 기초하여 감쇠기(272)에 대한 스위치 선택 신호들을 생성하고, 일부 실시예들에서, 증폭기(206)에서의 이득을 변화시키기 위해 또한 사용될 수도 있다. 다르게는, 다른 감쇠기 구조들이 사용될 수도 있다.
증폭기(206)에 대한 입력은 전압 소스(231) 및 직렬 저항기(233)에 의해 표현된 바이어스 생성기(235)에 의해 바이어싱될 수도 있다. 실시예에서, 이러한 바이어스 생성기는 당업계에 알려진 기법들을 사용하여 구현될 수도 있다.
제로 크로싱 검출기(214)가 증폭기(206)의 출력에 커플링된다. 실시예에서, 제로 크로싱 검출기(214)의 출력은 감쇠기의 스위치 세팅들 또는 신호 이득이 제로 크로싱이 검출될 때만 변화한다는 것을 보장하기 위해 사용되어서, 입력 감쇠기 세팅의 변화 동안 가청 왜곡을 감소시킨다. 다르게는, 제로 크로싱 검출기(214)의 입력은 단일 종단-차동 변환기(208)의 출력과 같은 신호 체인에서의 다른 포인트들에 커플링될 수도 있다. 본 발명의 다른 대안의 실시예에서, 제로 크로싱 검출기(214)는 생략될 수도 있다.
차동 비교기(216)가 포지티브 피크 검출기(210) 및 네거티브 피크 검출기(212)의 출력들을 고정된 임계값들(Vnmax 및 Vlmin)과 비교한다. 실시예에서, 이들 고정된 임계값들은 약 114 dBSPL과 약 118 dBSPL 사이의 등가의 입력 압력에 대응하도록 설정된다. 이들 임계값들의 절대값들은 마이크로폰 감도, 패키지 특징들, 바이어스 조건들 및 다른 요인들에 의존한다. 다르게는, 다른 사운드 압력 범위들에 대응하는 임계값들이 사용될 수도 있다. 조정가능한 임계값이 조정가능한 또는 스위칭가능한 이득 프로파일들을 제공하기 위해 또한 사용될 수도 있다.
실시예에서, 시스템은 제 2 차동 임계 레벨을 도입함으로써 낮은 입력 레벨들에서 사운드 압력 레벨들을 감소시키는 증가된 이득을 제공하도록 구성될 수도 있다. 여기서, 증폭기 이득은 신호가 항상 제 1 임계 레벨 위이지만 제 2 임계 레벨 아래이도록 증가된다. 일례에서, 더 낮은 임계 레벨이 약 -15dBFS의 ADC 출력 레벨에 대응하도록 설정될 수도 있고, 더 높은 임계 레벨이 약 -12dBFS의 ADC 출력 레벨에 대응하도록 설정될 수도 있다. 다른 임계 레벨들이 특정한 시스템, 그 사양들, 및 ADC의 특정한 설계에 의존하여 사용될 수도 있다.
비교기(216)는 슈미트 트리거들을 사용하여 구현될 수도 있지만, 대안의 실시예들에서, 다른 비교기 타입들이 사용될 수도 있다. 도 2a의 예시된 실시예에서, 비교기(216)는 단일 종단-차동 변환 블록(208)의 차동 출력이 포지티브 피크 검출기(210)에 저장된 최대 포지티브 차동 신호 및 네거티브 피크 검출기(212)에 저장된 최대 네거티브 차동 신호에 직접 비교된다는 점에서 차동 구현을 사용하여 구현된다.
비교기(216)의 출력은 AND 게이트(222)를 통해 제로 크로싱 검출기의 출력과 논리곱되는 피크 검출 신호(264)를 생성한다. 로직 게이트(222)는 당업계에 알려진 다양한 방식들로 구현될 수도 있는 로직 함수를 예시한다는 것을 이해해야 한다.
검출된 제로 크로싱에서 검출된 피크를 나타내는 AND 게이트의 출력은 업/다운 카운터(224)의 입력에 커플링된다. 실시예에서, 검출된 피크는 업/다운 카운터(224)를 증분시키고, 검출된 피크의 부족은 업/다운 카운터(224)를 감분시킨다. 업/다운 카운터의 감분은 감쇠기(272)가 감쇠를 제공하지 않도록 구성되는 경우에 대응하는 규정된 제한에 이른다. 이것은, 입력 신호가 임계 레벨들 아래라는 것을 비교기(216)가 항상 나타내는 경우에 행해진다. 일부 실시예들에서, 다운-카운팅은 업-카운팅 보다 오래 걸린다. 실시예에서, 업-카운트 및 다운-카운트 레이트들은 프로그램가능하다. 이들 레이트들은 가청 인공물(audible artifact)을 생성하지 않는 범위에 있도록 선택될 수도 있다. 예를 들어, 일부 실시예들에서, 레이트들은 약 50Hz와 200Hz 사이이도록 선택된다. 다르게는, 이러한 범위 밖의 다른 레이트들이 사용될 수도 있다.
룩업 테이블(LUT: 226)이 업/다운 카운터의 출력에 커플링된다. 실시예에서, LUT(226)는 디코더(270) 및 디지털 압축해제 블록(276)에 의해 디코딩되는 n-비트 디지털 워드(256)를 출력한다. 실시예에서, n-비트 디지털 워드(256)는 8-비트이지만, 다른 비트 폭들이 특정한 실시예 및 그것의 사양들에 의존하여 사용될 수도 있다. 다르게는, LUT(226)는 디코더(270) 및 디지털 압축해제 블록(276)에 대해 상이한 비트 폭들을 갖는 2개의 개별 워드들을 출력할 수도 있다.
도 1e의 실시예에서 상술한 바와 같이, A/D 변환기(274)는 시그마-델타 A/D 변환기를 사용하여 구현될 수도 있고, 디지털 압축해제 블록(276)은 디지털 잡음 셰이퍼가 후속하는 조정가능한 계수 디지털 필터를 사용하여 구현될 수도 있다. 다르게는, 다른 변환기 및 가변 이득 아키텍처들이 사용될 수도 있다. 실시예에서, 디지털 압축해제 블록(276)은 출력 핀(280)에 단일-비트 비트스트림 출력을 제공한다.
실시예에서, 전압 소스(236), 저항기(238) 및 저역통과 필터(240)에 의해 표현된 바이어스 생성기(234)는 핀(248)상에 마이크로폰(202)에 대한 바이어스 전압을 출력한다. 바이어스 생성기(234)는 예를 들어, 차지 펌프 및/또는 당업계에 알려진 다른 기법들을 사용하여 구현될 수도 있다. 실시예에서, mHz 내지 Hz 영역의 절점 주파수를 갖는 저역통과 필터가 감쇠기 세팅에서의 변화 동안 스위치(242)를 통해 바이패스된다. 저역통과 필터(240)의 바이패싱은 감쇠기(272)의 세팅에서의 변화 이후에 마이크로폰(202)의 바이어싱이 빠르게 안정되게 한다.
도 2b는 용량성 신호 소스(202)에 관련한 증폭기들(206 및 208)의 예시적인 구현을 예시한다. MEMS 디바이스(202)는 제 2 스테이지(208)에 또한 커플링되는 제 1 스테이지 증폭기(206)에 커플링된다. 감쇠기(272)는 제 1 스테이지 증폭기(206)의 입력(244)과 분로(in shunt) 커플링된다. 제 1 스테이지 증폭기(206)는 트랜지스터(M1) 및 커패시터들(C11 및 C22)에 기초한 이득 승압 소스 팔로워 회로(gain boosted source follower circuit)를 갖고, 제 2 스테이지 증폭기(208)는 용량성 피드백 구성에서 완전 차동 증폭기(260)를 갖는다. MEMS 디바이스(202)는 전압 소스(Vmic), 마이크로폰 커패시턴스(Cmic), 및 기생 커패시턴스(Cp)에 의해 모델링된다. 실시예에서, MEMS 디바이스(202)는 GΩ 영역의 저항을 갖는 저항(RB)과 직렬인 전압 소스(VB)에 의해 바이어싱된다. 저항(RB) 및 커패시터(C22)는 전압 소스(VB)로부터 오는 잡음을 필터링하는 저역통과 필터를 형성한다. 다르게는, 더 낮은 저항값들이 특정한 시스템 및 그것의 사양들에 의존하여 RB에 대해 사용될 수 있다.
실시예에서, 바이어스 디바이스들(VB, RB), 제 1 스테이지(206) 및 제 2 스테이지(208)는 동일한 집적 회로(IC: 200)상에 배치되고, MEMS 마이크로폰(202)은 접속 패드들(244 및 248)을 통해 IC(200)에 인터페이싱된다. 다르게는, MEMS 마이크로폰(202)은 제 1 스테이지(206) 및 제 2 스테이지(208)와 동일한 IC(200)상에 또한 배치될 수도 있고, 이 경우에서, MEMS 마이크로폰(202)의 단자들은 제 1 스테이지(206) 및 바이어스 저항기(RB)에 내부적으로 커플링될 수도 있다.
실시예에서, MEMS 마이크로폰(202)의 일 단자가 트랜지스터(M1)의 게이트에 커플링되고, 타단자가 커패시터들(C11 및 C22) 및 저항(RB)에 커플링된다. 트랜지스터(M1)와 커패시터들(C11 및 C22)의 조합은 이득 승압된 소스 팔로워 회로를 형성한다. 실시예에서, M1은 트랜지스터(M1)의 게이트에서의 신호가 트랜지스터(M1)의 소스에서 버퍼링되는 소스 팔로워 또는 전압 팔로워 디바이스로서 구성된다. 트랜지스터(M1)의 게이트와 트랜지스터(M1)의 소스 사이에 최소의 위상 시프트가 존재하기 때문에, 트랜지스터(M1)는 전압(Vmic)에 대한 부스팅 효과를 갖는다. 실시예에서, Vmic에 관한 제 1 스테이지(206)의 이득은 Cmic, 기생 커패시턴스(Cp), M1의 트랜스컨덕턴스, 및 다른 기생 성분들의 영향을 무시하고 약 G1=1 + C11/C22이다. 실시예에서, G1은 약 0dB과 약 20dB 사이이도록 설정된다. 다르게는, G1에 대한 다른 값들이 특정한 시스템 및 그것의 사양들에 의존하여 사용될 수도 있다.
실시예에서, M1은 열 및 플리커 잡음을 감소시키기 위해 전류 소스(IB)를 통해 임계 영역에서 바이어싱된다. 일부 실시예들에서, 서브임계 영역에서의 M1의 바이어싱은 전류 소모와 열/플리커 잡음 사이의 양호한 트레이드오프를 제공한다. 또한, 디바이스(M1)는 플리커 잡음을 더 감소시키기 위해 큰 면적으로 사이징된다.
실시예에서, 제 2 스테이지(208)는 용량성 피드백 네트워크를 형성하는 커패시터들(C3P, C3N, C4P 및 C4N)을 갖는 차동 증폭기(260)를 포함한다. 제 2 스테이지(208)의 전압 이득은 약 C3/C4이다. 실시예에서, 제 2 스테이지(208)의 이득은 약 0 dB과 약 20 dB 사이이도록 설정되지만, 이러한 범위 밖의 이득들이 또한 사용될 수도 있다. 고저항 피드백 저항기들(RFB)이 증폭기(260)의 입력을 바이어싱하기 위해 사용된다. 일부 실시예들에서, 저항기들(RFB)은 GΩ 범위에 있다. 다르게는, 더 낮은 저항값들이 특정한 애플리케이션 및 그것의 사양들에 의존하여 사용될 수 있다. 일 실시예에서, 저항기들(RFB)은 직렬로 커플링된 다이오드 접속 MOS를 사용하여 구현된다. 다이오드 접속 트랜지스터들을 사용함으로써, 증폭기(260)의 입력 바이어스 전압들이 드리프트하기 시작하면, 다이오드 접속 트랜지스터들은 전도할 것이고, 이에 의해, 임시 DC 피드백 경로가 적절한 바이어스에서 증폭기(260)의 입력을 유지하게 한다.
실시예에서, 증폭기(260)는 공통 모드 피드백을 갖는 완전 차동 연산 트랜스컨덕턴스 증폭기(OTA)로서 구현되지만, 대칭 증폭기, 폴디드 캐스코드(folded cascade) 증폭기, 계측(instrumentation) 증폭기, 및 밀러(Miller) 증폭기를 포함하지만 이에 제한되지 않는 다른 증폭기 아키텍처들이 대안의 실시예들에서 사용될 수 있다.
실시예에서, 증폭기 회로내에 존재하는 커패시터들에 관한 커패시터 사이즈(Cmic)의 영향은, 단자들(248 및 244) 양단의 입력 신호와 동위상의 제 1 스테이지(206)의 출력에서 C11의 대향단을 구동시킴으로써 실현된 더 낮은 임피던스로 인해 강하게 감소된다. 입력 절점 주파수는 M1의 게이트에서 바이어싱 네트워크를 모델링하는 추가의 입력 저항(Ri)과 커패시턴스(Cmic)에 의해 정의될 수도 있다. 실시예에서, Ri는 약 10GΩ과 약 1TΩ 사이이다. 다르게는, Ri는 또한 이러한 범위 밖 일 수 있다. 일부 실시예들에서, 도 2b에 도시된 구현은 작은 센서 커패시터 값들을 갖는 양호한 잡음 성능을 달성할 수도 있다.
일 실시예에서, Cmic의 값은 약 3.3pF이고, 제 1 스테이지 증폭기(206)의 이득은 약 1이고, 제 2 스테이지 증폭기(208)의 이득은 약 5이고, 3dB 하위 절점 주파수는 약 20 Hz이며, 3dB 상위 절점 주파수는 약 100 kHz이다. 여기서, 출력 부하 커패시터들(CL)은 증폭기(208)의 대역폭을 제한하고, 제 2 스테이지(208)의 출력에 인터페이싱된 A/D 변환기(274)(도 2a)에 대한 안티-에일리어싱(anti-aliasing) 필터로서 작용할 수도 있다. 대안의 실시예들에서, 상위 절점 주파수는 더 높은 대역폭 시스템들, 또는 필터링을 요구하지 않는 시스템들에 대해 훨씬 더 높을 수 있고, 예를 들어, 200 kHz일 수 있다.
실시예에서, 제 2 스테이지(208)의 열 잡음은 C3P 및 C3N을 증가시킴으로써 감소될 수도 있다. 제 2 스테이지(208)가 제 1 스테이지(206)에 의해 버퍼링되기 때문에, 커패시터들(C3P 및 C3N)에서의 증가는 MEMS 마이크로폰(202)의 출력들을 직접 로딩하지 않는다. 일부 실시예들에서, 회로는 제 1 스테이지(206)가 최대 이득, 예를 들어, 6 dB을 실현하고, 제 2 스테이지(208)가 신호 모드 변환을 위해, 예를 들어, 단일 종단 신호를 차동 신호로 변환하기 위해 사용되도록 구성될 수 있다. 제 2 스테이지(208)는 또한, 제 1 스테이지(206)가 단독으로 30dB을 제공하지 못할 수도 있기 때문에, 감도의 적응을 위해 사용될 수도 있다.
도 2c는 이득 제어 신호(GC1)가 C11, C22 및/또는 Ri의 값들을 조정함으로써 증폭기(206)의 이득을 제어하는 증폭기들(206 및 208)의 다른 실시예를 예시한다.
도 3a는 도 2a에서 제로 크로싱 검출기(214)를 구현하기 위해 사용될 수도 있는 예시적인 제로 크로싱 회로(300)를 예시한다. 제로 크로싱 회로(300)에 대한 입력 신호는 DC 전압 소스(303)와 직렬인 AC 전압 소스(301)에 의해 표현된다. 저역통과 필터(302)가 입력 신호를 필터링하고, 합산 정션(summation junction)(306)이 저역통과 필터링된 입력 신호를 입력 신호의 필터링되지 않은 버전으로부터 감산한다. 실시예에서, 저역통과 필터(302)의 절점 주파수는 약 1mHz와 약 10Hz 사이의 범위이다. 다르게는, 다른 절점 주파수들이 특정한 애플리케이션 및 그것의 사양들에 의존하여 사용될 수 있다. 저역통과 필터(302)와 합산 정션(306)의 조합은 dc 바이어스 전압 뿐만 아니라 저주파수 완더(wander)를 필터링하는 고역통과 네트워크로서 기능한다. 비교기(304)는 합산 정션의 출력을 접지 또는 기준 전압과 비교한다. 그에 따라, 신호(Zdet)는 Vsig가 극성을 변화시킬 때 활성화된다. 실시예들에서, 제로 크로싱 검출기는 당업계에 알려진 회로 토폴로지들을 사용하여 구현될 수도 있다. 일부 실시예들에서, 비교기(304)는 슈미트 트리거를 사용하여 구현된다.
도 3b는 도 2a에서 피크 검출기들(210 및 212)를 구현하기 위해 사용될 수도 있는 예시적인 피크 검출 회로(310)를 예시한다. 입력 전압(Vin)은 위상(φ1) 동안 활성인 스위치(312)를 사용하여 커패시터(314)에 대해 샘플링된다. 커패시터(314)에 대해 샘플링된 전압을 버퍼링하는 증폭기(316)의 출력은 스위치(318)를 통해 커패시터(320)에 대해 샘플링된다. 비교기(322)는 버퍼 증폭기(316)의 출력을 커패시터(320)에 대한 샘플링된 전압과 비교하여 피크 전압(Voutpeak)을 제공한다. 비교기(322)는 위상(φ1) 동안 샘플링되고, 스위치(318)는 위상(φ2)과 비교기(322) 출력(Voutpeak)이 모두 포지티브일 때 활성이다. 실시예에서, 회로(310)는 예를 들어, 당업계에 알려진 스위치 커패시터 회로 기법들을 사용하여 구현될 수도 있다. 도 3c는 오버랩하지 않는 위상들(φ1 및 φ2)의 예시적인 타이밍도를 예시한다. 실시예들에서, 위상들(φ1 및 φ2)은 당업계에 알려진 기법들을 사용하여 생성될 수도 있다.
도 4a 내지 도 4d는 예시적인 시스템들, 예를 들어, 도 1a에 예시된 100 및 도 2a에 예시된 시스템(200)을 사용하여 구현될 수도 있는 예시적인 이득 프로파일들을 예시한다. 도 4a는 예시적인 이득 레벨 대 사운드 레벨 입력 다이어그램을 예시한다. 곡선(402)은 입력 가변 이득 증폭기의 이득을 나타내고, 곡선(404)은 디지털 이득 블록의 이득을 나타낸다. 점선(406)은 압축이 입력 가변 이득 증폭기에 적용되고 압축해제가 디지털 이득 블록에 적용되는 임계 레벨을 나타낸다. 도 4a에 따르면, 입력 가변 이득 증폭기는 약 10dB의 이득을 갖도록 설정되고, 디지털 이득 블록은 약 115 dB SPL까지의 입력 사운드 압력 레벨들에 대해 약 -20dB의 이득을 갖도록 설정된다. 이러한 레벨 위에서, 입력 가변 이득 증폭기의 이득은 입력 사운드 압력 레벨에서의 1dB 증가 마다 1 dB 감소된다. 따라서, 디지털 압축해제 블록의 이득은 임계값(406) 위의 입력 사운드 압축 레벨에서 1dB 증가 마다 1dB 증가된다. 도 4a의 압축해제 프로파일은 다수의 가능한 이득 프로파일들 중 단지 일례라는 것을 이해해야 한다. 본 발명의 대안의 실시예들에서, 초기 이득들 및 임계값들은 사용되는 특정한 마이크로폰 또는 용량성 센서에 따라 다를 수도 있다.
도 4b는 도 4a의 이득 프로파일이 94 dB SPL에서 -36 dBV의 감도를 갖는 MEMS 마이크로폰에 적용될 때의 결과적인 시스템 감도를 예시한다. 곡선(410)은 dB 풀 스케일(FS) 대 입력 사운드 압력 레벨에서 시스템 감도를 나타낸다. 도 4a에 의해 알 수 있는 바와 같이, 94 dB SPL에서의 총 시스템 감도는 10dB의 이득이 프런트 엔드에서 적용되고 -20dB의 이득이 A/D 변환기에 후속하는 디지털 이득 제어 블록에서 적용되는 영역에서 약 -46 dB FS이다.
도 4c는 대안의 실시예에 따른 이득 레벨 대 사운드 레벨 입력 다이어그램을 예시한다. 곡선(414)은 입력 가변 이득 증폭기의 이득을 나타내고, 곡선(412)은 디지털 이득 블록의 이득을 나타낸다. 도 4c에 따르면, 입력 가변 이득 증폭기는 하위 입력 레벨들로 하향 연장하는 입력 사운드 압력 레벨의 감소에 따라 증가하는 이득을 제공하고, 디지털 이득 블록은 입력 사운드 압력 레벨들의 감소에 따라 대응하는 감소하는 이득을 제공한다. 도 4d에서의 곡선(416)은 도 4c의 이득 곡선들에 대응하는 시스템 이득 응답을 나타낸다. 실시예에서, 하위 입력 레벨들에서 증가된 이득을 제공하는 것은 가변 이득 증폭기의 입력으로 지칭되는 바와 같이, A/D의 잡음을 감소시킬 수도 있거나, 동일한 잡음 레벨이 도달되어야 하는 경우에, ADC의 더 높은 잡음 기여가 가능하여 ADC에 대한 더 작은 면적 및 작은 전류 소모를 발생시킨다.
본 발명의 일부 실시예들에서, 다양한 이득 곡선들이 상이한 마이크로폰들 및 상이한 음향 환경들을 지원하기 위해 선택가능하거나 프로그램가능할 수도 있다. 예를 들어, 일 실시예에서, 도 4a 및 도 4c에 도시된 이득 곡선들은 동일한 시스템에서 선택적으로 구현될 수도 있다. 다른 실시예에서, 이득 곡선들은 다중의 영역들을 사용할 수도 있다. 예를 들어, 입력 증폭기는 이득이 입력 진폭 또는 사운드 압력 레벨의 감소에 따라 증가하는 낮은 진폭 영역, 이득이 일정한 중간 진폭 영역, 및 이득이 증가된 입력 진폭에 따라 감소하는 높은 입력 압축 영역을 가질 수도 있다. 이러한 실시예에서, 디지털 이득 블록은 입력 이득 프로파일의 대응하는 증가에 따라 증가하는 상보적 이득 프로파일을 가질 수도 있다. 다른 실시예에서, 가변 이득 입력 증폭기 이득 프로파일은 압축 및/또는 압축해제를 제공하는 결과적인 시스템 이득 곡선을 제공하기 위해 디지털 이득 블록과 오정합될 수도 있다.
도 5는 본드 와이어(510)를 통해 예시적인 마이크로폰 인터페이스 다이(516)에 커플링된 MEMS 마이크로폰 다이(514)를 포함하는 예시적인 패키지 마이크로폰 증폭 시스템(500)을 예시한다. 마이크로폰 인터페이스 다이(516)는 상기 실시예들에서 설명한 바와 같은 회로를 포함할 수도 있다. 일 실시예에서, 마이크로폰 인터페이스 다이(516)의 비트스트림 출력은 본드 와이어(512)를 통해 리드프레임 및/또는 패키지 핀(508)에 커플링된다. MEMS 마이크로폰 다이(514) 및 마이크로폰 인터페이스 다이(516)는 케이싱(502)이 탑재되는 기판(506)상에 배치된다. 사운드 포트(504)는 음향 에너지가 MEMS 마이크로폰 다이(514)에 도달하게 한다. 대안의 실시예들에서, MEMS 마이크로폰 다이(514) 및 마이크로폰 인터페이스 다이(516)는 단일 다이상에서 구현될 수도 있다.
실시예에 따르면, 방법은 용량성 신호 소스에 의해 제공된 입력 신호의 진폭을 결정하는 단계, 결정된 진폭에 기초하여 압축된 아날로그 신호를 형성하기 위해 아날로그 도메인에서 입력 신호를 압축하는 단계, 압축된 아날로그 신호를 압축된 디지털 신호로 변환하는 단계, 및 압축해제된 디지털 신호를 형성하기 위해 디지털 도메인에서 디지털 신호를 압축해제하는 단계를 포함한다. 실시예에서, 아날로그 신호를 압축하는 단계는 용량성 신호 소스에 커플링된 증폭기의 제 1 이득을 조정하는 단계를 포함하고, 디지털 신호를 압축해제하는 단계는 디지털 프로세싱 블록의 제 2 이득을 조정하는 단계를 포함한다. 일부 실시예들에서, 증폭기의 제 1 이득을 조정하는 단계는 용량성 신호 소스의 출력에 커플링된 제어가능한 임피던스를 조정하는 단계를 포함한다.
실시예에서, 증폭기의 제 1 이득을 조정하는 단계는 제 1 이득을 결정된 진폭에 반비례하도록 설정하는 단계를 포함하고, 디지털 신호 프로세싱 블록의 제 2 이득을 조정하는 단계는 제 2 이득을 결정된 진폭에 정비례하도록 설정하는 단계를 포함한다. 증폭기의 제 1 이득 및 디지털 신호 프로세싱 블록의 제 2 이득은 결정된 진폭이 제 1 임계 진폭 미만이면 일정할 수도 있다. 일부 실시예들에서, 증폭기의 제 1 이득을 조정하는 단계는 제 1 이득을 제 1 임계 진폭 위에서 결정된 진폭에 반비례하도록 설정하는 단계를 포함하고, 디지털 신호 프로세싱 블록의 제 2 이득을 조정하는 단계는 제 2 이득을 제 1 임계 진폭 위에서 결정된 진폭에 정비례하도록 설정하는 단계를 포함한다.
실시예에서, 디지털 신호 프로세싱 블록은 디지털 필터를 포함하고, 제 2 이득을 조정하는 단계는 디지털 필터의 필터 계수들을 조정하는 단계를 포함한다. 실시예에서, 방법은 압축해제된 신호를 단일 비트스트림으로 변환하는 단계를 더 포함할 수도 있다. 이것은 디지털 잡음 셰이퍼를 사용하는 단계를 포함할 수도 있다. 일부 실시예들에서, 입력 신호의 진폭을 결정하는 단계는 증폭된 신호를 형성하기 위해 용량성 신호 소스에 의해 제공된 신호를 증폭하거나 버퍼링하는 단계, 및 증폭된 신호의 피크 전압을 검출하는 단계를 포함한다.
다른 실시예에 따르면, 용량성 신호 소스에 의해 제공된 신호를 증폭하는 시스템은 가변 이득 증폭기, 아날로그-디지털 변환기, 디지털 이득 블록, 및 이득 제어 회로를 포함한다. 가변 이득 증폭기는 용량성 신호 소스에 커플링되도록 구성되는 입력 노드를 포함한다. 아날로그-디지털 변환기는 가변 이득 증폭기의 출력에 커플링되고, 디지털 이득 블록은 아날로그-디지털 변환기의 출력에 커플링된다. 이득 제어 블록은 가변 이득 증폭기에 커플링된 아날로그 신호의 진폭을 측정하고, 제 1 이득 함수에 따라 가변 이득 증폭기의 제 1 이득을 조정하며, 제 2 이득 함수에 따라 디지털 이득 블록의 제 2 이득을 조정하도록 구성된다. 일부 실시예들에서, 가변 이득 증폭기는 가변 이득 증폭기의 이득이 1 미만인 이득 세팅을 포함한다.
실시예에서, 제 1 이득 함수는 제 1 이득을 용량성 신호 소스에 의해 제공된 신호의 진폭에 반비례하는 것으로서 정의하고, 제 2 이득 함수는 제 2 이득을 용량성 신호 소스에 의해 제공된 신호의 진폭에 비례하는 것으로 정의한다. 다른 실시예에서, 제 1 이득 함수는 제 1 이득을 제 1 임계값 위에서 용량성 신호 소스에 의해 제공된 신호의 진폭에 반비례하는 것으로서 정의하고, 제 2 이득 함수는 제 2 이득을 제 1 임계값 위에서 용량성 신호 소스에 의해 제공된 신호의 진폭에 비례하는 것으로 정의한다. 제 1 이득 함수는 제 1 이득을 제 1 임계값 아래에서 상수로서 더 정의할 수도 있고, 제 2 이득 함수는 제 2 이득을 제 1 임계값 아래에서 상수로서 더 정의할 수도 있다.
일부 실시예들에서, 시스템은 또한 MEMS 마이크로폰 또는 다른 타입의 마이크로폰일 수도 있는 용량성 신호 소스를 포함한다. 일부 실시예들에서, 시스템은 또한 디지털 이득 블록의 출력에 커플링된 디지털 잡음 셰이퍼를 포함한다. 디지털 잡음 셰이퍼는 1-비트 비트스트림 출력을 포함할 수도 있다. 일부 실시예들에서, 디지털 이득 블록은 디지털 필터를 포함하고, 이득 제어 회로는 디지털 필터의 필터 계수들을 조정함으로써 제 2 이득을 조정하도록 구성된다. 실시예에서, 가변 이득 증폭기, 아날로그-디지털 변환기, 및 이득 제어 회로는 집적 회로상에 배치된다.
다른 실시예에 따르면, 용량성 신호 소스에 의해 제공된 신호를 증폭하는 집적 회로는 용량성 신호 소스에 커플링되도록 구성된 입력 노드, 신호 증폭기의 출력에 커플링된 피크 검출기, 피크 검출기의 출력에 커플링된 이득 제어기, 및 신호 증폭기의 입력 노드 및 이득 제어기의 제 1 이득 제어 신호에 커플링된 제어가능한 감쇠 회로를 포함한다. 일부 실시예들에서, 신호 증폭기는 1 미만의 이득을 가질 수도 있다. 집적 회로는 신호 증폭기의 출력에 커플링된 아날로그-디지털 변환기, 아날로그-디지털 변환기의 출력에 커플링된 디지털 필터, 및 디지털 필터 및 이득 제어기의 제 2 이득 제어 신호에 커플링된 이득 계수 제어 블록을 더 포함한다. 이득 제어기는 용량성 신호 소스의 증가된 진폭에 응답하여 제어가능한 감쇠 회로의 감쇠를 증가시키거나 신호 증폭기의 이득을 감소시키고, 용량성 신호 소스의 증가된 진폭에 응답하여 디지털 필터의 이득을 증가시키도록 구성될 수도 있다. 아날로그-디지털 변환기는 시그마-델타 아날로그-디지털 변환기로 구현될 수도 있다.
실시예에서, 이득 제어기는 용량성 신호 소스의 출력에서의 신호가 제 1 임계 진폭 보다 높을 때 제어가능한 감쇠 회로의 감쇠를 증가시키고 디지털 필터의 이득을 증가시키도록 구성된다.
실시예에서, 제어가능한 감쇠 회로는 복수의 커패시터들, 및 복수의 커패시터들과 신호 증폭기의 입력 사이에 커플링된 복수의 스위치들을 포함하여서, 복수의 스위치들은 이득 제어기에 의해 제어가능하다. 일부 실시예들에서, 제어가능한 감쇠 회로는 신호 증폭기에 제어가능한 입력 임피던스를 제공한다.
예시적인 시스템들의 이점은 시스템에 높은 비선형성을 도입하지 않고 높은 음향 입력 신호들을 프로세싱하는 능력을 포함한다. 예를 들어, 일 실시예에서, 10% 미만의 총 고조파 왜곡(THD)이 140 dBSPL의 음향 입력 레벨에서 MEMS 마이크로폰에 대해 달성될 수도 있다. 예시적인 시스템들의 다른 이점은 대량의 전류 및 실리콘 면적을 소모하지 않고 매우 높은 등가의 동적 범위를 갖는 능력을 포함한다. 높은 입력 레벨들이 프런트-엔드 증폭기에서의 신호 압축으로 인해 A/D 변환기의 입력에 도달하지 않기 때문에, A/D 변환기의 설계는 작은 음향 입력 레벨들에 대해 최적화될 수도 있다. 더 낮은 입력 레벨들에서 더 높은 이득들을 제공함으로써, 양호한 잡음 성능이 주요 잡음 기여자들이 마이크로폰 및 입력 증폭기인 낮은 입력 레벨들에서 달성될 수도 있다.
본 발명을 예시적인 실시예들을 참조하여 설명하였지만, 이러한 설명은 제한하는 관점으로 해석되는 것으로 의도되지 않는다. 본 발명의 예시적인 실시예들 뿐만 아니라 다른 실시예들의 다양한 변경물들 및 조합물들이 이 설명을 참조할 때 당업자에게 명백할 것이다. 따라서, 첨부한 청구항들은 임의의 이러한 변경물들 또는 실시예들을 포함하는 것으로 의도된다.

Claims (27)

  1. 용량성 신호 소스에 의해 제공된 입력 신호의 진폭을 결정하는 단계와,
    상기 결정된 진폭에 기초하여 압축된 아날로그 신호를 형성하기 위해 아날로그 도메인에서 상기 입력 신호를 압축하는 단계와,
    상기 압축된 아날로그 신호를 압축된 디지털 신호로 변환하는 단계와,
    압축해제된 디지털 신호를 형성하기 위해 디지털 도메인에서 상기 디지털 신호를 압축해제하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 아날로그 신호를 압축하는 단계는 상기 용량성 신호 소스에 커플링된 증폭기의 제 1 이득을 조정하는 단계를 포함하고,
    상기 디지털 신호를 압축해제하는 단계는 디지털 신호 프로세싱 블록의 제 2 이득을 조정하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 증폭기의 제 1 이득을 조정하는 단계는 상기 용량성 신호 소스의 출력에 커플링된 제어가능한 임피던스를 조정하는 단계를 포함하는
    방법.
  4. 제 2 항에 있어서,
    상기 증폭기의 제 1 이득을 조정하는 단계는 상기 제 1 이득을 상기 결정된 진폭에 반비례하도록 설정하는 단계를 포함하고,
    상기 디지털 신호 프로세싱 블록의 제 2 이득을 조정하는 단계는 상기 제 2 이득을 상기 결정된 진폭에 정비례하도록 설정하는 단계를 포함하는
    방법.
  5. 제 4 항에 있어서,
    상기 증폭기의 상기 제 1 이득 및 상기 디지털 신호 프로세싱 블록의 상기 제 2 이득은, 상기 결정된 진폭이 제 1 임계 진폭 미만이면 일정한
    방법.
  6. 제 2 항에 있어서,
    상기 증폭기의 제 1 이득을 조정하는 단계는 상기 제 1 이득을 제 1 임계 진폭 위에서 상기 결정된 진폭에 반비례하도록 설정하는 단계를 포함하고,
    상기 디지털 신호 프로세싱 블록의 제 2 이득을 조정하는 단계는 상기 제 2 이득을 상기 제 1 임계 진폭 위에서 상기 결정된 진폭에 정비례하도록 설정하는 단계를 포함하는
    방법.
  7. 제 2 항에 있어서,
    상기 디지털 신호 프로세싱 블록은 디지털 필터를 포함하고,
    상기 제 2 이득을 조정하는 단계는 상기 디지털 필터의 필터 계수를 조정하는 단계를 포함하는
    방법.
  8. 제 1 항에 있어서,
    상기 압축해제된 디지털 신호를 단일 비트 스트림으로 변환하는 단계를 더 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 압축해제된 디지털 신호를 변환하는 단계는 디지털 잡음 셰이퍼(shaper)를 사용하는 단계를 포함하는
    방법.
  10. 제 1 항에 있어서,
    상기 입력 신호의 진폭을 결정하는 단계는,
    증폭된 신호를 형성하기 위해 용량성 신호 소스에 의해 제공된 신호를 증폭 또는 버퍼링하는 단계와,
    상기 증폭된 신호의 피크 전압을 검출하는 단계를 포함하는
    방법.
  11. 용량성 신호 소스에 의해 제공된 신호를 증폭하는 시스템으로서,
    상기 용량성 신호 소스에 커플링되도록 구성된 입력 노드를 포함하는 가변 이득 증폭기와,
    상기 가변 이득 증폭기의 출력에 커플링된 아날로그-디지털 변환기와,
    상기 아날로그-디지털 변환기의 출력에 커플링된 디지털 이득 블록과,
    상기 가변 이득 증폭기에 커플링된 아날로그 신호의 진폭을 측정하고,
    제 1 이득 함수에 따라 상기 가변 이득 증폭기의 제 1 이득을 조정하며,
    제 2 이득 함수에 따라 상기 디지털 이득 블록의 제 2 이득을 조정하도록 구성된
    이득 제어 회로를 포함하는
    신호 증폭 시스템.
  12. 제 11 항에 있어서,
    상기 제 1 이득 함수는 상기 제 1 이득을 상기 용량성 신호 소스에 의해 제공된 상기 신호의 진폭에 반비례하는 것으로서 정의하고,
    상기 제 2 이득 함수는 상기 제 2 이득을 상기 용량성 신호 소스에 의해 제공된 상기 신호의 상기 진폭에 비례하는 것으로서 정의하는
    신호 증폭 시스템.
  13. 제 11 항에 있어서,
    상기 제 1 이득 함수는 상기 제 1 이득을 제 1 임계값 위에서 상기 용량성 신호 소스에 의해 제공된 상기 신호의 진폭에 반비례하는 것으로 정의하고,
    상기 제 2 이득 함수는 상기 제 2 이득을 상기 제 1 임계값 위에서 상기 용량성 신호 소스에 의해 제공된 상기 신호의 상기 진폭에 비례하는 것으로서 정의하는
    신호 증폭 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 이득 함수는 상기 제 1 이득을 상기 제 1 임계값 아래에서 상수로서 더 정의하고,
    상기 제 2 이득 함수는 상기 제 2 이득을 상기 제 1 임계값 아래에서 상수로서 더 정의하는
    신호 증폭 시스템.
  15. 제 11 항에 있어서,
    상기 용량성 신호 소스를 더 포함하는
    신호 증폭 시스템.
  16. 제 15 항에 있어서,
    상기 용량성 신호 소스는 MEMS 마이크로폰을 포함하는
    신호 증폭 시스템.
  17. 제 11 항에 있어서,
    상기 디지털 이득 블록의 출력에 커플링된 디지털 잡음 셰이퍼를 더 포함하는
    신호 증폭 시스템.
  18. 제 17 항에 있어서,
    상기 디지털 잡음 셰이퍼는 1-비트 비트스트림 출력을 포함하는
    신호 증폭 시스템.
  19. 제 11 항에 있어서,
    상기 디지털 이득 블록은 디지털 필터를 포함하고,
    상기 이득 제어 회로는 상기 디지털 필터의 필터 계수를 조정함으로써 상기 제 2 이득을 조정하도록 구성되는
    신호 증폭 시스템.
  20. 제 11 항에 있어서,
    상기 가변 이득 증폭기, 상기 아날로그-디지털 변환기, 및 상기 이득 제어 회로는 집적 회로상에 배치되는
    신호 증폭 시스템.
  21. 제 11 항에 있어서,
    상기 가변 이득 증폭기는 상기 가변 이득 증폭기의 이득이 1 미만인 이득 세팅을 포함하는
    신호 증폭 시스템.
  22. 용량성 신호 소스에 의해 제공된 신호를 증폭하는 집적 회로로서,
    상기 용량성 신호 소스에 커플링되도록 구성된 입력 노드를 포함하는 신호 증폭기와,
    상기 신호 증폭기의 출력에 커플링된 피크 검출기와,
    상기 피크 검출기의 출력에 커플링된 이득 제어기와,
    상기 신호 증폭기의 상기 입력 노드 및 상기 이득 제어기의 제 1 이득 제어 신호에 커플링된 제어가능한 감쇠 회로와,
    상기 신호 증폭기의 출력에 커플링된 아날로그-디지털 변환기와,
    상기 아날로그-디지털 변환기의 출력에 커플링된 디지털 필터와,
    상기 디지털 필터 및 상기 이득 제어기의 제 2 이득 제어 신호에 커플링된 이득 계수 제어 블록을 포함하되,
    상기 이득 제어기는, 상기 용량성 신호 소스의 증가된 진폭에 응답하여 상기 제어가능한 감쇠 회로의 감쇠를 증가시키거나 상기 신호 증폭기의 이득을 감소시키고, 상기 용량성 신호 소스의 상기 증가된 진폭에 응답하여 상기 디지털 필터의 이득을 증가시키도록 구성되는
    집적 회로.
  23. 제 22 항에 있어서,
    상기 이득 제어기는 상기 용량성 신호 소스의 상기 출력에서의 신호가 제 1 임계 진폭 보다 높을 때, 상기 제어가능한 감쇠 회로의 상기 감쇠를 증가시키고 상기 디지털 필터의 상기 이득을 증가시키도록 구성되는
    집적 회로.
  24. 제 22 항에 있어서,
    상기 아날로그-디지털 변환기는 시그마-델타 아날로그-디지털 변환기를 포함하는
    집적 회로.
  25. 제 22 항에 있어서,
    상기 제어가능한 감쇠 회로는,
    복수의 커패시터와,
    상기 복수의 커패시터와 상기 신호 증폭기의 입력 사이에 커플링된 복수의 스위치를 포함하고,
    상기 복수의 스위치는 상기 이득 제어기에 의해 제어되는
    집적 회로.
  26. 제 22 항에 있어서,
    상기 제어가능한 감쇠 회로는 상기 신호 증폭기에 제어가능한 입력 임피던스를 제공하는
    집적 회로.
  27. 제 22 항에 있어서,
    상기 신호 증폭기는 1 미만의 이득을 포함하는
    집적 회로.
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