KR20130115899A - 표시장치 - Google Patents

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Abstract

표시장치는 제1 기판, 제2 기판, 및 제1 기판 및 제2 기판 사이에 배치된 액정층을 포함한다. 상기 제1 기판은 게이트라인, 데이터라인, 박막트랜지스터, 화소 전극, 및 공통 전극을 포함한다. 상기 공통 전극은 평면상에서 상기 게이트라인 및 상기 데이터라인 중 적어도 하나를 커버하는 쉴딩부를 구비한다. 상기 제2 기판은 정전기 방지 패턴을 포함한다. 상기 정전기 방지 패턴은 상기 액정층과 접촉하고, 평면상에서 적어도 상기 쉴딩부에 의해 커버된다. 본 발명에 따른 표시장치는 외부 정전기를 방전시키면서 광 투과율을 향상시킬 수 있다.

Description

표시장치{DISPLAY APPARATUS}
본 발명은 표시장치에 관한 것으로, 좀 더 상세하게는 수평 전계를 이용하는 액정 표시장치에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나이다. 상기 액정 표시 장치는 두 기판과 그 사이에 삽입되어 있는 액정층을 포함하며, 상기 액정층에 전계를 인가하여 상기 액정층의 액정 분자들을 재배열시킴으로써 투과되는 광의 양을 조절하는 표시 장치이다.
상기 액정 표시 장치는 상기 전계의 방향에 따라 수직 전계 모드 또는 수평 전계 모드로 구분될 수 있다.
최근, 상기 수직 전계 모드로 동작하는 액정 표시 장치는 광시야각에 문제가 있어, 상기 수평 전계 모드로 동작하는 액정 표시 장치의 개발이 활발히 진행되고 있다. 구체적으로, 상기 수평 전계 모드의 일 예인 PLS(plane to line switching) 모드에 대한 연구가 진행 중이다.
이와 같이 수평 전계형 액정표시장치는 수직 전계형 액정표시장치와는 달리 상부기판에 전극이 존재하지 않으므로 상부기판에 유도되는 외부 정전기를 방전시키지 못한다. 이에 따라 약한 외부 정전기에도 손상을 입어 액정 분자들의 배열 방향이 바뀌어 화상이 왜곡되는 현상이 발생한다.
본 발명의 목적은 외부 정전기를 효율적으로 방전시키면서 광 투과율이 향상된 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 제1 기판, 제2 기판, 및 제1 기판 및 제2 기판 사이에 배치된 액정층을 포함한다. 상기 제1 기판은 게이트라인, 데이터라인, 박막트랜지스터, 화소 전극, 및 공통 전극을 포함한다. 상기 공통 전극은 평면상에서 상기 게이트라인 및 상기 데이터라인 중 적어도 하나를 커버하는 쉴딩부를 구비할 수 있다. 상기 제2 기판은 정전기 방지 패턴을 포함한다. 상기 정전기 방지 패턴은 상기 액정층과 접촉하고, 평면상에서 적어도 상기 쉴딩부에 의해 커버될 수 있다.
상기 정전기 방지 패턴은 상기 게이트라인 및 상기 데이터라인에 대응하게 배치될 수 있다. 평면상에서 상기 게이트라인 및 상기 데이터라인의 연장 방향에 수직한 방향을 기준으로, 상기 쉴딩부의 폭은 상기 정전기 방지 패턴의 폭 보다 클 수 있다.
상기 정전기 방지 패턴은 투명 전극 또는 금속으로 이루어질 수 있다.
본 발명의 일 실시예에 따른 표시장치에 의하면, 정전기 방지 패턴을 구비하여 외부 정전기를 방전시키면서 광 투과율을 향상시킬 수 있다. 구체적으로, 정전기 방지 패턴을 공통 전극의 쉴딩부에 의해 커버되도록 배치하여 액정층에서 수평 전기장의 세기가 커지고, 결과적으로 상기 액정층의 광 투과율을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 나타낸 평면도이다.
도 3는 도 2의 I-I’선을 따라 절단한 단면도이다.
도 4은 도 2의 II-II’선을 따라 절단한 단면도이다.
도 5는 정전기 방지 패턴이 있는 경우와 없는 경우에 하나의 화소 내에서 위치에 따른 수평전기장의 세기를 나타낸 시뮬레이션 결과 그래프이다.
도 6는 정전기 방지 패턴이 있는 경우와 없는 경우에 하나의 화소 내에서 위치에 따른 액정층의 광 투과율을 나타낸 시뮬레이션 결과 그래프이다.
도 7은 정전기 방지 패턴의 폭이 쉴딩부의 폭 보다 큰 경우와 작은 경우에 하나의 화소 내에서 위치에 따른 액정층의 광 투과율을 나타낸 시뮬레이션 결과 그래프이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 분해 사시도이다.
도 1을 참조하면, 상기 표시장치(10)는 화소 영역(PA)을 포함하는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 기판(100) 및 상기 제2 기판(200) 사이에 배치된 액정층(LC)을 포함한다.
상기 표시장치(10)에는 화소가 정의될 수 있다. 상기 화소는 상기 제1 기판(100), 상기 제2 기판(200), 상기 액정층 중 상기 화소 영역(PA)에 대응하는 일부를 의미한다.
상기 제1 기판(100)은 액정 분자들을 구동하기 위한 적어도 하나의 박막트랜지스터, 화소 전극, 및 공통 전극을 포함한다. 상기 제2 기판(200)은 정전기 방지 패턴을 포함할 수 있다.
상기 액정층(LC)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함한다. 상기 액정층(LC)의 상기 액정 분자들은 상기 제1 기판(100)의 상기 화소 전극과 상기 공통 전극 사이에 전계가 형성되면 상기 제1 기판(100)과 상기 제2 기판(200) 사이에서 특정 방향으로 회전하며, 이에 따라 상기 액정층(LC)으로 입사되는 광의 투과도를 조절한다. 상기 액정층(LC)에서는 상기 화소 전극 및 상기 공통 전극에 인가된 전압에 의해 수평 전계가 형성될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 일부를 나타낸 평면도이고, 도 3는 도 2의 I-I’선을 따라 절단한 단면도이고, 도 4은 도 2의 II-II’선을 따라 절단한 단면도이다. 여기서, 각 화소(PX)는 동일한 구조로 이루어지므로, 도 2에서는 편의상 하나의 화소(PX)와 상기 화소(PX)에 인접한 화소들의 일부를 도시하였다.
도 2 내지 도 4을 참조하면, 상기 제1 기판(100)은 제1 절연 기판(INS1), 게이트라인(GL), 데이터라인(DL), 박막트랜지스터(TFT), 화소 전극(PE), 및 공통 전극(CE)을 포함한다.
상기 제1 절연 기판(INS1)은 투명한 절연 물질로 이루어질 수 있다.
상기 게이트라인(GL)은 상기 제1 절연 기판(INS1) 상에 제1 방향(D1)으로 연장된다. 상기 데이터라인(DL)은 상기 제1 절연 기판(INS1) 상에 상기 제1 방향(D1)과 서로 다른 방향으로 연장된다. 구체적으로 상기 데이터라인(DL)은 제2 방향(D2) 및 제3 방향(D3)으로 교번하여 연장될 수 있다. 도 2에서는 상기 데이터라인(DL)은 인접한 두 개의 게이트라인(GL)들 사이에서 상기 제2 방향(D2) 및 상기 제3 방향(D3)으로 각각 한 번씩 연장되는 것을 일 예로 도시하였다. 하지만, 상기 데이터라인(DL)은 이에 제한되지 않고, 상기 제1 방향(D1)에 수직한 방향으로 연장될 수도 있다. 상기 데이터라인(DL) 및 상기 게이트라인(GL) 사이에 게이트 절연막(120)이 배치되고, 상기 게이트 절연막(130)에 의해 상기 데이터 라인(DL) 및 상기 게이트라인(GL)은 절연된다.
상기 게이트라인(GL) 및 상기 데이터라인(DL)에 의해 복수의 화소 영역(PA)들이 매트릭스 형태로 정의될 수 있다.
상기 박막트랜지스터(TFT)는 게이트 전극(110), 게이트 절연막(120), 반도체 패턴(130), 소스 전극(140), 및 드레인 전극(150)을 포함한다.
상기 게이트 전극(110)은 상기 게이트라인(GL)으로부터 돌출되어 제공된다. 상기 게이트 전극(110)은 상기 제1 절연 기판(INS1)의 상면 상에 배치된다.
상기 게이트 절연막(120)은 상기 게이트 전극(110) 상에 배치되어, 상기 게이트 전극(110)을 커버한다. 상기 게이트 절연막(120)은 유기 절연물 또는 무기 절연물로 이루어 질 수 있다.
상기 반도체 패턴(130)은 상기 게이트 절연막(120) 상에 배치된다. 상기 반도체 패턴(130)은 상기 게이트 절연막(120)을 사이에 두고 상기 게이트 전극(110)과 대향한다. 평면상에서, 상기 반도체 패턴(130)은 상기 게이트 전극(110)에 의해 커버된다. 상기 반도체 패턴은 비정질 실리콘, 폴리 실리콘, 또는 산화물 반도체로 이루어질 수 있다.
상기 소스 전극(140) 및 상기 드레인 전극(150)은 상기 게이트 절연막(120) 및 상기 반도체 패턴(130) 상에 배치된다. 상기 소스 전극(140)은 상기 데이터라인(DL)에서 분지되어 형성된다. 평면상에서, 상기 소스 전극(140)은 상기 반도체 패턴(130)의 일부와 중첩된다. 상기 드레인 전극(150)은 상기 소스 전극(140)으로부터 이격되고, 상기 반도체 패턴(130)의 나머지 일부와 중첩된다.
상기 화소 전극(PE)은 상기 박막트랜지스터(TFT)에 연결된다. 구체적으로 상기 화소 전극(PE)은 상기 드레인 전극(150)에 전기적으로 연결되어 상기 드레인 전극(150)으로부터 데이터 전압 수신한다. 상기 화소 전극(PE)은 상기 화소 영역(PA)에 대응하게 배치될 수 있다.
상기 공통 전극(CE)은 적어도 일부가 상기 화소 전극(PE)과 중첩한다. 상기 공통 전극(CE)에는 복수의 슬릿들(SL)이 구비될 수 있다. 상기 슬릿들(SL)은 개수에 제한되지 않으나, 도 2에서 상기 공통 전극(CE)은 하나의 화소 영역(PA) 내에서 5 개의 슬릿들을 구비하는 것을 일 예로 도시하였다. 또한, 상기 슬릿들(SL)은 형태에 제한되지 않으나, 도 2에서 상기 슬릿들(SL)은 상기 슬릿들(SL) 간에 일정한 간격을 가지고, 상기 데이터라인(DL)과 나란한 것을 일 예로 도시하였다.
상기 공통 전극(CE)은 가지부(CE1) 및 쉴딩부(CE2)를 포함할 수 있다.
상기 가지부(CE1)는 상기 화소 영역(PA) 내에서 상기 슬릿들(SL) 중 인접한 두 슬릿들 사이에 배치되며, 상기 화소 전극(PE)에 중첩한다. 상기 가지부(CE1)는 복수 개로 제공될 수 있다. 상기 가지부(CE1)의 개수와 형태는 상기 슬릿들(SL)의 개수와 형태에 의해 정해질 수 이다. 도 2에서 상기 가지부(CE1)는 4 개로 제공되고, 상기 슬릿들(SL)과 나란한 것을 일 예로 도시하였다.
상기 쉴딩부(CE2)는 평면상에서 상기 게이트라인(GL) 및 상기 데이터라인(DL) 중 적어도 하나를 커버한다. 도 2에서 평면상에서 상기 쉴딩부(CE2)는 상기 게이트라인(GL) 및 상기 데이터라인(DL) 모두를 커버하는 것을 일 예로 도시하였다. 상기 쉴딩부(CE2)는 상기 화소 영역(PA)의 가장자리를 더 커버하며 상기 가지부(CE1)의 일단에 연결된다.
상기 쉴딩부(CE2)는 상기 데이터라인(DL)에 인가되는 신호에 의해 상기 데이터라인(DL) 및 상기 가지부(CE1) 사이에 불필요한 전계가 형성되는 것을 방지한다. 마찬가지로, 상기 쉴딩부(CE2)는 상기 게이트라인(GL)에 인가되는 신호에 의해 상기 게이트라인(GL) 및 상기 가지부(CE1) 사이에 불필요한 전계가 형성되는 것을 방지한다.
상기 공통 전극(CE)은 상기 데이터 전압과 서로 다른 공통 전압을 수신한다.
상기 공통 전극(CE)은 상기 화소 전극(PE) 상에 배치되며, 상기 화소 전극(PE)과 절연된다. 상기 공통 전극(CE) 및 상기 화소 전극(PE) 사이에는 절연층(160)이 배치될 수 있다.
상기 제2 기판(200)은 제2 절연 기판(INS2), 블랙 매트릭스(BM), 컬러 필터층(CF), 평탄화막(OC), 및 정전기 방지 패턴(SE)을 포함한다.
상기 제2 절연 기판(INS2)은 투명한 절연 물질로 이루어질 수 있다.
상기 블랙매트릭스(BM)는 상기 제2 절연 기판(INS2) 상에 배치될 수 있다. 상기 블랙 매트릭스(BM)는 평면상에서 상기 게이트라인(GL), 상기 데이터라인(DL), 및 상기 박막트랜지스터(TFT) 중 적어도 하나를 커버한다. 바람직하게는, 상기 블랙매트릭스(BM)는 평면상에서 상기 게이트라인(GL), 상기 데이터라인(DL), 및 상기 박막트랜지스터(TFT) 모두를 커버할 수 있다. 상기 블랙매트릭스(BM)는 사용자에게 상기 게이트라인(GL), 상기 데이터라인(DL), 및 상기 박막트랜지스터(TFT)가 시인되지 않도록 하고, 내부광에 의한 빛샘을 방지하는 기능을 한다.
상기 컬러 필터층(CF)은 상기 제2 절연 기판(INS2) 상에 배치될 수 있다. 상기 컬러 필터층(CF)은 상기 화소 영역(PA)에 대응하게 구비되어, 평면상에서 적어도 일부가 상기 화소 전극(PE)을 커버할 수 있다. 상기 컬러 필터층(CF)은 적색, 녹색, 청색 중 어느 하나의 색을 가질 수 있다.
상기 평탄화막(OC)는 상기 블랙매트릭스(BM) 및 상기 컬러 필터층(CF) 상에 배치될 수 있다. 상기 평탄화막(OC)은 절연물질로 형성되어 상기 블랙매트릭스(BM) 및 상기 컬러 필터층(CF)에 의해 단차진 표면을 평탄화한다.
상기 정전기 방지 패턴(SE)은 상기 평탄화막(OC) 상에 배치되어 상기 액정층(LC)에 접촉할 수 있다. 상기 정전기 방지 패턴(SE)은 평면상에서 상기 게이트라인(GL) 및 상기 데이터라인(DL)에 대응하게 구비되어 격자 형태로 배열될 수 있다.
상기 정전기 방지 패턴(SE)은 평면상에서 적어도 상기 쉴딩부(CE2)에 의해 커버될 수 있다. 따라서, 평면상에서 상기 데이터라인(DL)의 연장 방향인 상기 제2 방향(D2) 및 상기 제3 방향(D3)에 각각 수직한 제4 방향(D4) 및 제5 방향(D5)을 기준으로, 상기 쉴딩부(CE2)의 폭은 상기 정전기 방지 패턴(SE)의 폭 보다 클 수 있다. 구체적으로, 상기 데이터라인(DL)이 상기 제2 방향(D2)으로 연장되는 영역에서, 상기 쉴딩부(CE2)의 제4 방향(D4)으로의 폭(W1)은 상기 정전기 방지 패턴(SE)의 상기 제4 방향(D4)으로의 폭(W2) 보다 크다. 마찬가지로, 상기 데이터라인(DL)이 상기 제3 방향(D3)으로 연장되는 영역에서, 상기 쉴딩부(CE2)의 제5 방향(D5)으로의 폭(W3)은 상기 정전기 방지 패턴(SE)의 상기 제5 방향(D5)으로의 폭(W4) 보다 크다.
또한, 평면상에서 상기 게이트라인(GL)의 연장 방향인 상기 제1 방향(D1)에 수직한 제6 방향(D6)을 기준으로, 상기 쉴딩부(CE2)의 폭(W5)은 상기 정전기 방지 패턴(SE)의 폭(W6) 보다 클 수 있다.
상기 정전기 방지 패턴(SE)은 평면상에서 상기 화소 전극(PE)과 이격될 수 있다. 따라서, 상기 정전기 방지 패턴(SE)이 존재하더라도, 상기 화소 전극(PE)를 커버하지 않으므로, 표시장치 내부광의 투과율을 떨어뜨리지 않는다.
상기 정전기 방지 패턴(SE)에는 상기 공통 전극(CE)에 인가되는 전압과 동일한 전압이 인가될 수 있다. 도시하지는 않았으나, 상기 표시장치(10)는 상기 제1 기판(100) 및 상기 정전기 방지 패턴(SE)을 연결하는 연결 스페이서를 더 포함할 수 있고, 상기 정전기 방지 패턴(SE)는 상기 연결 스페이서를 통해 상기 제1 기판(100)으로부터 상기 공통 전압을 수신할 수 있다. 따라서, 상기 정전기 방지 패턴(SE) 및 상기 공통 전극(CE) 사이에 불필요한 전계가 형성되는 것을 방지할 수 있다.
상기 정전기 방지 패턴(SE)은 투명한 전극으로 이루어질 수 있고, 예를 들어, 인듐-틴-옥사이드(Indium Tin Oxide ; ITO), 인듐-징크-옥사이드(Indium Zinc Oxide ; IZO), 및 인듐-틴-징크-옥사이드(Indium Tin Zinc Oxide ; ITZO) 중 어느 하나로 이루어질 수 있다.
하지만, 이에 제한되는 것은 아니고, 상기 정전기 방지 패턴(SE)은 금속으로 이루어질 수 있다. 이때, 상기 정전기 방지 패턴(SE)은 평면상에서 상기 블랙매트릭스(BM)에 의해 커버된다. 불투명한 물질로 이루어진 상기 정전기 방지 패턴(SE)에 의해 투과율이 감소하는 것을 방지하기 위함이다.
또한, 상기 정전기 방지 패턴(SE)은 복수의 층으로 제공될 수 있다. 이때, 상기 정전기 방지 패턴(SE)은 금속층 및 투명 전극층을 포함할 수 있다.
도 5는 정전기 방지 패턴이 있는 경우(AA)와 없는 경우(BB)에 하나의 화소 내에서 위치에 따른 수평전기장의 세기를 나타낸 시뮬레이션 결과 그래프이고, 도 6는 정전기 방지 패턴이 있는 경우(AA)와 없는 경우(BB)에 하나의 화소 내에서 위치에 따른 액정층의 광 투과율을 나타낸 시뮬레이션 결과 그래프이다. 도 5 및 도 6에서 X축은 하나의 화소 내에서 상기 화소의 중심을 지나며 게이트라인에 평행한 직선에 대응한다.
도 2, 도 5, 및 도 6를 참조하면, 상기 정전기 방지 패턴(SE)이 있는 경우(AA)에 상기 정전기 방지 패턴(SE)이 없는 경우(BB)에 비해, 각 화소의 가장자리에서 수평 전기장의 세기가 더 크다. 이는 상기 정전기 방지 패턴(SE)은 상기 각 화소의 가장자리 근처에 배치되고, 상기 정전기 방지 패턴(SE) 및 상기 화소 전극(PE) 사이에서 대각선 방향의 전기장이 형성되고, 상기 대각선 방향의 전기장은 수평 성분의 전기장이 수직 성분의 전기장 보다 세기 때문이다.
또한, 상기 화소의 가장자리에서 수평 전기장의 세기가 커지면 액정층의 광 투과율도 커진다. 이는 상기 액정층의 일부 영역에서, 수평 전기장의 세기가 주위보다 상대적으로 커지면 액정 분자들이 수평 전기장의 영향으로 기존에 비해 더 많이 회전하여 내부 광을 투과시키기 때문이다.
실험 결과, 상기 정전기 방지 패턴(SE)이 블랙 매트릭스(BM)에 대응하게 배치된 경우에, 상기 정전기 방지 패턴(SE)이 없는 경우에 비해, 액정층의 광 투과율이 약 3~5% 향상되는 효과가 있었다.
도 7은 정전기 방지 패턴의 폭이 쉴딩부의 폭 보다 큰 경우(CC)와 작은 경우(DD)에 하나의 화소 내에서 위치에 따른 액정층의 광 투과율을 나타낸 시뮬레이션 결과 그래프이다. 도 7에서 쉴딩부의 폭이 10.5 ㎛ 일때, 상기 정전기 방지 패턴의 폭이 6 ㎛인 경우와 12 ㎛인 경우를 산정하였다. 도 7에서 X축은 하나의 화소 내에서 상기 화소의 중심을 지나며 게이트라인에 평행한 직선에 대응한다.
도 2 및 도 7을 참조하면, 상기 정전기 방지 패턴(SE)의 폭이 6 ㎛인 경우에 상기 정전기 방지 패턴(SE)의 폭이 12 ㎛인 경우 보다 액정층의 광 투과율이 약 3.1% 높게 나타났다. 이는 상기 정전기 방지 패턴(SE)의 폭이 커질수록 상기 정전기 방지 패턴(SE)과 상기 화소 전극(PE) 사이에 형성되는 수직 전기장의 크기가 커지기 때문이다. 따라서, 평면상에서 상기 정전기 방지 패턴(SE)의 폭이 상기 쉴딩부(CE2)의 폭 보다 작고, 상기 정전기 방지 패턴(SE)이 상기 쉴딩부(CE2)에 의해 커버되는 것이 바람직하다. 또한, 하나의 화소의 크기가 작아질수록 상기 정전기 방지 패턴(SE)과 상기 화소 전극(PE)에 의해 형성되는 전기장의 영향이 커지므로, 더욱 주의해야 한다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
10: 표시장치 100: 제1 기판
200: 제2 기판 INS1: 제1 절연 기판
INS2: 제2 절연 기판 PE: 화소 전극
CE: 공통 전극 CE1: 가지부
CE2: 쉴딩부 SE: 정전기 방지 패턴

Claims (16)

  1. 제1 기판;
    상기 제1 기판과 대향하는 제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이에 배치된 액정층을 포함하고,
    상기 제1 기판은,
    게이트라인;
    상기 게이트라인과 절연되며 교차하는 데이터라인;
    상기 게이트라인 및 상기 데이터라인에 연결된 박막트랜지스터;
    상기 박막트랜지스터와 연결된 화소 전극;
    적어도 일부가 상기 화소 전극과 중첩하고, 평면상에서 상기 게이트라인 및 상기 데이터라인 중 적어도 하나를 커버하는 쉴딩부를 구비한 공통 전극을 포함하고,
    상기 제2 기판은,
    상기 액정층과 접촉하고, 평면상에서 적어도 상기 쉴딩부에 의해 커버되는 정전기 방지 패턴을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 액정층에서는 상기 화소 전극 및 상기 공통 전극에 인가된 전압에 의해 수평 전계가 형성되는 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 공통 전극에는 복수의 슬릿들이 구비된 것을 특징으로 하는 표시장치.
  4. 제3항에 있어서,
    상기 공통 전극은 상기 슬릿들 중 인접한 두 슬릿들 사이에 배치되며, 상기 화소 전극에 중첩하는 가지부를 더 구비하는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서,
    상기 게이트라인 및 상기 데이터라인에 의해 화소 영역이 정의되고,
    평면상에서 상기 쉴딩부는 상기 화소 영역의 가장자리, 상기 게이트라인, 및 상기 데이터라인을 커버하고, 상기 가지부의 일단에 연결되는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서,
    상기 정전기 방지 패턴은 상기 게이트라인 및 상기 데이터라인에 대응하게 배치되는 것을 특징으로 하는 표시장치.
  7. 제6항에 있어서,
    평면상에서 상기 게이트라인 및 상기 데이터라인의 연장 방향에 수직한 방향을 기준으로, 상기 쉴딩부의 폭은 상기 정전기 방지 패턴의 폭 보다 큰 것을 특징으로 하는 표시장치.
  8. 제7항에 있어서,
    평면상에서 상기 정전기 방지 패턴은 상기 화소 전극과 이격된 것을 특징으로 하는 표시장치.
  9. 제1항에 있어서,
    상기 공통 전극은 상기 화소 전극 상에 배치되며 상기 화소 전극과 절연되는 것을 특징으로 하는 표시장치.
  10. 제1항에 있어서,
    상기 공통 전극 및 상기 정전기 방지 패턴에는 동일한 전압이 인가되는 것을 특징으로 하는 표시장치.
  11. 제1항에 있어서,
    상기 제2 기판은,
    절연 기판;
    상기 절연 기판 상에 배치되고, 평면상에서 상기 게이트라인, 상기 데이터라인, 및 상기 박막트랜지스터 중 적어도 하나를 커버하는 블랙매트릭스;
    상기 절연 기판 상에 배치되고, 평면상에서 적어도 일부가 상기 화소 전극을 커버하는 컬러 필터층;
    상기 블랙매트릭스 및 상기 컬러 필터층 상에 배치된 평탄화막을 더 포함하고,
    상기 정전기 방지 패턴은 상기 평탄화막 상에 배치된 것을 특징으로 하는 표시장치.
  12. 제11항에 있어서,
    상기 정전기 방지 패턴은 투명 전극으로 이루어진 것을 특징으로 하는 표시장치.
  13. 제11항에 있어서,
    상기 정전기 방지 패턴은 금속으로 이루어진 것을 특징으로 하는 표시장치.
  14. 제13항에 있어서,
    평면상에서 상기 정전기 방지 패턴은 상기 블랙매트릭스에 의해 커버되는 것을 특징으로 하는 표시장치.
  15. 제11항에 있어서,
    상기 정전기 방지 패턴은 복수의 층으로 제공되는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서,
    상기 정전기 방지 패턴은 적어도 금속층 및 투명 전극층을 포함하는 것을 특징으로 하는 표시장치.
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