KR20130112211A - 반도체 소자 및 이의 제조방법 - Google Patents
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Abstract
반도체 소자 및 이의 제조방법이 개시된다. 반도체 소자의 제조방법은 반도체 기판에 제 1 도전형의 웰을 형성하는 단계; 상기 웰에 제 2 도전형의 바디를 형성하는 단계; 상기 바디에 소오스를 형성하는 단계; 상기 웰에, 상기 소오스 옆에, 제 2 도전형의 채널을 형성하는 단계; 상기 소오스에 인접하는 게이트를 형성하는 단계; 및 상기 게이트에 인접하는 드레인을 형성하는 단계를 포함한다.
Description
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
고전압 소자는 자동차용 반도체 소자나, 네트워크용 또는 디스플레이 구동용 반도체 소자에 핵심 부품으로 사용되고 있다. 고전압 소자 중 예컨대, 15V급 양방향 고전압 소자는 저전압 소자와 동일한 칩 내에 집적하여 액정 디스플레이(LCD: Liquid Crystal Display)나 유기 광다이오드 (OLED: Organic Light Emitting Diode) 디스플레이 장치 등의 데이터 구동IC (Integrated Circuit) 소자의 출력단에 주로 사용한다.
특히 디스플레이용 구동 IC 소자는 하나의 출력단이 적게는 240단에서 많게는 640단으로 이루어져 있기 때문에, 이들 출력단의 균일성이 디스플레이의 화질 균일성에 직접적인 영향을 준다. 따라서, 구동 IC 소자의 출력단이 균일한 전기적 특성을 갖도록 하는 것이 매우 중요하다.
고전압 소자는 NMOS 트랜지스터이다. NMOS 트랜지스터는 기판에 형성된 P형 웰에 형성되며, N형 드리프트(drift) 영역에 각각 형성된 소스와 드레인 및 게이트 절연막 위에 놓인 게이트를 포함한다. 게이트의 측벽에는 스페이서(spacer)가 형성되어 있다. NMOS 트랜지스터는 층간절연막으로 절연된 소스 전극, 게이트 전극, 드레인 전극을 통해 외부와 전기적으로 연결된다.
종래 고전압 NMOS 소자의 제조 공정은 다음과 같다. 웨이퍼를 준비하고, 기판에 고전압(HV: high voltage)용 웰을 형성하기 위한 마스크 패턴을 형성하고 P형 불순물을 기판에 이온주입한다. 이온주입한 불순물이 기판 내부로 확산되도록 하고 반도체 소자의 항복전압(breakdown voltage)을 높이기 위해 고온(예컨대, 1200℃) 확산 공정(drive-in)을 하여 고전압용 P형 웰을 형성한다. 드리프트 영역을 형성하기 위한 또 다른 마스크 패턴을 형성하고, 이 패턴을 통해 N형 불순물을 기판에 이온주입한 다음, 항복전압을 높이기 위한 고온 확산 공정을 통해 고전압용 P형 웰 내에 N형 드리프트 영역을 형성한다.
이러한 공정을 통해 고전압 NMOS 소자를 위한 웰 영역과 드리프트 영역을 만든 다음, 동일한 웨이퍼에 저전압 소자를 제조하는 공정이 진행된다. 즉, 기판에 소자분리용 산화막을 예컨대, 국부산화(LOCOS: local oxidation of silicon) 공정으로 형성하고, 저전압용(LV: low voltage) 웰 패턴을 형성하고 이 패턴을 따라 기판에 이온주입을 하여 저전압용 웰을 형성한다.
기판에 웰, 드리프트 영역 및 바디 영역을 형성하기 위한 이온 주입 및 확산 공정은 마스크 등이 사용될 수 있다. 이때, 정밀하고 균일하게 이온이 주입되지 않아서, 채널이 적절하게 형성되지 않는 문제점이 발생될 수 있다.
실시예는 원하는 문턱 전압을 가지고, 전류 누설을 방지하는 반도체 소자 및 이의 제조방법을 제공하고자 한다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판에 제 1 도전형의 웰을 형성하는 단계; 상기 웰에 제 2 도전형의 바디를 형성하는 단계; 상기 바디에 소오스를 형성하는 단계; 상기 웰에, 상기 소오스 옆에, 제 2 도전형의 채널을 형성하는 단계; 상기 소오스에 인접하는 게이트를 형성하는 단계; 및 상기 게이트에 인접하는 드레인을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는 반도체 기판; 상기 반도체 기판에 제 1 도전형의 웰; 상기 웰이 형성되는 제 2 도전형의 바디; 상기 바디에 형성되는 소오스; 상기 웰에, 상기 바디 옆에, 상기 소오스 옆에, 상기 바디보다 더 낮은 깊이로 형성되는 제 2 도전형의 채널; 상기 소오스에 인접하는 게이트; 및 상기 게이트에 인접하는 드레인을 포함한다.
실시예에 따른 반도체 소자의 제조방법은 소오스 옆에, 바디를 형성한 후, 제 2 도전형의 불순물을 한번 더 주입하여, 채널을 형성한다. 이에 따라서, 실시예에 따른 반도체 소자는 균일하게 제 2 도전형 불순물을 도핑하여 상기 채널을 형성할 수 있다.
이에 따라서, 실시예에 따른 반도체 소자는 일정한 문턱 전압을 가지게 되고, 전류 누설을 방지할 수 있다.
도 1 내지 도 5는 실시예에 따른 LDMOS 소자를 형성하는 과정을 도시한 도면들이다.
실시 예의 설명에 있어서, 각 기판, 층, 막 또는 전극 등이 각 기판, 층, 막, 또는 전극 등의 "상(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상(on)"과 "아래(under)"는 "직접(directly)" 또는 "다른 구성요소를 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 구성요소의 상 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1 내지 도 5는 실시예에 따른 LDMOS(lateral double diffused Mos) 소자를 형성하는 과정을 도시한 도면들이다.
도 1을 참조하면, 반도체 기판(100)이 제공된다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 또한, 상기 반도체 기판(100)은 p형 에피층을 포함한다. 즉, 상기 반도체 기판(100)은 제 2 도전형 기판일 수 있다. 더 자세하게, 상기 반도체 기판(100)은 p형 기판일 수 있다. 상기 반도체 기판(100)은 제 2 도전형 불순물, 예를 들어, p형 불순물을 포함할 수 있다. 이때, p형 불순물의 예로서는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 또는 탈륨(Tl) 등을 들 수 있다.
상기 반도체 기판(100)의 소정의 영역에 제 1 도전형 불순물, 예를 들어, n형 불순물이 저농도로 주입된다. 이에 따라서, 상기 반도체 기판(100)에 제 1 도전형의 웰(110)이 형성된다. 상기 n형 불순물의 예로서는 질소(N), 인(P), 비소(As), 안티몬(Sb) 또는 비스무트(Bi) 등을 들 수 있다.
이후, 상기 웰(110)의 소정의 영역에 제 1 도전형 불순물 및 제 2 도전형 불순물이 주입되고, 열처리에 의한 확산 공정에 의해서, 소오스(220) 및 p형 바디(210)가 동시에 형성될 수 있다.
예를 들어, 상기 소오스(220)를 형성하기 위한 도전형 불순물은 비소이고, 상기 p형 바디(210)를 형성하기 위한 도전형 불순물은 보론일 수 있다. 즉, 비소와 보론이 동시에 상기 웰(110)에 주입된 후, 열처리에 의해서 확산될 때, 원자량 차이에 의해서, 보론이 더 넓게 확산된다. 이에 따라서, 상기 소오스(220)는 상기 p형 바디(210) 내에 배치된다.
또한, 상기 p형 바디(210) 내에 고농도의 제 2 도전형 불순물이 주입되어, 바디 컨택(240)이 형성될 수 있다. 또한, 상기 바디 컨택(240) 옆에는 고농도의 제 1 도전형 불순물이 주입되어, 제 1 도전형 영역(230)이 형성될 수 있다.
도 2를 참조하면, 상기 반도체 기판(100)의 부분 산화(local oxidation of silicon;LOCOS) 공정에 의해서, 절연막(300)이 형성된다. 상기 절연막(300)은 상기 반도체 기판(100)에, 상기 p형 바디(210) 옆에, 상기 소오스(220) 옆에 형성된다.
이와는 다르게, 상기 절연막(300)은 상기 반도체 기판(100)에 형성되는 트렌치 내에 배치될 수 있다.
이후, 상기 절연막(300) 옆에 드레인(400)이 형성된다. 상기 드레인(400)은 상기 웰(110)에 제 1 도전형 불순물, 예를 들어, n형 불순물이 고농도로 주입되어 형성될 수 있다.
도 3을 참조하면, 상기 반도체 기판(100) 상에 이온 주입 마스크(10)가 형성된다. 상기 이온 주입 마스크(10)는 포토 레지스트로 형성될 수 있다. 상기 마스크(10)는 상기 소오스(220) 상 및 상기 p형 바디(210) 상에 배치된다. 또한, 상기 마스크(10)는 상기 절연막(300) 상에 배치된다.
또한, 상기 마스크(10)는 상기 소오스(220)를 덮을 수 있다. 즉, 상기 마스크(10)는 상기 소오스(220)가 형성되는 영역을 덮을 수 있다. 또한, 상기 마스크(10)는 상기 p형 바디(210)가 형성되는 영역을 덮을 수 있다.
또한, 상기 마스크(10)는 상기 드레인(400)을 노출시킨다. 또한, 상기 마스크(10)는 상기 소오스(220) 옆을 노출시킨다. 더 자세하게, 상기 마스크(10)는 상기 p형 바디(210) 옆을 노출시킨다. 더 자세하게, 상기 마스크(10)는 상기 p형 바디(210) 및 상기 절연막(300) 사이를 노출시킨다.
이후, 상기 마스크(10)를 통하여, 상기 웰(110)에 제 2 도전형 불순물이 저농도로 주입된다. 상기 소오스(220) 옆에 p형 불순물이 주입된다. 더 자세하게, 상기 p형 바디(210) 옆에 p형 불순물이 주입될 수 있다. 특히, 상기 소오스(220) 및 상기 절연막(300) 사이에 p형 불순물이 주입된다. 더 자세하게, 상기 소오스(220) 및 상기 절연막(300) 사이에 보론이 저농도로 주입될 수 있다. 더 자세하게, 상기 p형 바디(210) 및 상기 절연막(300) 사이에 보론이 주입될 수 있다.
또한, 상기 드레인(400)에 대응하는 영역에도 p형 불순물이 주입될 수 있다. 즉, 상기 마스크(10) 중 노출되는 부분에 p형 불순물이 주입된다.
이후, 도 4를 참조하면, 상기 마스크(10)를 통하여 상기 웰(110)에 주입된 p형 불순물은 열처리 공정 등에 의해서 확산된다. 이에 따라서, 상기 소오스(220) 옆에 채널(250)이 형성된다. 상기 채널(250)은 상기 p형 바디(210) 옆에 형성된다. 상기 채널(250)은 상기 웰(110)이 형성된다. 상기 채널(250)은 상기 절연막(300) 및 상기 소오스(220) 사이에 형성된다. 상기 채널(250)은 상기 p형 바디(210) 및 상기 절연막(300) 사이에 형성될 수 있다.
또한, 상기 채널(250)은 상기 p형 바디(210)와 일체화될 수 있다. 즉, 상기 p형 바디(210) 옆에 주입된 p형 불순물이 상기 p형 바디(210)까지 확산되어, 상기 채널(250) 및 상기 p형 바디(210)가 서로 합쳐질 수 있다.
상기 채널(250)은 상기 p형 바디(210)보다 더 낮은 깊이로 형성될 수 있다. 즉, 상기 채널(250)은 상기 반도체 기판(100)의 상면을 기준으로, 제 1 깊이까지 형성되고, 상기 p형 바디(210)는 상기 반도체 기판(100)의 상면을 기준으로, 상기 제 1 깊이보다 더 깊은 제 2 깊이까지 형성될 수 있다. 즉, 상기 채널(250) 및 상기 p형 바디(210)는 서로 단차를 형성할 수 있다.
이와는 다르게, 상기 채널(250)은 상기 p형 바디(210)보다 더 깊게 형성될 수 있다. 즉, 상기 채널(250)은 제 3 깊이까지 형성될 수 있다. 상기 제 3 깊이는 상기 p형 바디(210)의 제 2 깊이보다 더 클 수 있다.
또한, 도 3 및 도 4에 도시된 바와 같이, 상기 채널(250)을 형성하는 과정에서, 상기 드레인(400)에 대응하는 영역에 p형 드리프트 영역(410)이 형성될 수 있다. 즉, 상기 마스크(10)를 통하여 주입된 p형 불순물이 열처리 공정에 의해서, 하방으로 확산되어, 상기 p형 드리프트 영역(410)이 형성될 수 있다.
도 5를 참조하면, 상기 반도체 기판(100) 상에 게이트(500)가 형성된다. 상기 게이트(500)는 상기 절연막(300) 및 상기 채널(250)에 걸쳐서 형성될 수 있다. 또한, 상기 게이트(500)는 상기 소오스(220)와도 일부 중첩될 수 있다. 상기 게이트(500)는 폴리 실리콘 등으로 형성될 수 있다.
또한, 상기 게이트(500) 및 상기 반도체 기판(100) 사이에 게이트 절연막(510)이 형성될 수 있다. 상기 게이트 절연막(510)으로 사용되는 물질의 예로서는 실리콘 옥사이드 또는 실리콘 나이트라이드 등을 들 수 있다.
앞서 설명한 바와 같이, 실시예에 따른 LDMOS 소자의 제조방법은 상기 소오스(220) 옆에, 상기 바디(210)를 형성한 후, 제 2 도전형의 불순물을 한번 더 주입하여, 상기 채널(250)을 형성한다. 이에 따라서, 실시예에 따른 LDMOS 소자는 균일하게 제 2 도전형 불순물을 도핑하여 상기 채널(250)을 형성할 수 있다.
이에 따라서, 실시예에 따른 LDMOS 소자는 일정한 문턱 전압을 가지게 되고, 전류 누설을 방지할 수 있다.
실시예에서는 LDMOS 소자 및 이의 제조방법에 대해서 설명하였으나, 본 실시예에 따른 LDMOS 소자 및 제조방법은 다양한 반도체 소자 및 제조 방법에 적용될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (9)
- 반도체 기판에 제 1 도전형의 웰을 형성하는 단계;
상기 웰에 제 2 도전형의 바디를 형성하는 단계;
상기 바디에 소오스를 형성하는 단계;
상기 웰에, 상기 소오스 옆에, 제 2 도전형의 채널을 형성하는 단계;
상기 소오스에 인접하는 게이트를 형성하는 단계; 및
상기 게이트에 인접하는 드레인을 형성하는 단계를 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서, 상기 소오스를 형성하는 단계 및 상기 바디를 형성하는 단계는 동시에 진행되고,
상기 소오스를 형성하는 단계 및 상기 바디를 형성하는 단계는
상기 웰의 소정의 영역에 제 1 도전형 불순물 및 제 2 도전형 불순물을 주입되는 단계; 및
상기 주입된 제 1 도전형 불순물 및 제 2 도전형 불순물을 확산시키는 단계를 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서, 상기 바디는 상기 채널보다 더 깊이 형성되는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 채널을 형성하는 단계는
상기 바디 상에, 상기 바디의 옆을 노출시키는 마스크를 형성하는 단계; 및
상기 마스크를 통하여 상기 웰에 제 2 도전형 불순물을 주입하는 단계를 포함하는 단계를 포함하는 반도체 소자의 제조방법. - 제 1 항에 있어서, 상기 소오스는 비소를 포함하고,
상기 바디는 보론을 포함하는 반도체 소자의 제조방법. - 반도체 기판;
상기 반도체 기판에 제 1 도전형의 웰;
상기 웰이 형성되는 제 2 도전형의 바디;
상기 바디에 형성되는 소오스;
상기 웰에, 상기 바디 옆에, 상기 소오스 옆에, 상기 바디보다 더 낮은 깊이로 형성되는 제 2 도전형의 채널;
상기 소오스에 인접하는 게이트; 및
상기 게이트에 인접하는 드레인을 포함하는 반도체 소자. - 제 6 항에 있어서, 상기 바디 옆에 및 상기 반도체 기판 상에 형성되는 절연막을 더 포함하고,
상기 게이트는 상기 절연막 및 상기 채널에 걸쳐서 배치되는 반도체 소자. - 제 6 항에 있어서, 상기 소오스는 비소를 포함하고,
상기 바디는 보론을 포함하는 반도체 소자. - 제 6 항에 있어서, 상기 바디 및 상기 채널은 서로 일체인 반도체 소자.
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2012
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