KR20130110579A

KR20130110579A - Thin film transistor substrate having metal oxide semiconductor and manufacturing method thereof

Info

Publication number: KR20130110579A
Application number: KR1020120032645A
Authority: KR
Inventors: 하용민; 정훈; 유상희; 임은정
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-03-29
Filing date: 2012-03-29
Publication date: 2013-10-10

Abstract

PURPOSE: A thin film transistor substrate including a metal oxide semiconductor and a manufacturing method thereof obtain the same reliability of a device when two devices having different characteristic changes are formed on the same substrate. CONSTITUTION: A substrate (SUB) includes a first region (AA) and a second region (NA). A first thin film transistor (Tp) is formed in the first region and has a first threshold voltage characteristic. A second thin film transistor (Tg) is formed in the second region and has a second threshold voltage characteristic. The first thin film transistor includes a first gate electrode (Gp), a first gate insulating film (GIN), a second gate insulating film (GIO), and a first semiconductor layer (Ap). The second thin film transistor includes a second gate electrode (Gg), a second gate insulating film, and a second semiconductor layer (Ag).

Description

BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate including a metal oxide semiconductor,

본 발명은 금속 산화물 반도체를 포함하는 평판 표시장치용 박막 트랜지스터 (Thin Film Transistor: TFT) 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 게이트 구동부를 표시부와 동일한 기판 위에 형성한 금속 산화물 반도체를 포함하는 평판표시장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor (TFT) substrate for a flat panel display including a metal oxide semiconductor and a method of manufacturing the same. In particular, the present invention relates to a thin film transistor substrate for a flat panel display including a metal oxide semiconductor having a gate driver formed on the same substrate as a display and a method of manufacturing the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. As a result, it has rapidly developed into a flat panel display device (FPD) capable of replacing a bulky cathode ray tube (CRT) with a thin, light and large area. Flat panel displays include Liquid Crystal Display Devices (LCDs), Plasma Display Panels (PDPs), Organic Light Emitting Display Devices (OLEDs), and Electrophoretic Display Devices. Various flat panel display devices such as ED) have been developed and utilized.

평판표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 예를 들어, 게이트 구동회로는 다수의 게이트 드라이브 집적회로(Integrated Circuit)를 실장한 인쇄회로보드(Printed Circuit Board)를 표시패널에 부착하는 TAB(Tape Automated Bonding) 방식으로 형성된다.The flat panel display displays an image using a gate driving circuit that supplies a scan signal to gate lines of a display panel and a data driving circuit that supplies a data voltage to data lines. For example, the gate driving circuit is formed by a tape automated bonding (TAB) method in which a printed circuit board on which a plurality of gate drive integrated circuits are mounted is attached to a display panel.

도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 1을 참조하면, 표시패널(DP)의 상단부 일측변에는 TAB 방식으로 표시패널(DP)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 즉, 테이프 캐리어 패키지(혹은, TCP: Tape Carrier Package)(TP)에 데이터 구동부(DIC)가 실장되고, TCP(TP)의 일측변이 표시패널(DP)의 상단부 일측변에 배치된 패드부와 연결된다. 또한, 표시패널(DP)의 좌측 일측변에는 TAB 방식으로 표시패널(DP)의 게이트 배선에 연결되는 게이트 구동부(GIC)가 배치된다. 데이터 구동부(DIC)와 게이트 구동부(GIC)를 제어하기 위한 제어부(TCON)와 전원을 공급하기 위한 전원부(PIC)는 인쇄회로기판(PCB)에 장착되고, 데이터 구동부(DIC)를 실장한 TCP(TP)의 타측변에 인쇄회로기판(PCB)의 패드부가 연결된다.
1 is a plan view illustrating a schematic structure of a flat panel display device formed by a TAB method. Referring to FIG. 1, a data driver DIC connected to a data line of the display panel DP is disposed on one side of an upper end of the display panel DP in a TAB manner. That is, the data driver DIC is mounted on a tape carrier package (or TCP: Tape Carrier Package), and one side of the TCP (TP) is connected to a pad unit disposed on one side of the upper end of the display panel DP. do. In addition, a gate driver GIC connected to the gate line of the display panel DP is disposed at one side of the left side of the display panel DP in a TAB manner. The control unit TCON for controlling the data driver DIC, the gate driver GIC, and the power supply unit PIC for supplying power are mounted on a printed circuit board PCB, and the TCP (data driver DIC) is mounted. The pad portion of the printed circuit board (PCB) is connected to the other side of the TP.

이와 같은 구조를 갖는 평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.The display panel DP constituting the flat panel display device having such a structure includes a thin film transistor substrate on which thin film transistors are allocated in pixel regions arranged in a matrix manner. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such a liquid crystal display device is divided into a vertical electric field type and a horizontal electric field type in accordance with the direction of the electric field driving the liquid crystal.

수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twistred Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The vertical field type liquid crystal display drives a liquid crystal of TN (Twistred Nematic) mode by a vertical electric field formed between a pixel electrode and a common electrode disposed to face the upper and lower substrates. Such a vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is narrow to about 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.In a horizontal field type liquid crystal display, a horizontal electric field is formed between a pixel electrode and a common electrode disposed in parallel to a lower substrate to drive a liquid crystal in an in-plane switching (IPS) mode. Such an IPS mode liquid crystal display device has a wide viewing angle of about 160 degrees, but has a disadvantage of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display, the gap between the common electrode and the pixel electrode is wider than the gap between the upper and lower substrates in order to form an in-plane field, and the common electrode and the pixel are used to obtain an electric field having an appropriate intensity. The electrode is formed in the form of a strip having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but no electric field is formed in the liquid crystal on the pixel electrode and the common electrodes having the width. That is, the liquid crystal molecules placed on the pixel electrode and the common electrode are not driven and maintain the initial alignment state. The liquid crystal that maintains the initial state can not transmit light, which causes a decrease in aperture ratio and transmittance.

이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.A fringe field switching (FFS) type liquid crystal display device operated by a fringe field has been proposed to overcome the disadvantage of the IPS mode liquid crystal display device. A FFS type liquid crystal display device includes a common electrode and a pixel electrode with an insulating film interposed therebetween in each pixel region, and the gap between the common electrode and the pixel electrode is formed to be narrower than the gap between the upper and lower substrates. To form a parabolic fringe field. The liquid crystal molecules interposed between the upper and lower substrates are operated by the fringe field, so that the aperture ratio and the transmittance can be improved.

도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.2 is a plan view showing a thin film transistor (TFT) substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 3 is a cross-sectional view taken along the cutting line I-I 'in the thin film transistor substrate of the flat panel display shown in FIG.

도 2 및 도 3에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(PAS)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.The thin film transistor substrate shown in FIGS. 2 and 3 includes a gate wiring GL and a data wiring DL intersecting each other with a gate insulating film GI interposed therebetween on a lower substrate SUB and a thin film transistor T). A pixel region is defined by the intersection structure of the gate line GL and the data line DL. The pixel region includes a pixel electrode PXL and a common electrode COM formed with a protective film PAS therebetween to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM is formed in a plurality of parallel band shapes.

공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 층(A)을 포함한다. 반도체 층(A)과 소스 전극(S) 사이에 그리고 반도체 층(A)과 드레인 전극(D) 사이에는 오믹 접촉을 위한 오믹 접촉층을 더 포함할 수도 있다.The thin film transistor T keeps the pixel signal of the data line DL charged in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and faces the pixel electrode PXL. And a drain electrode D connected to the gate electrode and a semiconductor layer A overlapping the gate electrode G on the gate insulating layer GI and forming a channel between the source electrode S and the drain electrode D. And may further include an ohmic contact layer for ohmic contact between the semiconductor layer (A) and the source electrode (S) and between the semiconductor layer (A) and the drain electrode (D).

특히, 반도체 층(A)을 산화물 반도체 물질로 형성하는 경우, 높은 전하 이동도 특성에 의해 충전 용량이 큰 대면적 박막 트랜지스터 기판에 유리하다. 그러나 산화물 반도체 물질은 소자의 안정성을 확보하기 위해 상부 표면에 식각액으로부터 보호를 위한 에치 스토퍼(ES)를 더 포함하는 것이 바람직하다. 구체적으로 설명하면, 소스 전극(S)과 드레인 전극(D) 사이를 식각공정으로 분리하는 과정에서 이 부분을 통해 유입되는 식각액으로부터 반도체 층(A)을 보호하도록 에치 스토퍼(ES)를 형성하는 것이 바람직하다.Particularly, when the semiconductor layer (A) is formed of an oxide semiconductor material, it is advantageous for a large-area thin film transistor substrate having a high charging capacity due to high charge mobility characteristics. However, it is preferable that the oxide semiconductor material further includes an etch stopper (ES) for protecting the upper surface from the etchant in order to secure the stability of the device. Specifically, forming the etch stopper ES to protect the semiconductor layer A from the etchant flowing through the portion in the process of separating the source electrode S and the drain electrode D by the etching process. desirable.

게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)를 포함한다. 게이트 패드(GP)는 게이트 절연막(GI)과 보호막(PAS)을 관통하는 게이트 패드 콘택홀(GPH)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)를 포함한다. 데이터 패드(DP)는 보호막(PAS)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.One end of the gate line GL includes a gate pad GP for receiving a gate signal from the outside. The gate pad GP contacts the gate pad terminal GPT through the gate pad contact hole GPH passing through the gate insulating layer GI and the passivation layer PAS. Meanwhile, one end of the data line DL includes a data pad DP for receiving a pixel signal from the outside. The data pad DP contacts the data pad terminal DPT through the data pad contact hole DPH passing through the passivation layer PAS.

다시 도 1을 더 참조하면, 표시패널(DP)의 좌측 일측변에 게이트 구동부(GIC)가 실장된 TAB이 게이트 패드 단자(GPT)에 부착되어 게이트 구동부(GIC)가 게이트 배선(GL)에 신호를 공급한다. 그리고 표시패널(DP)의 상부 일측변에 데이터 구동부(DIC)가 실장된 TAB이 데이터 패드 단자(DPT)에 부착되어 데이터 구동부(DIC)가 데이터 배선(DL)에 비디오 데이터 신호를 공급한다.1, a TAB in which a gate driver GIC is mounted on one side of the left side of the display panel DP is attached to a gate pad terminal GPT, and a gate driver GIC applies a signal . A TAB on which the data driver DIC is mounted on one side of the upper side of the display panel DP is attached to the data pad terminal DPT and the data driver DIC supplies the video data signal to the data line DL.

화소전극(PXL)은 게이트 절연막(GI) 위에서 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소전극(PXL)을 덮는 보호막(PAS)을 사이에 두고 화소전극(PXL)과 중첩되게 형성된다. 이와 같은 화소전극(PXL)과 공통전극(COM) 사이에서 전계가 형성되어 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D on the gate insulating film GI. The common electrode COM is formed to overlap the pixel electrode PXL with the passivation layer PAS covering the pixel electrode PXL interposed therebetween. An electric field is formed between the pixel electrode PXL and the common electrode COM such that liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate by dielectric anisotropy. The transmittance of light passing through the pixel region is varied according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.

이와 같이, 표시패널과 이를 구동하기 위한 제어부 및 구동부를 구비한 평판표시장치를 제공함에 있어서, 전체 표시장치에서 화상 정보를 표현하는 표시 영역이 차지하는 비율이 극대화되고, 더욱 얇아지고, 가벼운 평판 표시장치의 요구가 날로 증가하고 있다. 따라서, 구동부가 차지하는 영역을 더욱 좁게 차지하도록 하고, 표시부의 영역을 극대화하는 노력이 집중되고 있다. 이는 표시부도 박막 트랜지스터들이 배열되고, 구동부도 박막 트랜지스터들로 구성되기 때문에 가능한 것이다. 하지만, 서로 다른 기능을 하는 박막 트랜지스터들을 동일한 기판 위에서 동일한 공정으로 형성한다는 것이 용이한 일이 아니다.As described above, in providing the flat panel display device including the display panel and the control unit and the driving unit for driving the same, the ratio of the display area representing the image information in the entire display device is maximized, thinner, Is increasing day by day. Therefore, efforts have been concentrated on maximizing the area of the display unit by making the area occupied by the driving unit more narrowly occupied. This is possible because the thin film transistors are arranged in the display part and the thin film transistors are formed in the driving part. However, it is not easy to form thin film transistors having different functions in the same process on the same substrate.

따라서, 평판표시장치에서, 표시부와 구동부를 동일한 기판 위에 형성한 박막 트랜지스터 기판을 제공하는 것이 중요한 문제로 대두되고 있다. 특히, 서로 다른 기능을 하는 박막 트랜지스터들의 신뢰성을 확보한 평판표시패널을 제공하는 데에 많은 어려움이 있다.Therefore, in a flat panel display device, it is an important problem to provide a thin film transistor substrate having the display portion and the driver portion formed on the same substrate. In particular, there are many difficulties in providing a flat panel display panel having reliability of thin film transistors having different functions.

본 발명의 목적은, 구동용 박막 트랜지스터가 화소용 박막 트랜지스터를 형성하는 기판에 동시에 형성된 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 동일한 기판에 형성되되, 서로 다른 게이트 바이어스 스트레스로 인해 특성이 다르게 변성되는 소자의 신뢰도를 확보한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은 동일한 기판 위에 형성되되, 초기 문턱 전압 특성이 서로 다르게 설정된 소자들을 구비한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 동일한 기판 위에서 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터의 구조를 서로 다르게 형성한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a thin film transistor substrate and a method of manufacturing the same, in which a driving thin film transistor is simultaneously formed on a substrate for forming a pixel thin film transistor. Another object of the present invention is to provide a thin film transistor substrate and a method for manufacturing the same, which are formed on the same substrate and secure the reliability of devices having different characteristics due to different gate bias stresses. It is still another object of the present invention to provide a thin film transistor substrate having a device formed on the same substrate and having different initial threshold voltage characteristics, and a method of manufacturing the same. Another object of the present invention is to provide a thin film transistor substrate and a method of manufacturing the thin film transistor under positive gate bias stress and a thin film transistor under negative gate bias stress formed on the same substrate.

상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 박막 트랜지스터 기판은, 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 형성되며 제1 문턱 전압 특성을 갖는 제1 박막 트랜지스터; 그리고 상기 제2 영역에 형성되며 제2 문턱 전압 특성을 갖는 제2 박막 트랜지스터를 포함한다.A thin film transistor substrate according to the present invention for achieving the object of the present invention, a substrate comprising a first region and a second region; A first thin film transistor formed in the first region and having a first threshold voltage characteristic; And a second thin film transistor formed in the second region and having a second threshold voltage characteristic.

상기 제1 박막 트랜지스터는, 제1 게이트 전극; 상기 제1 게이트 전극을 직접 접촉하면서 덮는 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 도포된 제2 게이트 절연막; 그리고 상기 제2 게이트 절연막 위에서 상기 제1 게이트 전극과 중첩하는 제1 반도체 층을 포함하며, 상기 제2 박막 트랜지스터는, 제2 게이트 전극; 상기 제2 게이트 전극을 직접 접촉하면서 덮는 제2 게이트 절연막; 그리고 상기 제2 게이트 절연막 위에서 상기 제2 게이트 전극과 중첩하는 제2 반도체 층을 포함하는 것을 특징으로 한다.The first thin film transistor may include a first gate electrode; A first gate insulating layer covering the first gate electrode while being in direct contact; A second gate insulating film coated on the first gate insulating film; And a first semiconductor layer overlapping the first gate electrode on the second gate insulating layer, wherein the second thin film transistor comprises: a second gate electrode; A second gate insulating layer covering the second gate electrode while being in direct contact; And a second semiconductor layer overlapping the second gate electrode on the second gate insulating layer.

상기 제1 게이트 절연막은 질화 실리콘을 포함하고; 상기 제2 게이트 절연막은 산화 실리콘을 포함하는 것을 특징으로 한다.The first gate insulating film includes silicon nitride; The second gate insulating layer may include silicon oxide.

상기 제2 게이트 전극을 덮는 상기 제2 게이트 절연막의 두께는, 상기 제1 게이트 전극을 덮는 상기 제1 게이트 절연막의 두께 및 상기 제2 게이트 절연막의 두께의 합과 동일한 것을 특징으로 한다.The thickness of the second gate insulating film covering the second gate electrode may be equal to the sum of the thickness of the first gate insulating film covering the first gate electrode and the thickness of the second gate insulating film.

상기 제2 게이트 전극을 덮는 상기 제2 게이트 절연막의 두께는 4000Å이고; 상기 제1 게이트 전극을 덮는 상기 제1 게이트 절연막의 두께는 2000Å이고; 상기 제1 게이트 전극을 덮는 상기 제2 게이트 절연막의 두께는 2000Å인 것을 특징으로 한다.The thickness of the second gate insulating film covering the second gate electrode is 4000 kPa; The thickness of the first gate insulating film covering the first gate electrode is 2000 kPa; The thickness of the second gate insulating film covering the first gate electrode is 2000 kPa.

상기 제2 박막 트랜지스터와 직접 접촉하며 덮는 제1 보호막; 그리고 상기 제1 보호막 위에 도포되며, 상기 제1 박막 트랜지스터와 직접 접촉하며 덮는 제2 보호막을 더 포함하는 것을 특징으로 한다.A first passivation layer directly contacting and covering the second thin film transistor; And a second passivation layer formed on the first passivation layer and directly contacting and covering the first thin film transistor.

상기 제1 보호막은 질화 실리콘을 포함하고; 상기 제2 보호막은 산화 실리콘을 포함하는 것을 특징으로 한다.The first passivation layer comprises silicon nitride; The second passivation layer may be formed of silicon oxide.

상기 제1 보호막은 두께가 500Å이고; 상기 제2 보호막은 두께가 2000Å인 것을 특징으로 한다.The first passivation film has a thickness of 500 kPa; The second protective film has a thickness of 2000 kPa.

상기 제1 박막 트랜지스터는 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터이며; 상기 제2 박막 트랜지스터는 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터인 것을 특징으로 한다.The first thin film transistor is a thin film transistor subjected to a negative gate bias stress; The second thin film transistor may be a thin film transistor subjected to a positive gate bias stress.

상기 제1 영역은 영상을 표시하는 표시부이며, 상기 제1 박막 트랜지스터는 화소용 박막 트랜지스터이며; 상기 제2 영역은 상기 제1 영역의 외주부에 할당된 비 표시부이며, 상기 제2 박막 트랜지스터는 구동용 박막 트랜지스터인 것을 특징으로 한다.The first region is a display unit for displaying an image, and the first thin film transistor is a pixel thin film transistor; The second region is a non-display portion allocated to an outer peripheral portion of the first region, and the second thin film transistor is a driving thin film transistor.

또한, 본 발명에 의한 박막 트랜지스터 기판 제조 방법은, 기판을 제1 영역과 제2 영역으로 구분하는 단계; 상기 제1 영역에 제1 게이트 전극을, 그리고 상기 제2 영역에 제2 게이트 전극을 형성하는 단계; 상기 제1 영역에만 선택적으로 제1 게이트 절연막을 도포하는 단계; 상기 제1 영역과 상기 제2 영역 모두에 제2 게이트 절연막을 도포하는 단계; 그리고 상기 제2 영역에만 선택적으로 상기 제2 게이트 절연막을 더 도포하는 단계를 포함한다.In addition, the method for manufacturing a thin film transistor substrate according to the present invention comprises the steps of: dividing the substrate into a first region and a second region; Forming a first gate electrode in the first region and a second gate electrode in the second region; Selectively applying a first gate insulating layer only to the first region; Applying a second gate insulating film to both the first region and the second region; And selectively applying the second gate insulating layer only to the second region.

상기 제1 게이트 절연막을 도포하는 단계는 질화 실리콘을 포함하는 물질을 2000Å 도포하고; 상기 제2 게이트 절연막을 도포하는 단계는 산화 실리콘을 포함하는 물질을 2000Å 도포하고; 그리고 상기 제2 게이트 절연막을 더 도포하는 단계는 산화 실리콘을 포함하는 물질을 2000Å 도포하는 것을 특징으로 한다.The coating of the first gate insulating film may include: applying 2,000 Å of a material including silicon nitride; The coating of the second gate insulating film may include: applying 2,000 Å of a material including silicon oxide; The coating of the second gate insulating layer may further include applying 2000 Å of a material including silicon oxide.

그리고 본 발명에 의한 박막 트랜지스터 기판의 다른 제조 방법은, 기판을 제1 영역과 제2 영역으로 구분하는 단계; 상기 제1 영역에 제1 박막 트랜지스터를, 그리고 상기 제2 영역에 제2 박막 트랜지스터를 형성하는 단계; 상기 제2 영역에만 선택적으로 제1 보호막을 도포하는 단계; 그리고 상기 제1 영역과 상기 제2 영역 전체에 제2 보호막을 도포하는 단계를 포함한다.Another method of manufacturing a thin film transistor substrate according to the present invention includes: dividing the substrate into a first region and a second region; Forming a first thin film transistor in the first region and a second thin film transistor in the second region; Selectively applying a first passivation layer only to the second region; And applying a second passivation layer on the entirety of the first region and the second region.

상기 제1 보호막을 도포하는 단계는, 질화 실리콘을 포함하는 물질을 500Å 도포하고; 상기 제2 보호막을 도포하는 단계는, 산화 실리콘을 포함하는 물질을 2000Å 도포하는 것을 특징으로 한다.The coating of the first passivation layer may include applying 500 μs of a material including silicon nitride; The applying of the second passivation layer may include applying 2000 실리콘 of a material containing silicon oxide.

상기 제1 영역에 도포된 상기 제2 보호막을 패턴하여 상기 제1 박막 트랜지스터의 일부를 노출하는 단계; 상기 제1 영역의 상기 제2 보호막 위에 상기 제1 박막 트랜지스터와 접촉하는 화소 전극을 더 형성하는 단계; 그리고 상기 제1 영역과 제2 영역 전체에 형성된 상기 제2 보호막 위에 제3 보호막을 도포하는 단계를 더 포함하는 것을 특징으로 한다.Patterning the second passivation layer applied to the first region to expose a portion of the first thin film transistor; Forming a pixel electrode in contact with the first thin film transistor on the second passivation layer of the first region; And applying a third passivation layer on the second passivation layer formed on the entirety of the first region and the second region.

본 발명은, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터와 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터를 동시에 동일한 기판 위에 형성함에 있어서, 구조를 달리하여, 게이트 바이어스 스트레스에 대한 보상을 각각 다르게 수행할 수 있다. 따라서, 서로 다른 특성 변화를 갖는 두 개의 소자를 동일한 기판에 형성하여 사용하더라도, 소자의 신뢰도를 동일하게 확보할 수 있다.According to the present invention, in forming the thin film transistor subjected to the positive gate bias stress and the thin film transistor subjected to the negative gate bias stress simultaneously on the same substrate, the compensation for the gate bias stress can be performed differently by different structures. Therefore, even if two devices having different characteristics are formed and used on the same substrate, the reliability of the devices can be secured the same.

도 1은 TAB 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 2는 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 3은 도 2에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 4는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도.
도 5는 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도.
도 6은 도 5에 도시된 GIP 방식으로 형성한 게이트 구동부의 회로 구성을 나타내는 도면.
도 7은 게이트 바이어스 스트레스 유형에 따라 박막 트랜지스터의 문턱 전압이 변성되는 것을 보여주는 그래프.
도 8은 본 발명의 제1 실시 예에 의한 표시 패널의 구조를 나타내는 단면도.
도 9a 내지 9i는 본 발명의 제1 실시 예에 의한 표시 패널을 제조하는 공정을 나타낸 단면도들.
도 10은 본 발명의 제2 실시 예에 의한 표시 패널의 구조를 나타내는 단면도.
도 11a 내지 11h는 본 발명의 제2 실시 예에 의한 표시 패널을 제조하는 공정을 나타낸 단면도들.1 is a plan view showing a schematic structure of a flat panel display device formed by a TAB method.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor (TFT) display panel.
3 is a cross-sectional view taken along the cutting line I-I 'in the thin film transistor substrate of the flat panel display shown in FIG.
4 is a plan view showing a schematic structure of a flat panel display device formed by a GIP method according to the present invention.
5 is a configuration diagram showing a structure of a flat panel display device of the GIP system according to the present invention.
FIG. 6 is a diagram illustrating a circuit configuration of a gate driver formed by the GIP method illustrated in FIG. 5.
7 is a graph showing that the threshold voltage of a thin film transistor is modified according to a gate bias stress type.
8 is a cross-sectional view illustrating a structure of a display panel according to a first embodiment of the present invention.
9A to 9I are cross-sectional views illustrating a process of manufacturing a display panel according to a first embodiment of the present invention.
10 is a cross-sectional view illustrating a structure of a display panel according to a second exemplary embodiment of the present invention.
11A through 11H are cross-sectional views illustrating a process of manufacturing a display panel according to a second exemplary embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, when it is determined that a detailed description of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이하, 도 4 내지 7을 참조하여, 본 발명에 의한 GIP 방식으로 형성한 평판 표시 장치에 대하여 설명한다. 도 4는 본 발명에 의한 GIP 방식으로 형성한 평판표시장치의 개략적인 구조를 나타내는 평면도이다. 도 4를 참조하면, 표시패널(DP)의 상단부 일측변에는 TAB 방식으로 표시패널(DP)의 데이터 배선에 연결되는 데이터 구동부(DIC)가 배치된다. 반면에, 게이트 구동부(GIC)는 별도로 구비하지 않고, 표시패널(DP) 중에서 화상 데이터를 직접 나타내는 화소 영역(PA)이 형성되는 표시부(AA)의 일측 외부 영역인 비 표시부(NA)에 GIP 방식의 게이트 구동부(GP)를 직접 형성한다.Hereinafter, with reference to FIGS. 4-7, the flat panel display formed by the GIP system by this invention is demonstrated. 4 is a plan view showing a schematic structure of a flat panel display device formed by the GIP method according to the present invention. Referring to FIG. 4, a data driver DIC connected to a data line of the display panel DP is disposed at one side of the upper end of the display panel DP in a TAB manner. On the other hand, the gate driver GIC is not provided separately, and the GIP method is provided in the non-display part NA, which is an external area on one side of the display part AA in which the pixel area PA directly representing the image data is formed in the display panel DP. Gate driver GP is directly formed.

GIP 방식은 TAB 방식에 비해, 표시장치의 베젤 영역에 대해 슬림화가 가능하므로 외적 미관을 높일 수 있을 뿐만 아니라, 비용 절감이 가능하다는 장점이 있다. 따라서, 최근에 게이트 구동회로는 TAB 방식보다 GIP 방식으로 형성되고 있다. 도면 상으로는 편의상 GIP 방식에 의한 게이트 구동부(GP)가 표시 패널(DP)에서 상당한 부분을 차지하는 것으로 보일 수 있다. 또한, 도 1에서 설명한 TAB 방식에 의한 게이트 구동부(GIC)가 실장된 TCP(TP)가 표시 패널(DP)과 접촉하는 면적과 크게 다르지 않아 보일 수 있다. 하지만, 이는 도면 편의상 나타난 것일 뿐이며, 실제로 GIP 방식에서는 표시 패널(DP)에서 게이트 구동부(GP)가 차지하는 면적은 무척 작아서 베젤 영역이 전면에서 거의 인식되지 않을 정도로 최소화할 수 있다.As compared with the TAB method, the GIP method can be made slimmer than the bezel area of the display device, so that the external appearance can be increased and the cost can be reduced. Therefore, recently, the gate drive circuit is formed by the GIP method rather than the TAB method. For convenience, the gate driver GP using the GIP method may be considered to occupy a substantial portion of the display panel DP. In addition, it may be seen that TCP (TP) in which the gate driver GIC is mounted by the TAB method described with reference to FIG. 1 does not differ significantly from the area in contact with the display panel DP. However, this is only shown for convenience of drawing, and in the GIP method, the area occupied by the gate driver GP in the display panel DP is so small that the bezel area can be minimized so that it is hardly recognized from the front surface.

이하, 도 5를 참조하여 GIP 방식의 평판표시장치를 좀 더 상세히 설명한다. 도 5는 본 발명에 의한 GIP 방식의 평판표시장치의 구조를 나타내는 구성도이다. GIP 방식의 평판표시장치는, 표시패널(DP), 제어부(TCON), 그리고 데이터 구동부(DIC)를 포함한다. 표시패널(DP)은 비디오 데이터를 표시하는 화소 영역(PA)이 형성되는 표시부(AA)와 게이트 구동부(GP)가 형성되는 비 표시부(NA)로 구성된다.Hereinafter, the GIP flat panel display will be described in more detail with reference to FIG. 5 is a block diagram showing the structure of a flat panel display device of the GIP system according to the present invention. The GIP type flat panel display device includes a display panel DP, a control unit TCON, and a data driver DIC. The display panel DP includes a display unit AA in which the pixel area PA for displaying video data is formed, and a non-display unit NA in which the gate driver GP is formed.

특히, 표시패널(DP)의 표시부(AA)에는 유리 기판에 형성된 다수의 데이터 배선들(DL), 그리고 데이터 배선들(DL)과 직교하는 다수의 게이트 배선들(GL)로 이루어진 신호 배선들을 포함한다. 신호 배선들(DL, GL)의 교차 구조에 의해 표시패널(DP)의 화소 영역(PA)이 형성되는 표시부(AA)에는 다수의 화소(PIC)들이 매트릭스 형태로 배치된다. 화소(PIC) 각각은 적색 서브화소, 녹색 서브화소 및 청색 서브화소를 포함할 수 있다. 비 표시부(NA)에는 표시부(AA)의 게이트 배선들(GL)을 구동시키기 위한 게이트 구동부(GP)가 형성된다.In particular, the display portion AA of the display panel DP includes signal lines including a plurality of data lines DL formed on a glass substrate and a plurality of gate lines GL orthogonal to the data lines DL. do. A plurality of pixels PIC are arranged in a matrix form in the display unit AA in which the pixel area PA of the display panel DP is formed by the cross structure of the signal lines DL and GL. Each of the pixels PIC may include a red sub-pixel, a green sub-pixel, and a blue sub-pixel. The non-display portion NA is provided with a gate driver GP for driving the gate wirings GL of the display portion AA.

제어부(TCON)는 비디오 소스로부터 입력되는 비디오 영상의 RGB 데이터를 구동부(DIC, GP)에 공급한다. 또한, 제어부(TCON)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍 신호들을 이용하여 구동부(DIC, GP)의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.The control unit TCON supplies the RGB data of the video image input from the video source to the driving units DIC and GP. The control unit TCON controls the driving units DIC and GP using timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a dot clock DCLK. Lt; RTI ID = 0.0 > controllable < / RTI >

데이터 구동부(DIC)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1수평라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse: SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock: SSC), 데이터 구동부(DIC)의 출력을 제어하는 소스 출력 인에이블 신호(SOE), 및 표시패널(DP)에 공급될 데이터 전압의 극성을 제어하는 극성 제어신호(POL) 등을 포함한다.The data control signal for controlling the operation timing of the data driver DIC includes a source start pulse (SSP) and a rising point indicating a start point of data in one horizontal period in which data for one horizontal line is displayed. Or a source sampling clock (SSC) that controls latching of data based on a falling edge, a source output enable signal (SOE) that controls the output of the data driver DIC, and a display panel ( And a polarity control signal POL for controlling the polarity of the data voltage to be supplied to DP).

게이트 구동부(GP)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에 스캔이 시작되는 시작 수평라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse: GSP), 게이트 구동부(GP) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트 시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock: GSC), 그리고 게이트 구동부(GP)의 출력을 제어하는 게이트 출력 인에이블 신호(Gate Output Enable: GOE)등을 포함한다.The gate control signal for controlling the operation timing of the gate driver GP includes a gate start pulse (GSP) and a gate driver GP indicating a start horizontal line at which a scan starts during one vertical period in which one screen is displayed. Gate shift clock signal (GSC) for sequentially shifting the gate start pulse (GSP) and gate output enable signal (Gate Output) for controlling the output of the gate driver GP. Enable: GOE).

데이터 구동부(DIC)는 데이터 배선들(DL)을 구동시키기 위한 것으로서, 쉬프트 레지스터(Shift Register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog Converter, DAC), 출력 버퍼(Output Buffer) 등을 포함한다. 데이터 구동부(DIC)는 데이터 제어신호(SSP, SSC, SOE)에 따라 영상 데이터를 래치한다. 데이터 구동부(DIC)는 극성제어신호(POL)에 응답하여 영상 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 구동부(DIC)는 게이트 구동부(GP)로부터 출력되는 메인 스캔펄스에 동기되도록 데이터 전압을 데이터 배선들(DL)로 출력한다.The data driver DIC is used to drive the data lines DL and includes a shift register, a latch, a digital-to-analog converter (DAC), an output buffer . The data driver DIC latches the image data according to the data control signals SSP, SSC and SOE. The data driver DIC inverts the polarity of the data voltage by converting the image data into an analog positive gamma compensation voltage and a negative gamma compensation voltage in response to the polarity control signal POL. The data driver DIC outputs the data voltage to the data lines DL so as to be synchronized with the main scan pulse output from the gate driver GP.

게이트 구동부(GP)는 쉬프트 레지스터 어레이(Shift Register Array) 등을 포함한다. 게이트 구동부(GP)의 쉬프트 레지스터 어레이는 표시패널(DP)에서 화소(PIC)가 형성된 표시부(AA) 외부의 비 표시부(NA)에 GIP 방식으로 형성된다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 화소(PIC)의 TFT 공정에서 화소의 TFT와 함께 형성된다.The gate driver GP includes a shift register array and the like. The shift register array of the gate driver GP is formed in a non-display unit NA outside the display unit AA in which the pixel PIC is formed in the display panel DP in a GIP manner. By the GIP method, the gate shift registers are formed together with the TFT of the pixel in the TFT process of the pixel PIC.

게이트 구동부(GP)는 게이트 제어신호에 따라 게이트 배선(GL)을 구동한다. 게이트 구동부(GP)는 턴 온 레벨의 스캔 펄스를 게이트 배선에 순차적으로 공급한다.The gate driver GP drives the gate line GL in accordance with the gate control signal. The gate driver GP sequentially applies the scan pulse of the turn-on level to the gate line.

이하, 도 6을 참조하여, GIP 방식으로 형성된 게이트 구동부의 회로에 대해 설명한다. 도 6은 도 5에 도시된 GIP 방식으로 형성한 게이트 구동부의 회로 구성을 나타내는 도면이다.Hereinafter, the circuit of the gate driver formed by the GIP method will be described with reference to FIG. 6. FIG. 6 is a diagram illustrating a circuit configuration of a gate driver formed by the GIP method illustrated in FIG. 5.

게이트 구동부(GP)의 GIP 회로(GIP)는 로직부(LOG)와 출력부(OUT)로 구성된다. 로직부(LOG)는 게이트 스타트 신호(VST)에 응답하여 Q 노드와 QB 노드의 충전 및 방전 동작을 제어한다. 출력부(OUT)는 Q 노드가 활성화 레벨로 충전될 때 스캔 펄스(VG)를 턴 온 레벨로 출력하는 풀업 트랜지스터(Tpu)와 QB 노드가 활성화 레벨로 충전될 때 스캔 펄스를 턴 오프 레벨로 출력하는 풀 다운 트랜지스터(Tpd)를 포함한다.The GIP circuit GIP of the gate driver GP includes a logic part LOG and an output part OUT. The logic unit LOG controls the charging and discharging operations of the Q node and the QB node in response to the gate start signal VST. The output part OUT outputs a pull-up transistor Tpu that outputs the scan pulse VG to the turn-on level when the Q node is charged to the activation level and a scan pulse to the turn-off level when the QB node is charged to the activation level. And a pull-down transistor Tpd.

Q 노드와 QB 노드는 서로 반대로 충전된다. Q 노드가 활성화 레벨로 충전될 때 QB 노드는 비 활성화 레벨로 방전된다. 반대로 Q 노드가 비 활성화 레벨로 방전될 때 QB 노드는 활성화 레벨로 충전된다. Q 노드 활성화 시, 풀업 트랜지스터(Tpu)는 게이트 쉬프트 클럭신호(CLK)들 중 어느 하나를 턴 온 레벨의 스캔 펄스(VG)로 출력한다. 풀업 트랜지스터(Tpu)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 클럭신호의 입력단자에 접속되며, 드레인 전극은 출력 노드(No)에 접속된다. QB 노드 활성화 시, 풀다운 트랜지스터(Tpd)는 저전위 전압(VSS)을 턴 오프 레벨의 스캔 펄스(VG)로 출력한다. 풀다운 트랜지스터(Tpd)의 게이트 전극은 QB 노드에 접속되고, 소스 전극은 저전위 전압(VSS)의 입력단자에 접속되며, 드레인 전극은 출력 노드(No)에 접속된다.The Q node and the QB node are charged oppositely. The QB node is discharged to the inactivation level when the Q node is charged to the activation level. In contrast, when the Q node is discharged to the inactivation level, the QB node is charged to the activation level. When the Q node is activated, the pull-up transistor Tpu outputs any one of the gate shift clock signals CLK as a scan pulse VG having a turn on level. The gate electrode of the pull-up transistor Tpu is connected to the Q node, the source electrode is connected to the input terminal of the clock signal, and the drain electrode is connected to the output node No. When the QB node is activated, the pull-down transistor Tpd outputs the low potential voltage VSS as a scan pulse VG having a turn-off level. The gate electrode of the pull-down transistor Tpd is connected to the QB node, the source electrode is connected to the input terminal of the low potential voltage VSS, and the drain electrode is connected to the output node No.

도 6에 도시한 GIP 회로(GIP)의 구동에 따르면, GIP 회로(GIP)의 Q 노드는 턴 온 레벨의 스캔 펄스(VG)를 출력하는 순간을 제외한 거의 모든 한 프레임 기간 동안 비 활성화 레벨(Loff)로 유지된다. 한편, QB 노드는 턴 오프 레벨의 스캔 펄스(VG)를 출력하는 순간을 제외한 거의 모든 한 프레임 기간 동안 활성화 레벨(Lon)로 유지된다. 따라서, Q 노드에 접속된 풀업 트랜지스터(Tpu)는 네거티브 게이트 바이어스 스트레스(Negative Gate Bias Stress)가 누적되는 반면, QB 노드에 접속된 풀다운 트랜지스터(Tpd)에는 포지티브 게이트 바이어스 스트레스(Positive Gate Bias Stress)가 누적된다. 이러한 게이트 바이어스 스트레스는 도 7과 같이 GIP 회로(GIP)에 포함된 출력 트랜지스터들(Tpu, Tpd)의 문턱 전압(V1, V2)을 기준값(Vr)으로부터 좌측 또는 우측으로 쉬프트 시킴으로써, 출력 트랜지스터(Tpu, Tpd)들의 동작 특성을 열화 시킨다. 도 7은 게이트 바이어스 스트레스 유형에 따라 박막 트랜지스터의 문턱 전압이 변성되는 것을 보여주는 그래프이다.According to the driving of the GIP circuit GIP shown in FIG. 6, the Q node of the GIP circuit GIP deactivates the level of inactivation Loff for almost all one frame period except for the moment of outputting the scan pulse VG of the turn-on level. Is maintained. On the other hand, the QB node is maintained at the activation level (Lon) for almost every frame period except at the moment of outputting the scan pulse (VG) of the turn-off level. Accordingly, negative gate bias stress is accumulated in the pull-up transistor Tpu connected to the Q node, while positive gate bias stress is applied to the pull-down transistor Tpd connected to the QB node. Accumulate. The gate bias stress is shifted from the reference value Vr to the left or right of the threshold voltages V1 and V2 of the output transistors Tpu and Tpd included in the GIP circuit GIP, thereby outputting the output transistor Tpu. , Tpd) deteriorates the operating characteristics. 7 is a graph showing that the threshold voltage of the thin film transistor is modified according to the gate bias stress type.

또한, 표시패널(DP)의 표시부(AA)에 형성된 화소(PIC)를 구성하는 박막 트랜지스터의 경우에는 GIP 방식으로 표시패널(DP) 상에 직접 형성된 게이트 구동부(GP)의 GIP 회로(GIP) 중 풀업 트랜지스터(Tpu)와 같이, 네거티브 게이트 바이어스 스트레스를 받는다.In the case of the thin film transistors constituting the pixel PIC formed on the display portion AA of the display panel DP, the GIP circuit GIP of the gate driver GP formed directly on the display panel DP by the GIP method. Like the pull-up transistor Tpu, it is subjected to negative gate bias stress.

이와 같이 GIP 방식에 의한 표시장치에서는, 동일한 표시패널(DP) 상에 형성된 박막 트랜지스터들이 서로 상이한 게이트 바이어스 스트레스가 누적됨으로써, 서로 다른 방향으로 문턱 전압이 변성되는 현상이 발생한다. 따라서, GIP 방식으로 표시패널을 제조할 경우, 구동부의 박막 트랜지스터와 화소 영역의 박막 트랜지스터는 서로 다른 게이트 바이어스 스트레스를 받는다. 또한, 같은 구동부 내에서도 회로 구성 위치에 따라서 서로 다른 게이트 바이어스 스트레스 상태에 놓이게 된다. As described above, in the display device using the GIP type, thin film transistors formed on the same display panel DP accumulate different gate bias stresses, thereby causing a threshold voltage to be modified in different directions. Therefore, when the display panel is manufactured by the GIP method, the thin film transistor of the driving unit and the thin film transistor of the pixel region are subjected to different gate bias stresses. In addition, even within the same driving unit, the gate bias stress is different depending on the circuit configuration position.

게이트 바이어스 스트레스는 박막 트랜지스터의 신뢰성에 영향을 준다. 특히, 박막 트랜지스터의 신뢰성은 초기 문턱 전압 값에 따라 게이트 바이어스 스트레스에 따른 변화량(Shift)이 달라진다. 만일, 박막 트랜지스터의 초기 문턱 전압 값이 양(Positive)의 값에 치우치도록 설정된 경우, 포지티브 게이트 바이어스 스트레스에 취약하지만, 네가티브 게이트 바이어스 스트레스에는 유리하다. 반대로, 초기 문턱 전압 값이 음(Negative)의 값에 치우치도록 설정된 경우, 네가티브 게이트 바이어스 스트레스에 취약하지만, 포지티브 게이트 바이어스 스트레스에는 유리하다.Gate bias stresses affect the reliability of thin film transistors. In particular, the reliability of the thin film transistor is changed according to the gate bias stress (Shift) according to the initial threshold voltage value. If the initial threshold voltage value of the thin film transistor is set to be biased to a positive value, it is vulnerable to positive gate bias stress, but advantageous to negative gate bias stress. Conversely, if the initial threshold voltage value is set to be biased to a negative value, it is vulnerable to negative gate bias stress, but advantageous for positive gate bias stress.

따라서, 금속 산화물을 포함하는 박막 트랜지스터를 포지티브 게이트 바이어스 스트레스와 네가티브 게이트 바이어스 스트레스를 동시에 요구하는 제품에 적용할 경우, 소자의 신뢰성이 어느 한 스트레스에 취약하게 되어 제품의 신뢰성 확보가 어렵다. 이러한 서로 다른 게이트 바이어스 스트레스에 의한 박막 트랜지스터 및 표시 패널의 신뢰성을 확보하기 위해, 본 발명에서는 박막 트랜지스터의 게이트 바이어스 스트레스에 따라 초기 문턱 전압의 값을 서로 다르게 설계한다.Therefore, when the thin film transistor including the metal oxide is applied to a product requiring both positive gate bias stress and negative gate bias stress at the same time, the reliability of the device is vulnerable to any stress, and thus it is difficult to secure the reliability of the product. In order to secure the reliability of the thin film transistor and the display panel due to such different gate bias stress, the initial threshold voltage values are designed differently according to the gate bias stress of the thin film transistor.

이하, 도 8과 도 9a 내지 9i를 참조하여 본 발명의 제1 실시 예에 대하여 설명한다. 도 8은 본 발명의 제1 실시 예에 의한 표시 패널의 구조를 나타내는 단면도이다. 도 9a 내지 9i는 본 발명의 제1 실시 예에 의한 표시 패널을 제조하는 공정을 나타낸 단면도들이다.Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 8 and 9A to 9I. 8 is a cross-sectional view illustrating a structure of a display panel according to a first embodiment of the present invention. 9A to 9I are cross-sectional views illustrating a process of manufacturing a display panel according to a first embodiment of the present invention.

도 8을 참조하면, 본 발명의 제1 실시 예에 의한 표시 패널, 특히 박막 트랜지스터 기판은, 기판(SUB) 위에서 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp), 그리고 동일한 기판(SUB) 위에서 비 표시부(NA)에 형성된 구동용 박막 트랜지스터(Tg)를 포함한다. 특히, 화소용 박막 트랜지스터(Tp)는 게이트 전극(Gp)과 반도체 층(Ap) 사이에 개재된 게이트 절연막이 질화 실리콘(SiNx)을 포함하는 제1 게이트 절연막(GIN)과 산화 실리콘(SiOx)을 포함하는 제2 게이트 절연막(GIO)이 적층된 구조를 갖는다. 반면에, 구동용 박막 트랜지스터(Tg)는 게이트 전극(Gg)과 반도체 층(Ag) 사이에 개재된 게이트 절연막은 산화 실리콘(SiOx)을 포함하는 단일 물질층을 포함한다.Referring to FIG. 8, the display panel according to the first embodiment of the present invention, in particular the thin film transistor substrate, may be formed on the pixel thin film transistor Tp formed in the display portion AA on the substrate SUB, and on the same substrate SUB. A driving thin film transistor Tg formed in the non-display portion NA is included. In particular, the pixel thin film transistor Tp may include a gate insulating layer interposed between the gate electrode Gp and the semiconductor layer Ap to form a first gate insulating layer GIN and silicon oxide SiOx including silicon nitride SiNx. The second gate insulating layer GIO may be stacked. On the other hand, the driving thin film transistor Tg includes a single material layer including silicon oxide (SiOx) interposed between the gate electrode Gg and the semiconductor layer Ag.

여기서, 화소용 박막 트랜지스터(Tp)와 구동용 박막 트랜지스터(Tg)가 동일한 기판(SUB) 위에 형성하기 때문에, 전체적인 게이트 절연막의 두께는 동일한 것이 바람직하다. 따라서, 화소용 박막 트랜지스터(Tp)는 약 2000Å 두께를 갖는 제1 게이트 절연막(GIN)과 약 2000Å 두께를 갖는 제2 게이트 절연막(GIO)을 포함하는 것이 바람직하다. 반면에, 구동용 박막 트랜지스터(Tg)는 약 4000Å 두께를 갖는 제2 게이트 절연막(GIO)을 포함하는 것이 바람직하다.Here, since the pixel thin film transistor Tp and the driving thin film transistor Tg are formed on the same substrate SUB, the thickness of the entire gate insulating film is preferably the same. Therefore, the pixel thin film transistor Tp preferably includes a first gate insulating film GIN having a thickness of about 2000 GPa and a second gate insulating film GIO having a thickness of about 2000 GPa. On the other hand, the driving thin film transistor Tg preferably includes a second gate insulating film GIO having a thickness of about 4000 kHz.

도 9a 내지 9i를 더 참조하여, 본 발명의 제1 실시 예에 의한 표시 패널을 제조하는 방법을 설명한다.9A to 9I, a method of manufacturing a display panel according to a first embodiment of the present invention will be described.

투명한 기판(SUB) 위에 게이트 금속을 증착한다. 게이트 금속은 알루미늄(Aluminum: Al) 혹은 구리(Copper: Cu)와 같은 저 저항성 금속 물질을 포함한다. 게이트 금속을 패턴하여, 게이트 전극들(Gg, Gp)을 형성한다. 특히, 표시부(AA)에는 화소용 박막 트랜지스터의 게이트 전극(Gp)을, 비 표시부(NA)에는 구동용 박막 트랜지스터의 게이트 전극(Gg)를 형성한다. 도면으로 도시하지 않았지만, 게이트 전극들(Gg, Gp)들은 각각의 화소용 게이트 배선과 구동용 게이트 배선에 연결될 수 있다. (도 9a)The gate metal is deposited on the transparent substrate SUB. The gate metal includes a low resistive metal material such as aluminum (Al) or copper (Copper) Cu. The gate metal is patterned to form gate electrodes Gg and Gp. In particular, the gate electrode Gp of the pixel thin film transistor is formed in the display portion AA, and the gate electrode Gg of the driving thin film transistor is formed in the non-display portion NA. Although not shown in the drawings, the gate electrodes Gg and Gp may be connected to respective pixel gate lines and driving gate lines. (Fig. 9A)

비 표시부(NA)를 제1 마스크(MA1)로 가린 상태에서, 기판(SUB) 전면에 질화 실리콘(SiNx)을 약 2000Å 두께로 도포한다. 그 결과, 표시부(AA)에는 화소용 박막 트랜지스터의 게이트 전극(Gp) 위에 제1 게이트 절연막(GIN)이 도포되는 반면, 비 표시부(NA)에는 제1 게이트 절연막이 도포되지 않는다. (도 9b)In the state where the non-display portion NA is covered by the first mask MA1, silicon nitride (SiNx) is coated on the entire surface of the substrate SUB with a thickness of about 2000 μs. As a result, the first gate insulating layer GIN is coated on the gate electrode Gp of the pixel TFT, while the first gate insulating layer is not coated on the display unit AA. (Figure 9b)

제1 마스크(MA1)를 제거하고 기판(SUB)을 노출 시킨 상태에서, 기판(SUB) 전면에 산화 실리콘(SiOx)을 약 2000Å 두께로 도포한다. 그 결과, 표시부(AA)에는 제1 게이트 절연막(GIN) 위에 제2 게이트 절연막(GIO)이 도포되며, 비 표시부(NA)에는 구동용 박막 트랜지스터의 게이트 전극(Gg) 위에 제1 게이트 절연막이 도포되지 않는다. (도 9c)In the state where the first mask MA1 is removed and the substrate SUB is exposed, silicon oxide (SiOx) is coated on the entire surface of the substrate SUB to a thickness of about 2000 kPa. As a result, the second gate insulating film GIO is coated on the first gate insulating film GIN in the display portion AA, and the first gate insulating film is coated on the gate electrode Gg of the driving thin film transistor in the non-display portion NA. It doesn't work. (Figure 9c)

표시부(AA)를 제2 마스크(MA2)로 가린 상태에서, 기판(SUB) 전면에 산화 실리콘(SiOx)을 약 2000Å 두께로 도포한다. 그 결과, 비 표시부(NA)에는 추가로 제2 게이트 절연막(GIO)이 형성되어 두께가 4000Å으로 두꺼워지는 반면, 표시부(AA)에는 추가로 산화 실리콘(SiOx)이 도포되지 않는다. (도 9d)In the state in which the display portion AA is covered by the second mask MA2, silicon oxide SiOx is coated on the entire surface of the substrate SUB at a thickness of about 2000 kPa. As a result, the second gate insulating layer GIO is further formed in the non-display portion NA, so that the thickness thereof becomes thick at 4000 kPa, while no additional silicon oxide (SiOx) is applied to the display portion AA. (Figure 9d)

여기서, 제1 마스크(MA1)와 제2 마스크(MA2)는 포토 공정을 이용한 포토레지스트로 기판(SUB) 위에 직접 형성한 마스크를 사용할 수도 있다. 그러나 포토레지스트로 마스크를 형성하는 경우, 공정이 복잡해지므로, 스크린 마스크를 사용하는 것이 더 바람직할 수 있다. 본 실시 예 1에서는 스크린 마스크를 이용한 것으로 예로 들었지만, 공정에 따라서, 적합한 마스크를 이용할 수 있다.Here, the first mask MA1 and the second mask MA2 may be a mask formed directly on the substrate SUB by a photoresist using a photo process. However, when forming a mask with a photoresist, it may be more preferable to use a screen mask because the process becomes complicated. In the first embodiment, the screen mask is used as an example. However, depending on the process, a suitable mask can be used.

이후, 제2 게이트 절연막(GIO) 위에서 게이트 전극들(Gg, Gp)과 중첩되도록 반도체 층(Ag, Ap)을 형성한다. 여기서 반도체 층(Ag, Ap)은 산화물을 포함하는 산화 반도체 물질로 형성하는 것이 바람직하다. 그리고 반도체 층(Ag, Ap)의 중앙부에 절연물질로 에치 스토퍼 층(ESg, ESp)을 형성한다. 반도체 층(Ag, Ap)과 에치 스토퍼 층(ESg, ESp)은 개별적으로 형성할 수도 있고, 연속 증착하여 한 번의 패턴 공정으로 형성할 수도 있다. 상세한 설명은, 본 발명의 핵심이 아니므로 생략한다. (도 9e)Subsequently, the semiconductor layers Ag and Ap are formed on the second gate insulating layer GIO to overlap the gate electrodes Gg and Gp. The semiconductor layers Ag and Ap are preferably formed of an oxide semiconductor material containing an oxide. The etch stopper layers ESg and ESp are formed of an insulating material at the center of the semiconductor layers Ag and Ap. The semiconductor layers Ag and Ap and the etch stopper layers ESg and ESp may be formed separately, or may be continuously deposited and formed in one pattern process. The detailed description is omitted since it is not the core of the present invention. (FIG. 9E)

에치 스토퍼(ESg, ESp)가 형성된 기판(SUB) 위에 소스-드레인 금속을 전면 도포한다. 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는, 반도체 채널 층(Ag, Ap)의 일측 변과 접촉하는 소스 전극(Sg, Sp), 그리고 반도체 채널 층(Ag, Ap)의 타측 변과 접촉하고 소스 전극(Sg, Sp)과 대향하는 드레인 전극(Dg, Dp)을 포함한다. 소스 전극(Sg, Sp)과 드레인 전극(Dg, Dp)은 물리적으로 서로 분리되어있으나, 그 하부에서 반도체 채널 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(Sg, Sp)은 에치 스토퍼(ESg, ESp)에 의해 노출된 상기 반도체 채널 층(Ag, Ap)의 일측변과 접촉한다. 또한, 드레인 전극(Dg, Dp)은 반도체 채널 층(Ag, Ap)의 타측변과 접촉한다. 이로써, 표시부(AA)에는 화소용 박막 트랜지스터(Tp)가, 비 표시부(NA)에는 구동용 박막 트랜지스터(Tg)가 완성된다. (도 9f)The source-drain metal is entirely coated on the substrate SUB on which the etch stoppers ESg and ESp are formed. The source-drain metal is patterned to form source-drain elements. The source-drain element includes source electrodes Sg and Sp in contact with one side of the semiconductor channel layers Ag and Ap, and source electrodes Sg and Sp in contact with the other side of the semiconductor channel layers Ag and Ap. And drain electrodes Dg and Dp facing each other. The source electrodes Sg and Sp and the drain electrodes Dg and Dp are physically separated from each other, but have a structure connected under the semiconductor channel layer A under the source electrodes Sg and Sp. The source electrodes Sg and Sp contact one side of the semiconductor channel layers Ag and Ap exposed by the etch stoppers ESg and ESp. In addition, the drain electrodes Dg and Dp are in contact with the other side of the semiconductor channel layers Ag and Ap. Thus, the pixel thin film transistor Tp is formed in the display portion AA, and the driving thin film transistor Tg is completed in the non-display portion NA. (FIG. 9F)

박막 트랜지스터(Tg, Tp)가 완성된 기판(SUB) 전면에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명도전물질을 도포한다. 투명도전물질을 패턴하여, 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp)의 드레인 전극(Dp)에 접촉하며, 화소 영역(PIC)에 대응하는 화소 전극(PXL)을 형성한다. (도 9g)A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is coated on the entire surface of the substrate SUB on which the thin film transistors Tg and Tp are completed. The transparent conductive material is patterned to contact the drain electrode Dp of the pixel thin film transistor Tp formed in the display unit AA and form a pixel electrode PXL corresponding to the pixel region PIC. (Fig. 9g)

화소 전극(PXL)이 형성된 기판(SUB) 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)를 포함하는 절연물질을 도포하여 보호막(PAS)을 형성한다. (도 9h)A protective film PAS is formed by coating an insulating material including silicon oxide (SiOx) or silicon nitride (SiNx) on the entire surface of the substrate SUB on which the pixel electrode PXL is formed. (FIG. 9H)

보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명도전물질을 도포한다. 투명도전물질을 패턴하여, 표시부(AA)에 공통전극(COM) 및 공통 배선(CL)을 형성한다. 공통전극(COM)은 화소 영역(PIC) 내에서 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 갖도록 형성하는 것이 바람직하다. 다수 개의 선분 모양으로 배열된 공통 전극(COM)이 공통 배선(CL)에 연결되어 공통 전압을 인가받는다. (도 9i)A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is coated on the passivation layer (PAS). The transparent conductive material is patterned to form the common electrode COM and the common wiring CL on the display unit AA. The common electrode COM may be formed to have a shape in which a plurality of rod-shaped electrodes parallel to each other are arranged at predetermined intervals in the pixel area PIC. The common electrodes COM arranged in a plurality of line segments are connected to the common wire CL to receive a common voltage. (FIG. 9i)

이상 본 발명의 제1 실시 예에 의한 표시 패널은 동일한 기판에 화소용 박막 트랜지스터와 구동용 박막 트랜지스터가 함께 형성된다. 특히, 네가티브 게이트 바이어스 스트레스를 받는 화소용 박막 트랜지스터(Tp)는 질화 실리콘을 포함하는 제1 게이트 절연막(GIN)과 산화 실리콘을 포함하는 제2 게이트 절연막(GIO)이 적층된 구조를 갖는다. 반면에, 포지티브 게이트 바이어스 스트레스를 받는 구동용 박막 트랜지스터(Tg)는 산화 실리콘을 포함하는 제2 게이트 절연막(GIO)만으로 구성된다. 도면으로 설명하지 않았지만, 구동부에서도 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터가 형성되는 경우, 화소용 박막 트랜지스터(Tp)와 동일한 구성을 갖는 것이 바람직하다.In the display panel according to the first exemplary embodiment of the present invention, the pixel thin film transistor and the driving thin film transistor are formed on the same substrate. In particular, the pixel thin film transistor Tp subjected to a negative gate bias stress has a structure in which a first gate insulating film GIN including silicon nitride and a second gate insulating film GIO including silicon oxide are stacked. On the other hand, the driving thin film transistor Tg subjected to a positive gate bias stress is composed of only the second gate insulating layer GIO including silicon oxide. Although not illustrated in the drawings, in the case where the thin film transistor subjected to the negative gate bias stress is also formed in the driver, it is preferable to have the same configuration as the thin film transistor Tp for the pixel.

이와 같은 구조를 갖는 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판에서, 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tp)는 (화소용 박막 트랜지스터 및 구동부에서 풀업 트랜지스터) 질화 실리콘을 포함하는 제1 게이트 절연막(GIN)을 포함함으로 하여, 초기 문턱 전압이 상대적으로 양의 방향(Positive direction)으로 편향하도록 설정된다. 한편, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tg)는 (구동부에서 풀다운 트랜지스터) 산화 실리콘만을 포함하는 제2 게이트 절연막(GIO)만으로 구성되므로, 초기 문턱 전압은 화소용 박막 트랜지스터(Tp)에 비해서 상대적으로 음의 방향(Negative direction)으로 설정된다. 따라서, 표시 패널을 장시간 사용함에 따라 각각의 박막 트랜지스터들(Tp, Tg)이 네가티브 게이트 바이어스 스트레스 및 포지티브 게이트 바이어스 스트레스를 받아, 문턱 전압 특성이 음의 방향 및 양의 방향으로 변성되더라도 문턱 전압이 거의 동일한 값을 유지될 수 있어 서로 다른 스트레스를 받는 두 소자의 신뢰도를 동일한 상태로 확보할 수 있다.
In the thin film transistor substrate having the metal oxide semiconductor layer having such a structure, the thin film transistor Tp subjected to the negative gate bias stress includes a first gate insulating film GIN (silicon thin film transistor and pull-up transistor in the driver). ), The initial threshold voltage is set to deflect in a relatively positive direction. On the other hand, since the thin film transistor Tg subjected to the positive gate bias stress is composed of only the second gate insulating film GIO containing only silicon oxide (pull-down transistor in the driving portion), the initial threshold voltage is relatively higher than that of the pixel thin film transistor Tp. It is set in the negative direction. Therefore, as the display panel is used for a long time, each of the thin film transistors Tp and Tg is subjected to negative gate bias stress and positive gate bias stress, so that the threshold voltage is almost reduced even if the threshold voltage characteristics are modified in the negative and positive directions. The same value can be maintained to ensure the reliability of two stressed devices in the same state.

이하, 도 10과 도 11a 내지 11h를 참조하여 본 발명의 제2 실시 예에 대하여 설명한다. 도 10은 본 발명의 제2 실시 예에 의한 표시 패널의 구조를 나타내는 단면도이다. 도 11a 내지 11h는 본 발명의 제2 실시 예에 의한 표시 패널을 제조하는 공정을 나타낸 단면도들이다.Hereinafter, a second embodiment of the present invention will be described with reference to FIGS. 10 and 11A through 11H. 10 is a cross-sectional view illustrating a structure of a display panel according to a second exemplary embodiment of the present invention. 11A through 11H are cross-sectional views illustrating a process of manufacturing a display panel according to a second exemplary embodiment of the present invention.

도 10을 참조하면, 본 발명의 제2 실시 예에 의한 표시 패널, 특히 박막 트랜지스터 기판은, 기판(SUB) 위에서 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp), 그리고 동일한 기판(SUB) 위에서 비 표시부(NA)에 형성된 구동용 박막 트랜지스터(Tg)를 포함한다. 특히, 구동용 박막 트랜지스터(Tg)는 질화 실리콘(SiNx)을 포함하는 제1 보호막(PAN)과 산화 실리콘(SiOx)을 포함하는 제2 보호막(PAO)이 적층된 구조를 갖는다. 반면에, 화소용 박막 트랜지스터(Tp)는 산화 실리콘(SiOx)만을 포함하는 제2 보호막(PAO)만이 도포된 구조를 갖는다. 또한, 제3 보호막(PAS)이 제2 보호막(PAO) 위에 더 적층될 수도 있다.Referring to FIG. 10, a display panel, particularly a thin film transistor substrate, according to a second exemplary embodiment of the present invention may be formed on the pixel thin film transistor Tp formed on the display unit AA on the substrate SUB, and on the same substrate SUB. A driving thin film transistor Tg formed in the non-display portion NA is included. In particular, the driving thin film transistor Tg has a structure in which a first passivation layer PAN including silicon nitride (SiNx) and a second passivation layer PAO including silicon oxide (SiOx) are stacked. On the other hand, the pixel thin film transistor Tp has a structure in which only the second passivation layer PAO including only silicon oxide (SiOx) is coated. In addition, the third passivation layer PAS may be further stacked on the second passivation layer PAO.

도 11a 내지 11h를 더 참조하여, 본 발명의 제1 실시 예에 의한 표시 패널을 제조하는 방법을 설명한다.A method of manufacturing the display panel according to the first exemplary embodiment of the present invention will be described with reference to FIGS. 11A through 11H.

투명한 기판(SUB) 위에 게이트 금속을 증착한다. 게이트 금속은 알루미늄(Aluminum: Al) 혹은 구리(Copper: Cu)와 같은 저 저항성 금속 물질을 포함한다. 게이트 금속을 패턴하여, 게이트 전극들(Gg, Gp)을 형성한다. 특히, 표시부(AA)에는 화소용 박막 트랜지스터의 게이트 전극(Gp)을, 비 표시부(NA)에는 구동용 박막 트랜지스터의 게이트 전극(Gg)를 형성한다. 도면으로 도시하지 않았지만, 게이트 전극들(Gg, Gp)들은 각각의 화소용 게이트 배선과 구동용 게이트 배선에 연결될 수 있다. (도 11a)The gate metal is deposited on the transparent substrate SUB. The gate metal includes a low resistive metal material such as aluminum (Al) or copper (Copper) Cu. The gate metal is patterned to form gate electrodes Gg and Gp. In particular, the gate electrode Gp of the pixel thin film transistor is formed in the display portion AA, and the gate electrode Gg of the driving thin film transistor is formed in the non-display portion NA. Although not shown in the drawings, the gate electrodes Gg and Gp may be connected to respective pixel gate lines and driving gate lines. (FIG. 11A)

게이트 전극들(Gg, Gp)이 형성된 기판(SUB) 전면에 산화 실리콘(SiNx) 혹은 질화 실리콘(SiNx)을 포함하는 물질을 전면 도포하여, 게이트 절연막(GI)을 형성한다. (도 11b)A gate insulating film GI is formed by coating a material including silicon oxide (SiNx) or silicon nitride (SiNx) on the entire surface of the substrate SUB on which the gate electrodes Gg and Gp are formed. (FIG. 11B)

게이트 절연막(GI) 위에서 게이트 전극들(Gg, Gp)과 중첩되도록 반도체 층(Ag, Ap)을 형성한다. 여기서 반도체 층(Ag, Ap)은 산화물을 포함하는 산화 반도체 물질로 형성하는 것이 바람직하다. 그리고 반도체 층(Ag, Ap)의 중앙부에 절연물질로 에치 스토퍼 층(ESg, ESp)을 형성한다. 반도체 층(Ag, Ap)과 에치 스토퍼 층(ESg, ESp)은 개별적으로 형성할 수도 있고, 연속 증착하여 한번의 패턴 공정으로 형성할 수도 있다. 상세한 설명은, 본 발명의 핵심이 아니므로 생략한다. (도 11c)The semiconductor layers Ag and Ap are formed on the gate insulating layer GI so as to overlap the gate electrodes Gg and Gp. The semiconductor layers Ag and Ap are preferably formed of an oxide semiconductor material containing an oxide. The etch stopper layers ESg and ESp are formed of an insulating material at the center of the semiconductor layers Ag and Ap. The semiconductor layers Ag and Ap and the etch stopper layers ESg and ESp may be formed separately, or may be continuously deposited and formed in one pattern process. The detailed description is omitted since it is not the core of the present invention. (FIG. 11C)

에치 스토퍼(ESg, ESp)가 형성된 기판(SUB) 위에 소스-드레인 금속을 전면 도포한다. 소스-드레인 금속을 패턴하여 소스-드레인 요소를 형성한다. 소스-드레인 요소에는, 반도체 채널 층(Ag, Ap)의 일측 변과 접촉하는 소스 전극(Sg, Sp), 그리고 반도체 채널 층(Ag, Ap)의 타측 변과 접촉하고 소스 전극(Sg, Sp)과 대향하는 드레인 전극(Dg, Dp)을 포함한다. 소스 전극(Sg, Sp)과 드레인 전극(Dg, Dp)은 물리적으로 서로 분리되어있으나, 그 하부에서 반도체 채널 층(A)을 통해 연결된 구조를 갖는다. 소스 전극(Sg, Sp)은 에치 스토퍼(ESg, ESp)에 의해 노출된 상기 반도체 채널 층(Ag, Ap)의 일측변과 접촉한다. 또한, 드레인 전극(Dg, Dp)은 반도체 채널 층(Ag, Ap)의 타측변과 접촉한다. 이로써, 표시부(AA)에는 화소용 박막 트랜지스터(Tp)가, 비 표시부(NA)에는 구동용 박막 트랜지스터(Tg)가 완성된다. (도 11d)The source-drain metal is entirely coated on the substrate SUB on which the etch stoppers ESg and ESp are formed. The source-drain metal is patterned to form source-drain elements. The source-drain element includes source electrodes Sg and Sp in contact with one side of the semiconductor channel layers Ag and Ap, and source electrodes Sg and Sp in contact with the other side of the semiconductor channel layers Ag and Ap. And drain electrodes Dg and Dp facing each other. The source electrodes Sg and Sp and the drain electrodes Dg and Dp are physically separated from each other, but have a structure connected under the semiconductor channel layer A under the source electrodes Sg and Sp. The source electrodes Sg and Sp contact one side of the semiconductor channel layers Ag and Ap exposed by the etch stoppers ESg and ESp. In addition, the drain electrodes Dg and Dp are in contact with the other side of the semiconductor channel layers Ag and Ap. Thus, the pixel thin film transistor Tp is formed in the display portion AA, and the driving thin film transistor Tg is completed in the non-display portion NA. (FIG. 11D)

박막 트랜지스터(Tg, Tp)가 완성된 기판(SUB) 위에서 표시부(AA)를 가리고 비 표시부(NA)를 노출 시키는 마스크(MA)를 정렬한다. 그리고 노출된 비 표시부(NA)에만 질화 실리콘(SiNx)을 500Å 정도 도포하여, 제1 보호막(PAN)을 형성한다. (도 11e)The mask MA, which covers the display unit AA and exposes the non-display unit NA, is disposed on the substrate SUB on which the thin film transistors Tg and Tp are completed. The silicon nitride SiNx is applied to the exposed non-display portion NA at about 500 GPa to form the first passivation layer PAN. (FIG. 11E)

마스크(MA)를 제거하고, 기판(SUB) 전면에 산화 실리콘(SiOx)을 2000Å 정도 도포하여, 제1 보호막(PAN)을 형성한다. 그 결과, 비 표시부(NA)의 구동용 박막 트랜지스터(Tg) 위에는 제1 보호막(PAN)과 제2 보호막(PAO)이 적층된 구조를 가진다. 반면에, 표시부(AA)의 화소용 박막 트랜지스터(Tp) 위에는 제2 보호막(PAO)만 형성된다. 그리고 나서, 표시부(AA)의 제2 보호막(PAO)을 패턴하여, 화소용 박막 트랜지스터(Tp)의 드레인 전극(Dp) 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. (도 11f)The mask MA is removed, and silicon oxide (SiOx) is applied to the entire surface of the substrate SUB about 2000 GPa to form a first passivation film PAN. As a result, the first passivation film PAN and the second passivation film PAO are stacked on the driving thin film transistor Tg of the non-display portion NA. On the other hand, only the second passivation layer PAO is formed on the pixel thin film transistor Tp of the display unit AA. Then, the second passivation layer PAO of the display unit AA is patterned to form a drain contact hole DH exposing a part of the drain electrode Dp of the pixel thin film transistor Tp. (FIG. 11F)

드레인 콘택홀(DH)이 형성된 기판(SUB) 전면에, ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명도전물질을 도포한다. 투명도전물질을 패턴하여, 표시부(AA)에 형성된 화소용 박막 트랜지스터(Tp)의 드레인 전극(Dp)에 접촉하며, 화소 영역(PIC)에 대응하는 화소 전극(PXL)을 형성한다. (도 11g)A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is coated on the entire surface of the substrate SUB on which the drain contact hole DH is formed. The transparent conductive material is patterned to contact the drain electrode Dp of the pixel thin film transistor Tp formed in the display unit AA and form a pixel electrode PXL corresponding to the pixel region PIC. (Fig. 11g)

화소 전극(PXL)이 형성된 기판(SUB) 전면에 산화 실리콘(SiOx) 혹은 질화 실리콘(SiNx)를 포함하는 절연물질을 도포하여 제3 보호막(PAS)을 형성한다. 제3 보호막(PAS) 위에 ITO(Indium Tin Oxide) 혹은 IZO(Indium Zinc Oxide)와 같은 투명도전물질을 도포한다. 투명도전물질을 패턴하여, 표시부(AA)에 공통전극(COM) 및 공통 배선(CL)을 형성한다. 공통전극(COM)은 화소 영역(PIC) 내에서 서로 평행한 여러 개의 막대 모양의 전극들이 일정 간격으로 배열된 형상을 갖도록 형성하는 것이 바람직하다. 다수 개의 선분 모양으로 배열된 공통 전극(COM)이 공통 배선(CL)에 연결되어 공통 전압을 인가받는다. (도 11h)The third passivation layer PAS is formed by coating an insulating material including silicon oxide SiOx or silicon nitride SiNx on the entire surface of the substrate SUB on which the pixel electrode PXL is formed. A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is coated on the third passivation layer PAS. The transparent conductive material is patterned to form the common electrode COM and the common wiring CL on the display unit AA. The common electrode COM may be formed to have a shape in which a plurality of rod-shaped electrodes parallel to each other are arranged at predetermined intervals in the pixel area PIC. The common electrodes COM arranged in a plurality of line segments are connected to the common wire CL to receive a common voltage. (FIG. 11H)

이상 본 발명의 제2 실시 예에 의한 표시 패널은 동일한 기판에 화소용 박막 트랜지스터와 구동용 박막 트랜지스터가 함께 형성된다. 특히, 화소 전극(PXL)을 형성하기 이전 단계에서, 포지티브 게이트 바이어스 스트레스를 받는 구동용 박막 트랜지스터(Tg)는 질화 실리콘을 포함하는 제1 보호막(PAN)과 산화 실리콘을 포함하는 제2 보호막(PAO)가 적층된 구조를 갖는다. 반면에, 네가티브 게이트 바이어스 스트레스를 받는 화소용 박막 트랜지스터(Tp)는 산화 실리콘을 포함하는 제2 보호막(PAO)만으로 구성된다. 도면으로 설명하지 않았지만, 구동부에서도 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터가 형성되는 경우, 화소용 박막 트랜지스터(Tp)와 동일한 구성을 갖는 것이 바람직하다.In the display panel according to the second exemplary embodiment of the present invention, the pixel thin film transistor and the driving thin film transistor are formed on the same substrate. In particular, in the step before forming the pixel electrode PXL, the driving thin film transistor Tg subjected to the positive gate bias stress may include the first passivation layer PAN including silicon nitride and the second passivation layer PAO including silicon oxide. ) Has a laminated structure. On the other hand, the pixel thin film transistor Tp subjected to the negative gate bias stress is composed of only the second passivation layer PAO including silicon oxide. Although not illustrated in the drawings, in the case where the thin film transistor subjected to the negative gate bias stress is also formed in the driver, it is preferable to have the same configuration as the thin film transistor Tp for the pixel.

이와 같은 구조를 갖는 표시 패널에서, 포지티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tg)는 (구동부에서 풀다운 트랜지스터) 질화 실리콘을 포함하는 제1 게이트 절연막(PAN)을 더 포함하므로, 초기 문턱 전압이 질화 실리콘을 포함하지 않은 경우에 비해서 상대적으로 음의 방향(Negative direction)으로 편향하도록 설정된다. 한편, 네가티브 게이트 바이어스 스트레스를 받는 박막 트랜지스터(Tp)는 (화소용 박막 트랜지스터 및 구동부에서 풀업 트랜지스터) 산화 실리콘을 포함하는 제2 보호막(PAO)만을 포함하여, 초기 문턱 전압이 질화 실리콘을 포함하는 박막 트랜지스터(Tg)에 비해 상대적으로 양의 방향(Positive direction)으로 편향하도록 설정된다. 따라서, 표시 패널을 장시간 사용함에 따라 각각의 박막 트랜지스터들(Tp, Tg)이 네가티브 게이트 바이어스 스트레스 및 포지티브 게이트 바이어스 스트레스를 받아, 문턱 전압 특성이 음의 방향 및 양의 방향으로 변성되더라도 문턱 전압이 거의 동일한 값을 유지될 수 있어 서로 다른 스트레스를 받는 두 소자의 신뢰도를 동일한 상태로 확보할 수 있다.In the display panel having such a structure, since the thin film transistor Tg subjected to the positive gate bias stress further includes a first gate insulating film PAN including silicon nitride (a pull-down transistor in the driver), the initial threshold voltage is silicon nitride. It is set to deflect in a relatively negative direction as compared with the case of not including. On the other hand, the thin film transistor Tp subjected to the negative gate bias stress includes only the second passivation film PAO including silicon oxide (a thin film transistor for pixels and a pull-up transistor in the driver), and the initial threshold voltage includes silicon nitride. It is set to deflect in a positive direction relative to the transistor Tg. Therefore, as the display panel is used for a long time, each of the thin film transistors Tp and Tg is subjected to negative gate bias stress and positive gate bias stress, so that even though the threshold voltage characteristics are modified in the negative direction and the positive direction, the threshold voltage is almost The same value can be maintained to ensure the reliability of two stressed devices in the same state.

본 발명의 제1 실시 예의 경우, 게이트 절연막에 질화 실리콘이 포함되는 경우 박막 트랜지스터의 초기 문턱 전압이 양의 방향으로 편향되는 본 발명에 의한 실험 결과를 응용한 것이다. 반면, 본 발명의 제2 실시 예의 경우는, 보호막에 질화 실리콘이 포함되는 경우 박막 트랜지스터의 초기 문턱 전압이 음의 방향으로 편향되는 본 발명에 의한 실험 결과를 응용한 것이다.In the first embodiment of the present invention, when the silicon nitride is included in the gate insulating film, the experimental result according to the present invention, in which the initial threshold voltage of the thin film transistor is deflected in the positive direction, is applied. On the other hand, in the case of the second embodiment of the present invention, when the silicon nitride is included in the protective film, the experimental result according to the present invention is applied to the initial threshold voltage of the thin film transistor in the negative direction.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

Tp: 화소용 박막 트랜지스터 Tg: 구동용 박막 트랜지스터
T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 GP: 게이트 패드
DP: 데이터 패드 GPT: 게이트 패드 단자
DPT: 데이터 패드 단자 GPH: 게이트 패드 콘택홀
DPH: 데이터 패드 콘택홀
G, Gg, Gp: 게이트 전극 S, Sg, Sp: 소스 전극
D, Dg, Dp: 드레인 전극 A, Ag, Ap: 반도체 채널 층
GI: 게이트 절연막 GIN: 제1 게이트 절연막
GIO: 제2 게이트 절연막 PAS: 보호막, 제3 보호막
PAN: 제1 보호막 PAO: 제2 보호막
ES, ESg, ESp: 에치 스토퍼Tp: pixel thin film transistor Tg: driving thin film transistor
T: Thin film transistor SUB: Substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode GP: gate pad
DP: Data pad GPT: Gate pad terminal
DPT: Data pad terminal GPH: Gate pad contact hole
DPH: Data Pad Contact Hole
G, Gg, Gp: gate electrode S, Sg, Sp: source electrode
D, Dg, Dp: drain electrodes A, Ag, Ap: semiconductor channel layer
GI: gate insulating film GIN: first gate insulating film
GIO: Second gate insulating film PAS: Protective film, third protective film
PAN: 1st protective film PAO: 2nd protective film
ES, ESg, ESp: etch stopper

Claims

A substrate comprising a first region and a second region;
A first thin film transistor formed in the first region and having a first threshold voltage characteristic; And
And a second thin film transistor formed in the second region and having a second threshold voltage characteristic.

The method of claim 1,
The first thin film transistor includes:
A first gate electrode;
A first gate insulating layer covering the first gate electrode while being in direct contact;
A second gate insulating film coated on the first gate insulating film; And
A first semiconductor layer overlapping the first gate electrode on the second gate insulating film,
The second thin film transistor includes:
A second gate electrode;
A second gate insulating layer covering the second gate electrode while being in direct contact; And
And a second semiconductor layer overlying the second gate electrode on the second gate insulating layer.

3. The method of claim 2,
The first gate insulating film includes silicon nitride;
The second gate insulating layer may include silicon oxide.

3. The method of claim 2,
The thickness of the second gate insulating film covering the second gate electrode is the same as the sum of the thickness of the first gate insulating film covering the first gate electrode and the thickness of the second gate insulating film.

5. The method of claim 4,
The thickness of the second gate insulating film covering the second gate electrode is 4000 kPa;
The thickness of the first gate insulating film covering the first gate electrode is 2000 kPa;
The thickness of the second gate insulating film covering the first gate electrode is 2000 kW.

The method of claim 1,
A first passivation layer directly contacting and covering the second thin film transistor; And
And a second passivation layer disposed on the first passivation layer and directly contacting and covering the first thin film transistor.

The method according to claim 6,
The first passivation layer comprises silicon nitride;
The thin film transistor substrate of claim 2, wherein the second passivation layer comprises silicon oxide.

The method according to claim 6,
The first passivation film has a thickness of 500 kPa;
And the second passivation layer has a thickness of 2000 GPa.

The method of claim 1,
The first thin film transistor is a thin film transistor subjected to a negative gate bias stress;
And the second thin film transistor is a thin film transistor subjected to a positive gate bias stress.

The method of claim 1,
The first region is a display unit for displaying an image, and the first thin film transistor is a pixel thin film transistor;
And the second region is a non-display portion allocated to an outer peripheral portion of the first region, and the second thin film transistor is a driving thin film transistor.

Dividing the substrate into a first region and a second region;
Forming a first gate electrode in the first region and a second gate electrode in the second region;
Selectively applying a first gate insulating layer only to the first region;
Applying a second gate insulating film to both the first region and the second region; And
And selectively applying the second gate insulating layer only to the second region.

The method of claim 11,
The coating of the first gate insulating film may include: applying 2,000 Å of a material including silicon nitride;
The coating of the second gate insulating film may include: applying 2,000 Å of a material including silicon oxide; And
The coating of the second gate insulating layer may further include applying 2000 Å of a material including silicon oxide.

Dividing the substrate into a first region and a second region;
Forming a first thin film transistor in the first region and a second thin film transistor in the second region;
Selectively applying a first passivation layer only to the second region; And
And applying a second passivation layer on the entirety of the first region and the second region.

The method of claim 13,
The coating of the first passivation layer may include applying 500 μs of a material including silicon nitride;
The coating of the second passivation layer may include applying 2000 Å of a material containing silicon oxide.

The method of claim 13,
Patterning the second passivation layer applied to the first region to expose a portion of the first thin film transistor;
Forming a pixel electrode in contact with the first thin film transistor on the second passivation layer of the first region; And
And applying a third passivation layer on the second passivation layer formed on the entirety of the first region and the second region.