KR20130107913A

KR20130107913A - Stereoscopic image display

Info

Publication number: KR20130107913A
Application number: KR1020120030093A
Authority: KR
Inventors: 황광조
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-03-23
Filing date: 2012-03-23
Publication date: 2013-10-02
Also published as: KR101957971B1

Abstract

PURPOSE: A 3D image display device is applied to high-resolution models by simplifying the configuration of pixels and signal lines to drive the pixels. CONSTITUTION: A pixel (PIX) includes a main display part (MP) and a subsidiary display part (SP). The main display part includes a first pixel electrode (Ep1), a first common electrode, and a first storage capacitor. The first storage capacitor is connected between a common voltage supply line (VCL) and the first pixel electrode. The first subsidiary display part includes a second pixel electrode, a second common electrode, and a second storage capacitor (Cst2). The second storage capacitor is connected between a reset control line (V3DL) and the second pixel electrode to supply a reset control voltage. A first thin film transistor (TFT) and a second TFT are switched by the same scan pulse.

Description

Stereoscopic Image Display {STEREOSCOPIC IMAGE DISPLAY}

본 발명은 2차원 평면 영상(이하, '2D 영상')과 3차원 입체 영상(이하, '3D 영상')을 선택적으로 구현할 수 있는 입체 영상 표시장치에 관한 것이다.
The present invention relates to a stereoscopic image display device capable of selectively implementing a two-dimensional plane image (hereinafter referred to as '2D image') and a three-dimensional stereoscopic image (hereinafter referred to as '3D image').

다양한 콘텐츠 개발 및 회로 기술 발전에 힘입어 2D 영상과 3D 영상을 선택적으로 구현할 수 있는 입체 영상 표시장치가 개발 및 시판되고 있다. 입체 영상 표시장치의 3D 영상 구현 방법은 크게 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다.With the development of various contents and the development of circuit technology, a stereoscopic image display device capable of selectively implementing 2D and 3D images has been developed and sold. The 3D image realization method of the stereoscopic image display apparatus is largely divided into a stereoscopic technique and an autostereoscopic technique.

양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식이 있고 두 방식 모두 실용화되고 있다. 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어 등의 광학판을 표시 화면의 앞에 또는 뒤에 설치하는 방식이다. 안경방식은 표시패널에 편광 방향이 서로 다른 좌우 시차 영상을 표시하고, 편광 안경 또는 액정셔터 안경을 사용하여 입체 영상을 구현한다. The binocular parallax method uses parallax images of right and left eyes with large stereoscopic effect, and both glasses and non-glasses are used, and both methods are practically used. In the non-eyeglass system, an optical plate such as a parallax barrier for separating the optical axis of left and right parallax images is installed in front of or behind the display screen. In the spectacle method, left and right parallax images having different polarization directions are displayed on a display panel, and stereoscopic images are implemented using polarized glasses or liquid crystal shutter glasses.

편광 안경방식에서는 표시패널에 패턴드 리타더(Patterned retarder)와 같은 편광 분리 소자를 합착된다. 패턴드 리타더는 표시패널에 표시되는 좌안 영상과 우안 영상의 편광을 분리한다. 시청자는 편광 안경 방식의 입체 영상 표시장치에서 입체 영상을 감상할 때 편광 안경을 착용하여 편광 안경의 좌안 필터를 통해 좌안 영상의 편광을 보게 되고, 편광 안경의 우안 필터를 통해 우안 영상의 편광을 보게 되므로 입체감을 느낄 수 있다.In the polarizing glasses method, a polarization splitter such as a patterned retarder is bonded to the display panel. The patterned retarder separates the polarization of the left eye image and the right eye image displayed on the display panel. When viewing a stereoscopic image on a polarized glasses type stereoscopic display device, the viewer wears polarized glasses to see the polarization of the left eye image through the left eye filter of the polarizing glasses and the polarization of the right eye image through the right eye filter of the polarizing glasses. You can feel the three-dimensional effect.

기존의 편광 안경 방식의 입체 영상 표시장치에서 표시패널은 액정표시패널로 적용될 수 있다. 액정표시패널의 상부 유리기판 두께와 상부 편광필름의 두께로 인하여 액정표시패널의 픽셀 어레이와 패턴드 리타더 간의 시차(parallax)에 의해 상하 시야각이 나쁘다. In the conventional stereoscopic image display device of polarized glasses, the display panel may be applied as a liquid crystal display panel. Due to the thickness of the upper glass substrate of the liquid crystal display panel and the thickness of the upper polarizing film, the vertical viewing angle is bad due to the parallax between the pixel array of the liquid crystal display panel and the patterned retarder.

도 1을 참조하면, 액정표시패널은 컬러필터(CF)와 블랙 매트릭스(BM)가 형성된 상부 유리기판(G2), TFT(Thin Film Transistor) 어레이가 형성된 하부 유리기판(G1), 상부 유리기판(G2) 상에 접착된 상부 편광필름 등을 포함한다. 액정표시패널의 상부 편광필름에는 패턴드 리타더가 접착된다. 패턴드 리타더는 액정표시패널의 픽셀어레이에서 기수 번째 수평 픽셀라인과 대향하는 제1 패턴(P1)과, 액정표시패널의 픽셀어레이에서 우수 번째 수평 픽셀라인과 대향하는 제2 패턴(P2)을 포함한다. 제1 패턴(P1)과 제2 패턴(P2)의 광축은 서로 직교한다. 액정표시패널의 픽셀어레이에서 기수 번째 수평 픽셀라인은 좌안 영상(L)을 표시할 수 있고 우수 번째 수평 픽셀라인은 우안 영상(R)을 표시할 수 있다. 이 경우에, 픽셀어레이의 기수 번째 수평 픽셀라인에 표시된 좌안 영상의 빛이 상부 편광필름을 통해 선편광으로 제1 패턴(P1)에 입사되고, 픽셀어레이의 우수 번째 수평 픽셀라인에 표시된 우안 영상의 빛이 상부 편광필름을 통해 선편광으로 제2 패턴(P2)에 입사된다. 제1 패턴(P1)은 점선으로 표시된 정면 시야각에서 상부 편광필름을 통해 입사되는 선편광의 위상을 1/4 파장 만큼 지연시켜 좌안 영상의 빛을 좌원편광으로 통과시킨다. 제2 패턴(P2)은 점선으로 표시된 정면 시야각에서 상부 편광필름을 통과한 선편광의 위상을 3/4 파장 만큼 지연시켜 우안 영상의 빛을 우원편광으로 통과시킨다. 편광 안경(PG)의 좌안 필터는 좌원 편광만을 통과시키고, 우안 필터는 우원 편광만을 통과시킨다. 시청자가 편광 안경(PG)을 착용하면, 시청자의 좌안에 좌안 영상이 표시되는 픽셀어레이의 기수 번째 수평 픽셀라인들의 화소들만 보이고 시청자의 우안에 우안 영상이 표시되는 픽셀어레이의 우수 번째 수평 픽셀라인들의 화소들만 보인다. 따라서, 도 1에서 점선으로 표시한 정면 시야각에서 시청자는 3D 크로스토크(crosstalk) 없는 3D 영상을 감상할 수 있다. Referring to FIG. 1, an LCD panel includes an upper glass substrate G2 having a color filter CF and a black matrix BM, a lower glass substrate G1 having a thin film transistor (TFT) array, and an upper glass substrate ( And an upper polarizing film adhered to G2). The patterned retarder is attached to the upper polarizing film of the liquid crystal display panel. The patterned retarder includes a first pattern P1 facing the odd-numbered horizontal pixel lines in the pixel array of the LCD panel, and a second pattern P2 facing the even-numbered horizontal pixel lines in the pixel array of the LCD panel. Include. The optical axes of the first pattern P1 and the second pattern P2 are perpendicular to each other. In the pixel array of the LCD panel, the odd-numbered horizontal pixel line may display the left eye image L and the even-numbered horizontal pixel line may display the right eye image R. In this case, the light of the left eye image displayed on the odd horizontal pixel line of the pixel array is incident on the first pattern P1 with linear polarization through the upper polarizing film, and the light of the right eye image displayed on the even horizontal pixel line of the pixel array. Through the upper polarizing film, the light is incident on the second pattern P2 by linearly polarized light. The first pattern P1 delays the phase of the linearly polarized light incident through the upper polarizing film by a quarter wavelength at the front viewing angle indicated by the dotted line to pass the light of the left eye image to the left circularly polarized light. The second pattern P2 delays the phase of the linearly polarized light passing through the upper polarizing film by 3/4 wavelength at the frontal viewing angle indicated by the dotted line to pass the light of the right eye image to the right circularly polarized light. The left eye filter of the polarizing glasses PG passes only the left circularly polarized light, and the right eye filter passes only the right circularly polarized light. When the viewer wears polarized glasses (PG), only the pixels of the even-order horizontal pixel lines of the pixel array in which the left eye image is displayed on the left eye of the viewer, and the right-most horizontal pixel lines of the pixel array in which the right eye image is displayed on the viewer's right eye are displayed. Only the pixels are visible. Therefore, the viewer can view a 3D image without 3D crosstalk at the front viewing angle indicated by a dotted line in FIG. 1.

반면, 시청자가 액정표시패널의 정면보다 높거나 낮은 상하 시야각에서 편광 안경 방식의 입체 영상 표시장치에 표시된 입체 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느낄 수 있다. 도 1에서 실선으로 표시된 상하 시야각에서 픽셀어레이의 기수 번째 수평 픽셀라인에 표시된 좌안 영상의 빛이 상부 편광필름을 통해 선편광으로 제1 패턴(P1)에 입사되고 그 일부가 제2 패턴(P2)에 입사된다. 또한, 픽셀어레이의 우수 번째 수평 픽셀라인에 표시된 우안 영상의 빛이 상부 편광필름을 통해 선편광으로 제2 패턴(P2)에 입사되고 그 중 일부가 제1 패턴(P1)에 입사될 수 있다. 제2 패턴(P2)을 통해 출사되는 좌안 영상의 광, 또는 제1 패턴(P1)을 통해 출사되는 우안 영상의 광은 원하지 않는 누설광이 된다. 이 경우, 시청자는 상하 시야각(vertical viewing angle)에서 편광 안경(PG)을 통해 좌안과 우안 각각에서 좌안 영상이 표시되는 픽셀어레이의 기수 번째 수평 픽셀라인들의 화소들과 함께, 우안 영상이 표시되는 픽셀어레이의 우수 번째 수평 픽셀라인들의 화소들을 보게 된다. 따라서, 시청자가 상하 시야각에서 편광 안경 방식의 영상표시장치에 표시된 3D 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느끼게 된다.On the other hand, when a viewer views a stereoscopic image displayed on a polarized glasses type stereoscopic image display device at a higher or lower viewing angle than the front side of the liquid crystal display panel, 3D crosstalk in which the left and right eyes are overlapped when viewed in a single eye (left or right eye) I can feel it. In the upper and lower viewing angles indicated by solid lines in FIG. 1, light of the left eye image displayed on the odd horizontal pixel line of the pixel array is incident on the first pattern P1 through linearly polarized light through the upper polarizing film, and a part of the light is incident on the second pattern P2. Incident. In addition, light of the right eye image displayed on the even horizontal pixel line of the pixel array may be incident on the second pattern P2 through linearly polarized light through the upper polarizing film, and a part of the light may be incident on the first pattern P1. The light of the left eye image emitted through the second pattern P2 or the light of the right eye image emitted through the first pattern P1 becomes unwanted leakage light. In this case, the viewer may display the right eye image together with the pixels of the odd horizontal pixel lines of the pixel array in which the left eye image is displayed in the left eye and the right eye, respectively, through the polarizing glasses PG at the vertical viewing angle. You will see the pixels of the even-th horizontal pixel lines of the array. Therefore, when the viewer views the 3D image displayed on the polarizing glasses type image display device at the upper and lower viewing angles, the viewer feels the 3D crosstalk in which the left and right eye images are overlapped when viewed in a single eye (left eye or right eye).

이러한 상하 시야각의 3D 크로스토크 문제를 해결하기 위하여, 일본 공개특허공보 제2002-185983호 등에서는 입체 영상 표시장치의 패턴드 리타더에 블랙 스트라이프를 형성하는 방법을 제안한 바 있다. 이와 다른 방법으로, 액정표시패널에 형성된 블랙 매트릭스의 폭을 증가시킬 수도 있다. 그런데, 패턴드 리타더에 블랙 스트라이프를 형성하면 2D 영상 및 3D 영상에서 휘도가 저하될 뿐만 아니라 블랙 매트릭스와 블랙 스트라이프의 상호 작용으로 인하여 모아레(Moire)를 유발할 수 있다. 블랙 매트릭스의 폭을 증가시키는 방법은 개구율을 떨어 뜨려 2D 영상 및 3D 영상에서 휘도를 저하시킨다. In order to solve the 3D crosstalk problem of the vertical viewing angle, Japanese Patent Laid-Open No. 2002-185983 and the like have proposed a method of forming a black stripe on a patterned retarder of a stereoscopic image display device. Alternatively, the width of the black matrix formed in the liquid crystal display panel may be increased. However, when the black stripe is formed on the patterned retarder, not only the brightness is lowered in the 2D and 3D images but also the moire may be caused by the interaction of the black matrix and the black stripe. The method of increasing the width of the black matrix lowers the aperture ratio to reduce the luminance in the 2D image and the 3D image.

본원 출원인은 일본 공개특허공보 제2002-185983호에 개시된 입체 영상 표시장치의 문제점들을 해결하기 위하여, 표시패널의 픽셀들 각각을 2 개로 분할하고 그 중 어느 하나를 스위쳐블 블랙 스트라이프(Switchable Black Stripe)로 제어하는 기술을 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17), 미합중국 특허 출원 12/536,031(2009. 08. 05.) 등에서 제안한 바 있다. 본원 출원인에 의해 제안된 입체 영상 표시장치는 도 2와 같이 픽셀들 각각을 2 분할하고 2D 모드에서 분할된 픽셀들 각각에 2D 영상을 기입하여 2D 영상의 휘도 저하를 방지할 수 있고, 3D 모드에서 분할된 픽셀들 중 어느 하나에 3D 영상(L 또는 R)을, 나머지 하나에 블랙 영상(B)을 기입하여 3D 영상에서 누설광을 차단함으로써 상하 시야각을 확대할 수 있다. 다만, 이 스위쳐블 블랙 스트라이프 기술에 의하는 경우, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 복잡해지기 때문에 고정세, 고해상도 모델에 적용하기 어려운 단점이 있다.
In order to solve the problems of the stereoscopic image display device disclosed in Japanese Laid-Open Patent Publication No. 2002-185983, the present applicant divides each of the pixels of the display panel into two, and any one of them is a switchable black stripe. The technique to control the proposed in the Republic of Korea Patent Application No. 10-2009-0033534 (2009. 04. 17), US Patent Application 12 / 536,031 (2009. 08. 05.) and the like. The stereoscopic image display device proposed by the applicant of the present invention can prevent the deterioration of luminance of the 2D image by dividing each of the pixels into 2 and writing a 2D image to each of the divided pixels in the 2D mode, as shown in FIG. 2. The vertical viewing angle may be enlarged by writing the 3D image L or R in one of the divided pixels and the black image B in the other to block leakage light in the 3D image. However, this switchable black stripe technology has a disadvantage in that it is difficult to apply to a high-definition and high-resolution model because the pixel and signal line configuration for driving each of the two pixels is complicated.

따라서, 본 발명의 목적은 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있도록 한 입체 영상 표시장치를 제공하는 데 있다.
Accordingly, an object of the present invention is to display a three-dimensional image to drive each of two pixels through a switchable black stripe technology and to improve the luminance of the 2D image and the vertical viewing angle of the 3D image while simplifying the pixel and signal line configuration. To provide a device.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 입체 영상 표시장치는 다수의 픽셀들을 포함하여 2D 영상과 3D 영상을 선택적으로 표시하는 표시패널; 및 상기 표시패널로부터의 빛을 제1 편광과 제2 편광의 빛들로 분할하는 패턴드 리타더를 구비하고; 상기 픽셀들 각각은, 제1 TFT를 통해 데이터라인에 연결된 제1 화소전극과, 공통전압이 공급되는 제1 공통전극과, 상기 공통전압을 공급하기 위한 공통전압 공급라인과 상기 제1 화소전극 사이에 접속된 제1 스토리지 커패시터를 포함한 메인 표시부와; 제2 TFT를 통해 상기 데이터라인에 연결된 제2 화소전극과, 상기 공통전압이 공급되는 제2 공통전극과, 리셋 펄스를 공급하기 위한 리셋 라인과 상기 제2 화소전극 사이에 접속된 제2 스토리지 커패시터를 포함한 보조 표시부를 포함하고; 상기 제1 TFT와 상기 제2 TFT는 동일한 스캔펄스에 의해 스위칭되며; 상기 리셋 펄스는, 상기 2D 영상 구현시 상기 스캔 펄스에 비해 제1 시간만큼 빠르게 온 레벨로 발생되고, 상기 3D 영상 구현시 상기 스캔 펄스에 비해 제2 시간만큼 늦게 온 레벨로 발생된다.In order to achieve the above object, a stereoscopic image display apparatus according to an embodiment of the present invention includes a display panel for selectively displaying a 2D image and a 3D image including a plurality of pixels; And a patterned retarder for dividing light from the display panel into first polarized light and second polarized light; Each of the pixels includes a first pixel electrode connected to a data line through a first TFT, a first common electrode supplied with a common voltage, a common voltage supply line for supplying the common voltage, and the first pixel electrode. A main display including a first storage capacitor connected to the main display; A second storage capacitor connected between a second pixel electrode connected to the data line through a second TFT, a second common electrode supplied with the common voltage, a reset line for supplying a reset pulse, and the second pixel electrode; It includes an auxiliary display including a; The first TFT and the second TFT are switched by the same scan pulse; The reset pulse is generated at an on level faster by a first time than the scan pulse when the 2D image is implemented, and is generated at an on level later by a second time than the scan pulse when the 3D image is implemented.

상기 리셋 펄스의 온 타이밍을 조절하기 위해 제1 게이트 스타트 펄스의 인가 타이밍을 제어하고, 상기 스캔 펄스의 온 타이밍을 조절하기 위해 제2 게이트 스타트 펄스의 인가 타이밍을 제어하는 콘트롤러를 더 구비한다.And a controller configured to control an application timing of the first gate start pulse to adjust the on timing of the reset pulse and to control an application timing of the second gate start pulse to adjust the on timing of the scan pulse.

상기 리셋 펄스는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 리셋 펄스를 포함하고; 상기 스캔 펄스는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 스캔 펄스를 포함하며; 상기 2D 영상 구현시, 상기 제1 내지 제n 리셋 펄스는 상기 제1 내지 제n 스캔 펄스 각각에 비해 상기 제1 시간만큼씩 빠르게 온 레벨로 발생되고; 상기 3D 영상 구현시, 상기 제1 내지 제n 리셋 펄스는 상기 제1 내지 제n 스캔 펄스 각각에 비해 상기 제2 시간만큼씩 늦게 온 레벨로 발생된다.The reset pulses include first to nth reset pulses shifted by a predetermined period in a line sequential manner; The scan pulses include first to nth scan pulses shifted by a predetermined period in a line sequential manner; When the 2D image is implemented, the first to n th reset pulses are generated at an on level faster by the first time than the first to n th scan pulses, respectively; When the 3D image is implemented, the first to nth reset pulses are generated at an on level later than the first to nth scan pulses by the second time.

상기 2D 영상 구현시, 상기 리셋 펄스의 온 구간은 상기 스캔 펄스의 온 구간과 비 중첩된다.In the implementation of the 2D image, the on period of the reset pulse is non-overlapping with the on period of the scan pulse.

상기 3D 영상 구현시, 상기 리셋 펄스의 온 구간은 상기 스캔 펄스의 온 구간과 부분적으로 중첩된다.In the 3D image, the on period of the reset pulse partially overlaps the on period of the scan pulse.

상기 리셋 펄스의 폴링 에지로부터 시작되는 소정 시간 내에서 상기 제2 화소전극의 전위는 상기 공통전압으로 리셋 된다.The potential of the second pixel electrode is reset to the common voltage within a predetermined time starting from the falling edge of the reset pulse.

상기 제1 및 제2 화소전극과 상기 제1 및 제2 공통전극은 모두 동일한 기판에 형성된다.The first and second pixel electrodes and the first and second common electrodes are all formed on the same substrate.

상기 픽셀들 각각의 액정들은 노멀리 블랙 모드로 구동된다.
Liquid crystals of each of the pixels are driven in a normally black mode.

본 발명에 따른 입체 영상 표시장치는 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있다. 본 발명에 따르면, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 간소해지기 때문에, 고정세, 고해상도 모델로의 적용이 용이해 진다.
The stereoscopic image display according to the present invention can drive each of the pixels by two-switching through the switchable black stripe technology, and can improve the luminance of the 2D image and the vertical viewing angle of the 3D image while simplifying the pixel and signal line configuration. According to the present invention, since the pixel and signal line configuration for driving each of the pixels in two divisions is simplified, application to a high-definition, high-resolution model is facilitated.

도 1은 편광 안경 방식의 입체 영상 표시장치에서 3D 크로스토크가 나타나는 상하 시야각을 보여주는 도면.
도 2는 3D 크로스토크를 줄이기 위한 기존의 스위쳐블 블랙 스트라이프 기술을 보여주는 도면.
도 3 및 도 4는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여주는 도면들.
도 5는 도 4에 도시된 픽셀의 등가회로를 보여주는 도면.
도 6 및 도 7은 2D 모드에서 리셋 펄스와 스캔 펄스의 발생 타이밍을 보여주는 도면들.
도 8 및 도 9는 3D 모드에서 리셋 펄스와 스캔 펄스의 발생 타이밍을 보여주는 도면들.
도 10은 스캔 펄스 및 리셋 펄스를 각각 순차적으로 인가받는 수직으로 이웃한 픽셀들의 등가회로를 보여주는 도면.
도 11은 2D 모드에서 제1 화소전압과 제2 화소전압의 파형 변화를 보여주는 도면.
도 12는 3D 모드에서 제1 화소전압과 제2 화소전압의 파형 변화를 보여주는 도면.
도 13은 노멀리 블랙 모드에서의 전압-투과율 특성곡선을 보여주는 도면.
도 14는 2D 모드 및 3D 모드에서 픽셀에 표시되는 영상을 보여주는 도면.
도 15a 및 도 15b는 각각 2D 구동 및 3D 구동에 따른 시뮬레이션 결과를 보여주는 도면들.1 is a view showing a vertical viewing angle in which 3D crosstalk appears in a three-dimensional image display device of a polarizing glasses method.
2 shows a conventional switchable black stripe technique for reducing 3D crosstalk.
3 and 4 are views showing a stereoscopic image display device of a polarizing glasses method according to an embodiment of the present invention.
FIG. 5 shows an equivalent circuit of the pixel shown in FIG. 4. FIG.
6 and 7 illustrate timings of generation of a reset pulse and a scan pulse in the 2D mode.
8 and 9 illustrate timings of generation of a reset pulse and a scan pulse in the 3D mode.
10 is an equivalent circuit diagram of vertically neighboring pixels sequentially receiving scan pulses and reset pulses, respectively.
FIG. 11 is a view illustrating waveform changes of a first pixel voltage and a second pixel voltage in a 2D mode. FIG.
12 is a view showing waveform changes of a first pixel voltage and a second pixel voltage in a 3D mode.
13 shows the voltage-transmission characteristic curve in normally black mode.
14 is a view showing an image displayed on a pixel in 2D mode and 3D mode.
15A and 15B are diagrams showing simulation results according to 2D driving and 3D driving, respectively.

이하, 도 3 내지 도 15b를 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 to 15B.

도 3 및 도 4는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여준다. 3 and 4 illustrate a stereoscopic image display device of polarized glasses according to an embodiment of the present invention.

도 3 및 도 4를 참조하면, 이 입체 영상 표시장치는 표시소자(10), 패턴드 리타더(20), 콘트롤러(30), 패널 구동회로(40) 및 편광 안경(50)을 구비한다.3 and 4, the stereoscopic image display device includes a display element 10, a patterned retarder 20, a controller 30, a panel driving circuit 40, and polarizing glasses 50.

표시소자(10)는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자로 구현될 수 있다. 이하에서, 표시소자(10)를 액정표시소자를 중심으로 설명한다.The display device 10 includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an inorganic electroluminescent device and an organic light emitting diode device. The display device may be implemented as a flat panel display device such as an electroluminescence device (EL) including an organic light emitting diode (OLED) and an electrophoresis display device (EPD). Hereinafter, the display element 10 will be described mainly with respect to the liquid crystal display element.

표시소자(10)는 표시패널(11)과, 상부 편광필름(Polarizer)(11a)과, 하부 편광필름(11b)을 포함한다. The display element 10 includes a display panel 11, an upper polarizer 11a, and a lower polarizer 11b.

표시패널(11)은 2D 모드에서 2D 영상을 표시하고, 3D 모드에서 3D 영상을 표시한다. 표시패널(11)은 두 장의 유리기판들과 이들 사이에 형성된 액정층(LC)을 포함한다. 표시패널(11)의 하부 유리기판에는 다수의 데이터라인들(DL), 이 데이터라인들(DL)과 각각 교차되는 다수의 게이트라인들(GL), 리셋 펄스가 공급되는 다수의 리셋 라인들(V3DL), 공통전압(Vcom)을 공급하기 위한 공통전압 공급라인 등이 형성된다. 표시패널(11)의 하부 유리기판에는, 데이터라인들(DL)과 게이트라인들(GL)의 교차부마다 TFT(Thin Film Transistor), 액정셀에 데이터전압을 충전시키기 위한 각 화소전극, 및 화소전극에 접속되어 액정셀의 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor) 등이 형성된다. The display panel 11 displays a 2D image in the 2D mode, and displays a 3D image in the 3D mode. The display panel 11 includes two glass substrates and a liquid crystal layer LC formed therebetween. The lower glass substrate of the display panel 11 includes a plurality of data lines DL, a plurality of gate lines GL crossing the data lines DL, and a plurality of reset lines supplied with reset pulses. V3DL), a common voltage supply line for supplying the common voltage Vcom, and the like are formed. In the lower glass substrate of the display panel 11, a thin film transistor (TFT) at each intersection of the data lines DL and the gate lines GL, each pixel electrode for charging a data voltage to a liquid crystal cell, and a pixel A storage capacitor and the like are connected to the electrode to maintain the voltage of the liquid crystal cell.

표시패널(11)의 상부 유리기판에는 컬러필터 어레이(Color Filter Array)가 형성된다. 컬러필터 어레이는 블랙매트릭스, 컬러필터 등을 포함한다. 상부 유리기판에는 상부 편광필름(11a)이 부착되고 하부 유리기판에는 하부 편광필름(11b)이 부착되며, 액정층과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 유리기판들 사이에는 액정셀의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서가 형성될 수 있다.A color filter array is formed on the upper glass substrate of the display panel 11. The color filter array includes a black matrix, a color filter, and the like. The upper polarizing film 11a is attached to the upper glass substrate, and the lower polarizing film 11b is attached to the lower glass substrate, and an alignment film for setting the pretilt angle of the liquid crystal is formed on the inner surface in contact with the liquid crystal layer. A column spacer for maintaining a cell gap of the liquid crystal cell may be formed between the glass substrates.

공통전압(Vcom)이 공급되는 공통전극은 하부 유리기판 상에 형성된다. 공통전극은 하부 유리기판에 형성된 공통전압 공급라인에 전기적으로 접촉되어, 공통전압 공급라인으로부터 공통전압(Vcom)을 공급받는다. 공통전극과 화소전극 사이에는 수평 전계가 형성되고, 이 수평 전계에 의해 액정셀의 투과율이 결정된다. 액정셀은 화소전극에 인가되는 데이터전압과 공통전극에 인가되는 공통전압(Vcom) 간 전위차가 클수록 투과율 또는 계조가 높아지는 노멀리 블랙 모드(Normally Black Mode)로 구동될 수 있다. The common electrode to which the common voltage Vcom is supplied is formed on the lower glass substrate. The common electrode is in electrical contact with the common voltage supply line formed on the lower glass substrate, and receives the common voltage Vcom from the common voltage supply line. A horizontal electric field is formed between the common electrode and the pixel electrode, and the transmittance of the liquid crystal cell is determined by this horizontal electric field. The liquid crystal cell may be driven in a normally black mode in which the transmittance or gray level increases as the potential difference between the data voltage applied to the pixel electrode and the common voltage Vcom applied to the common electrode increases.

이러한 본 발명의 표시소자(10)는 투과형 표시소자, 반투과형 표시소자, 반사형 표시소자 등 어떠한 형태로도 구현될 수 있다. 투과형 표시소자와 반투과형 표시소자에서는 백라이트 유닛(12)이 필요하다. 백라이트 유닛(12)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The display device 10 of the present invention may be implemented in any form such as a transmissive display device, a transflective display device, a reflective display device. In the transmissive display device and the transflective display device, the backlight unit 12 is required. The backlight unit 12 may be implemented as a direct type backlight unit or an edge type backlight unit.

신호라인들(DL,GL)의 교차 구조에 의해 표시패널(11)에는 다수의 단위 픽셀들을 포함한 픽셀 어레이가 형성된다. 단위 픽셀들은 각각 적색(R) 구현을 위한 제1 픽셀(PIX), 녹색(G) 구현을 위한 제2 픽셀(PIX) 및 청색(B) 구현을 제3 픽셀(PIX)을 포함한다. 픽셀들(PIX) 각각은 메인 표시부와 보조 표시부로 2분할된다. 2D 모드에서 메인 표시부와 보조 표시부는 동일한 2D 영상을 표시한다. 2D 모드에서, 보조 표시부는 메인 표시부와 함께 2D 영상을 충전하기에 앞서 먼저 공통전압(Vcom)으로 리셋된다. 3D 모드에서 메인 표시부는 3D 영상을 표시하고 보조 표시부는 블랙 영상을 표시한다. 3D 모드에서, 보조 표시부는 메인 표시부와 함께 3D 영상을 충전한 후, 공통전압(Vcom)으로 리셋된다. 보조 표시부는 3D 모드에서만 블랙 영상을 표시하도록 스위쳐블 블랙 스트라이프로 기능한다. A pixel array including a plurality of unit pixels is formed in the display panel 11 by the intersection structure of the signal lines DL and GL. The unit pixels each include a first pixel PIX for red (R) implementation, a second pixel PIX for green (G) implementation, and a third pixel PIX for blue (B) implementation. Each of the pixels PIX is divided into two parts, a main display part and an auxiliary display part. In the 2D mode, the main display unit and the sub display unit display the same 2D image. In the 2D mode, the auxiliary display is first reset to the common voltage Vcom before charging the 2D image with the main display. In the 3D mode, the main display unit displays a 3D image and the sub display unit displays a black image. In the 3D mode, the auxiliary display is reset to the common voltage Vcom after charging the 3D image together with the main display. The auxiliary display unit functions as a switchable black stripe to display a black image only in the 3D mode.

패턴드 리타더(20)는 표시패널(11)의 상부 편광필름(11a)에 부착된다. 패턴드 리타더(20)의 기수 라인들에는 제1 패턴(22)이 형성되고, 패턴드 리타더(20)의 우수 라인들에는 제2 패턴(24)이 형성된다. 제1 패턴(22)의 광흡수축과 제2 패턴(24)의 광흡수축은 서로 직교한다. 제1 패턴(22)은 픽셀 어레이의 기수번째 수평 픽셀라인과 대향하고, 제2 패턴(24)은 픽셀 어레이의 우수번째 수평 픽셀라인과 대향한다. 제1 패턴(22)은 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 1/4 파장만큼 지연시켜 제1 편광(예컨대, 좌원편광)으로 통과시킨다. 제2 패턴(24)는 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 3/4 파장만큼 지연시켜 제2 편광(예컨대, 우원편광)으로 통과시킨다.The patterned retarder 20 is attached to the upper polarizing film 11a of the display panel 11. The first pattern 22 is formed in the odd lines of the patterned retarder 20, and the second pattern 24 is formed in the even lines of the patterned retarder 20. The light absorption axis of the first pattern 22 and the light absorption axis of the second pattern 24 are perpendicular to each other. The first pattern 22 faces the odd-numbered horizontal pixel lines of the pixel array, and the second pattern 24 faces the even-numbered horizontal pixel lines of the pixel array. The first pattern 22 delays the phase of the linearly polarized light incident through the upper polarizing film 11a by 1/4 wavelength to pass the first polarized light (eg, left circularly polarized light). The second pattern 24 delays the phase of the linearly polarized light incident through the upper polarizing film 11a by 3/4 wavelength and passes the second polarized light (eg, right circularly polarized light).

콘트롤러(30)는 모드 선택신호(SEL)에 따라 2D 모드 또는 3D 모드로 패널 구동회로(40)의 동작을 제어한다. 콘트롤러(30)는 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller)와 같은 유저 인터페이스를 통해 모드 선택신호(SEL)를 입력받고, 그에 따라 2D 모드 동작과 3D 모드 동작을 전환할 수 있다. 한편, 콘트롤러(30)는 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분할 수도 있다. The controller 30 controls the operation of the panel driving circuit 40 in the 2D mode or the 3D mode according to the mode selection signal SEL. The controller 30 receives a mode selection signal SEL through a user interface such as a touch screen, an on screen display (OSD), a keyboard, a mouse, and a remote controller, and accordingly, operates the 2D mode. And 3D mode operation can be switched. On the other hand, the controller 30 is a 2D / 3D identification code encoded in the data of the input image, for example, 2D / 3D identification code that can be coded in the EPG (Electronic Program Guide) or ESG (Electronic Service Guide) of the digital broadcast standard May be detected to distinguish between 2D mode and 3D mode.

콘트롤러(30)는 3D 모드 하에서 비디오 소스로부터 입력되는 3D 영상 데이터를 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터로 분리한 후, 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다. 이를 위해 콘트롤러(30)는 3D 포맷터(3D formater)를 포함할 수 있다. 콘트롤러(30)는 2D 모드 하에서 비디오 소스로부터 입력되는 2D 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다. The controller 30 separates the 3D image data input from the video source into the RGB data of the left eye image and the RGB data of the right eye image in the 3D mode, and then separates the RGB data of the left eye image and the RGB data of the right eye image. To feed. To this end, the controller 30 may include a 3D formatter. The controller 30 supplies the RGB data of the 2D image input from the video source to the data driver 41 under the 2D mode.

콘트롤러(30)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호들을 이용하여 패널 구동회로(40)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. The controller 30 operates the panel driving circuit 40 by using timing signals such as a vertical sync signal Vsync, a horizontal sync signal Hsync, a data enable signal Data Enable, and a dot clock DCLK. Generate control signals for controlling timing.

데이터 드라이버(41)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1 수평 픽셀라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse : SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 드라이버(41)의 출력을 제어하는 소스 출력 인에이블신호(SOE), 및 표시패널(11)의 액정셀들에 공급될 데이터전압의 극성을 제어하는 극성제어신호(POL) 등을 포함한다.The data control signal for controlling the operation timing of the data driver 41 includes a source start pulse (SSP) and a rising signal indicating a start point of data in one horizontal period in which data for one horizontal pixel line is displayed. Or Source Sampling Clock (SSC) that controls the latching operation of data based on a falling edge, a source output enable signal (SOE) that controls the output of the data driver 41, and a display panel. And a polarity control signal POL for controlling the polarity of the data voltage to be supplied to the liquid crystal cells of (11).

게이트 드라이버(42)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평 픽셀라인을 지시하는 제2 게이트 스타트 펄스(Gate Start Pulse : GSP2), 게이트 드라이버(42) 내의 쉬프트 레지스터에 입력되어 제2 게이트 스타트 펄스(GSP2)를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 드라이버(42)의 출력을 제어하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. The gate control signal for controlling the operation timing of the gate driver 42 may include a second gate start pulse (GSP2) and a gate indicating a starting horizontal pixel line at which a scan starts in one vertical period in which one screen is displayed. A gate shift clock signal (GSC) for sequentially shifting the second gate start pulse GSP2 input to the shift register in the driver 42 and a gate output in which the output of the gate driver 42 is controlled. Able signal (Gate Output Enable: GOE) and the like.

리셋 드라이버(43)의 동작 타이밍을 제어하기 위한 리셋 제어신호는 한 화면이 표시되는 1 수직기간 중에서 리셋이 시작되는 시작 수평 픽셀라인을 지시하는 제1 게이트 스타트 펄스(Gate Start Pulse : GSP1), 리셋 드라이버(43) 내의 쉬프트 레지스터에 입력되어 제1 게이트 스타트 펄스(GSP1)를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 리셋 드라이버(43)의 출력을 제어하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. The reset control signal for controlling the operation timing of the reset driver 43 includes: a first gate start pulse (GSP1) indicating a start horizontal pixel line at which a reset is started in one vertical period in which one screen is displayed; A gate shift clock signal (GSC) for sequentially shifting the first gate start pulse GSP1 input to the shift register in the driver 43 and a gate output in which the output of the reset driver 43 is controlled. Able signal (Gate Output Enable: GOE) and the like.

콘트롤러(30)는 제1 게이트 스타트 펄스(GSP1)과 제2 게이트 스타트 펄스(GSP2)의 인가 타이밍을 제어하여, 2D 구동시의 스캔 펄스와 리셋 펄스의 온 타이밍을 조절함과 아울러, 3D 구동시의 스캔 펄스와 리셋 펄스의 온 타이밍을 조절한다. The controller 30 controls the timing of applying the first gate start pulse GSP1 and the second gate start pulse GSP2 to adjust the on timing of the scan pulse and the reset pulse during 2D driving, and to control the timing of 3D driving. Adjusts the on timing of the scan pulse and the reset pulse.

콘트롤러(30)는 입력 프레임 주파수에 동기되는 타이밍신호들(Vsync,Hsync,DE,DCLK)을 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수)Hz의 프레임 주파수로 패널 구동회로(40)의 동작을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. The controller 30 multiplies the timing signals Vsync, Hsync, DE, and DCLK in synchronization with the input frame frequency to panel the frame frequency with N × f (N is a positive integer of 2 or more, f is the input frame frequency) Hz. The operation of the driving circuit 40 can be controlled. The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) scheme and 50 Hz in the phase-alternating line (PAL) scheme.

패널 구동회로(40)는 표시패널(11)의 데이터라인들(DL)을 구동시키기 위한 데이터 드라이버(41)와, 표시패널(11)의 게이트라인들(GL)을 구동시키기 위한 게이트 드라이버(42)와, 표시패널(11)의 리셋 라인들(V3DL)을 구동시키기 위한 리셋 드라이버(43)를 포함한다.The panel driving circuit 40 includes a data driver 41 for driving the data lines DL of the display panel 11 and a gate driver 42 for driving the gate lines GL of the display panel 11. ) And a reset driver 43 for driving the reset lines V3DL of the display panel 11.

데이터 드라이버(41)의 데이터 IC들 각각은 쉬프트 레지스터(Shift register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog convertor, DAC), 출력 버퍼(Output buffer) 등을 포함한다. 데이터 드라이버(41)는 데이터 제어신호(SSP,SSC,SOE)에 따라 2D 또는 3D 영상의 RGB 데이터를 래치한다. 데이터 드라이버(41)는 극성제어신호(POL)에 응답하여 2D 또는 3D 영상의 RGB 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 드라이버(41)는 게이트 드라이버(42)로부터 출력되는 스캔펄스(또는, 게이트펄스)에 동기하여 데이터전압을 데이터라인들(DL)에 출력한다. 데이터 드라이버(41)의 데이터 IC들은 TAB(Tape Automated Bonding) 공정에 의해 표시패널(11)의 하부 유리기판에 접합될 수 있다.Each of the data ICs of the data driver 41 includes a shift register, a latch, a digital-to-analog converter (DAC), an output buffer, and the like. The data driver 41 latches RGB data of 2D or 3D video according to the data control signals SSP, SSC, and SOE. The data driver 41 inverts the polarity of the data voltage by converting the RGB data of the 2D or 3D image into the analog positive gamma compensation voltage and the negative gamma compensation voltage in response to the polarity control signal POL. The data driver 41 outputs the data voltage to the data lines DL in synchronization with the scan pulse (or gate pulse) output from the gate driver 42. [ The data ICs of the data driver 41 may be bonded to the lower glass substrate of the display panel 11 by a tape automated bonding (TAB) process.

게이트 드라이버(42)는 게이트 제어신호(GSP2,GSC,GOE)에 따라 게이트 하이 전압(턴 온 레벨)과 게이트 로우 전압(턴 오프 레벨) 사이에서 스윙되는 스캔펄스를 발생한다. 그리고, 게이트 제어신호(GSP2,GSC,GOE)에 따라 스캔펄스를 게이트라인들(GL)에 라인 순차 방식으로 공급한다. 게이트 드라이버(42)는 게이트 쉬프트 레지스터 어레이(Gate shift register array)등을 포함한다. 게이트 드라이버(42)의 게이트 쉬프트 레지스터 어레이는 표시패널(11)에서 픽셀 어레이가 형성된 표시영역 바깥의 비 표시영역에 GIP(Gate Driver In Panel) 방식으로 형성될 수 있다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 픽셀 어레이의 TFT(Thin Film Transistor) 공정에서 픽셀 어레이와 함께 형성될 수 있다. 게이트 드라이버(42)는 TAB 공정에 의해 표시패널(11)의 하부 유리기판에 접합되는 게이트 IC들로 구현될 수도 있다.The gate driver 42 generates a scan pulse swinging between the gate high voltage (turn on level) and the gate low voltage (turn off level) according to the gate control signals GSP2, GSC, and GOE. The scan pulses are supplied to the gate lines GL in a line sequential manner according to the gate control signals GSP2, GSC, and GOE. The gate driver 42 includes a gate shift register array and the like. The gate shift register array of the gate driver 42 may be formed by a gate driver in panel (GIP) method in a non-display area outside the display area in which the pixel array is formed in the display panel 11. By the GIP method, the gate shift registers may be formed together with the pixel array in a thin film transistor (TFT) process of the pixel array. The gate driver 42 may be implemented as gate ICs bonded to the lower glass substrate of the display panel 11 by a TAB process.

리셋 드라이버(43)는 게이트 제어신호(GSP1,GSC,GOE)에 따라 게이트 하이 전압(턴 온 레벨)과 게이트 로우 전압(턴 오프 레벨) 사이에서 스윙되는 리셋 펄스를 발생한다. 그리고, 게이트 제어신호(GSP1,GSC,GOE)에 따라 리셋 펄스를 리셋 라인들(V3DL)에 라인 순차 방식으로 공급한다. 리셋 드라이버(43)는 리셋 쉬프트 레지스터 어레이(Reset shift register array)등을 포함한다. 리셋 드라이버(43)의 리셋 쉬프트 레지스터 어레이는 표시패널(11)에서 픽셀 어레이가 형성된 표시영역 바깥의 비 표시영역에 GIP(Gate Driver In Panel) 방식으로 형성될 수 있다. GIP 방식에 의해, 리셋 쉬프트 레지스터들은 픽셀 어레이의 TFT(Thin Film Transistor) 공정에서 픽셀 어레이와 함께 형성될 수 있다. GIP 방식에서, 리셋 드라이버(43)는 게이트 드라이버(42)와 통합될 수 있다. 리셋 드라이버(43)는 TAB 공정에 의해 표시패널(11)의 하부 유리기판에 접합되는 별도의 IC들로 구현될 수도 있다.The reset driver 43 generates a reset pulse swinging between the gate high voltage (turn on level) and the gate low voltage (turn off level) according to the gate control signals GSP1, GSC, and GOE. The reset pulses are supplied to the reset lines V3DL in a line sequential manner according to the gate control signals GSP1, GSC, and GOE. The reset driver 43 includes a reset shift register array and the like. The reset shift register array of the reset driver 43 may be formed in a non-display area outside the display area in which the pixel array is formed in the display panel 11 by a gate driver in panel (GIP) method. By the GIP method, reset shift registers may be formed together with the pixel array in a thin film transistor (TFT) process of the pixel array. In the GIP scheme, the reset driver 43 may be integrated with the gate driver 42. The reset driver 43 may be implemented as separate ICs bonded to the lower glass substrate of the display panel 11 by a TAB process.

편광 안경(50)은 좌안 편광필터를 갖는 좌안(50L)과 우안 편광필터를 갖는 우안(50R)을 구비한다. 좌안 편광필터는 패턴드 리타더(20)의 제1 패턴(22)과 동일한 광흡수축을 가지며, 우안 편광필터는 패턴드 리타더(20)의 제2 패턴(24)과 동일한 광흡수축을 가진다. 예들 들면, 편광 안경(50)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(50)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 시청자가 편광 안경(50)을 착용하면, 시청자의 좌안에는 좌안 영상만 보이고, 시청자의 우안에는 우안 영상만 보이게 된다. 그 결과, 시청자는 양안시차를 통해 입체감을 느낄 수 있게 된다.The polarizing glasses 50 include a left eye 50L having a left eye polarization filter and a right eye 50R having a right eye polarization filter. The left eye polarization filter has the same light absorption axis as the first pattern 22 of the patterned retarder 20, and the right eye polarization filter has the same light absorption axis as the second pattern 24 of the patterned retarder 20. For example, the left eye polarization filter of the polarizing glasses 50 may be selected as a left circular polarization filter, and the right eye polarization filter of the polarizing glasses 50 may be selected as a right circular polarization filter. When the viewer wears the polarizing glasses 50, only the left eye image is displayed in the left eye of the viewer, and only the right eye image is displayed in the right eye of the viewer. As a result, the viewer can feel the stereoscopic effect through the binocular parallax.

도 5는 도 4에 도시된 픽셀(PIX)의 등가회로를 보여준다. FIG. 5 shows an equivalent circuit of the pixel PIX shown in FIG. 4.

도 5를 참조하면, 본 발명의 픽셀(PIX)은 메인 표시부(MP)와 보조 표시부(SP)로 2 분할된다. Referring to FIG. 5, the pixel PIX of the present invention is divided into two parts, a main display part MP and an auxiliary display part SP.

메인 표시부(MP)는 서로 대향하여 제1 액정 커패시터(Clc1)를 이루는 제1 화소전극(Ep1)과 제1 공통전극(Ec1)을 포함한다. 제1 화소전극(Ep1)은 제1 TFT(ST1)를 통해 데이터라인(DL)에 연결된다. 제1 TFT(ST1)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제1 화소전극(Ep1)에 인가한다. 제1 TFT(ST1)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극은 데이터라인(DL)에 접속되며, 소스전극은 제1 화소전극(Ep1)에 접속된다. 제1 TFT(ST1)의 소스전극은 적어도 하나 이상의 절연막을 사이에 두고 공통전압 공급라인(VCL)과 중첩되어 제1 스토리지 커패시터(Cst1)를 형성한다. 제1 스토리지 커패시터(Cst1)는 제1 노드(N1)를 통해 제1 화소전극(Ep1)에 접속되어 소정 기간 동안 제1 액정 커패시터(Clc1)의 충전 전압을 일정하게 유지시킨다. 제1 공통전극(Ec1)은 공통전압(Vcom)으로 충전된 공통전압 공급라인(VCL)에 전기적으로 접속되어 공통전압 공급라인(VCL)으로부터 공통전압(Vcom)을 공급받는다. The main display unit MP includes a first pixel electrode Ep1 and a first common electrode Ec1, which face each other to form the first liquid crystal capacitor Clc1. The first pixel electrode Ep1 is connected to the data line DL through the first TFT ST1. The first TFT ST1 is turned on in response to the scan pulse SCAN from the gate line GL to apply the data voltage Vdata on the data line DL to the first pixel electrode Ep1. The gate electrode of the first TFT ST1 is connected to the gate line GL, the drain electrode is connected to the data line DL, and the source electrode is connected to the first pixel electrode Ep1. The source electrode of the first TFT ST1 overlaps the common voltage supply line VCL with at least one insulating layer therebetween to form a first storage capacitor Cst1. The first storage capacitor Cst1 is connected to the first pixel electrode Ep1 through the first node N1 to maintain a constant charging voltage of the first liquid crystal capacitor Clc1 for a predetermined period of time. The first common electrode Ec1 is electrically connected to the common voltage supply line VCL charged with the common voltage Vcom to receive the common voltage Vcom from the common voltage supply line VCL.

보조 표시부(SP)는 서로 대향하여 제2 액정 커패시터(Clc2)를 이루는 제2 화소전극(Ep2)과 제2 공통전극(Ec2)을 포함한다. 제2 화소전극(Ep2)은 제2 TFT(ST2)를 통해 데이터라인(DL)에 연결된다. 제2 TFT(ST2)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제2 화소전극(Ep2)에 인가한다. 제2 TFT(ST2)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극은 데이터라인(DL)에 접속되며, 소스전극은 제2 화소전극(Ep2)에 접속된다. 제2 TFT(ST2)의 소스전극은 적어도 하나 이상의 절연막을 사이에 두고 리셋 라인(V3DL)과 중첩되어 제2 스토리지 커패시터(Cst2)를 형성한다. 제2 스토리지 커패시터(Cst2)는 제2 노드(N2)를 통해 제2 화소전극(Ep2)에 접속되어 리셋 제어라인(V3DL)과 제2 액정 커패시터(Clc2)을 커플링시킨다. 제2 공통전극(Ec2)은 공통전압(Vcom)으로 충전된 공통전압 공급라인(VCL)에 전기적으로 접속되어 공통전압 공급라인(VCL)으로부터 공통전압(Vcom)을 공급받는다. The auxiliary display unit SP includes a second pixel electrode Ep2 and a second common electrode Ec2 that face each other to form the second liquid crystal capacitor Clc2. The second pixel electrode Ep2 is connected to the data line DL through the second TFT ST2. The second TFT ST2 is turned on in response to the scan pulse SCAN from the gate line GL to apply the data voltage Vdata on the data line DL to the second pixel electrode Ep2. The gate electrode of the second TFT ST2 is connected to the gate line GL, the drain electrode is connected to the data line DL, and the source electrode is connected to the second pixel electrode Ep2. The source electrode of the second TFT ST2 overlaps the reset line V3DL with at least one insulating layer therebetween to form the second storage capacitor Cst2. The second storage capacitor Cst2 is connected to the second pixel electrode Ep2 through the second node N2 to couple the reset control line V3DL and the second liquid crystal capacitor Clc2. The second common electrode Ec2 is electrically connected to the common voltage supply line VCL charged with the common voltage Vcom to receive the common voltage Vcom from the common voltage supply line VCL.

보조 표시부(SP)는 리셋 라인(V3DL)에 인가되는 리셋 펄스(V3D)에 따라 리셋 동작을 수행한다. 보조 표시부(SP)에서의 리셋 시작 타이밍은 리셋 펄스(V3D)의 폴링 에지에 동기된다.The auxiliary display unit SP performs a reset operation according to the reset pulse V3D applied to the reset line V3DL. The reset start timing in the auxiliary display section SP is synchronized with the falling edge of the reset pulse V3D.

도 6 및 도 7은 2D 모드에서 리셋 펄스와 스캔 펄스의 발생 타이밍을 보여준다.6 and 7 show timings of generation of a reset pulse and a scan pulse in the 2D mode.

도 6을 참조하면, 2D 모드에서 콘트롤러는 제1 게이트 스타트 펄스(GSP1)를 제2 게이트 스타트 펄스(GSP2)에 비해 제1 시간(T1)만큼 먼저 발생시킨다. 전술했듯이, 제1 게이트 스타트 펄스(GSP1)는 1 수직 기간 내에서 리셋 펄스(V3D)의 발생 타이밍을 제어하는 데 이용되고, 제2 게이트 스타트 펄스(GSP2)는 1 수직 기간 내에서 스캔 펄스(SCAN)의 발생 타이밍을 제어하는 데 이용되기 때문에, 리셋 펄스(V3D)는 스캔 펄스(SCAN)에 비해 제1 시간(T1)만큼 먼저 온 레벨로 발생하게 된다. 한편, 리셋 펄스(V3D)는 리셋 시간 확보를 위해 스캔 펄스(SCAN)의 온 구간과 비 중첩될 수 있다.Referring to FIG. 6, the controller generates the first gate start pulse GSP1 earlier than the second gate start pulse GSP2 by the first time T1 in the 2D mode. As described above, the first gate start pulse GSP1 is used to control the timing of generation of the reset pulse V3D within one vertical period, and the second gate start pulse GSP2 is used to scan the scan pulse SCAN within one vertical period. The reset pulse V3D is generated at the on level earlier than the scan pulse SCAN by the first time T1 because it is used to control the timing of occurrence of the " On the other hand, the reset pulse V3D may not overlap with the on period of the scan pulse SCAN to secure the reset time.

도 7을 참조하면, 리셋 펄스(V3D)는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 리셋 펄스(V3D(1)~V3D(n))을 포함한다. 스캔 펄스(SCAN)는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 스캔 펄스(SCAN(1)~SCAN(n))을 포함한다. 제1 내지 제n 리셋 펄스(V3D(1)~V3D(n))는 제1 내지 제n 스캔 펄스(SCAN(1)~SCAN(n)) 각각에 비해 제1 시간(T1)만큼씩 먼저 온 레벨로 발생한다.Referring to FIG. 7, the reset pulse V3D includes first to nth reset pulses V3D (1) to V3D (n) which are shifted by a predetermined period in a line sequential manner. The scan pulse SCAN includes first to nth scan pulses SCAN (1) to SCAN (n) which are shifted by a predetermined period in a line sequential manner. The first to nth reset pulses V3D (1) to V3D (n) are first turned on by the first time T1 compared to each of the first to nth scan pulses SCAN (1) to SCAN (n). Occurs as a level.

도 8 및 도 9는 3D 모드에서 리셋 펄스와 스캔 펄스의 발생 타이밍을 보여준다.8 and 9 show timings of generation of a reset pulse and a scan pulse in the 3D mode.

도 8을 참조하면, 2D 모드에서 콘트롤러는 리셋 펄스(V3D)의 발생 타이밍을 제어하기 위한 제1 게이트 스타트 펄스(GSP1)를 스캔 펄스(SCAN)의 발생 타이밍을 제어하기 위한 제2 게이트 스타트 펄스(GSP2)에 비해 제2 시간(T2)만큼 늦게 발생시킨다. 따라서, 리셋 펄스(V3D)는 스캔 펄스(SCAN)에 비해 제2 시간(T2)만큼 늦게 온 레벨로 발생하게 된다. 한편, 리셋 펄스(V3D)는 스캔 펄스(SCAN)의 온 구간과 부분적으로 중첩될 수 있다. Referring to FIG. 8, in the 2D mode, the controller generates a first gate start pulse GSP1 for controlling the generation timing of the reset pulse V3D, and a second gate start pulse for controlling the generation timing of the scan pulse SCAN. It occurs later by the second time T2 compared to GSP2). Therefore, the reset pulse V3D is generated at the ON level later than the scan pulse SCAN by the second time T2. On the other hand, the reset pulse (V3D) may partially overlap the on period of the scan pulse (SCAN).

도 9를 참조하면, 리셋 펄스(V3D)는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 리셋 펄스(V3D(1)~V3D(n))을 포함한다. 스캔 펄스(SCAN)는 라인 순차 방식으로 소정 기간씩 쉬프트되는 제1 내지 제n 스캔 펄스(SCAN(1)~SCAN(n))을 포함한다. 제1 내지 제n 리셋 펄스(V3D(1)~V3D(n))는 제1 내지 제n 스캔 펄스(SCAN(1)~SCAN(n)) 각각에 비해 제2 시간(T2)만큼씩 늦게 온 레벨로 발생한다.Referring to FIG. 9, the reset pulse V3D includes first to nth reset pulses V3D (1) to V3D (n) which are shifted by a predetermined period in a line sequential manner. The scan pulse SCAN includes first to nth scan pulses SCAN (1) to SCAN (n) which are shifted by a predetermined period in a line sequential manner. The first to nth reset pulses V3D (1) to V3D (n) are turned on by the second time T2 later than the first to nth scan pulses SCAN (1) to SCAN (n). Occurs as a level.

도 10은 동작 설명에 이용되는 수직으로 이웃한 2 픽셀 등가회로를 보여준다. 도 11은 2D 모드에서 메인 표시부의 제1 화소전압과 보조 표시부의 제2 화소전압의 파형 변화를 보여준다. 도 12는 3D 모드에서 제1 화소전압과 제2 화소전압의 파형 변화를 보여준다. 그리고, 도 13은 노멀리 블랙 모드에서의 전압-투과율 특성곡선을 보여주고, 도 14는 2D 모드 및 3D 모드에서 픽셀에 표시되는 영상을 보여준다.10 shows a vertically neighboring two pixel equivalent circuit used to describe the operation. 11 illustrates waveform changes of a first pixel voltage of the main display unit and a second pixel voltage of the auxiliary display unit in the 2D mode. 12 illustrates a waveform change of the first pixel voltage and the second pixel voltage in the 3D mode. 13 shows a voltage-transmission characteristic curve in a normally black mode, and FIG. 14 shows an image displayed on a pixel in 2D mode and 3D mode.

도 10의 각 픽셀 회로 구성은 도 5에서 설명한 것과 실질적으로 동일하다. 먼저, 도 10, 도 11, 도 13 및 도 14를 참조하여 2D 모드에서 제n 수평 픽셀라인에 배치된 어느 한 픽셀의 동작을 살펴보면 다음과 같다.Each pixel circuit configuration of FIG. 10 is substantially the same as described with reference to FIG. 5. First, referring to FIGS. 10, 11, 13, and 14, operation of one pixel disposed in the nth horizontal pixel line in the 2D mode will be described as follows.

2D 모드에서 리셋 펄스(V3D(n))는 스캔 펄스(SCAN(n))보다 먼저 온 레벨로 발생되고, 그 결과 리셋 기간(P1)은 충전 기간(P2)에 앞선다.In the 2D mode, the reset pulse V3D (n) is generated at the on level before the scan pulse SCAN (n), so that the reset period P1 precedes the charging period P2.

리셋 기간(P1)은 온 레벨에서 오프 레벨로 변하는 리셋 펄스(V3D(n))의 폴링 에지로부터 소정 시간만큼 연장된다. 리셋 기간(P1) 동안 스캔 펄스(SCAN(n))는 오프 레벨을 갖는다. 보조 표시부의 제2 화소전극(Ep2)은 제2 스토리지 커패시터(Cst2)를 통해 리셋 라인(V3DL(n))에 커플링되어 있으므로, 제2 화소전압(Vp2)은 리셋 펄스(V3D(n))의 폴링 에지에 동기하여 리셋 펄스(V3D(n))가 떨어지는만큼 낮아진다. 제2 화소전압(Vp2)이 낮아지면 제2 TFT(ST2)의 소스전극 전위도 낮아진다. 따라서, 보조 표시부의 제2 TFT(ST2)는 슬라이트 온 된다. '슬라이트 온' 상태는 '풀 온(full on)' 상태에 비해 TFT의 채널 저항이 큰 상태(즉, TFT의 소스-드레인 사이에 흐르는 전류량이 작은 상태)를 의미한다. 슬라이트 온 상태에서 제2 TFT(ST2)의 게이트-소스 간 전압(Vgs)은 제2 TFT(ST2)의 문턱전압(Vth)보다 소정치만큼 크다. 제2 TFT(ST2)가 슬라이트 온 되면, 제2 화소전압(Vp2)은 소정 기간(예컨대, 1 수평기간(1H)) 내에서 공통 전압(Vcom)으로 리셋된다.The reset period P1 extends for a predetermined time from the falling edge of the reset pulse V3D (n) that changes from the on level to the off level. The scan pulse SCAN (n) has an off level during the reset period P1. Since the second pixel electrode Ep2 of the auxiliary display unit is coupled to the reset line V3DL (n) through the second storage capacitor Cst2, the second pixel voltage Vp2 is the reset pulse V3D (n). In synchronization with the falling edge of, the reset pulse V3D (n) is lowered so as to fall. When the second pixel voltage Vp2 is lowered, the source electrode potential of the second TFT ST2 is also lowered. Therefore, the second TFT ST2 of the auxiliary display unit is slit on. The "slit on" state refers to a state in which the channel resistance of the TFT is larger than that of the "full on" state (i.e., a small amount of current flowing between the source and the drain of the TFT). In the slit-on state, the gate-source voltage Vgs of the second TFT ST2 is larger than the threshold voltage Vth of the second TFT ST2 by a predetermined value. When the second TFT ST2 is slit-on, the second pixel voltage Vp2 is reset to the common voltage Vcom within a predetermined period (for example, one horizontal period 1H).

충전 기간(P2)은 스캔 펄스(SCAN(n))의 온 구간에 해당된다. 충전 기간(P2)에서, 제1 TFT(ST1)와 제2 TFT(ST2)는 동시에 턴 온 되고, 그 결과 메인 표시부와 보조 표시부는 동일한 데이터전압을 충전한다. 메인 표시부에 충전되는 제1 화소전압(Vp1)과 보조 표시부에 충전되는 제2 화소전압(Vp2)은 실질적으로 동일하다.The charging period P2 corresponds to the on period of the scan pulse SCAN (n). In the charging period P2, the first TFT ST1 and the second TFT ST2 are turned on at the same time, and as a result, the main display unit and the sub display unit charge the same data voltage. The first pixel voltage Vp1 charged in the main display unit and the second pixel voltage Vp2 charged in the auxiliary display unit are substantially the same.

제1 화소전압(Vp1)과 제2 화소전압(Vp2)은 스캔 펄스(SCAN(n))가 폴링되는 시점에서 셋팅되는 값으로 일정하게 홀딩된다. 2D 모드에서 홀딩 기간 동안 제2 액정 커패시터(Clc2)에 걸리는 전압(VClc2)은 제1 액정 커패시터(Clc1)에 걸리는 전압(VClc1)과 서로 동일하다. 그 결과, 2D 모드에서 메인 표시부와 보조 표시부는 도 13의 전압-투과율 특성에 따른 계조로 도 14와 같이 동일한 2D 영상을 표시한다.The first pixel voltage Vp1 and the second pixel voltage Vp2 are constantly held to a value set when the scan pulse SCAN (n) is polled. In the 2D mode, the voltage VClc2 applied to the second liquid crystal capacitor Clc2 during the holding period is the same as the voltage VClc1 applied to the first liquid crystal capacitor Clc1. As a result, in the 2D mode, the main display unit and the sub display unit display the same 2D image as shown in FIG. 14 in gray scale according to the voltage-transmittance characteristic of FIG. 13.

다음으로, 도 10, 도 12, 도 13 및 도 14를 참조하여 3D 모드에서 제n 수평 픽셀라인에 배치된 어느 한 픽셀의 동작을 살펴보면 다음과 같다.Next, referring to FIGS. 10, 12, 13, and 14, operation of one pixel disposed in the nth horizontal pixel line in the 3D mode will be described as follows.

3D 모드에서 리셋 펄스(V3D(n))는 스캔 펄스(SCAN(n)보다 늦게 온 레벨로 발생되고, 그 결과 리셋 기간(P1)은 충전 기간(P2)에 뒤진다.In the 3D mode, the reset pulse V3D (n) is generated at an ON level later than the scan pulse SCAN (n), so that the reset period P1 is behind the charging period P2.

스캔 펄스(SCAN(n))의 온 구간에 해당되는 충전 기간(P2)에서, 제1 TFT(ST1)와 제2 TFT(ST2)는 동시에 턴 온 되고, 그 결과 메인 표시부와 보조 표시부는 동일한 데이터전압을 충전한다. 스캔 펄스(SCAN(n))가 폴링되는 시점에서 제1 화소전압(Vp1)과 제2 화소전압(Vp2)은 동일한 값으로 셋팅된다.In the charging period P2 corresponding to the on period of the scan pulse SCAN (n), the first TFT ST1 and the second TFT ST2 are turned on at the same time, so that the main display part and the sub display part have the same data. Charge the voltage. At the time when the scan pulse SCAN (n) is polled, the first pixel voltage Vp1 and the second pixel voltage Vp2 are set to the same value.

리셋 펄스(V3D(n))는 스캔 펄스(SCAN(n))보다 늦게 온 레벨로 발생하되 스캔 펄스(SCAN(n))의 온 구간과 부분적으로(예컨대, 1/2 수평기간(0.5H)) 겹친다. 리셋 기간(P1)은 리셋 펄스(V3D(n))의 폴링 에지로부터 소정 시간만큼 연장된다. 리셋 기간(P1) 에서 스캔 펄스(SCAN(n))는 오프 레벨을 갖는다. 보조 표시부의 제2 화소전극(Ep2)은 제2 스토리지 커패시터(Cst2)를 통해 리셋 라인(V3DL(n))에 커플링되어 있으므로, 제2 화소전압(Vp2)은 리셋 펄스(V3D(n))의 폴링 에지에 동기하여 리셋 펄스(V3D(n))가 떨어지는만큼 낮아진다. 제2 화소전압(Vp2)이 낮아지면 제2 TFT(ST2)의 소스전극 전위도 낮아진다. 따라서, 보조 표시부의 제2 TFT(ST2)는 슬라이트 온 된다. 제2 TFT(ST2)가 슬라이트 온 되면, 제2 화소전압(Vp2)은 소정 기간(예컨대, 4 수평기간(4H)) 내에서 공통 전압(Vcom)으로 리셋된다. 한편, 리셋 기간(P1)에서 메인 표시부는 충전 기간(P2)에서 셋팅된 전압 레벨을 그대로 유지한다. The reset pulse V3D (n) is generated at an on level later than the scan pulse SCAN (n), but partially (for example, 1/2 horizontal period (0.5H)) of the on period of the scan pulse SCAN (n). ) Overlap. The reset period P1 extends for a predetermined time from the falling edge of the reset pulse V3D (n). In the reset period P1, the scan pulse SCAN (n) has an off level. Since the second pixel electrode Ep2 of the auxiliary display unit is coupled to the reset line V3DL (n) through the second storage capacitor Cst2, the second pixel voltage Vp2 is the reset pulse V3D (n). In synchronization with the falling edge of, the reset pulse V3D (n) is lowered so as to fall. When the second pixel voltage Vp2 is lowered, the source electrode potential of the second TFT ST2 is also lowered. Therefore, the second TFT ST2 of the auxiliary display unit is slit on. When the second TFT ST2 is slit-on, the second pixel voltage Vp2 is reset to the common voltage Vcom within a predetermined period (for example, four horizontal periods 4H). On the other hand, in the reset period P1, the main display unit maintains the voltage level set in the charging period P2.

3D 모드에서 리셋 기간(P1) 이후의 홀딩 기간 동안 제2 액정 커패시터(Clc2)에 걸리는 전압(VClc2)은 상기 리셋으로 인해 실질적으로 "0"이 된다. 3D 모드에서 보조 표시부는 도 13의 전압-투과율 특성에 따라 도 14와 같이 블랙 영상을 표시한다. 3D 모드에서 메인 표시부는 도 13에 의거하여 제1 액정 커패시터(Clc1)에 걸리는 전압(VClc1)에 따른 계조를 표시하여 도 14와 3D 영상을 표시한다. In the 3D mode, the voltage VClc2 applied to the second liquid crystal capacitor Clc2 during the holding period after the reset period P1 becomes substantially "0" due to the reset. In the 3D mode, the auxiliary display unit displays a black image as shown in FIG. 14 according to the voltage-transmittance characteristic of FIG. 13. In the 3D mode, the main display unit displays gray levels according to the voltage VClc1 applied to the first liquid crystal capacitor Clc1 based on FIG. 13 to display 3D images of FIG. 14.

이와 같이 보조 표시부는, 2D 모드에서 메인 표시부와 동일한 영상을 표시하여 2D 영상의 개구율과 휘도를 높이고, 3D 모드에서 블랙 영상을 표시하여 3D 영상의 상하 시야각을 확대한다.As such, the auxiliary display unit displays the same image as the main display unit in the 2D mode to increase the aperture ratio and the brightness of the 2D image, and enlarges the vertical viewing angle of the 3D image by displaying the black image in the 3D mode.

15a 및 도 15b는 각각 2D 구동 및 3D 구동에 따른 시뮬레이션 결과를 보여준다.15A and 15B show simulation results according to 2D driving and 3D driving, respectively.

도 15a를 참조하면, 본 발명은 2D 구동시 리셋 펄스(V3D)를 스캔 펄스(SCAN)에 비해 3 수평기간 이상 먼저 온 레벨로 인가함으로써, 보조 표시부를 공통전압(Vcom)으로 먼저 리셋시킨 이후에, 보조 표시부 및 메인 표시부에 동일한 화소 전압을 충전한다.Referring to FIG. 15A, the present invention applies the reset pulse V3D to the on-level at least three horizontal periods earlier than the scan pulse SCAN during 2D driving, and then resets the auxiliary display unit to the common voltage Vcom first. The same pixel voltage is charged in the auxiliary display unit and the main display unit.

도 15b를 참조하면, 본 발명은 3D 구동시 리셋 펄스(V3D)를 스캔 펄스(SCAN)와 중첩시켜 스캔 펄스(SCAN)보다 늦게 온 레벨로 인가함으로써, 보조 표시부와 메인 표시부에 동일한 화소전압을 충전한 후, 보조 표시부의 화소 전압(Vp2)만을 공통전압으로 리셋시킨다.
Referring to FIG. 15B, the present invention charges the same pixel voltage to the auxiliary display unit and the main display unit by applying the reset pulse V3D to the scan pulse SCAN at an on-level later than the scan pulse SCAN during 3D driving. After that, only the pixel voltage Vp2 of the auxiliary display unit is reset to the common voltage.

상술한 구성에 의해, 본 발명에 따른 입체 영상 표시장치는 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있다. 본 발명에 따르면, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 간소해지기 때문에, 고정세, 고해상도 모델로의 적용이 용이해 진다.According to the above-described configuration, the stereoscopic image display device according to the present invention drives two pixels by dividing each pixel through a switchable black stripe technology, while simplifying the pixel and signal line configuration, while maintaining the brightness of the 2D image and the vertical viewing angle of the 3D image. Can be improved. According to the present invention, since the pixel and signal line configuration for driving each of the pixels in two divisions is simplified, application to a high definition, high resolution model is facilitated.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10 : 표시소자 11 : 표시패널
20 : 패턴드 리타더 30 : 콘트롤러
40 : 패널 구동회로 41 : 데이터 드라이버
42 : 게이트 드라이버 43 : 리셋 드라이버
50 : 편광 안경10 display element 11 display panel
20: patterned retarder 30: controller
40 panel driving circuit 41 data driver
42: gate driver 43: reset driver
50: polarized glasses

Claims

A display panel for selectively displaying a 2D image and a 3D image including a plurality of pixels; And
A patterned retarder for dividing light from the display panel into first polarized light and second polarized light;
Wherein each of the pixels comprises:
A first pixel electrode connected to a data line through a first TFT, a first common electrode supplied with a common voltage, a first storage electrode connected between the common voltage supply line for supplying the common voltage and the first pixel electrode A main display portion including a capacitor;
A second storage capacitor connected between a second pixel electrode connected to the data line through a second TFT, a second common electrode supplied with the common voltage, a reset line for supplying a reset pulse, and the second pixel electrode; It includes an auxiliary display including a;
The first TFT and the second TFT are switched by the same scan pulse;
The reset pulse is generated at an on level faster by a first time than the scan pulse when the 2D image is implemented, and is generated at an on level later by a second time than the scan pulse when the 3D image is implemented. Stereoscopic image display.

The method of claim 1,
And a controller configured to control an application timing of the first gate start pulse to adjust the on timing of the reset pulse and to control an application timing of the second gate start pulse to adjust the on timing of the scan pulse. Stereoscopic video display device.

The method of claim 1,
The reset pulses include first to nth reset pulses shifted by a predetermined period in a line sequential manner;
The scan pulses include first to nth scan pulses shifted by a predetermined period in a line sequential manner;
When the 2D image is implemented, the first to n th reset pulses are generated at an on level faster by the first time than the first to n th scan pulses, respectively;
When the 3D image is implemented, the first to n th reset pulses are generated at an on level later than the first to n th scan pulses by the second time.

The method of claim 1,
When the 2D image is implemented, the on period of the reset pulse is non-overlapping with the on period of the scan pulse.

The method of claim 1,
When the 3D image is implemented, the on period of the reset pulse partially overlaps the on period of the scan pulse.

The method of claim 1,
And the potential of the second pixel electrode is reset to the common voltage within a predetermined time starting from the falling edge of the reset pulse.

The method of claim 1,
And the first and second pixel electrodes and the first and second common electrodes are all formed on the same substrate.

The method of claim 7, wherein
And the liquid crystals of each of the pixels are driven in a normally black mode.