KR101953316B1

KR101953316B1 - Stereoscopic image display

Info

Publication number: KR101953316B1
Application number: KR1020120030087A
Authority: KR
Inventors: 황광조
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-03-23
Filing date: 2012-03-23
Publication date: 2019-02-28
Also published as: KR20130107910A

Abstract

본 발명에 따른 입체 영상 표시장치는 다수의 픽셀들이 형성된 픽셀 어레이를 포함하여 2D 영상과 3D 영상을 선택적으로 표시하는 표시패널; 및 상기 표시패널로부터의 빛을 제1 편광과 제2 편광의 빛들로 분할하는 패턴드 리타더를 구비하고; 상기 픽셀들 각각은, 제1 TFT를 통해 데이터라인에 연결된 제1 화소전극과, 공통전압이 공급되는 제1 공통전극과, 상기 공통전압을 공급하기 위한 공통전압 공급라인과 상기 제1 화소전극 사이에 접속된 제1 스토리지 커패시터를 포함한 메인 표시부와; 제2 TFT를 통해 상기 데이터라인에 연결된 제2 화소전극과, 상기 공통전압이 공급되는 제2 공통전극과, 리셋 제어전압을 공급하기 위한 리셋 제어라인과 상기 제2 화소전극 사이에 접속된 제2 스토리지 커패시터를 포함한 보조 표시부를 포함하고; 상기 제1 TFT와 상기 제2 TFT는 게이트 하이전압과 게이트 로우전압 사이에서 스윙되는 동일한 스캔펄스에 의해 동작되며; 상기 리셋 제어전압은, 상기 2D 영상 구현시 직류 형태를 띠는 제1 리셋 제어전압으로 상기 리셋 제어라인에 공급되고, 상기 3D 영상 구현시 교류 형태를 띠는 제2 리셋 제어전압으로 상기 리셋 제어라인에 공급된다.According to an aspect of the present invention, there is provided a stereoscopic image display device including a display panel for selectively displaying a 2D image and a 3D image, including a pixel array having a plurality of pixels; And a patterned retarder for dividing light from the display panel into first polarized light and second polarized light; Each of the pixels includes a first pixel electrode connected to a data line through a first TFT, a first common electrode supplied with a common voltage, a common voltage supply line for supplying the common voltage, and the first pixel electrode. A main display including a first storage capacitor connected to the main display; A second pixel electrode connected to the data line through a second TFT, a second common electrode supplied with the common voltage, a reset control line for supplying a reset control voltage, and a second connected between the second pixel electrode An auxiliary display including a storage capacitor; The first TFT and the second TFT are operated by the same scan pulse swinging between a gate high voltage and a gate low voltage; The reset control voltage is supplied to the reset control line as a first reset control voltage having a direct current shape when the 2D image is implemented, and the reset control line as a second reset control voltage having an AC form when the 3D image is implemented. Supplied to.

Description

Stereoscopic Image Display {STEREOSCOPIC IMAGE DISPLAY}

본 발명은 2차원 평면 영상(이하, '2D 영상')과 3차원 입체 영상(이하, '3D 영상')을 선택적으로 구현할 수 있는 입체 영상 표시장치에 관한 것이다.
The present invention relates to a stereoscopic image display device capable of selectively implementing a two-dimensional plane image (hereinafter referred to as '2D image') and three-dimensional stereoscopic image (hereinafter referred to as '3D image').

다양한 콘텐츠 개발 및 회로 기술 발전에 힘입어 2D 영상과 3D 영상을 선택적으로 구현할 수 있는 입체 영상 표시장치가 개발 및 시판되고 있다. 입체 영상 표시장치의 3D 영상 구현 방법은 크게 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다.With the development of various contents and the development of circuit technology, a stereoscopic image display device capable of selectively implementing 2D and 3D images has been developed and sold. The 3D image realization method of the stereoscopic image display apparatus is largely divided into a stereoscopic technique and an autostereoscopic technique.

양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식이 있고 두 방식 모두 실용화되고 있다. 무안경 방식은 일반적으로 좌우 시차 영상의 광축을 분리하기 위한 패럴렉스 베리어 등의 광학판을 표시 화면의 앞에 또는 뒤에 설치하는 방식이다. 안경방식은 표시패널에 편광 방향이 서로 다른 좌우 시차 영상을 표시하고, 편광 안경 또는 액정셔터 안경을 사용하여 입체 영상을 구현한다. The binocular parallax method uses a parallax image of the left and right eyes with a large stereoscopic effect, and there are glasses and no glasses, both of which are put to practical use. In the autostereoscopic method, an optical plate such as a parallax barrier for separating an optical axis of a left and right parallax image is generally installed in front of or behind a display screen. The spectacle method displays left and right parallax images having different polarization directions on a display panel, and implements a stereoscopic image using polarized glasses or liquid crystal shutter glasses.

편광 안경방식에서는 표시패널에 패턴드 리타더(Patterned retarder)와 같은 편광 분리 소자를 합착된다. 패턴드 리타더는 표시패널에 표시되는 좌안 영상과 우안 영상의 편광을 분리한다. 시청자는 편광 안경 방식의 입체 영상 표시장치에서 입체 영상을 감상할 때 편광 안경을 착용하여 편광 안경의 좌안 필터를 통해 좌안 영상의 편광을 보게 되고, 편광 안경의 우안 필터를 통해 우안 영상의 편광을 보게 되므로 입체감을 느낄 수 있다.In the polarizing glasses method, a polarization splitter such as a patterned retarder is bonded to the display panel. The patterned retarder separates the polarization of the left eye image and the right eye image displayed on the display panel. When viewing a stereoscopic image on a polarized glasses type stereoscopic display device, the viewer wears polarized glasses to see the polarization of the left eye image through the left eye filter of the polarizing glasses and the polarization of the right eye image through the right eye filter of the polarizing glasses. You can feel the three-dimensional effect.

기존의 편광 안경 방식의 입체 영상 표시장치에서 표시패널은 액정표시패널로 적용될 수 있다. 액정표시패널의 상부 유리기판 두께와 상부 편광필름의 두께로 인하여 액정표시패널의 픽셀 어레이와 패턴드 리타더 간의 시차(parallax)에 의해 상하 시야각이 나쁘다. In the conventional stereoscopic image display device of polarized glasses, the display panel may be applied as a liquid crystal display panel. Due to the thickness of the upper glass substrate of the liquid crystal display panel and the thickness of the upper polarizing film, the vertical viewing angle is bad due to the parallax between the pixel array of the liquid crystal display panel and the patterned retarder.

도 1을 참조하면, 액정표시패널은 컬러필터(CF)와 블랙 매트릭스(BM)가 형성된 상부 유리기판(G2), TFT(Thin Film Transistor) 어레이가 형성된 하부 유리기판(G1), 상부 유리기판(G2) 상에 접착된 상부 편광필름 등을 포함한다. 액정표시패널의 상부 편광필름에는 패턴드 리타더가 접착된다. 패턴드 리타더는 액정표시패널의 픽셀 어레이에서 기수 번째 수평 픽셀라인과 대향하는 제1 패턴(P1)과, 액정표시패널의 픽셀 어레이에서 우수 번째 수평 픽셀라인과 대향하는 제2 패턴(P2)을 포함한다. 제1 패턴(P1)과 제2 패턴(P2)의 광축은 서로 직교한다. 액정표시패널의 픽셀 어레이에서 기수 번째 수평 픽셀라인은 좌안 영상(L)을 표시할 수 있고 우수 번째 수평 픽셀라인은 우안 영상(R)을 표시할 수 있다. 이 경우에, 픽셀 어레이의 기수 번째 수평 픽셀라인에 표시된 좌안 영상의 빛이 상부 편광필름을 통해 선편광으로 제1 패턴(P1)에 입사되고, 픽셀 어레이의 우수 번째 수평 픽셀라인에 표시된 우안 영상의 빛이 상부 편광필름을 통해 선편광으로 제2 패턴(P2)에 입사된다. 제1 패턴(P1)은 점선으로 표시된 정면 시야각에서 상부 편광필름을 통해 입사되는 선편광의 위상을 1/4 파장 만큼 지연시켜 좌안 영상의 빛을 좌원편광으로 통과시킨다. 제2 패턴(P2)은 점선으로 표시된 정면 시야각에서 상부 편광필름을 통과한 선편광의 위상을 3/4 파장 만큼 지연시켜 우안 영상의 빛을 우원편광으로 통과시킨다. 편광 안경(PG)의 좌안 필터는 좌원 편광만을 통과시키고, 우안 필터는 우원 편광만을 통과시킨다. 시청자가 편광 안경(PG)을 착용하면, 시청자의 좌안에 좌안 영상이 표시되는 픽셀 어레이의 기수 번째 수평 픽셀라인들의 화소들만 보이고 시청자의 우안에 우안 영상이 표시되는 픽셀 어레이의 우수 번째 수평 픽셀라인들의 화소들만 보인다. 따라서, 도 1에서 점선으로 표시한 정면 시야각에서 시청자는 3D 크로스토크(crosstalk) 없는 3D 영상을 감상할 수 있다. Referring to FIG. 1, an LCD panel includes an upper glass substrate G2 having a color filter CF and a black matrix BM, a lower glass substrate G1 having a thin film transistor (TFT) array, and an upper glass substrate ( And an upper polarizing film adhered to G2). The patterned retarder is attached to the upper polarizing film of the liquid crystal display panel. The patterned retarder includes a first pattern P1 facing the odd-numbered horizontal pixel lines in the pixel array of the LCD panel and a second pattern P2 facing the even-numbered horizontal pixel lines in the pixel array of the LCD panel. Include. The optical axes of the first pattern P1 and the second pattern P2 are perpendicular to each other. In the pixel array of the liquid crystal display panel, the odd-numbered horizontal pixel line may display the left eye image L and the even-numbered horizontal pixel line may display the right eye image R. In this case, the light of the left eye image displayed on the odd horizontal pixel line of the pixel array is incident on the first pattern P1 with linear polarization through the upper polarizing film, and the light of the right eye image displayed on the even horizontal pixel line of the pixel array. Through the upper polarizing film, the light is incident on the second pattern P2 by linearly polarized light. The first pattern P1 delays the phase of the linearly polarized light incident through the upper polarizing film by a quarter wavelength at the front viewing angle indicated by the dotted line to pass the light of the left eye image to the left circularly polarized light. The second pattern P2 delays the phase of the linearly polarized light passing through the upper polarizing film by 3/4 wavelength at the frontal viewing angle indicated by the dotted line to pass the light of the right eye image to the right circularly polarized light. The left eye filter of the polarizing glasses PG passes only the left circularly polarized light, and the right eye filter passes only the right circularly polarized light. When the viewer wears polarized glasses (PG), only the pixels of the even-order horizontal pixel lines of the pixel array in which the left eye image is displayed on the left eye of the viewer and the right-most horizontal pixel lines of the pixel array are displayed in the right eye image of the viewer Only the pixels are visible. Therefore, the viewer can view a 3D image without 3D crosstalk at the front viewing angle indicated by a dotted line in FIG. 1.

반면, 시청자가 액정표시패널의 정면보다 높거나 낮은 상하 시야각에서 편광 안경 방식의 입체 영상 표시장치에 표시된 입체 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느낄 수 있다. 도 1에서 실선으로 표시된 상하 시야각에서 픽셀 어레이의 기수 번째 수평 픽셀라인에 표시된 좌안 영상의 빛이 상부 편광필름을 통해 선편광으로 제1 패턴(P1)에 입사되고 그 일부가 제2 패턴(P2)에 입사된다. 또한, 픽셀 어레이의 우수 번째 수평 픽셀라인에 표시된 우안 영상의 빛이 상부 편광필름을 통해 선편광으로 제2 패턴(P2)에 입사되고 그 중 일부가 제1 패턴(P1)에 입사될 수 있다. 제2 패턴(P2)을 통해 출사되는 좌안 영상의 광, 또는 제1 패턴(P1)을 통해 출사되는 우안 영상의 광은 원하지 않는 누설광이 된다. 이 경우, 시청자는 상하 시야각(vertical viewing angle)에서 편광 안경(PG)을 통해 좌안과 우안 각각에서 좌안 영상이 표시되는 픽셀 어레이의 기수 번째 수평 픽셀라인들의 화소들과 함께, 우안 영상이 표시되는 픽셀 어레이의 우수 번째 수평 픽셀라인들의 화소들을 보게 된다. 따라서, 시청자가 상하 시야각에서 편광 안경 방식의 영상표시장치에 표시된 3D 영상을 감상하면 단안(좌안 또는 우안)으로 볼 때 좌안 및 우안 영상이 겹쳐 보이는 3D 크로스토크를 느끼게 된다.On the other hand, when a viewer views a stereoscopic image displayed on a polarized glasses type stereoscopic image display device at a higher or lower viewing angle than the front side of the liquid crystal display panel, 3D crosstalk in which the left and right eyes are overlapped when viewed in a single eye (left or right eye) I can feel it. In the upper and lower viewing angles shown in solid lines in FIG. 1, light of the left eye image displayed on the odd horizontal pixel lines of the pixel array is incident on the first pattern P1 through linearly polarized light through the upper polarizing film, and a part of the light is incident on the second pattern P2. Incident. In addition, light of the right eye image displayed on the even horizontal pixel line of the pixel array may be incident on the second pattern P2 through linearly polarized light through the upper polarizing film, and a part of the light may be incident on the first pattern P1. The light of the left eye image emitted through the second pattern P2 or the light of the right eye image emitted through the first pattern P1 becomes unwanted leakage light. In this case, the viewer displays the right eye image together with the pixels of the odd horizontal pixel lines of the pixel array in which the left eye image is displayed in each of the left and right eyes through the polarizing glasses PG at a vertical viewing angle. You will see the pixels of the even-th horizontal pixel lines of the array. Therefore, when the viewer views the 3D image displayed on the polarizing glasses type image display device at the upper and lower viewing angles, the viewer feels the 3D crosstalk in which the left and right eye images are overlapped when viewed in a single eye (left eye or right eye).

이러한 상하 시야각의 3D 크로스토크 문제를 해결하기 위하여, 일본 공개특허공보 제2002-185983호 등에서는 입체 영상 표시장치의 패턴드 리타더에 블랙 스트라이프를 형성하는 방법을 제안한 바 있다. 이와 다른 방법으로, 액정표시패널에 형성된 블랙 매트릭스의 폭을 증가시킬 수도 있다. 그런데, 패턴드 리타더에 블랙 스트라이프를 형성하면 2D 영상 및 3D 영상에서 휘도가 저하될 뿐만 아니라 블랙 매트릭스와 블랙 스트라이프의 상호 작용으로 인하여 모아레(Moire)를 유발할 수 있다. 블랙 매트릭스의 폭을 증가시키는 방법은 개구율을 떨어 뜨려 2D 영상 및 3D 영상에서 휘도를 저하시킨다. In order to solve the 3D crosstalk problem of the vertical viewing angle, Japanese Patent Laid-Open No. 2002-185983 and the like have proposed a method of forming a black stripe on a patterned retarder of a stereoscopic image display device. Alternatively, the width of the black matrix formed in the liquid crystal display panel may be increased. However, when the black stripe is formed on the patterned retarder, not only the brightness is lowered in the 2D and 3D images but also the moire may be caused by the interaction of the black matrix and the black stripe. The method of increasing the width of the black matrix lowers the aperture ratio to reduce the luminance in the 2D image and the 3D image.

본원 출원인은 일본 공개특허공보 제2002-185983호에 개시된 입체 영상 표시장치의 문제점들을 해결하기 위하여, 표시패널의 픽셀들 각각을 2 개로 분할하고 그 중 어느 하나를 스위쳐블 블랙 스트라이프(Switchable Black Stripe)로 제어하는 기술을 대한민국 특허출원 제10-2009-0033534호(2009. 04. 17), 미합중국 특허 출원 12/536,031(2009. 08. 05.) 등에서 제안한 바 있다. 본원 출원인에 의해 제안된 입체 영상 표시장치는 도 2와 같이 픽셀들 각각을 2 분할하고 2D 모드에서 분할된 픽셀들 각각에 2D 영상을 기입하여 2D 영상의 휘도 저하를 방지할 수 있고, 3D 모드에서 분할된 픽셀들 중 어느 하나에 3D 영상(L 또는 R)을, 나머지 하나에 블랙 영상(B)을 기입하여 3D 영상에서 누설광을 차단함으로써 상하 시야각을 확대할 수 있다. 다만, 이 스위쳐블 블랙 스트라이프 기술에 의하는 경우, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 복잡해지기 때문에 고정세, 고해상도 모델에 적용하기 어려운 단점이 있다.
In order to solve the problems of the stereoscopic image display device disclosed in Japanese Laid-Open Patent Publication No. 2002-185983, the present applicant divides each of the pixels of the display panel into two, and any one of them is a switchable black stripe. The technique to control the proposed in the Republic of Korea Patent Application No. 10-2009-0033534 (2009. 04. 17), US Patent Application 12 / 536,031 (2009. 08. 05.) and the like. The stereoscopic image display device proposed by the applicant of the present invention can prevent the deterioration of luminance of the 2D image by dividing each of the pixels into 2 and writing a 2D image to each of the divided pixels in the 2D mode, as shown in FIG. 2. The vertical viewing angle may be enlarged by writing the 3D image L or R in one of the divided pixels and the black image B in the other to block leakage light in the 3D image. However, this switchable black stripe technology has a disadvantage in that it is difficult to apply to a high-definition and high-resolution model because the pixel and signal line configuration for driving each of the two pixels is complicated.

따라서, 본 발명의 목적은 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있도록 한 입체 영상 표시장치를 제공하는 데 있다.
Accordingly, an object of the present invention is to display a three-dimensional image to drive each of two pixels through a switchable black stripe technology and to improve the luminance of the 2D image and the vertical viewing angle of the 3D image while simplifying the pixel and signal line configuration. To provide a device.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 입체 영상 표시장치는 다수의 픽셀들이 형성된 픽셀 어레이를 포함하여 2D 영상과 3D 영상을 선택적으로 표시하는 표시패널; 및 상기 표시패널로부터의 빛을 제1 편광과 제2 편광의 빛들로 분할하는 패턴드 리타더를 구비하고; 상기 픽셀들 각각은, 제1 TFT를 통해 데이터라인에 연결된 제1 화소전극과, 공통전압이 공급되는 제1 공통전극과, 상기 공통전압을 공급하기 위한 공통전압 공급라인과 상기 제1 화소전극 사이에 접속된 제1 스토리지 커패시터를 포함한 메인 표시부와; 제2 TFT를 통해 상기 데이터라인에 연결된 제2 화소전극과, 상기 공통전압이 공급되는 제2 공통전극과, 리셋 제어전압을 공급하기 위한 리셋 제어라인과 상기 제2 화소전극 사이에 접속된 제2 스토리지 커패시터를 포함한 보조 표시부를 포함하고; 상기 제1 TFT와 상기 제2 TFT는 게이트 하이전압과 게이트 로우전압 사이에서 스윙되는 동일한 스캔펄스에 의해 동작되며; 상기 리셋 제어전압은, 상기 2D 영상 구현시 직류 형태를 띠는 제1 리셋 제어전압으로 상기 리셋 제어라인에 공급되고, 상기 3D 영상 구현시 교류 형태를 띠는 제2 리셋 제어전압으로 상기 리셋 제어라인에 공급된다.In order to achieve the above object, a stereoscopic image display device according to an embodiment of the present invention includes a display panel for selectively displaying a 2D image and a 3D image including a pixel array formed with a plurality of pixels; And a patterned retarder for dividing light from the display panel into first polarized light and second polarized light; Each of the pixels includes a first pixel electrode connected to a data line through a first TFT, a first common electrode supplied with a common voltage, a common voltage supply line for supplying the common voltage, and the first pixel electrode. A main display including a first storage capacitor connected to the main display; A second pixel electrode connected to the data line through a second TFT, a second common electrode supplied with the common voltage, a reset control line for supplying a reset control voltage, and a second connected between the second pixel electrode An auxiliary display including a storage capacitor; The first TFT and the second TFT are operated by the same scan pulse swinging between a gate high voltage and a gate low voltage; The reset control voltage is supplied to the reset control line as a first reset control voltage having a direct current shape when the 2D image is implemented, and the reset control line as a second reset control voltage having an AC form when the 3D image is implemented. Supplied to.

상기 제1 리셋 제어전압은 상기 공통전압으로 선택되고; The first reset control voltage is selected as the common voltage;

상기 제2 리셋 제어전압은 제1 레벨과 이보다 낮은 제2 레벨 사이에서 스윙하는 리셋 교류전압으로 선택되며; 상기 제1 레벨과 제2 레벨은 상기 스캔펄스의 게이트 로우전압보다 낮다.The second reset control voltage is selected as a reset AC voltage swinging between a first level and a lower second level; The first level and the second level are lower than the gate low voltage of the scan pulse.

상기 픽셀 어레이의 각 수평 픽셀라인들에서 상기 리셋 교류전압의 폴링 타이밍은, 홀딩 시작을 지시하는 상기 스캔펄스의 폴링 타이밍보다 소정 시간만큼 늦다.The polling timing of the reset AC voltage in each of the horizontal pixel lines of the pixel array is delayed by a predetermined time than the polling timing of the scan pulse indicating the start of holding.

상기 리셋 교류전압이 상기 제2 레벨로 유지될 때마다 상기 제2 화소전극에 홀딩되어 있는 화소전압은 점차적으로 기준 전압으로 리셋되고; 상기 기준 전압은 상기 스캔펄스의 게이트 로우전압에 상기 제2 TFT의 문턱전압의 합산값으로 선택된다.Whenever the reset AC voltage is maintained at the second level, the pixel voltage held on the second pixel electrode is gradually reset to a reference voltage; The reference voltage is selected as the sum of the threshold voltage of the second TFT and the gate low voltage of the scan pulse.

상기 리셋 제어라인은 다수의 오드 리셋 제어라인들과 다수의 이븐 리셋 제어라인들을 포함하고; 오드 및 이븐 리셋 제어라인들은 전기적으로 서로 분리된다.The reset control line includes a plurality of odd reset control lines and a plurality of even reset control lines; The odd and even reset control lines are electrically isolated from each other.

상기 오드 리셋 제어라인들에는 공통으로 오드 리셋 교류전압이 공급되고, 상기 이븐 리셋 제어라인들에는 공통으로 이븐 리셋 교류전압이 공급되며; 상기 오드 리셋 교류전압과 상기 이븐 리셋 교류전압은 위상이 서로 다르다.An odd reset AC voltage is commonly supplied to the odd reset control lines, and an even reset AC voltage is commonly supplied to the even reset control lines; The odd reset AC voltage and the even reset AC voltage are different in phase.

상기 오드 리셋 교류전압과 상기 이븐 리셋 교류전압은 서로 역위상이다.The odd reset AC voltage and the even reset AC voltage are out of phase with each other.

상기 오드 리셋 제어라인들은 상기 픽셀 어레이의 기수번째 수평 픽셀라인들에 배치되고; 상기 이븐 리셋 제어라인들은 상기 픽셀 어레이의 우수번째 수평 픽셀라인들에 배치되며; 상기 오드 리셋 교류전압과 상기 이븐 리셋 교류전압은 2 수평기간을 주기로 반복된다.The odd reset control lines are arranged in odd horizontal pixel lines of the pixel array; The even reset control lines are disposed in even-numbered horizontal pixel lines of the pixel array; The odd reset AC voltage and the even reset AC voltage are repeated every two horizontal periods.

상기 오드 리셋 제어라인들은 상기 픽셀 어레이의 기수번째 수평 픽셀블록들에 배치되고; 상기 이븐 리셋 제어라인들은 상기 픽셀 어레이의 우수번째 수평 픽셀블록들에 배치되며; 하나의 수평 픽셀블록에는 적어도 2 이상의 수평 픽셀라인들이 포함된다.The odd reset control lines are arranged in odd horizontal pixelblocks of the pixel array; The even reset control lines are arranged in even-numbered horizontal pixel blocks of the pixel array; One horizontal pixel block includes at least two horizontal pixel lines.

상기 오드 리셋 교류전압과 상기 이븐 리셋 교류전압은 k(k는 2보다 큰 자연수) 수평기간을 주기로 반복된다.The odd reset AC voltage and the even reset AC voltage are repeated in a period of k (k is a natural number greater than 2).

상기 제1 및 제2 화소전극은 제1 기판에 형성되고; 상기 제1 및 제2 공통전극은 제2 기판에 형성된다.The first and second pixel electrodes are formed on a first substrate; The first and second common electrodes are formed on a second substrate.

상기 픽셀들 각각의 액정들은 노멀리 화이트 모드로 구동된다.
Liquid crystals of each of the pixels are driven in a normally white mode.

본 발명에 따른 입체 영상 표시장치는 2D 구동시 리셋 제어라인에 공통전압을 인가하여 보조 표시부에 메인 표시부와 동일한 2D 영상을 표시한다. 반면, 본 발명에 따른 입체 영상 표시장치는 3D 구동시 리셋 제어라인에 방전 교류전압을 인가하여 보조 표시부의 충전 전압을 슬라이트 온 리셋시킴으로써 보조 표시부를 블랙 스트라이프로 기능시켜, 메인 표시부에는 3D 영상을 표시하고 보조 표시부에는 블랙 영상을 표시한다. The stereoscopic image display device according to the present invention displays a 2D image identical to the main display unit by applying a common voltage to the reset control line during 2D driving. On the other hand, the 3D image display device according to the present invention applies a discharge AC voltage to the reset control line during 3D driving to slit-on-reset the charging voltage of the auxiliary display unit so that the auxiliary display unit functions as a black stripe, and the main display unit displays the 3D image. The black image is displayed on the secondary display unit.

본 발명은 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있다. 본 발명에 따르면, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 간소해지기 때문에, 고정세, 고해상도 모델로의 적용이 용이해 진다.
According to the present invention, the switchable black stripe technology drives two pixels by dividing each pixel, thereby simplifying pixel and signal line configuration, and improving luminance of the 2D image and vertical viewing angle of the 3D image. According to the present invention, since the pixel and signal line configuration for driving each of the pixels in two divisions is simplified, application to a high-definition, high-resolution model is facilitated.

도 1은 편광 안경 방식의 입체 영상 표시장치에서 3D 크로스토크가 나타나는 상하 시야각을 보여주는 도면.
도 2는 3D 크로스토크를 줄이기 위한 기존의 스위쳐블 블랙 스트라이프 기술을 보여주는 도면.
도 3 및 도 4는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여주는 도면들.
도 5는 도 3 및 도 4에 도시된 표시패널의 세부 구성을 보여주는 도면.
도 6은 도 4에 도시된 픽셀의 등가회로를 보여주는 도면.
도 7은 구동 모드에 따라 다르게 발생되는 리셋 제어전압을 보여주는 도면.
도 8은 한 프레임 내에서 데이터전압의 충전 시점과, 그 충전 전압에 대한 홀딩 기간을 보여주는 도면.
도 9는 2D 모드 및 3D 모드에서 픽셀에 표시되는 영상을 보여주는 도면.
도 10은 2D 모드에서 픽셀의 구동 파형을 보여주는 도면.
도 11은 3D 모드에서 픽셀의 구동 파형을 보여주는 도면.
도 12는 노멀리 화이트 모드에서의 전압-투과율 특성곡선을 보여주는 도면.
도 13 및 도 14는 3D 모드에서 오드 리셋 제어라인과 이븐 리셋 제어라인에 서로 다른 위상의 리셋 교류전압이 인가되는 일 예를 보여주는 도면.
도 15는 도 14를 위한 스캔펄스와 리셋 교류전압의 인가 타이밍을 보여주는 도면.
도 16은 3D 모드에서 오드 리셋 제어라인과 이븐 리셋 제어라인에 서로 다른 위상의 리셋 교류전압이 인가되는 다른 예를 보여주는 도면.
도 17은 도 16을 위한 스캔펄스와 리셋 교류전압의 인가 타이밍을 보여주는 도면.
도 18 내지 도 19b는 3D 모드에서 리셋 교류전압을 인가하여 보조 표시부를 블랙 스트라이프로 기능시키는 시뮬레이션 결과를 보여주는 도면들.
도 20은 도 4에 도시된 제어전압 발생회로의 세부 구성을 보여주는 도면.1 is a view showing a vertical viewing angle in which 3D crosstalk appears in a three-dimensional image display device of the polarizing glasses.
2 shows a conventional switchable black stripe technique for reducing 3D crosstalk.
3 and 4 are views showing a stereoscopic image display device of a polarizing glasses method according to an embodiment of the present invention.
5 is a diagram illustrating a detailed configuration of a display panel shown in FIGS. 3 and 4.
FIG. 6 shows an equivalent circuit of the pixel shown in FIG. 4. FIG.
7 is a view illustrating reset control voltages generated differently according to driving modes.
FIG. 8 is a diagram illustrating a charging time of a data voltage and a holding period for the charging voltage in one frame. FIG.
9 is a view showing an image displayed on a pixel in 2D mode and 3D mode.
10 shows a drive waveform of a pixel in 2D mode.
11 shows a drive waveform of a pixel in 3D mode.
12 shows a voltage-transmission characteristic curve in a normally white mode.
13 and 14 illustrate examples in which reset AC voltages of different phases are applied to an odd reset control line and an even reset control line in a 3D mode.
FIG. 15 is a view illustrating timing of applying a scan pulse and a reset AC voltage for FIG. 14; FIG.
16 is a view showing another example in which reset AC voltages of different phases are applied to an odd reset control line and an even reset control line in a 3D mode.
FIG. 17 is a view illustrating timing of applying a scan pulse and a reset AC voltage for FIG. 16. FIG.
18 to 19b are diagrams showing simulation results of applying a reset AC voltage in a 3D mode to function the auxiliary display unit as a black stripe.
20 is a view showing a detailed configuration of a control voltage generation circuit shown in FIG.

이하, 도 3 내지 도 20을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to FIGS. 3 to 20.

도 3 및 도 4는 본 발명의 실시예에 따른 편광 안경방식의 입체 영상 표시장치를 보여준다. 도 5는 도 3 및 도 4에 도시된 표시패널의 세부 구성을 보여준다.3 and 4 illustrate a stereoscopic image display device of polarized glasses according to an embodiment of the present invention. 5 illustrates a detailed configuration of the display panel illustrated in FIGS. 3 and 4.

도 3 내지 도 5를 참조하면, 이 입체 영상 표시장치는 표시소자(10), 패턴드 리타더(20), 콘트롤러(30), 패널 구동회로(40) 및 편광 안경(50)을 구비한다.3 to 5, the stereoscopic image display device includes a display element 10, a patterned retarder 20, a controller 30, a panel driving circuit 40, and polarizing glasses 50.

표시소자(10)는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 및 무기 전계발광소자와 유기발광다이오드소자(Organic Light Emitting Diode, OLED)를 포함한 전계발광소자(Electroluminescence Device, EL), 전기영동 표시소자(Electrophoresis, EPD) 등의 평판 표시소자로 구현될 수 있다. 이하에서, 표시소자(10)를 액정표시소자를 중심으로 설명한다.The display device 10 includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an inorganic electroluminescent device and an organic light emitting diode device. The display device may be implemented as a flat panel display device such as an electroluminescence device (EL) including an organic light emitting diode (OLED) and an electrophoresis display device (EPD). Hereinafter, the display element 10 will be described mainly with respect to the liquid crystal display element.

표시소자(10)는 표시패널(11)과, 상부 편광필름(Polarizer)(11a)과, 하부 편광필름(11b)을 포함한다. The display element 10 includes a display panel 11, an upper polarizer 11a, and a lower polarizer 11b.

표시패널(11)은 2D 모드에서 2D 영상을 표시하고, 3D 모드에서 3D 영상을 표시한다. 표시패널(11)은 두 장의 유리기판들(G1,G2)과 이들 사이에 형성된 액정층(LC)을 포함한다. 표시패널(11)의 하부 유리기판(G1)에는 다수의 데이터라인들(DL), 이 데이터라인들(DL)과 각각 교차되는 다수의 게이트라인들(GL), 공통전압(Vcom)이 인가되는 공통전압 공급라인, 리셋 제어전압이 인가되는 리셋 제어라인등이 형성된다. 리셋 제어라인에 인가되는 리셋 제어전압은, 2D 모드에서 직류 형태를 띠는 제1 리셋 제어전압과, 3D 모드에서 교류 형태를 띠는 제2 리셋 제어전압을 포함한다. 제1 리셋 제어전압은 공통전압(Vcom)으로 선택되고, 제2 리셋 제어전압은 리셋 교류전압(V3D)으로 선택된다. 표시패널(11)의 하부 유리기판(G1)에는, 데이터라인들(DL)과 게이트라인들(GL)의 교차부마다 TFT(Thin Film Transistor), 액정셀에 데이터전압을 충전시키기 위한 각 화소전극(Ep), 및 화소전극(Ep)에 접속되어 액정셀의 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor) 등이 형성된다. The display panel 11 displays a 2D image in the 2D mode, and displays a 3D image in the 3D mode. The display panel 11 includes two glass substrates G1 and G2 and a liquid crystal layer LC formed therebetween. A plurality of data lines DL, a plurality of gate lines GL intersecting the data lines DL, and a common voltage Vcom are applied to the lower glass substrate G1 of the display panel 11. The common voltage supply line and the reset control line to which the reset control voltage is applied are formed. The reset control voltage applied to the reset control line includes a first reset control voltage having a direct current form in the 2D mode and a second reset control voltage having an AC form in the 3D mode. The first reset control voltage is selected as the common voltage Vcom, and the second reset control voltage is selected as the reset AC voltage V3D. In the lower glass substrate G1 of the display panel 11, each pixel electrode for charging a data voltage to a thin film transistor (TFT) and a liquid crystal cell at each intersection of the data lines DL and the gate lines GL. A storage capacitor and the like are connected to the Ep and the pixel electrode Ep to maintain the voltage of the liquid crystal cell.

표시패널(11)의 상부 유리기판(G2)에는 컬러필터 어레이(Color Filter Array)가 형성된다. 컬러필터 어레이는 블랙매트릭스, 컬러필터(CF) 등을 포함한다. 상부 유리기판(G2)에는 상부 편광필름(11a)이 부착되고 하부 유리기판(G1)에는 하부 편광필름(11b)이 부착되며, 액정층(LC)과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 유리기판들(G1,G2) 사이에는 액정셀의 셀갭(Cell gap)을 유지하기 위한 컬럼 스페이서가 형성될 수 있다.A color filter array is formed on the upper glass substrate G2 of the display panel 11. The color filter array includes a black matrix, a color filter CF, and the like. The upper polarizing film 11a is attached to the upper glass substrate G2, and the lower polarizing film 11b is attached to the lower glass substrate G1, and the pretilt angle of the liquid crystal is set on the inner surface in contact with the liquid crystal layer LC. Alignment film is formed. A column spacer may be formed between the glass substrates G1 and G2 to maintain a cell gap of the liquid crystal cell.

공통전압(Vcom)이 공급되는 공통전극(Ec)은 상부 유리기판(G2) 상에 형성된다. 공통전극(Ec)은 하부 유리기판(G1)에 형성된 공통전압 공급라인에 전기적으로 접촉되어, 공통전압 공급라인으로부터 공통전압(Vcom)을 공급받는다. 공통전극(Ec)과 화소전극(Ep) 사이에는 수직 전계가 형성되고, 이 수직 전계에 의해 액정셀의 투과율이 결정된다. 액정셀은 화소전극(Ep)에 인가되는 데이터전압과 공통전극(Ec)에 인가되는 공통전압(Vcom) 간 전위차가 클수록 투과율 또는 계조가 낮아지는 노멀리 화이트 모드(Normally White Mode)로 구동된다. The common electrode Ec to which the common voltage Vcom is supplied is formed on the upper glass substrate G2. The common electrode Ec is in electrical contact with the common voltage supply line formed on the lower glass substrate G1 to receive the common voltage Vcom from the common voltage supply line. A vertical electric field is formed between the common electrode Ec and the pixel electrode Ep, and the transmittance of the liquid crystal cell is determined by the vertical electric field. The liquid crystal cell is driven in a normally white mode in which the transmittance or gray level is lower as the potential difference between the data voltage applied to the pixel electrode Ep and the common voltage Vcom applied to the common electrode Ec is larger.

이러한 본 발명의 표시소자(10)는 투과형 표시소자, 반투과형 표시소자, 반사형 표시소자 등 어떠한 형태로도 구현될 수 있다. 투과형 표시소자와 반투과형 표시소자에서는 백라이트 유닛(12)이 필요하다. 백라이트 유닛(12)은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The display device 10 of the present invention may be implemented in any form such as a transmissive display device, a transflective display device, a reflective display device. In the transmissive display device and the transflective display device, the backlight unit 12 is required. The backlight unit 12 may be implemented as a direct type backlight unit or an edge type backlight unit.

신호라인들(DL,GL)의 교차 구조에 의해 표시패널(11)에는 다수의 단위 픽셀들을 포함한 픽셀 어레이가 형성된다. 단위 픽셀들은 각각 적색(R) 구현을 위한 제1 픽셀(PIX), 녹색(G) 구현을 위한 제2 픽셀(PIX) 및 청색(B) 구현을 제3 픽셀(PIX)을 포함한다. 픽셀들(PIX) 각각은 메인 표시부와 보조 표시부로 2분할된다. 2D 모드에서 메인 표시부와 보조 표시부는 동일한 2D 영상을 표시한다. 2D 모드에서, 보조 표시부는 메인 표시부와 동일한 데이터전압을 충전한 후, 제1 리셋 제어전압(즉, 공통전압(Vcom))에 의해 이 데이터전압을 유지한다. 3D 모드에서 메인 표시부는 3D 영상을 표시하고 보조 표시부는 블랙 영상을 표시한다. 3D 모드에서, 보조 표시부는 메인 표시부와 동일한 데이터전압을 충전한 후, 제2 리셋 제어전압(즉, 리셋 교류전압(V3D))에 의해 소정 기간 내에 이 충전 전압을 블랙 레벨로 리셋 시킴으로써 블랙 영상을 구현한다. 보조 표시부는 3D 모드에서만 블랙 영상을 표시하도록 스위쳐블 블랙 스트라이프로 기능한다. A pixel array including a plurality of unit pixels is formed in the display panel 11 by the intersection structure of the signal lines DL and GL. The unit pixels each include a first pixel PIX for red (R) implementation, a second pixel PIX for green (G) implementation, and a third pixel PIX for blue (B) implementation. Each of the pixels PIX is divided into two parts, a main display part and an auxiliary display part. In the 2D mode, the main display unit and the sub display unit display the same 2D image. In the 2D mode, the auxiliary display part charges the same data voltage as the main display part, and then maintains this data voltage by the first reset control voltage (ie, the common voltage Vcom). In the 3D mode, the main display unit displays a 3D image and the sub display unit displays a black image. In the 3D mode, the auxiliary display unit charges the same data voltage as the main display unit, and then resets the charging voltage to the black level within a predetermined period by the second reset control voltage (that is, the reset AC voltage V3D) to display the black image. Implement The auxiliary display unit functions as a switchable black stripe to display a black image only in the 3D mode.

패턴드 리타더(20)는 표시패널(11)의 상부 편광필름(11a)에 부착된다. 패턴드 리타더(20)의 기수 라인들에는 제1 패턴(22)이 형성되고, 패턴드 리타더(20)의 우수 라인들에는 제2 패턴(24)이 형성된다. 제1 패턴(22)의 광흡수축과 제2 패턴(24)의 광흡수축은 서로 직교한다. 제1 패턴(22)은 픽셀 어레이의 기수번째 수평 픽셀라인과 대향하고, 제2 패턴(24)은 픽셀 어레이의 우수번째 수평 픽셀라인과 대향한다. 제1 패턴(22)은 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 1/4 파장만큼 지연시켜 제1 편광(예컨대, 좌원편광)으로 통과시킨다. 제2 패턴(24)는 상부 편광필름(11a)을 통해 입사되는 선편광의 위상을 3/4 파장만큼 지연시켜 제2 편광(예컨대, 우원편광)으로 통과시킨다.The patterned retarder 20 is attached to the upper polarizing film 11a of the display panel 11. The first pattern 22 is formed in the odd lines of the patterned retarder 20, and the second pattern 24 is formed in the even lines of the patterned retarder 20. The light absorption axis of the first pattern 22 and the light absorption axis of the second pattern 24 are perpendicular to each other. The first pattern 22 faces the odd-numbered horizontal pixel lines of the pixel array, and the second pattern 24 faces the even-numbered horizontal pixel lines of the pixel array. The first pattern 22 delays the phase of the linearly polarized light incident through the upper polarizing film 11a by 1/4 wavelength to pass the first polarized light (eg, left circularly polarized light). The second pattern 24 delays the phase of the linearly polarized light incident through the upper polarizing film 11a by 3/4 wavelength and passes the second polarized light (eg, right circularly polarized light).

콘트롤러(30)는 모드 선택신호(SEL)에 따라 2D 모드 또는 3D 모드로 패널 구동회로(40)의 동작을 제어한다. 콘트롤러(30)는 터치 스크린, 온 스크린 디스플레이(On screen display, OSD), 키보드, 마우스, 리모트 콘트롤러(Remote controller)와 같은 유저 인터페이스를 통해 모드 선택신호(SEL)를 입력받고, 그에 따라 2D 모드 동작과 3D 모드 동작을 전환할 수 있다. 한편, 콘트롤러(30)는 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분할 수도 있다. The controller 30 controls the operation of the panel driving circuit 40 in the 2D mode or the 3D mode according to the mode selection signal SEL. The controller 30 receives a mode selection signal SEL through a user interface such as a touch screen, an on screen display (OSD), a keyboard, a mouse, and a remote controller, and accordingly, operates the 2D mode. And 3D mode operation can be switched. On the other hand, the controller 30 is a 2D / 3D identification code encoded in the data of the input image, for example, 2D / 3D identification code that can be coded in the EPG (Electronic Program Guide) or ESG (Electronic Service Guide) of the digital broadcast standard May be detected to distinguish between 2D mode and 3D mode.

콘트롤러(30)는 3D 모드 하에서 비디오 소스로부터 입력되는 3D 영상 데이터를 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터로 분리한 후, 좌안 영상의 RGB 데이터와 우안 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다. 이를 위해 콘트롤러(30)는 3D 포맷터(3D formater)를 포함할 수 있다. 콘트롤러(30)는 2D 모드 하에서 비디오 소스로부터 입력되는 2D 영상의 RGB 데이터를 데이터 드라이버(41)에 공급한다. The controller 30 separates the 3D image data input from the video source into the RGB data of the left eye image and the RGB data of the right eye image in the 3D mode, and then separates the RGB data of the left eye image and the RGB data of the right eye image. To feed. To this end, the controller 30 may include a 3D formatter. The controller 30 supplies the RGB data of the 2D image input from the video source to the data driver 41 under the 2D mode.

콘트롤러(30)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(DCLK) 등의 타이밍신호들을 이용하여 패널 구동회로(40)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. The controller 30 operates the panel driving circuit 40 by using timing signals such as a vertical sync signal Vsync, a horizontal sync signal Hsync, a data enable signal Data Enable, and a dot clock DCLK. Generate control signals for controlling timing.

데이터 드라이버(41)의 동작 타이밍을 제어하기 위한 데이터 제어신호는 1 수평 픽셀라인분의 데이터가 표시되는 1 수평기간 중에서 데이터의 시작점을 지시하는 소스 스타트 펄스(Source Start Pulse : SSP), 라이징(Rising) 또는 폴링(Falling) 에지에 기준하여 데이터의 래치동작을 제어하는 소스 샘플링 클럭(Source Sampling Clock : SSC), 데이터 드라이버(41)의 출력을 제어하는 소스 출력 인에이블신호(SOE), 및 표시패널(11)의 액정셀들에 공급될 데이터전압의 극성을 제어하는 극성제어신호(POL) 등을 포함한다.The data control signal for controlling the operation timing of the data driver 41 includes a source start pulse (SSP) and a rising signal indicating a start point of data in one horizontal period in which data for one horizontal pixel line is displayed. Or Source Sampling Clock (SSC) that controls the latching operation of data based on a falling edge, a source output enable signal (SOE) that controls the output of the data driver 41, and a display panel. And a polarity control signal POL for controlling the polarity of the data voltage to be supplied to the liquid crystal cells of (11).

게이트 드라이버(42)의 동작 타이밍을 제어하기 위한 게이트 제어신호는 한 화면이 표시되는 1 수직기간 중에서 스캔이 시작되는 시작 수평 픽셀라인을 지시하는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 드라이버(42) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스(GSP)를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭신호(Gate Shift Clock : GSC), 및 게이트 드라이버(42)의 출력을 제어하는 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등을 포함한다. The gate control signal for controlling the operation timing of the gate driver 42 includes a gate start pulse (GSP) and a gate driver (GSP) indicating a starting horizontal pixel line at which a scan starts in one vertical period in which one screen is displayed. A gate shift clock signal (GSC) for sequentially shifting the gate start pulse GSP and a gate output enable signal (Gate) for controlling the output of the gate driver 42. Output Enable: GOE).

콘트롤러(30)는 입력 프레임 주파수에 동기되는 타이밍신호들(Vsync,Hsync,DE,DCLK)을 체배하여 N×f(N은 2이상의 양의 정수, f는 입력 프레임 주파수)Hz의 프레임 주파수로 패널 구동회로(40)의 동작을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. The controller 30 multiplies the timing signals Vsync, Hsync, DE, and DCLK in synchronization with the input frame frequency to panel the frame frequency with N × f (N is a positive integer of 2 or more, f is the input frame frequency) Hz. The operation of the driving circuit 40 can be controlled. The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) scheme and 50 Hz in the phase-alternating line (PAL) scheme.

패널 구동회로(40)는 표시패널(11)의 데이터라인들(DL)을 구동시키기 위한 데이터 드라이버(41)와, 표시패널(11)의 게이트라인들(GL)을 구동시키기 위한 게이트 드라이버(42)와, 표시패널(11)의 리셋 제어라인들에 공급될 리셋 제어전압을 발생하는 제어전압 발생회로(43)를 포함한다.The panel driving circuit 40 includes a data driver 41 for driving the data lines DL of the display panel 11 and a gate driver 42 for driving the gate lines GL of the display panel 11. And a control voltage generation circuit 43 for generating a reset control voltage to be supplied to the reset control lines of the display panel 11.

데이터 드라이버(41)의 데이터 IC들 각각은 쉬프트 레지스터(Shift register), 래치(Latch), 디지털-아날로그 변환기(Digital to Analog convertor, DAC), 출력 버퍼(Output buffer) 등을 포함한다. 데이터 드라이버(41)는 데이터 제어신호(SSP,SSC,SOE)에 따라 2D 또는 3D 영상의 RGB 데이터를 래치한다. 데이터 드라이버(41)는 극성제어신호(POL)에 응답하여 2D 또는 3D 영상의 RGB 데이터를 아날로그 정극성 감마보상전압과 부극성 감마보상전압으로 변환하여 데이터전압의 극성을 반전시킨다. 데이터 드라이버(41)는 게이트 드라이버(42)로부터 출력되는 스캔펄스(또는, 게이트펄스)에 동기하여 데이터전압을 데이터라인들(DL)에 출력한다. 데이터 드라이버(41)의 데이터 IC들은 TAB(Tape Automated Bonding) 공정에 의해 표시패널(11)의 하부 유리기판(G1)에 접합될 수 있다.Each of the data ICs of the data driver 41 includes a shift register, a latch, a digital-to-analog converter (DAC), an output buffer, and the like. The data driver 41 latches RGB data of 2D or 3D video according to the data control signals SSP, SSC, and SOE. The data driver 41 inverts the polarity of the data voltage by converting the RGB data of the 2D or 3D image into the analog positive gamma compensation voltage and the negative gamma compensation voltage in response to the polarity control signal POL. The data driver 41 outputs a data voltage to the data lines DL in synchronization with the scan pulse (or gate pulse) output from the gate driver 42. The data ICs of the data driver 41 may be bonded to the lower glass substrate G1 of the display panel 11 by a tape automated bonding (TAB) process.

게이트 드라이버(42)는 게이트 제어신호(GSP,GSC,GOE)에 따라 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙되는 스캔펄스를 발생한다. 그리고, 게이트 제어신호(GSP,GSC,GOE)에 따라 스캔펄스를 게이트라인들(GL)에 라인 순차 방식으로 공급한다. 게이트 드라이버(42)는 게이트 쉬프트 레지스터 어레이(Gate shift register array)등을 포함한다. 게이트 드라이버(42)의 게이트 쉬프트 레지스터 어레이는 표시패널(11)에서 픽셀 어레이가 형성된 표시영역 바깥의 비 표시영역에 GIP(Gate Driver In Panel) 방식으로 형성될 수 있다. GIP 방식에 의해, 게이트 쉬프트 레지스터들은 픽셀 어레이의 TFT(Thin Film Transistor) 공정에서 픽셀 어레이와 함께 형성될 수 있다. 게이트 드라이버(42)의 게이트 쉬프트 레지스터 어레이는 TAB 공정에 의해 표시패널(11)의 하부 유리기판(G1)에 접합되는 게이트 IC들로 구현될 수도 있다.The gate driver 42 generates a scan pulse swinging between the gate high voltage and the gate low voltage according to the gate control signals GSP, GSC, and GOE. The scan pulse is supplied to the gate lines GL in a line sequential manner according to the gate control signals GSP, GSC, and GOE. The gate driver 42 includes a gate shift register array and the like. The gate shift register array of the gate driver 42 may be formed by a gate driver in panel (GIP) method in a non-display area outside the display area in which the pixel array is formed in the display panel 11. By the GIP method, the gate shift registers may be formed together with the pixel array in a thin film transistor (TFT) process of the pixel array. The gate shift register array of the gate driver 42 may be implemented with gate ICs bonded to the lower glass substrate G1 of the display panel 11 by a TAB process.

제어전압 발생회로(43)는 모드 선택신호(SEL)에 따라 2D 모드에서 공통전압(Vcom)을 제1 리셋 제어전압으로 발생하여 리셋 제어라인에 인가하고, 3D 모드에서 리셋 교류전압(V3D)을 제2 리셋 제어전압으로 발생하여 리셋 제어라인에 인가한다. 제어전압 발생회로(43)는 모드에 상관없이 공통전압(Vcom)을 공통전압 공급라인에 공급한다.The control voltage generation circuit 43 generates the common voltage Vcom as the first reset control voltage in the 2D mode and applies it to the reset control line in accordance with the mode selection signal SEL, and applies the reset AC voltage V3D in the 3D mode. Generated as a second reset control voltage and applied to the reset control line. The control voltage generation circuit 43 supplies the common voltage Vcom to the common voltage supply line regardless of the mode.

편광 안경(50)은 좌안 편광필터를 갖는 좌안(50L)과 우안 편광필터를 갖는 우안(50R)을 구비한다. 좌안 편광필터는 패턴드 리타더(20)의 제1 패턴(22)과 동일한 광흡수축을 가지며, 우안 편광필터는 패턴드 리타더(20)의 제2 패턴(24)과 동일한 광흡수축을 가진다. 예들 들면, 편광 안경(50)의 좌안 편광필터는 좌원편광 필터로 선택될 수 있고, 편광 안경(50)의 우안 편광필터는 우원편광 필터로 선택될 수 있다. 시청자가 편광 안경(50)을 착용하면, 시청자의 좌안에는 좌안 영상만 보이고, 시청자의 우안에는 우안 영상만 보이게 된다. 그 결과, 시청자는 양안시차를 통해 입체감을 느낄 수 있게 된다.The polarizing glasses 50 include a left eye 50L having a left eye polarization filter and a right eye 50R having a right eye polarization filter. The left eye polarization filter has the same light absorption axis as the first pattern 22 of the patterned retarder 20, and the right eye polarization filter has the same light absorption axis as the second pattern 24 of the patterned retarder 20. For example, the left eye polarization filter of the polarizing glasses 50 may be selected as a left circular polarization filter, and the right eye polarization filter of the polarizing glasses 50 may be selected as a right circular polarization filter. When the viewer wears the polarized glasses 50, only the left eye image is visible in the left eye of the viewer, and only the right eye image is visible in the right eye of the viewer. As a result, the viewer can feel a three-dimensional effect through binocular parallax.

도 6은 도 4에 도시된 픽셀(PIX)의 등가회로를 보여준다. 그리고, 도 7은 구동 모드에 따라 다르게 발생되는 리셋 제어전압을 보여주고, 도 8은 한 프레임 내에서 데이터전압의 충전 시점과, 그 충전 전압에 대한 홀딩 기간을 보여준다. 도 9는 2D 모드 및 3D 모드에서 픽셀에 표시되는 영상을 보여준다.FIG. 6 shows an equivalent circuit of the pixel PIX shown in FIG. 4. 7 shows reset control voltages generated differently according to driving modes, and FIG. 8 shows charging points of data voltages and holding periods of the charging voltages within one frame. 9 shows an image displayed on a pixel in 2D mode and 3D mode.

도 6 내지 도 8을 참조하면, 본 발명의 픽셀(PIX)은 메인 표시부(MP)와 보조 표시부(SP)로 2 분할된다. 6 to 8, the pixel PIX of the present invention is divided into two parts, a main display part MP and an auxiliary display part SP.

메인 표시부(MP)는 서로 대향하여 제1 액정 커패시터(Clc1)를 이루는 제1 화소전극(Ep1)과 제1 공통전극(Ec1)을 포함한다. 제1 화소전극(Ep1)은 제1 TFT(ST1)를 통해 데이터라인(DL)에 연결된다. 제1 TFT(ST1)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제1 화소전극(Ep1)에 인가한다. 제1 TFT(ST1)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극은 데이터라인(DL)에 접속되며, 소스전극은 제1 화소전극(Ep1)에 접속된다. 제1 TFT(ST1)의 소스전극은 적어도 하나 이상의 절연막을 사이에 두고 공통전압 공급라인(VCL)과 중첩되어 제1 스토리지 커패시터(Cst1)를 형성한다. 제1 스토리지 커패시터(Cst1)는 제1 노드(N1)를 통해 제1 화소전극(Ep1)에 접속되어 소정 기간 동안 제1 액정 커패시터(Clc1)의 충전 전압을 일정하게 유지시킨다. 제1 공통전극(Ec1)은 공통전압(Vcom)으로 충전된 공통전압 공급라인(VCL)에 전기적으로 접속되어 공통전압 공급라인(VCL)으로부터 공통전압(Vcom)을 공급받는다. The main display unit MP includes a first pixel electrode Ep1 and a first common electrode Ec1, which face each other to form the first liquid crystal capacitor Clc1. The first pixel electrode Ep1 is connected to the data line DL through the first TFT ST1. The first TFT ST1 is turned on in response to the scan pulse SCAN from the gate line GL to apply the data voltage Vdata on the data line DL to the first pixel electrode Ep1. The gate electrode of the first TFT ST1 is connected to the gate line GL, the drain electrode is connected to the data line DL, and the source electrode is connected to the first pixel electrode Ep1. The source electrode of the first TFT ST1 overlaps the common voltage supply line VCL with at least one insulating layer therebetween to form a first storage capacitor Cst1. The first storage capacitor Cst1 is connected to the first pixel electrode Ep1 through the first node N1 to maintain a constant charging voltage of the first liquid crystal capacitor Clc1 for a predetermined period of time. The first common electrode Ec1 is electrically connected to the common voltage supply line VCL charged with the common voltage Vcom to receive the common voltage Vcom from the common voltage supply line VCL.

보조 표시부(SP)는 서로 대향하여 제2 액정 커패시터(Clc2)를 이루는 제2 화소전극(Ep2)과 제2 공통전극(Ec2)을 포함한다. 제2 화소전극(Ep2)은 제2 TFT(ST2)를 통해 데이터라인(DL)에 연결된다. 제2 TFT(ST2)는 게이트라인(GL)으로부터의 스캔펄스(SCAN)에 응답하여 턴 온 됨으로써 데이터라인(DL) 상의 데이터전압(Vdata)을 제2 화소전극(Ep2)에 인가한다. 제2 TFT(ST2)의 게이트전극은 게이트라인(GL)에 접속되고, 드레인전극은 데이터라인(DL)에 접속되며, 소스전극은 제2 화소전극(Ep2)에 접속된다. 제2 TFT(ST2)의 소스전극은 적어도 하나 이상의 절연막을 사이에 두고 리셋 제어라인(V3DL)과 중첩되어 제2 스토리지 커패시터(Cst2)를 형성한다. 제2 스토리지 커패시터(Cst2)는 제2 노드(N2)를 통해 제2 화소전극(Ep2)에 접속되어 리셋 제어라인(V3DL)과 제2 액정 커패시터(Clc2)을 커플링시킨다. 제2 공통전극(Ec2)은 공통전압(Vcom)으로 충전된 공통전압 공급라인(VCL)에 전기적으로 접속되어 공통전압 공급라인(VCL)으로부터 공통전압(Vcom)을 공급받는다. The auxiliary display unit SP includes a second pixel electrode Ep2 and a second common electrode Ec2 that face each other to form the second liquid crystal capacitor Clc2. The second pixel electrode Ep2 is connected to the data line DL through the second TFT ST2. The second TFT ST2 is turned on in response to the scan pulse SCAN from the gate line GL to apply the data voltage Vdata on the data line DL to the second pixel electrode Ep2. The gate electrode of the second TFT ST2 is connected to the gate line GL, the drain electrode is connected to the data line DL, and the source electrode is connected to the second pixel electrode Ep2. The source electrode of the second TFT ST2 overlaps the reset control line V3DL with at least one insulating layer therebetween to form the second storage capacitor Cst2. The second storage capacitor Cst2 is connected to the second pixel electrode Ep2 through the second node N2 to couple the reset control line V3DL and the second liquid crystal capacitor Clc2. The second common electrode Ec2 is electrically connected to the common voltage supply line VCL charged with the common voltage Vcom to receive the common voltage Vcom from the common voltage supply line VCL.

2D 및 3D 모드에서, 제1 TFT(ST1)와 제2 TFT(ST2)가 동시에 턴 오프 되는 시점(T1) 즉, 스캔펄스(SCAN)가 게이트 하이 전압(Vgh)에서 게이트 로우 전압(Vgl)으로 변하는 시점에서, 메인 표시부(MP)의 제1 노드(N1)에는 제1 화소전압(Vp1)이, 그리고 보조 표시부(SP)의 제2 노드(N2)에는 제1 화소전압(Vp1)과 실질적으로 동일한 제2 화소전압(Vp2)이 각각 셋팅된다. In the 2D and 3D modes, the time T1 at which the first TFT ST1 and the second TFT ST2 are turned off at the same time, that is, the scan pulse SCAN goes from the gate high voltage Vgh to the gate low voltage Vgl. At the point of change, the first pixel voltage Vp1 is at the first node N1 of the main display unit MP, and the first pixel voltage Vp1 is substantially at the second node N2 of the auxiliary display unit SP. The same second pixel voltage Vp2 is set respectively.

2D 모드에서, 리셋 제어라인(V3DL)에는 공통전압 공급라인(VCL)과 마찬가지로 직류 형태의 공통전압(Vcom)이 인가된다. 따라서, 다음 프레임에서 제1 및 제2 TFT(ST1,ST2)가 다시 턴 온 될 때까지(즉, 홀딩 기간 동안) 제1 및 제2 화소전압(Vp1,Vp2)은 셋팅시의 레벨로 동일하게 유지된다. 도 9의 (A)에 도시된 바와 같이, 2D 모드에서 보조 표시부(SP)는 메인 표시부(MP)와 동일한 2D 영상을 표시한다.In the 2D mode, the common voltage Vcom in the form of direct current is applied to the reset control line V3DL similarly to the common voltage supply line VCL. Therefore, in the next frame, the first and second pixel voltages Vp1 and Vp2 are the same at the level at which they are set until the first and second TFTs ST1 and ST2 are turned on again (that is, during the holding period). maintain. As shown in FIG. 9A, the auxiliary display unit SP displays the same 2D image as the main display unit MP in the 2D mode.

3D 모드에서, 리셋 제어라인(V3DL)에는 공통전압 공급라인(VCL)과 달리 리셋 교류전압(V3D)이 인가되어 보조 표시부(SP)를 블랙 스트라이프로 기능시킨다. 리셋 교류전압(V3D)은 소정 기간을 주기로 제1 레벨(LV1)과 제2 레벨(LV2) 사이에서 스윙된다. 따라서, 홀딩 기간 동안 제1 화소전압(Vp1)은 셋팅시의 레벨로 유지되지만, 제2 화소전압(Vp2)은 리셋 교류전압(V3D)의 스윙에 동기하여 변한다. 이는 제2 노드(N2)와 리셋 제어라인(V3DL)이 제2 스토리지 커패시터(Cst2)를 통해 서로 커플링되어 있기 때문이다. 리셋 교류전압(V3D)을 설정함에 있어, 제1 및 제2 레벨(LV1,LV2)과 이들(LV1,LV2) 간의 전압차(즉,리셋 교류전압(V3D)의 스윙폭)는 홀딩 기간 동안 제2 TFT(ST2)를 주기적으로 슬라이트 온(slight on) 시킬 수 있도록 미리 설정된다. '슬라이트 온' 상태는 '풀 온(full on)' 상태에 비해 TFT의 채널 저항이 큰 상태(즉, TFT의 소스-드레인 사이에 흐르는 전류량이 작은 상태)를 의미한다. 예를 들어, 게이트 하이전압(Vgh)이 28V, 공통전압(Vcom)이 5V, 게이트 로우전압(Vgl)이 -5V로 설정되어 있는 경우, 홀딩 기간 동안 제1 레벨(-10V) 및 제2 레벨(-30V)로 스윙하는 리셋 교류전압(V3D)이 리셋 제어라인(V3DL)에 인가되면, 제2 TFT(ST2)는 제2 레벨(-30V)의 리셋 교류전압(V3D)에 의해 슬라이트 온 된다. 슬라이트 온 상태에서 제2 TFT(ST2)의 게이트-소스 간 전압(Vgs)은 제2 TFT(ST2)의 문턱전압(Vth)보다 소정치만큼 크다. 제2 TFT(ST2)가 슬라이트 온 되면, 제2 화소전압(Vp2)은 소정 기간 내에서 기준 전압으로 리셋된다. 여기서, 기준 전압은 게이트 로우전압(Vgl)에 제2 TFT(ST2)의 문턱전압(Vth)을 합한 전압으로서, 블랙 영상이 구현될 수 있도록 공통전압(Vcom)보다 충분히 낮다. In the 3D mode, unlike the common voltage supply line VCL, a reset AC voltage V3D is applied to the reset control line V3DL to function as a black stripe. The reset AC voltage V3D swings between the first level LV1 and the second level LV2 at a predetermined period. Thus, while the first pixel voltage Vp1 is maintained at the setting level during the holding period, the second pixel voltage Vp2 changes in synchronization with the swing of the reset AC voltage V3D. This is because the second node N2 and the reset control line V3DL are coupled to each other through the second storage capacitor Cst2. In setting the reset AC voltage V3D, the voltage difference between the first and second levels LV1 and LV2 and the voltages LV1 and LV2 (that is, the swing width of the reset AC voltage V3D) is set during the holding period. It is set in advance so that the 2 TFTs ST2 can be periodically turned on. The "slit on" state refers to a state in which the channel resistance of the TFT is larger than that of the "full on" state (i.e., a small amount of current flowing between the source and the drain of the TFT). For example, when the gate high voltage Vgh is set to 28V, the common voltage Vcom is set to 5V, and the gate low voltage Vgl is set to -5V, the first level (-10V) and the second level during the holding period. When the reset AC voltage V3D swinging at (-30V) is applied to the reset control line V3DL, the second TFT ST2 is slit on by the reset AC voltage V3D of the second level (-30V). do. In the slit-on state, the gate-source voltage Vgs of the second TFT ST2 is larger than the threshold voltage Vth of the second TFT ST2 by a predetermined value. When the second TFT ST2 is slit-on, the second pixel voltage Vp2 is reset to the reference voltage within a predetermined period. Here, the reference voltage is a voltage obtained by adding the gate low voltage Vgl to the threshold voltage Vth of the second TFT ST2 and is sufficiently lower than the common voltage Vcom so that a black image can be realized.

도 9의 (B)에 도시된 바와 같이, 3D 모드에서 메인 표시부(MP)가 3D 영상을 표시하는 데 반해, 보조 표시부(SP)는 블랙 영상을 표시한다. 보조 표시부(SP)는 2D 모드에서 2D 영상의 개구율과 휘도를 높이고 3D 모드에서 3D 영상의 상하 시야각을 확대한다. 1 픽셀(PIX) 내에서 메인 표시부(MP)와 서브 표시부(SP)의 상대적 크기와 형태는 패널 구동 특성, 표시 영상의 휘도, 3D 영상의 시야각, 응용 제품 특성 등을 고려하여 적절히 설계될 수 있다.As shown in FIG. 9B, in the 3D mode, the main display unit MP displays a 3D image, whereas the auxiliary display unit SP displays a black image. The auxiliary display unit SP increases the aperture ratio and luminance of the 2D image in the 2D mode and enlarges the vertical viewing angle of the 3D image in the 3D mode. The relative size and shape of the main display unit MP and the sub display unit SP in one pixel PIX may be appropriately designed in consideration of panel driving characteristics, luminance of display images, viewing angles of 3D images, and application product characteristics. .

도 10은 2D 모드에서 픽셀의 구동 파형을 보여주고, 도 11은 3D 모드에서 픽셀의 구동 파형을 보여준다. 도 12는 노멀리 화이트 모드에서의 전압-투과율 특성곡선을 보여준다. 10 shows a driving waveform of a pixel in 2D mode, and FIG. 11 shows a driving waveform of a pixel in 3D mode. 12 shows the voltage-transmittance characteristic curve in normally white mode.

도 6 내지 도 10을 참조하면, 2D 모드에서 홀딩 기간 동안 제2 액정 커패시터(Clc2)에 걸리는 전압(VClc2)은 제1 액정 커패시터(Clc1)에 걸리는 전압(VClc1)과 서로 동일하다. 왜냐하면, 제2 화소전극(Ep2)에 인가되는 제2 화소전압(Vp2)이 제1 화소전극(Ep1)에 인가되는 제1 화소전압(Vp1)과 서로 동일하고 또한, 리셋 제어라인(V3DL)과 공통전압 공급라인(VCL)에 서로 동일한 공통전압(Vcom)이 인가되기 때문이다. 이에 따라, 2D 모드에서 보조 표시부(SP)는 도 12와 같은 전압(V)-투과율(T) 특성에 따라 메인 표시부(MP)와 동일한 계조를 표시하여 2D 영상을 구현한다. 도 12에서 전압(V)은 화소전극에 인가되는 화소전압과 공통전극에 인가되는 공통전압 간 전위차를 의미한다.6 to 10, the voltage VClc2 applied to the second liquid crystal capacitor Clc2 during the holding period in the 2D mode is the same as the voltage VClc1 applied to the first liquid crystal capacitor Clc1. This is because the second pixel voltage Vp2 applied to the second pixel electrode Ep2 is the same as the first pixel voltage Vp1 applied to the first pixel electrode Ep1, and the reset control line V3DL. This is because the same common voltages Vcom are applied to the common voltage supply line VCL. Accordingly, in the 2D mode, the auxiliary display unit SP displays the same gray level as the main display unit MP according to the voltage V-transmittance T characteristics as shown in FIG. 12 to implement the 2D image. In FIG. 12, the voltage V refers to a potential difference between the pixel voltage applied to the pixel electrode and the common voltage applied to the common electrode.

3D 모드에서 홀딩 기간 동안 제2 액정 커패시터(Clc2)에 걸리는 전압(VClc2)은 제1 액정 커패시터(Clc1)에 걸리는 전압(VClc1)에 비해 커진다. 3D 모드에서 리셋 제어라인(V3DL)에는 공통전압(Vcom)이 인가되는 공통전압 공급라인(VCL)과 달리 리셋 교류전압(V3D)이 인가되기 때문에, 제2 화소전극(Ep2)에 인가되는 제2 화소전압(Vp2)은 리셋 교류전압(V3D)의 스윙에 동기하여 변한다. 특히 제2 화소전압(Vp2)은, 제2 TFT(ST2)의 슬라이트 온 리셋 동작에 의해 블랙 영상 구현이 가능한 기준레벨(Vref)로 리셋된다. 이에 따라, 3D 모드에서 보조 표시부(SP)는 도 12와 같은 전압-투과율 특성에 따라 메인 표시부(MP)와 다른 블랙 계조를 표시하여 블랙 영상을 구현한다. 3D 모드에서 메인 표시부(MP)는 도 12에 의거하여 제1 액정 커패시터(Clc1)에 걸리는 전압(VClc1)에 따른 계조를 표시하여 3D 영상을 표시한다. In the 3D mode, the voltage VClc2 applied to the second liquid crystal capacitor Clc2 during the holding period becomes larger than the voltage VClc1 applied to the first liquid crystal capacitor Clc1. In the 3D mode, since the reset AC voltage V3D is applied to the reset control line V3DL, unlike the common voltage supply line VCL to which the common voltage Vcom is applied, the second voltage applied to the second pixel electrode Ep2. The pixel voltage Vp2 changes in synchronization with the swing of the reset AC voltage V3D. In particular, the second pixel voltage Vp2 is reset to the reference level Vref which can realize a black image by the slit-on reset operation of the second TFT ST2. Accordingly, in the 3D mode, the auxiliary display unit SP displays a black gray level different from the main display unit MP according to the voltage-transmittance characteristic of FIG. 12 to implement a black image. In the 3D mode, the main display unit MP displays a gray scale according to the voltage VClc1 applied to the first liquid crystal capacitor Clc1 based on FIG. 12 to display a 3D image.

도 13 및 도 14는 3D 모드에서 오드 리셋 제어라인과 이븐 리셋 제어라인에 서로 다른 위상의 리셋 교류전압이 인가되는 일 예를 보여준다. 도 15는 도 14를 위한 스캔펄스와 리셋 교류전압의 인가 타이밍을 보여준다.13 and 14 illustrate an example in which reset AC voltages having different phases are applied to the odd reset control line and the even reset control line in the 3D mode. FIG. 15 shows an application timing of a scan pulse and a reset AC voltage for FIG. 14.

3D 모드에서, 리셋 교류전압을 리셋 제어라인에 인가하여 원하는 블랙 영상을 효과적으로 구현하기 위해서는, 스캔펄스의 폴링으로 시작되는 해당 홀딩 기간 내에서 상기 해당 홀딩 기간에 대응되는 리셋 교류전압의 최초 폴링 에지를 최초 라이징 에지에 앞서도록 하는 타이밍 설정이 필요하다. 즉, 각 수평 픽셀라인들에서 리셋 교류전압의 최초 폴링 타이밍은, 홀딩 시작을 지시하는 스캔펄스의 폴링 타이밍보다 소정 시간(Td)만큼 늦되, 리셋 교류전압의 최초 라이징 타이밍보다 빨라야 한다. 이러한 타이밍 조절이 용이하도록, 본 발명에서는 도 15와 같이 오드 리셋 교류전압(V3DO)와 이븐 리셋 교류전압(V3DE)을 서로 다른 위상, 바람직하게는 서로 반대 위상으로 발생시킨다. In the 3D mode, in order to effectively implement a desired black image by applying the reset AC voltage to the reset control line, the first falling edge of the reset AC voltage corresponding to the corresponding holding period is detected within the corresponding holding period beginning with the polling of the scan pulse. A timing setting is needed to precede the initial rising edge. That is, the initial polling timing of the reset AC voltage in each of the horizontal pixel lines must be delayed by a predetermined time Td than the polling timing of the scan pulse indicating the holding start, but faster than the initial rising timing of the reset AC voltage. In order to facilitate such timing adjustment, in the present invention, the odd reset AC voltage V3DO and the even reset AC voltage V3DE are generated in different phases, preferably opposite phases as shown in FIG. 15.

그리고, 도 13 및 도 14와 같이 기수번째 수평 픽셀라인들에 배치된 오드 리셋 제어라인들(V3DLO)과 우수번째 수평 픽셀라인들에 배치된 이븐 리셋 제어라인들(V3DLE)은 전기적으로 서로 분리된다. 오드 리셋 제어라인들(V3DLO)에는 공통으로 오드 리셋 교류전압(V3DO)이 공급되고, 이븐 리셋 제어라인들(V3DLE)에는 공통으로 이븐 리셋 교류전압(V3DE)이 공급된다. 13 and 14, the odd reset control lines V3DLO arranged on the odd horizontal pixel lines and the even reset control lines V3DLE arranged on the even-numbered horizontal pixel lines are electrically separated from each other. . The odd reset AC voltage V3DO is commonly supplied to the odd reset control lines V3DLO, and the even reset AC voltage V3DE is commonly supplied to the even reset control lines V3DLE.

오드 리셋 교류전압(V3DO)은 도 15와 같이 기수번째 수평 픽셀라인들에 인가되는 스캔펄스(SCAN1,SCAN3)의 폴링 시점 각각으로부터 소정시간(Td) 경과 후에 폴링된다. 그리고, 이븐 리셋 교류전압(V3DE)은 도 15와 같이 우수번째 수평 픽셀라인들에 인가되는 스캔펄스(SCAN2,SCAN4)의 폴링 시점 각각으로부터 소정시간(Td) 경과 후에 폴링된다. 이 경우, 오드 리셋 교류전압(V3DO)과 이븐 리셋 교류전압(V3DE)은 각각 2 수평기간(2H)을 주기로 반복되고, 서로 반대 위상을 가질 수 있다.The odd reset AC voltage V3DO is polled after a predetermined time Td has elapsed from each of the polling time points of the scan pulses SCAN1 and SCAN3 applied to the odd-numbered horizontal pixel lines as shown in FIG. 15. The even reset AC voltage V3DE is polled after a predetermined time Td elapses from each polling time point of the scan pulses SCAN2 and SCAN4 applied to the even-numbered horizontal pixel lines as shown in FIG. 15. In this case, the odd reset AC voltage V3DO and the even reset AC voltage V3DE are each repeated for two horizontal periods 2H, and may have opposite phases.

도 16은 3D 모드에서 오드 리셋 제어라인과 이븐 리셋 제어라인에 서로 다른 위상의 리셋 교류전압이 인가되는 다른 예를 보여준다. 도 17은 도 16을 위한 스캔펄스와 리셋 교류전압의 인가 타이밍을 보여준다.16 illustrates another example in which reset AC voltages of different phases are applied to the odd reset control line and the even reset control line in the 3D mode. 17 shows timings of applying a scan pulse and a reset AC voltage for FIG. 16.

도 16을 참조하면, 픽셀 어레이에서 기수번째 수평 픽셀블록들에 배치된 오드 리셋 제어라인들(V3DLO)과 우수번째 수평 픽셀블록들에 배치된 이븐 리셋 제어라인들(V3DLE)은 전기적으로 서로 분리된다. 하나의 수평 픽셀블록에는 적어도 2 이상의 수평 픽셀라인들이 포함될 수 있다. 오드 리셋 제어라인들(V3DLO)에는 공통으로 오드 리셋 교류전압(V3DO)이 공급되고, 이븐 리셋 제어라인들(V3DLE)에는 공통으로 이븐 리셋 교류전압(V3DE)이 인가된다. Referring to FIG. 16, the odd reset control lines V3DLO arranged in the odd-numbered horizontal pixelblocks and the even reset control lines V3DLE arranged in the even-numbered horizontal pixelblocks of the pixel array are electrically separated from each other. . One horizontal pixel block may include at least two horizontal pixel lines. The odd reset AC voltage V3DO is commonly supplied to the odd reset control lines V3DLO, and the even reset AC voltage V3DE is commonly applied to the even reset control lines V3DLE.

도 17은 3개의 수평 픽셀라인들로 하나의 수평 픽셀블록을 구성하는 경우에 대한 것으로, 이를 참조하면 오드 리셋 교류전압(V3DO)은, 기수번째 수평 픽셀블록에 각각 인가되는 가장 늦은 스캔펄스(SCAN3,SCAN9)의 폴링 시점으로부터 소정시간(Td) 경과 후에 각각 폴링된다. 그리고, 이븐 리셋 교류전압(V3DE)은, 우수번째 수평 픽셀라인에 각각 인가되는 가장 늦은 스캔펄스(SCAN6,SCAN12)의 폴링 시점으로부터 소정시간(Td) 경과 후에 각각 폴링된다. 이 경우, 오드 리셋 교류전압(V3DO)과 이븐 리셋 교류전압(V3DE)은 각각 도 15에 비해 긴 주기(즉, 6 수평기간(6H))로 반복되고, 서로 반대 위상을 가질 수 있다.FIG. 17 illustrates a case in which one horizontal pixel block is composed of three horizontal pixel lines. Referring to this, the odd reset AC voltage V3DO is the latest scan pulse applied to the odd horizontal pixel block SCAN3. Are polled after a predetermined time Td has elapsed from the polling time of SCAN9). The even reset AC voltage V3DE is polled after a predetermined time Td has elapsed from the polling time points of the latest scan pulses SCAN6 and SCAN12 applied to the even-numbered horizontal pixel lines, respectively. In this case, the odd reset AC voltage V3DO and the even reset AC voltage V3DE may each be repeated in a longer period (that is, 6 horizontal periods 6H) than in FIG. 15, and may have opposite phases.

도 18 내지 도 19b는 3D 모드에서 리셋 교류전압을 인가하여 보조 표시부를 블랙 스트라이프로 기능시키는 시뮬레이션 결과를 보여준다.18 through 19B show simulation results of applying the reset AC voltage in the 3D mode to function the auxiliary display unit as a black stripe.

도 18에서, ① 전압 파형은 도 19a의 (+) 블랙 프레임에서 보조 표시부의 화소전압(Vp2)이 리셋 되는 과정을 보여주고, ② 전압 파형은 도 19a의 (+) 화이트 프레임에서 보조 표시부의 화소전압(Vp2)이 리셋 되는 과정을 보여준다. (+) 블랙 프레임에서 보조 표시부의 화소전압(Vp2)은 도 19a와 같이 리셋 교류전압(V3D)에 의해 상하로 스윙하되, 리셋 교류전압(V3D)이 제2 레벨(LV2)이 될 때마다 커패시터 커플링에 의해 게이트 로우 전압(Vgl) 이하로 된 후, 점차적으로 기준전압(Vref) 레벨로 리셋된다. 마찬가지로 (+) 화이트 프레임에서 보조 표시부의 화소전압(Vp2)은 도 19a와 같이 리셋 교류전압(V3D)에 의해 상하로 스윙하되, 리셋 교류전압(V3D)이 제2 레벨(LV2)이 될 때마다 커패시터 커플링에 의해 게이트 로우 전압(Vgl) 이하로 된 후, 점차적으로 기준전압(Vref) 레벨로 리셋된다. In FIG. 18, ① voltage waveform shows a process of resetting the pixel voltage Vp2 of the auxiliary display unit in the (+) black frame of FIG. 19A, and (2) voltage waveform shows a pixel of the auxiliary display unit in the (+) white frame of FIG. 19A. The process of resetting the voltage Vp2 is shown. In the positive black frame, the pixel voltage Vp2 of the auxiliary display unit swings up and down by the reset AC voltage V3D as shown in FIG. 19A, and each time the reset AC voltage V3D becomes the second level LV2, the capacitor After the coupling becomes the gate low voltage Vgl or less, the voltage is gradually reset to the reference voltage Vref level. Similarly, in the positive white frame, the pixel voltage Vp2 of the auxiliary display unit swings up and down by the reset AC voltage V3D as shown in FIG. 19A, and each time the reset AC voltage V3D becomes the second level LV2. After the voltage becomes lower than the gate low voltage Vgl by the capacitor coupling, the voltage is gradually reset to the reference voltage Vref level.

도 18에서, ③ 전압 파형은 도 19b의 (-) 화이트 프레임에서 보조 표시부의 화소전압(Vp2)이 리셋 되는 과정을 보여주고, ④ 전압 파형은 도 19b의 (-) 블랙 프레임에서 보조 표시부의 화소전압(Vp2)이 리셋 되는 과정을 보여준다. (-) 화이트 프레임에서 보조 표시부의 화소전압(Vp2)은 도 19b와 같이 리셋 교류전압(V3D)에 의해 상하로 스윙하되, 리셋 교류전압(V3D)이 제2 레벨(LV2)이 될 때마다 커패시터 커플링에 의해 게이트 로우 전압(Vgl) 이하로 된 후, 점차적으로 기준전압(Vref) 레벨로 리셋된다. 마찬가지로 (-) 블랙 프레임에서 보조 표시부의 화소전압(Vp2)은 도 19b와 같이 리셋 교류전압(V3D)에 의해 상하로 스윙하되, 리셋 교류전압(V3D)이 제2 레벨(LV2)이 될 때마다 커패시터 커플링에 의해 게이트 로우 전압(Vgl) 이하로 된 후, 점차적으로 기준전압(Vref) 레벨로 리셋된다.In FIG. 18, the voltage waveform shows a process of resetting the pixel voltage Vp2 of the auxiliary display unit in the negative white frame of FIG. 19B, and the voltage waveform shows the pixel of the auxiliary display unit in the negative black frame of FIG. 19B. The process of resetting the voltage Vp2 is shown. In the negative white frame, the pixel voltage Vp2 of the auxiliary display unit swings up and down by the reset AC voltage V3D as shown in FIG. 19B, and each time the reset AC voltage V3D becomes the second level LV2, the capacitor After the coupling becomes the gate low voltage Vgl or less, the voltage is gradually reset to the reference voltage Vref level. Similarly, in the negative black frame, the pixel voltage Vp2 of the auxiliary display unit swings up and down by the reset AC voltage V3D as shown in FIG. 19B, and each time the reset AC voltage V3D becomes the second level LV2. After the voltage becomes lower than the gate low voltage Vgl by the capacitor coupling, the voltage is gradually reset to the reference voltage Vref level.

도 20은 도 4에 도시된 제어전압 발생회로(43)의 세부 구성을 보여준다.20 shows a detailed configuration of the control voltage generation circuit 43 shown in FIG.

도 20을 참조하면, 제어전압 발생회로(43)는 제어전압 발생부(431), 제어전압 선택부(432), 및 위상 변조부(433)를 포함한다.Referring to FIG. 20, the control voltage generation circuit 43 includes a control voltage generation unit 431, a control voltage selection unit 432, and a phase modulation unit 433.

제어전압 발생부(431)는 전원 발생회로를 포함하여 공통전압(Vcom)과 리셋 제어전압(V3D)을 발생한다.The control voltage generator 431 includes a power generation circuit to generate the common voltage Vcom and the reset control voltage V3D.

제어전압 선택부(432)는 제어전압 발생부(431)로부터 공통전압(Vcom)과 리셋 제어전압(V3D)을 입력받고, 모드 선택신호(SEL)에 따라 공통전압(Vcom)과 리셋 제어전압(V3D)을 선택적으로 출력한다. 제어전압 선택부(432)는 2D 모드에서 공통전압(Vcom)을 제1 리셋 제어전압으로 선택하여 모든 리셋 제어라인들에 공통으로 출력한다. 제어전압 선택부(432)는 3D 모드에서 리셋 제어전압(V3D)을 오드 리셋 제어전압(V3DO)으로서 오드 리셋 제어라인들에 인가한다. The control voltage selector 432 receives the common voltage Vcom and the reset control voltage V3D from the control voltage generator 431. The control voltage selector 432 receives the common voltage Vcom and the reset control voltage V according to the mode selection signal SEL. V3D) is selectively output. The control voltage selector 432 selects the common voltage Vcom as the first reset control voltage in the 2D mode and outputs the common voltage to all reset control lines in common. The control voltage selector 432 applies the reset control voltage V3D to the odd reset control lines as the odd reset control voltage V3DO in the 3D mode.

한편, 3D 모드에서 위상 변조부(433)는 제어전압 선택부(432)로부터 리셋 제어전압(V3D)을 입력받고, 이 리셋 제어전압(V3D)을 위상 지연시켜 이븐 리셋 제어전압(V3DE)을 발생한다. 그리고, 이븐 리셋 제어전압(V3DE)을 이븐 리셋 제어라인들에 인가한다.
In the 3D mode, the phase modulator 433 receives the reset control voltage V3D from the control voltage selector 432 and phase-delays the reset control voltage V3D to generate the even reset control voltage V3DE. do. The even reset control voltage V3DE is applied to the even reset control lines.

상술한 바와 같이, 본 발명에 따른 입체 영상 표시장치는 2D 구동시 리셋 제어라인에 공통전압을 인가하여 보조 표시부에 메인 표시부와 동일한 2D 영상을 표시한다. 반면, 본 발명에 따른 입체 영상 표시장치는 3D 구동시 리셋 제어라인에 방전 교류전압을 인가하여 보조 표시부의 충전 전압을 슬라이트 온 리셋시킴으로써 보조 표시부를 블랙 스트라이프로 기능시켜, 메인 표시부에는 3D 영상을 표시하고 보조 표시부에는 블랙 영상을 표시한다. As described above, the 3D image display device according to the present invention displays the same 2D image as the main display unit on the auxiliary display unit by applying a common voltage to the reset control line during 2D driving. On the other hand, the 3D image display device according to the present invention applies a discharge AC voltage to the reset control line during 3D driving to slit-on-reset the charging voltage of the auxiliary display unit so that the auxiliary display unit functions as a black stripe, and the main display unit displays the 3D image. The black image is displayed on the secondary display unit.

본 발명은 스위쳐블 블랙 스트라이프 기술을 통해 픽셀들 각각을 2분할 구동시키되, 픽셀 및 신호라인 구성을 간소화하면서도 2D 영상의 휘도와 3D 영상의 상하 시야각을 향상시킬 수 있다. 본 발명에 따르면, 픽셀들 각각을 2분할 구동시키기 위한 픽셀 및 신호라인 구성이 간소해지기 때문에, 고정세, 고해상도 모델로의 적용이 용이해 진다.According to the present invention, the switchable black stripe technology drives two pixels by dividing each pixel, thereby simplifying pixel and signal line configuration, and improving luminance of the 2D image and vertical viewing angle of the 3D image. According to the present invention, since the pixel and signal line configuration for driving each of the pixels in two divisions is simplified, application to a high-definition, high-resolution model is facilitated.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

10 : 표시소자 11 : 표시패널
20 : 패턴드 리타더 30 : 콘트롤러
40 : 패널 구동회로 41 : 데이터 드라이버
42 : 게이트 드라이버 43 : 제어전압 발생회로
50 : 편광 안경10 display element 11 display panel
20: patterned retarder 30: controller
40 panel driving circuit 41 data driver
42: gate driver 43: control voltage generation circuit
50: polarized glasses

Claims

A display panel for selectively displaying a 2D image and a 3D image, including a pixel array in which a plurality of pixels are formed; And
A patterned retarder for dividing light from the display panel into first polarized light and second polarized light;
Each of the pixels,
A first pixel electrode connected to a data line through a first TFT, a first common electrode supplied with a common voltage, a first storage electrode connected between the common voltage supply line for supplying the common voltage and the first pixel electrode A main display portion including a capacitor;
A second pixel electrode connected to the data line through a second TFT, a second common electrode supplied with the common voltage, a reset control line for supplying a reset control voltage, and a second connected between the second pixel electrode An auxiliary display including a storage capacitor;
The first TFT and the second TFT are operated by the same scan pulse swinging between a gate high voltage and a gate low voltage;
The reset control voltage is supplied to the reset control line as a first reset control voltage having a direct current shape when the 2D image is implemented, and the reset control line as a second reset control voltage having an AC form when the 3D image is implemented. Supplied to,
The second reset control voltage is selected as a reset AC voltage swinging between a first level and a lower second level, wherein the first level and the second level are lower than the gate low voltage of the scan pulse.
In a holding period in which the scan pulse is maintained at the gate low voltage, the second TFT is in a slight on state by the second reset control voltage of the second level supplied to the reset control line. And reset the pixel voltage held by the second pixel electrode to a reference voltage, wherein the reference voltage is lower than the common voltage such that a black image can be realized in the auxiliary display unit.
And wherein the slit on state is a state in which a channel resistance of the TFT is greater than a full on state according to the gate high voltage of the scan pulse.

The method of claim 1,
And the first reset control voltage is selected as the common voltage.

The method of claim 2,
The polling timing of the reset AC voltage in each of the horizontal pixel lines of the pixel array is later than a polling timing of the scan pulse indicating the start of the holding period by a predetermined time.

The method of claim 2,
Whenever the reset AC voltage is maintained at the second level, the pixel voltage held on the second pixel electrode is gradually reset to the reference voltage;
And the reference voltage is selected as a sum of a threshold voltage of the second TFT and a gate low voltage of the scan pulse.

The method of claim 2,
The reset control line includes a plurality of odd reset control lines and a plurality of even reset control lines;
And the odd and even reset control lines are electrically separated from each other.

The method of claim 5,
An odd reset AC voltage is commonly supplied to the odd reset control lines, and an even reset AC voltage is commonly supplied to the even reset control lines;
And the phase reset AC voltage and the even reset AC voltage are different from each other.

The method of claim 6,
And the odd reset AC voltage and the even reset AC voltage are out of phase with each other.

The method of claim 6,
The odd reset control lines are arranged in odd horizontal pixel lines of the pixel array;
The even reset control lines are disposed in even-numbered horizontal pixel lines of the pixel array;
And the odd reset AC voltage and the even reset AC voltage are repeated every two horizontal periods.

The method of claim 6,
The odd reset control lines are arranged in odd horizontal pixelblocks of the pixel array;
The even reset control lines are arranged in even-numbered horizontal pixel blocks of the pixel array;
At least two horizontal pixel lines are included in one horizontal pixel block.

The method of claim 9,
And the odd reset AC voltage and the even reset AC voltage are repeated every k (k is a natural number greater than 2) in a horizontal period.

The method of claim 1,
The first and second pixel electrodes are formed on a first substrate;
And the first and second common electrodes are formed on a second substrate.

The method of claim 11,
And the liquid crystals of each of the pixels are driven in a normally white mode.