KR20130107195A - 복수의 메모리 장치를 갖는 시스템의 상태 표시 - Google Patents

복수의 메모리 장치를 갖는 시스템의 상태 표시 Download PDF

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KR20130107195A
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롤란드 슈츠
학준 오
홍범 편
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모사이드 테크놀로지스 인코퍼레이티드
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Abstract

복수의 메모리 장치를 갖는 시스템의 상태 표시가 개시된다. 시스템의 메모리 장치는 데이터 버스에 연결을 위한 복수의 데이터 핀을 포함한다. 또한, 메모리 장치는 데이터 버스와는 독립된 상태 라인으로 연결을 위한 상태 핀을 포함한다. 또한, 메모리 장치는, 제 1 기간을 갖는 메모리 동작을 완료하자마자 제 1 기간보다 짧은 제 2 기간의 스트로브 펄스를 생성하는 제 1 회로를 포함한다. 스트로브 펄스는 메모리 동작의 완료의 표시를 제공한다. 또한, 메모리 장치는 상태 핀을 통해 상태 라인 상으로 스트로브 펄스를 출력하는 제 2 회로를 포함한다.

Description

복수의 메모리 장치를 갖는 시스템의 상태 표시{STATUS INDICATION IN A SYSTEM HAVING A PLURALITY OF MEMORY DEVICES}
[관련 출원에 대한 교차 참조]
본 출원은 2010년 4월 19일자로 출원된 미국 가 특허 출원 제 61/325,451호 및 2011년 2월 9일자로 출원된 미국 정규 특허 출원 제 13/023,838호의 우선권을 주장하며, 상기 출원의 전체가 본 명세서에 참조에 의해 통합된다.
컴퓨터 및 다른 정보 기술 시스템은 전형적으로 메모리와 같은 반도체 장치를 포함한다. 반도체 장치는, 컴퓨터의 중앙 처리 장치(CPU)의 부분을 형성할 수 있거나 거기에서 분리될 수 있는 컨트롤러에 의해 제어된다. 컨트롤러는 반도체 장치 내외로의 정보 통신을 위한 인터페이스를 갖는다. 또한, 통신될 수 있는 정보의 형태 및 그러한 컨트롤러-장치 통신을 수행하는 종래 기술에 도시된 다양한 구현이 많다는 것이 이해될 것이다. 메모리 장치의 준비 상태 또는 사용중(busy) 상태는 메모리 장치에서 컨트롤러로 통신될 수 있는 한 형태의 정보의 예시일 뿐이다.
본 발명의 목적은 하나 이상의 메모리 장치를 포함하는 개선된 시스템을 제공하는 것이다.
본 발명의 일 측면에 따르면, 개별 장치가 상태 입력 핀, 상태 출력 핀 및 별도의 데이터 입/출력 핀을 포함하는 복수의 장치를 포함하는 시스템이 제공된다. 복수의 장치는 적어도 제 1 및 최종 메모리 장치를 포함하는 복수의 반도체 메모리 장치를 포함한다. 복수의 장치는 또한 반도체 메모리 장치와 통신하는 컨트롤러 장치를 포함한다. 제 1 메모리 장치는 컨트롤러 장치의 상태 출력 핀에 연결된 상태 입력 핀을 갖는다. 제 1 메모리 장치의 상태 출력 핀은 중간(intervening) 메모리 장치나 최종 메모리 장치의 상태 입력 핀에 연결된다. 최종 메모리 장치의 상태 입력 핀은 다른 중간 메모리 장치, 중간 메모리 장치 또는 제 1 메모리 장치의 상태 출력 핀에 연결된다. 최종 메모리 장치의 상태 출력 핀은 컨트롤러의 상태 입력 핀에 연결되어서 상태 링(status ring)이 형성된다. 복수의 장치 각각은 상태 링 상에 있으며, 상태 링은 복수의 반도체 메모리 장치중 임의의 하나와 컨트롤러 장치 사이의 임의의 데이터 통신 경로와는 독립된 상태 통신 경로를 제공한다.
본 발명의 다른 측면에 따르면, 데이터 버스에 연결하기 위한 복수의 데이터 핀을 포함하는 메모리 장치가 제공된다. 메모리 장치는 데이터 버스와는 독립된 상태 라인으로 연결하기 위한 상태 핀 또한 포함한다. 또한, 메모리 장치는, 제 1 기간을 갖는 메모리 동작을 완료하자마자 제 1 기간보다 짧은 제 2 기간의 스트로브 펄스를 생성하는 제 1 회로를 포함한다. 스트로브 펄스는 메모리 동작의 완료의 표시를 제공한다. 또한, 메모리 장치는 상태 핀을 통해 상태 라인 상에 스트로브 펄스를 출력하는 제 2 회로를 포함한다.
본 발명의 다른 측면에 따르면, 복수의 데이터 핀과 상태 핀을 포함하는 플래시 메모리 장치를 제공하는 단계를 포함하는 방법이 제공되며, 복수의 데이터 핀은 데이터 버스에 연결되고, 상태 핀은 데이터 버스와는 독립된 상태 라인에 연결된다. 또한, 이 방법은 플래시 메모리 장치 내에서 제 1 기간을 갖는 메모리 동작을 수행하는 단계를 포함한다. 이 방법은 또한 메모리 동작을 완료하자마자 제 1 기간보다 훨씬 짧은 제 2 기간의 스트로브 펄스를 생성하는 단계를 제공하며, 이 스트로브 펄스는 메모리 동작의 완료의 표시를 제공한다. 이 방법은 상태 핀을 통해 상태 라인 상에 스트로브 펄스를 출력하는 단계를 또한 포함한다.
이로써, 하나 이상의 메모리 장치를 포함하는 개선된 시스템이 제공된다.
예시로서, 동반하는 도면을 참조하게 될 것이다.
도 1a는 병렬 클록 신호를 수신하는 예시 시스템의 블록도이다.
도 1b는 소스 동기 클록 신호를 수신하는 예시 시스템의 블록도이다.
도 2는 예시 실시예에 따른 시스템의 블록도이며, 장치들의 링의 각 장치는 독립 상태 링을 제공하기 위한 IO 핀의 추가 세트를 포함한다.
도 3은 대안적인 예시 실시예에 따른 시스템의 블록도이며, 장치들의 링의 각 장치는 독립 상태 링을 제공하기 위한 IO 핀의 추가 세트를 포함한다.
도 4는 예시 실시예에 따른 상태 패킷(status packet)의 도면이다.
도 5는 대안적인 예시 실시예에 따른 상태 패킷의 도면이다.
도 6은 다른 대안적인 예시 실시예에 따른 상태 패킷의 도면이다.
도 7은 일부 예시 실시예에 따른 타이밍도이다.
도 8은 예시 실시예에 따른 메모리 장치에 포함될 수 있는 예시 상태 버스 컨트롤러의 블록도이다.
도 9는 일부 예시 실시예에 따른 다른 타이밍도이다.
도 10은 일부 예시 실시예에 따른 다른 타이밍도이다.
도 11은 일부 예시 실시예에 따른 다른 타이밍도이다.
도 12는 다른 대안적인 예시 실시예에 따른 시스템의 블록도이다.
도 13a 및 도 13b는 일부 예시 실시예에 따른 다른 타이밍도이다.
도 14는 일부 예시 실시예에 따른 다른 타이밍도이다.
도 15a 및 도 15b는 일부 예시 실시예에 따른 다른 타이밍도이다.
도면에 도시된 유사한 예시 특징을 표시하기 위해, 유사하거나 동일한 참조 번호가 상이한 도면에서 사용될 수 있다.
링형 토폴로지를 갖는 시스템의 예시는, 2008년 8월 21일자로 공개된 미국 특허 출원 공개 "하나 이상의 메모리 장치를 갖는 시스템"(제 2008/0201548 A1호), 2008년 2월 28일자로 공개된 미국 특허 출원 공개 "스케일러블 메모리 시스템"(제 2008/0049505 A1호), 2008년 2월 28일자로 공개된 미국 특허 출원 공개 "메모리 및 메모리 시스템을 위한 모듈러 명령 구조"(제 2008/0052449 A1호), 2010년 4월 15일에 공개된 "시스템에 개별 메모리 장치를 연결하기 위한 브릿지 장치를 갖는 복합형 메모리"(제 2010/0091536 A1호)에 기재된다. 뒤따르는 상세한 설명의 다양한 부분에서, 예시적인 명령, 어드레스 및 데이터 포맷, 프로토콜, 내부 장치 구조 및/또는 버스 트랜잭션(transaction) 등을 참조할 수 있고, 당업자는 상기 언급된 특허 참조문헌을 참조하여 더 상세한 예시를 쉽게 얻을 수 있다는 점을 이해할 것이다.
일부 실시예에 따르면, 명령 패킷들이 컨트롤러에서 시작하여, 컨트롤러로 복귀할 때까지 점 대 점 방식으로 각 메모리 장치를 통해 메모리 장치들의 링 주위를 통과한다. 도 1a는 병렬 클록 신호를 수신하는 예시 시스템의 블록도이며, 도 1b는 소스 동기 클록 신호를 수신하는, 도 1a과 동일한 시스템의 블록도이다. 클록 신호는 싱글 엔디드(single-ended) 클록 신호나 차동(differential) 클록 쌍이 될 수 있다.
도 1a에서, 시스템(20)은 적어도 하나의 출력 포트(Xout) 및 입력 포트(Xin)을 갖는 메모리 컨트롤러(22) 및 직렬로 연결된 메모리 장치들(24, 26, 28 및 30)을 포함한다. 도 1a에 도시되지 않았으나, 각 메모리 장치는 입력 포트(Xin) 및 출력 포트(Xout)를 갖는다. 입/출력 포트는, 메모리 장치가 그 일부가 되는 시스템으로 메모리 장치를 인터페이스하는 하나 이상의 물리적 핀들 또는 연결부(connection)들로 구성된다. 일부 예시에서, 메모리 장치들은 플래시 메모리 장치이다. 도 1a의 본 예시는 4개의 메모리 장치들을 포함하나 대안 예시들은 단일 메모리 장치나 임의의 적합한 수의 메모리 장치들을 포함할 수 있다. 따라서, 메모리 장치(24)가 Xout에 연결되어 시스템(20)의 제 1 장치일 경우, 메모리 장치(30)는 Xin에 연결되어 제 N 또는 최종 장치가 되며, 여기서 N은 0보다 큰 정수이다. 메모리 장치들(26 내지 28)은 제 1 메모리 장치와 최종 메모리 장치들 사이의 중간에 오는 직렬 연결된 메모리 장치들이다. 각 메모리 장치는 고유 식별(ID) 번호나 시스템의 파워-업 초기화에 따른 장치 어드레스(DA)를 취할(assume) 수 있어서, 개별 어드레스 가능하다(individually addressable). 공공 소유인 미국 특허 출원 제 11/622,828호 "복합형의 상호 접속된 장치들에 대한 IDS를 생성하는 장치 및 방법", 미국 특허 출원 제 11/750,649호 "직렬로 상호 접속된 장치들에 대한 장치 식별자를 발행하는 장치 및 방법", 미국 특허 출원 제 11/692,452호 "복합형의 직렬로 상호 접속된 장치들에 대한 장치 식별자를 생성하는 장치 및 방법", 미국 특허 출원 제 11/692,446호 "직렬 상호 접속의 복합 장치 형태에 관계없이 식별자를 생성하는 장치 및 방법", 미국 특허 출원 제 11/692,326호 "직렬로 상호 연결된 장치의 장치 형태를 식별하는 장치 및 방법", 미국 특허 출원 제 11/771,023호 "복합형의 직렬로 상호 연결된 메모리 장치의 주소 할당 및 형태 인식", 및 미국 특허 출원 제 11/771,241호 "복합형의 메모리 장치들을 동작하는 시스템 및 방법"은 시스템의 직렬로 연결된 메모리 장치들에 대한 장치 어드레스를 생성하고 할당하는 방법을 기재한다.
하나의 메모리 장치의 데이터 입력이 이전 메모리 장치의 데이터 출력에 연결되어서 체인의 제 1 및 최종 메모리 장치를 제외한 직렬 연결 시스템 구조를 형성하므로, 메모리 장치(24 내지 30)는 직렬로 연결되는 것으로 간주된다. 메모리 컨트롤러(22)의 채널은 데이터, 어드레스 및 도전 라인에 연결된 별도 핀들 또는 동일한 핀들에 의해 제공되는 제어 정보를 포함한다. 도 1a의 예시는 하나의 채널을 포함하고, 여기서 하나의 채널은 Xout 및 대응하는 Xin 포트를 포함한다. 그러나 메모리 컨트롤러(22)는 별도 메모리 장치 체인을 수용하는 임의의 적절한 채널 수를 포함할 수 있다. 도 1a의 예시에서, 메모리 컨트롤러(22)는 모든 메모리 장치들에 병렬로 연결된 클록 신호(CK)를 제공한다.
일반적인 동작에서, 메모리 컨트롤러(22)는 Xout 포트를 통해 명령을 발행하고, 이 명령은 동작 코드(op code), 장치 어드레스, 판독 또는 프로그래밍을 위한 선택적인 어드레스 정보 및 프로그래밍을 위한 데이터를 포함한다. 명령은 직렬 비트스트림 명령 패킷으로서 발행될 수 있으며, 여기서 패킷은 미리 정해진 크기의 세그먼트로 논리적으로 분할될 수 있다. 예컨대, 각 세그먼트는 크기가 1 바이트일 수 있다. 비트스트림은 시간에 걸쳐 제공되는 비트의 시퀀스 또는 시리즈이다. 명령은 제 1 메모리 장치(24)에 의해 수신되며, 장치(24)는 할당된 어드레스와 장치 어드레스를 비교한다. 어드레스가 일치할 경우, 메모리 장치(24)는 명령을 실행한다. 명령은 그 자신의 출력 포트(Xout)를 통해 다음 메모리 장치(26)로 전달되며, 동일한 절차가 반복된다. 결과적으로, 일치하는 장치 어드레스를 갖는 메모리 장치 - 선택된 메모리 장치로도 불림 - 는 명령에 의해 명시된 동작을 수행할 것이다. 명령이 판독 데이터 명령일 경우, 선택된 메모리 장치는 그 출력 포트(Xout, 도시 없음)를 통해 판독 데이터를 출력할 것이며, 이 데이터는 메모리 컨트롤러(22)의 Xin 포트에 도달할 때까지 중간 메모리 장치들을 직렬로 통과한다. 명령과 데이터가 직렬 비트스트림으로 제공되므로, 클록은 직렬 비트를 클록 인/아웃하고 내부 메모리 장치 동작을 동기화하기 위해 각각의 메모리 장치에 의해 사용된다. 이러한 클록은 시스템(20)의 모든 메모리 장치들에 의해 사용된다.
시스템(20)의 보다 구체적인 예시의 추가 상세가 도 3a 및 상기 언급된 미국 특허 출원 공개 제 2008/0201548 A1호의 53 단락 내지 56 단락에 제공되며, 이 도면과 기재의 해당 단락은 참조에 의해 본 명세서에 통합된다.
도 1a에 따른 시스템에서 사용되는 클록 주파수가 비교적 낮기 때문에, 비종결 풀 스윙 CMOS 시그널링 레벨이 강력한 데이터 통신을 제공하기 위해 사용될 수 있다. 또한, 이것은 당업자에게 잘 알려진 대로, LVTTL 시그널링으로 불린다.
도 1a의 시스템(20)의 추가적인 성능 개선이 도 1b의 시스템에 의해 얻어질 수 있다. 클록 신호(CK)가 소스 동기 클록 신호(CK)를 제공하는 대체 메모리 컨트롤러(42)로부터 각각의 메모리 장치에 직렬로 제공된다는 점을 제외하면, 도 1b의 시스템(40)은 도 1a의 시스템(20)과 유사하다. 각 메모리 장치(44, 46, 48 및 50)는 그 클록 입력 포트 상에서 소스 동기 클록을 수신할 수 있으며, 그 클록 출력 포트를 통해 이것을 시스템 내의 다음 장치에 전달할 수 있다. 시스템(40)의 일부 예시에서, 클록 신호(CK)는 짧은 신호 라인을 통해 하나의 메모리 장치에서 다른 메모리 장치로 통과한다. 그러므로 병렬 클록 분포 방식에 관련된 클록 성능 문제는 존재하지 않으며, CK는 고주파수에서 동작할 수 있다. 따라서, 시스템(40)은 도 1a의 시스템(20)보다 더 빠른 속도로 동작할 수 있다. 예컨대, 고속 트랜시버 논리 회로(HSTL) 시그널링이 고성능 데이터 통신을 제공하는데 사용될 수 있다. HSTL 시그널링 포맷에서, 각 메모리 장치는, 유입되는 데이터 신호의 논리 상태를 결정하기 위해 사용되는 기준 전압을 수신할 수 있다. 다른 유사 시그널링 포맷은 SSTL 시그널링 포맷이다. 따라서, 시스템(20, 40)의 메모리 장치의 데이터 및 클록 입력 회로는 서로 상이하게 구조화된다. HSTL 및 SSTL 시그널링 포맷 양방은 당업자에게 잘 알려져 있다.
도 1b의 더욱 분명한 예시의 추가 상세가 도 3b 및 상기 언급된 미국 특허 출원 공개 제 2008/0201548 A1호의 57 단락 및 58 단락에서 제공되며, 이 도면과 기재의 해당 단락은 참조에 의해 본 명세서에 통합된다.
이제 도 2를 참조한다. 도 2는 예시 실시예에 따른 시스템(200)의 블록도이며, 도시된 시스템은 메모리 컨트롤러(210) 및 복수의 메모리 장치들(212)을 포함한다. 여러 측면에서, 도시된 시스템 - Xout 및 Xin 포트가 복수의 라인에 의해 더욱 상세하게 개략적으로 도시되고, 이 라인 중 하나는 장치의 링 주위의 장치 사이에서 연장하는 상태 라인이며, 장치들의 각각은 독립된 상태 링(214)을 제공하기 위한 IO 핀들의 (즉, DQ 핀들에 추가되는)추가 세트를 포함함-은 도 1a의 시스템과 유사할 수 있다. 이러한 추가적인 IO 핀들은 메모리 컨트롤러(210) 및 메모리 장치(212)들의 각각 상에서 SI 및 SO로 라벨링 되어있다. 또한, SI 핀 및 SO 핀은 본 명세서에서 상태 입력 핀 및 상태 출력 핀으로 각각 지칭된다.
도 3에 있어서, 도 3은 대안적인 예시 실시예에 따른 시스템(300)의 블록도이며, 도시된 시스템은 메모리 컨트롤러(310) 및 복수의 메모리 장치들(312)을 포함한다. 시스템(300)은 도 1b에 관련하여 도시된 바에 따라 직렬로 분포된 클록을 이용한다는 점이 시스템(300)과 시스템(200)간의 주요 차이점이며, 주요 차이점으로 인해 양방의 예시 실시예와 관련하여 이제 후속하는 상세를 논의하는 것이 용이하다.
도 2 및 도 3의 예시 실시예에 따라, 일반적인 동작은 다음과 같다. 메모리 장치(212 또는 312)가 프로그램, 판독, 소거 등과 같은 내부 동작을 완료하는 경우, 이것은 완료된 동작에 대한 정보로 상태 레지스터를 업데이트 한다. 일단 상태 레지스터의 업데이트를 마치면, 메모리 장치는 자동적으로 상태 레지스터의 컨텐츠를 상태 링(214 또는 310)을 통해 컨트롤러(210 또는 310)로 송신하며, 이로써 컨트롤러(210 또는 310)에 미결(outstanding) 동작이 완료되었다는 것을 알린다. 컨트롤러로의 상태의 자동 전송은 미결 메모리 동작의 진행을 추적하는 컨트롤러의 부담을 완화시킨다. 각 메모리 장치(212 또는 312)는 동작이 완료되면 컨트롤러(210 또는 310)에 알릴 책임이 있다.
이와 같이, 상태 링(214 또는 314)의 목적은 명령 및 데이터 버스의 오버헤드를 늘리지 않고 상태 정보의 전송을 허용하는 것이다. 특히, 종래의 메모리 시스템의 경우, 호스트(예컨대, 컨트롤러)는 두 가지 방식 중 하나로 메모리 장치의 상태를 습득한다(learn). 하나는 메모리 장치에서 내부 동작이 완료되면 이를 컨트롤러에 알리는 준비/사용중(Ready/Busy) 핀(일반적으로 RBb)에 의한 방법이며(일부보다 단순한 구현에서, 모든 메모리 칩의 RBb 핀은 서로 묶여져서, 공통 라인 상의 "사용중" 신호는 임의의 하나의 특정 장치가 준비 또는 사용중인지 스스로 표시할 수 없으며, "사용중" 기간 동안 컨트롤러가 하나의 특정 장치가 준비되는지를 다른 방식으로 파악해야만 한다는 것이 단점), 나머지 하나는 메모리 장치의 상태 레지스터의 콘텐츠가 명령/데이터 버스를 통해 컨트롤러에 송신되는 '판독 상태 레지스터' 명령에 의한 방법이다. 각 메모리 장치는 컨트롤러에 연결되는 고유 RBb 핀을 갖출 수 있어서, 컨트롤러는 내부 동작으로 어느 장치가 준비되고 어느 장치가 사용중인지 쉽게 해석(interpret)할 수 있다. 도 1a 또는 도 1b에 도시된 예시 링 구조와 같은 링 구조에 연결된 메모리 장치에서, 상태 수집(gathering) 기능은 버스의 프로토콜에 구축될 수 있으며 추가적인 준비/사용중 핀은 없다. 이것은, 특히 각 링 또는 채널에 많은 수의 장치를 연결할 경우 핀 카운트에 대한 절감 수단으로서 행해진다. 장치당 하나의 준비/사용중 핀으로, 핀의 수는 장치 카운트에 따라 선형적으로 증가하고 링 또는 메모리 서브 시스템에 걸쳐 작동 불가능한 핀-카운트를 야기할 수 있다. 그러므로 준비/사용중를 포함한 상태 정보는 명령/데이터 버스의 프로토콜에 통합된다.
그러나 메모리 채널에 걸친 트래픽이 더 혼잡해지면, 상태 및 준비/사용중 정보의 수집과 관련한 오버헤드는 데이터 페이지 전송 크기(예컨대, 4KB 또는 8KB)에 비교할 때 더는 무시할 수 없는 크기로 간주될 만큼 충분히 커질 수 있다. 적시에 명령과 데이터 패킷 사이의 버스에 모든 필수 상태 명령을 인터리브(interleave)하는 것은 컨트롤러에 부담이 될 수 있다. 이러한 문제는 도 2 및 도 3의 예시 실시예에 있어서 방지될 수 있다. 이러한 실시예에서, 상태 명령 및 정보는 명령/데이터 입/출력 핀들(D 및 Q 핀들) 사이에서 연장하는 라인을 포함하는 데이터 통신 경로를 따라 이동할 필요가 없다. 데이터 및 상태 통신을 위해 공유된 라인 대신에, 시스템(200) (또는 시스템(300))은 독립된 상태 통신 경로를 제공하는 상태 링을 포함한다.
이제 도 4를 참조한다. 도 4는 예시 실시예에 따른 상태 패킷(400)의 다이어그램이다. 일부 예시 실시예에서, 상태 패킷들이 작아서, 버스에서 많은 시간을 차지하지 않고 컨트롤러는 최소한의 논리 및 처리 오버헤드로 이 패킷들을 디코딩할 수 있다. 일부 예시에서, 상태 패킷들은 패킷의 시작을 식별하기 위해 일부 헤더 비트(410)로 시작하고, 관련 상태 비트(414)와 함께 송신기의 장치 식별자(도 4에서 비트(412)) 및 최종적으로 길이 m+1의 오류 검출 코드(EDC) 값(도 4의 비트들(416))을 포함한다. EDC에 대한 대안으로서, 도 4의 예시 실시예에 따른 상태 패킷 및 이후 기재될 일부 도면들은 오류 정정 코드(ECC)를 포함할 수 있다. 당업자가 이해하는 바에 따라, ECC는 시스템의 컨트롤러 내의 오류 검출 및 정정 양방을 뜻하지만, EDC는 컨트롤러의 오류 검출은 가능하지만 오류 정정은 불가능하다는 점을 의미한다. 또한, 상태 패킷이 DDR 포맷에 선택적으로 송신 및 수신될 수 있다는 점이 주목된다.
일부 예시 실시예에 따르면, 상태 패킷의 컨텐츠는, 특정 메모리 서브시스템의 링에 맞게 패킷 특성을 만들도록 프로그래밍 가능하다. 이것은 제어 레지스터를 통해 성취될 수 있다. 예컨대, 메모리 서브시스템이 링 당 15개의 장치만을 포함하는 링들을 가질 경우, 컨트롤러는 패킷이 오직 4비트 장치 ID(id0 내지 id3)(필요한 전부임)만을 포함하도록 구성할 수 있다. 추가적으로, 뱅크(bank)당 하나의 플래인(plane)을 갖는 4개의 뱅크들이 포함된 각 메모리 장치의 경우, 컨트롤러는 상태 비트가 오직 4개의 해당 준비/사용중 비트(srb0 내지 srb3) 및 4개의 통과/실패 비트(spf0 내지 spf3)를 포함하도록 구성하고, 이러한 뱅크들과 관련된 다른 상태 비트를 생략(leave out)할 수 있다. 이로써, 준비/사용중 및 통과/실패을 메모리 장치의 일반적인 동작을 위한 최우선 비트로서 처리하는 것이 결정된다. 상기 기재된 바에 따라 구성된 상태 패킷이 도 5에 도시된다. 도시된 예시 상태 패킷(500)은 상기 기재된 비트들, 즉, 헤더 비트(510), id0 내지 id3 비트(512), 준비/사용중 및 통과/실패 비트(514), 및 EDC 비트(516)를 포함한다.
추가적인 패킷 크기 감소는, 상태 이벤트를 한번에 하나의 상태 이벤트로 제한하는 그러한 시스템들에서 성취될 수 있다. 그러한 시스템들에서, 상태 패킷은 오직 준비/사용중 및 통과/실패 정보의 서브세트만을, 즉, 내부 동작을 완료한 뱅크의 준비/사용중 및 통과 실패 정보만을 포함한다. 또한, 이러한 환경에서, 컨트롤러는 그러한 상태 비트의 오너(owner)를 식별할 필요가 있으며, 그러므로, 패킷은 추가적으로 뱅크 식별을 위한 2개의 뱅크 비트를 포함하도록 구성되어야 한다. 이로써, 상태 패킷은 이러한 경우 4개의 추가 비트에 의해 크기가 감소된다. 상기 기재된 바에 따라 구성된 상태 패킷이 도 6에 도시된다. 도시된 예시 상태 패킷(600)은 상기 기재된 비트들, 즉, 헤더 비트(610), id0 내지 id3 비트(612), 뱅크 비트(614), 준비/사용중 및 통과/실패 비트(616), 및 EDC 비트(618)를 포함한다.
일부 예시 실시예에서, 컨트롤러가, 상태 패킷이 포함하도록 구성되지 않은 상태 정보를 요구할 경우, 컨트롤러는 이것을 정상 데이터 및 명령 버스를 통해 그렇게 할 수 있다. 그러한 부가적인 상태 판독은 거의 없거나 드물게 일어날 것으로 예상되기 때문에, 이것은 미기한(undue) 오버헤드를 추가하여 데이터 및 명령 버스의 성능에 악영향을 미쳐서는 안된다.
헤더는 임의의 적절한 길이가 될 수 있다. 패킷 길이에 있어서 가장 효율적인 길이는 오직 1비트 폭이지만, 일부 대안적인 예시에서는, 논리 '1'로 설정된 2비트가 헤더를 구성할 수 있다. 다른 헤더 길이나 데이터 패턴도 가능할 수 있다.
적어도 일부 예시 실시예의 상태 버스의 적절한 기능을 지원하기 위해, 각 메모리 장치는 컨트롤러, 프로그램가능 지연 논리 및 제어 레지스터를 갖춘다. 이는 이후 상세히 기재된다.
이제 도 7을 참조한다. 도 7은 예시 상태 패킷(700)의 구성과 일부 예시 실시예에 따른 상태 버스 컨트롤러의 설계에서 사용될 필요가 있는 2개의 타이밍 파라미터를 도시하는 타이밍도이다. 도시된 예시의 상태 패킷(700)은 Ck의 포지티브 에지(positive edge)에서 시작하여 수신되고 DDR 방식으로 Ck의 새로운 비트의 모든 에지를 포함한다. 상태 패킷의 구성은 i+1개의 헤더 비트(702), j+1개의 장치 ID 비트(704), k+1개의 뱅크 비트(도시의 용이성을 위해 이번 특정 도면에서는 도시되지 않음), n+1개의 상태 비트(706) 및 m+1개의 EDC 비트(708)를 포함하되, 이에 한정되지 않는다. 상태 패킷의 길이는, tSPL = ½tCK*(i+j+k+n+m+5)에 의해 주어지는 tSPL에 의해 주어지며, 여기서 tCK는 시스템 버스의 클록 기간이다(그러나 상태 버스에만 제공되는 유일하고 독립된 클록이 될 수 있다). 각 상태 패킷(700)은 특정 구현에 의해 결정된 바에 따라 포지티브 클록 에지의 주어진 수에 의해 분리된다. 이러한 분리는 상태 분리 레이턴시라고 불리며 도 7의 tSPS에 의해 주어진다. 일부 설계는 오직 하나의 클록 에지를 요구할 수 있으며(즉, 하나의 포지티브 클록 에지나 대안적으로 하나의 네거티브 클록 에지), 일부 설계는 그 이상을 요구할 수 있다.
도 8에 있어서, 메모리 장치(212, 도 2)나 메모리 장치(312, 도 3) 각각에 포함될 수 있는 예시 상태 버스 컨트롤러(800)가 개략적으로 도시된다. 도시된 상태 버스 컨트롤러(800)는 상태 패킷 콘텐츠 및 지연 길이 레지스터(810)를 포함한다. 시스템 동작 동안, 호스트(예컨대, 컨트롤러)는 상태 패킷의 구성(또는 특성)으로 레지스터(810)를 프로그래밍한다(program). 레지스터(810)는 또한 상태 패킷의 최종 길이를 포함하며, 상태-인 디코더(814) 및 메모리의 내부 상태 레지스터(812)에 결합된다. 내부 상태 레지스터(812)는 헤더 비트, 장치 ID 비트, 뱅크 비트, 상태 비트, EDC 비트 및 패킷이 포함하도록 구성된 임의의 다른 비트들을 포함하는 상태 패킷을 시프트 아웃할 책임이 있는 상태 출력 제어 회로(818)를 포함한다. 상태 출력 제어 회로(818)에는 1)상태 패킷 콘텐츠(상태 출력 제어 회로(818)가 어느 상태 비트를 포함할지 확인할 수 있게 함); 2)상태 패킷 길이(제어 목적으로 상태 출력 제어 회로(818)에 의해 사용됨); 및 3)출력 인에이블(상태 출력 제어 회로(818)가 언제 내부 상태 패킷을 시프트 아웃할 수 있을지 확인할 수 있게 함)이 입력된다.
도 8에 있어서, 상태-인 디코더(814)는 상태 패킷의 길이와 일치하는 탭 라인을 통해 직렬 시프트 레지스터(820)로 유입된 상태 패킷을 게이팅한다. 이것은 직렬 시프트 레지스터(820)의 어느 탭이 선택될지 결정하는 것은, 레지스터(810)의 지연 길이부로부터의 상태 패킷 길이 신호이다. 예컨대, 호스트(예컨대, 컨트롤러)가 레지스터(810)의 상태 패킷 콘텐츠 부를 프로그래밍함으로써 상태 패킷의 컨텐츠를 구성하면, 길이가 계산되어(computed), 레지스터(810)의 지연 길이부에 저장된다. 이 값은 직렬 시프트 레지스터(820)를 로딩하는데 어느 탭이 사용될지를 선택하는데 사용된다. 직렬 시프트 레지스터(820)의 목적은 유입된 상태 패킷에 충분한 지연을 추가하는 것이며, 이로써, 내부 상태 레지스터(812)로부터의 가능 유출 상태 패킷은 유입된 패킷이 SO 출력 핀에 도달하기 전에 완료될 수 있다.
이제 도 9를 참조한다. 도 9는 메모리 장치를 통과하는 예시 상태 패킷을 도시하는 타이밍도이다. 이것은, t0에서 SI 핀에 도착하고 시프트 레지스터를 통해 이동한 이후 t1에 SO 핀 상에서 배출된다(driven out). 상태-인 디코더(814, 도 8)는 출력 mux(850, 도 8)가 SO 핀으로의 전송을 위한 시프트 레지스터 출력을 선택하는 것을 유도하는 신호(Output Select)를 생성한다. 상태-인 디코더(814)는 상태 패킷의 길이, 시프트 레지스터를 통한 지연 및 tSPS를 인지하며, 그러므로, 이것은 언제 그리고 얼마나 오래 Output Select를 논리 하이를 구동하여 패스-스로우 상태 패킷을 선택할 지를 인지하여, 이 패킷은 t2에서 링의 다음 장치에 도착하게 된다. 패스-스로우 상태 패킷의 최종 비트가 SO 핀(t3에 도시됨) 상에서 배출되면, 신호(Output Select)는 출력 핀에 대한 내부 상태 패킷 액세스를 허용하도록 디어서트(deassert)될 수 있다.
만약 SI의 패스-스로우 상태 패킷을 감지할 경우, 상태 버스 컨트롤러(800, 도 8)는 내부 상태 패킷을 배출해서는 안된다. 도 9에 도시된 바에 따르면, 내부 상태 패킷은 t0에서 시작하여 배출된다. 대략 동일한 시점에서, 새로운 패스-스로우 패킷이 SI 상에서 감지된다. 그러므로 이것은 내부 상태 패킷의 출력을 시작하기 위한 최종 클록 사이클이다. 상태-인 디코더(814, 도 8)는, 상태 출력 제어 회로(818, 도 8)에 새로운 패킷을 배출하기 좋을 시기를 알리는 신호(Output enable)를 생성한다. 일 예시에서, 이 신호의 논리 하이는 '내부 상태 패킷을 배출도 좋다'는 것을 의미하며, 논리 로우는 '새로운 내부 상태 패킷을 배출하지 말라'는 것을 의미한다. 다른 논리 센스도 가능하다. 상태 출력 제어 회로(818)가 논리 로우를 감지하면, 이는 새로운 내부 상태 패킷을 배출해서는 안 되지만 현재 진행중인 패킷의 전체를 배출하는 것을 완료할 수 있다. 직렬 시프트 레지스터(820)는 충분한 지연을 제공하여, 내부 상태 패킷 및 패스-스로우 상태 패킷은 출력 핀에서 충돌하지 않아서, tSPS와 같은 모든 타이밍 파라미터들이 관찰될(observed) 수 있다. 도 9에서, 신호(Output Enable)가 논리 하이 상태이면 메모리 장치는 t4에서 내부 상태 패킷을 배출하여 이 패킷이 t5에서 다음 다운-스트림 장치에 도달하게 한다.
이제 도 10을 참조한다. 도 10은 예시 실시예에 따라, 다수의 패스-스로우 및 내부 상태 패킷 간의 중재(arbitration)를 도시하는 타이밍도이다. 내부 상태 패킷(int1)은 t0에서 시작해서 배출된다. 이것은 새로운 패스-스로우 패킷이 SI 상에 수신되는 것과 동시에 일어난다. 출력 인에이블은 새로운 내부 패킷이 배출되는 것을 방지하도록 디어서트되지만, 진행중인 패킷(int 1)이 완료되는 것을 허용한다. 이후, Output Select는 패스-스로우 패킷이 t1에서 SO 상에 배출될 수 있도록 하이(high)로 구동된다. t1에서, 새로운 패스-스로우 패킷은 SI에 도착한다. t2에서, 패킷(pt1)이 배출되어서, Output Select이 디어서트된다. 새로운 패킷(pt2)이 t1에서 수신되었으므로, 새로운 내부 패킷에 대한 출력 인에이블은 t3에서 리어서트될 수 없다. 대신에, Output Select은 시프트 레지스터에서 옆에 위치한 패스-스로우 패킷(pt2)을 배출하기 위해 리어서트된다. t4에서, 패킷(pt2)이 완료되고 Output Select이 디어서트된다. 이로써, t5에서, 출력 인에이블이 리어서트되어서 새로운 내부 상태 패킷(int2)이 t6에서 링의 후속장치에 의해 배출되고 수신되는 것을 허용한다.
도 2 또는 도 3의 시스템 내에서 상태 표시를 구현하는 것에 대한 다른 변형이 고려된다. 예컨대, 이하에서 기재되는 단순 비동기 형 구현이 일 대안적인 예시 실시예이다. 이러한 대안적인 예시 실시예에서, 임의의 메모리 장치들(212 또는 312)은 특정 내부 동작(예컨대, 페이지 판독, 페이지 프로그래밍, 블록 소거, 동작 어보트(abort) 등)이 완료됨과 동시에, 상태 링(214 또는 314)에서 단일 스트로브 펄스를 발행하여 동작의 완료를 컨트롤러(210 또는 310)에 알린다. 그러나 단일 스트로브 펄스의 발행은, 일부 동작이 완료된 예시로만 한정될 필요는 없으며, 더욱 일반적으로, 단일 스트로브 펄스는 메모리 장치 내의 상태 변화의 일부 형태의 표시를 제공할 수 있다. 또한, 예시 실시예에 따른 메모리 장치는 스트로브 펄스를 출력하는 회로뿐만 아니라 스트로브 펄스를 생성하는 회로도 각각 포함할 수 있다.
적어도 일부 비동기형 구현에서, 상태 펄스는 발행하는 메모리 장치의 식별에 대한 상세한 정보를 포함하지 않으므로, 예컨대 장치의 링 주위의 판독 상태 레지스터 명령을 방송함으로써 컨트롤러(210 또는 310)는 발행하는 메모리 장치의 식별을 습득할 수 있다. 장치의 링의 각 메모리 장치(212 또는 312)는 그것의 개별 CSI 핀 상에 판독 상태 레지스터 명령을 수신하고 명령을 프로세싱하여, 이제 동일한 방법으로 판독 상태 레지스터 명령을 처리할 다음 다운스트림 메모리 장치로 이것을 보낸다. 이 처리 동안, 메모리 장치(212 또는 312)의 각각은 메모리 장치의 Q 출력 핀에 송신된 상태 패킷에 개별 상태 정보를 부가한다. 일단 상태 패킷이 컨트롤러(210 또는 310)에 다시 도착하면, 상태 패킷은 어떤 메모리 장치가 동작을 완료할지 그리고 그 동작이 성공적으로 완료될 지(또는 실패할지)의 결정을 획득하도록 프로세싱될 수 있다. 일부 예시에서, 컨트롤러는, 판독 상태 레지스터 명령을 항상 즉시 방송하는 것에 의해서만이 아니라 판독 상태 레지스터 명령을 방송하기 전에 일정 수의 상태 펄스(즉, 1 이상의 수)가 수신되는 것을 기다림으로써 이러한 상태 판독 레지스터 명령과 관련한 버스 사용 오버헤드를 줄이는 것이 가능할 수 있다.
상기 기재된 대안적인 예시 실시예는 도 11의 타이밍도에 관한 추가 상세로서 이해될 것이다. 이러한 타이밍도에서, SO 출력 상의 상태 펄스(1102)는 제 1 메모리 장치에 의해서가 아니라 시스템(200)이나 시스템(300)(도 2 또는 도 3)의 제 2 또는 후속 다운스트림 메모리 장치에 의해 발행된다. 상태 펄스(1102)는 tSTHP로 표시되는 최소 펄스 폭을 갖는다. 또한, 타이밍도에 유사한 상태 펄스(1104)가 도시되지만, 상태 펄스(1104)는 SI 입력상의 상태 펄스의 앞선 시간 버전(1106)에 의해 증명되는 대로 업스트림 메모리 장치에서 시작된다는 점에 있어서 상태 펄스(1102)와 상이하다. 펄스의 버전들 사이의 최소 전파 지연은 tSTD로 표시된다.
또한, 도 11은 참조 번호(1112)로 표시되는 판독 상태 레지스터 명령을 개략적으로 도시한다. 판독 상태 레지스터 명령(1112)은 장치 어드레스 바이트 'DA'를 포함하므로, 모든 메모리 장치로 방송되는 것과는 달리 특정 메모리 장치로 향한다는 점에서 상기 기재된 판독 상태 레지스터 명령과 상이하다. 이로써, 일부 예시에서, 메모리 컨트롤러는 모든 메모리 장치 대신 특정 메모리 장치의 상태 정보만을 알고자 할 수 있다는 점이 주목된다. 판독 상태 레지스터 명령은 또한 명령 형태를 표시하는 'F0h' 바이트를 포함한다('F0h'는 단순 예시이며 임의의 다른 적절한 바이트가 고려된다). 판독 상태 레지스터 명령은 또한 'EDC'로 표시되는 오류 정정 바이트를 포함한다. 명령 입력 스트로브(1116) 이후 다수의 클록 사이클이 디어서트되고, 데이터 입력 스트로브(1120)는 메모리 장치의 Q핀 상에 참조 번호(1126)에 의해 표시되는 상태 패킷을 송신하기 위한 메모리 장치를 준비시키도록 어서트된다. 데이터 출력 스트로브(1128)는 상태 패킷(1126)의 길이를 서술한다(delineate).
예시 실시예에 따른 시스템은 도 2 및 도 3에 도시된 것들에 한정되지 않는다. 다른 대안적인 시스템(1200)이 도 12에 도시된다. 이 대안적인 시스템은 다소 일반적인 용어로 개시될 것이나, 더욱 광범위한 예시 구현 상세가 공공 소유된 미국 특허 출원 제 12/401,963호 (시스템에 개별 메모리 장치를 연결하는 브릿지 장치를 갖는 복합형 메모리), 미국 특허 출원 제 12/508,926호(구성가능한 가상 페이지 사이즈를 가지는 브릿지 장치), 및 미국 특허 출원 제 12/607,680호(가상 페이지 버퍼를 갖는 브릿지 장치)에서 찾을 수 있으며, 상기 3건의 출원은 그 전체가 참조로서 본 명세서에 통합된다.
도 12의 시스템(1200)은 도 2 및 도 3의 시스템과 유사하나 중요한 차이점을 갖는다. 시스템(1200)은 메모리 컨트롤러(1202) 및 복합형 메모리 장치(1204-1 내지 1204-N)를 포함하며, N은 정수이다. 복합형 메모리 장치(1204-1 내지 1204-N)의 각각은 메모리 컨트롤러(1202)와 직렬로 상호연결된다. 도 2 및 도 3의 시스템과 유사하여, 복합형 메모리 장치(1204-1)는 메모리 컨트롤러(1202)의 출력 포트(Xout)에 연결되므로 메모리 장치(1200)의 제 1 복합형 메모리 장치이며, 메모리 장치(1204-N)는 메모리 컨트롤러(1202)의 입력 포트(Xin)에 연결되므로 최종 장치이다. 복합형 메모리 장치(1204-2 내지 1204-N)는 제 1 및 최종 복합형 메모리 장치 사이에 연결되는 중간 직렬 연결 메모리 장치들이다. Xout 포트는 글로벌 포맷의 글로벌 명령을 제공한다. Xin 포트는 글로벌 포맷의 판독 데이터를 수신하고, 모든 복합형 메모리 장치를 통해 전파하는 글로벌 명령을 수신한다.
본 명세서에 사용된 바에 따르면, "글로벌 포맷"은 메모리 컨트롤러(1202) 및 브릿지 장치(1212)와 호환가능한 포맷을 지칭하고, 유사하게, "글로벌 명령"은 브릿지 장치(1212)들 중 적어도 하나에서 해석될 명령을 지칭한다. "로컬 포맷"은 개별 메모리 장치(1214) 및 브릿지 장치(1212)와 호환가능한 포맷을 지칭하며, 유사하게, "로컬 명령"은 개별 메모리 장치들(1214) 중 적어도 하나에서 해석될 수 있는 명령을 지칭한다. 도 12에 도시된 각각의 복합형 메모리 장치는 하나의 브릿지 장치(1212) 및 4개의 개별 메모리 장치(1214)를 갖는다(도시된 1:4 관계식은 단순 예시이며 1:2 또는 1:8과 같은 다른 관계식, 또는 임의의 적절한 관계식이 고려된다). 복합형 메모리 장치들 각각의 각 브릿지 장치(1212)는 개별 메모리 장치(1214) 각각에 연결되고 장치의 링의 이전 또는 후속 복합형 메모리 장치 및. 또는 메모리 컨트롤러(1202)에 연결된다. 브릿지 장치(1212)의 각각은 각 장치에 보내질 글로벌 명령을 포함하는 패킷을 처리할 수 있고, 그 패킷에 포함된 정보를 기반으로 각각의 개별 메모리 장치(1214) 중 적어도 하나에 로컬 명령을 제공할 수 있다. 상기 기재를 기반으로, 당업자는 브릿지 장치(1212)의 다른 기능을 이해해야 한다. 예컨대, 메모리 장치(1214) 중 임의의 장치의 메모리 어레이에 저장된 판독 데이터는 그 메모리 장치로부터 외부로 송신되고, 개별 브릿지 장치(1212)에 의해 수신된 뒤 장치들의 링 주변에서 메모리 컨트롤러(1202)로 다시 통신된다. 일부 예시에서, 개별 메모리 장치(1214)의 각각은 하나 이상의 플레인(예컨대, 2개의 플레인)을 포함한다. 당업자가 이해하는 바에 따라, 각 플레인은 하나의 논리 유닛 수(LUN)에 개별적으로 동일시할 수 있다.
도 2, 3 및 도 12에 개략적으로 도시된 것들 중 임의의 것을 포함한, 메모리 장치들을 갖는 다양한 시스템 중 임의의 하나는, 본 명세서에 상기 기재된 임의의 방법으로 비동기 형태인지 또는 동기 형태인지에 대한 상태 표시를 구현할 수 있다. 이로써, 고려될 예시 실시예는 무수하다는 것을 알 수 있을 것이다.
이제 도 13a 및 도 13b를 참조한다. 도 13a 및 도 13b는 도 12의 시스템(1200) 내에 페이지 복사 동작과 관련한 상태 표시를 도시하는 타이밍도이다. 도시된 페이지 복사 동작은 데이터를 리로딩하지 않고 뱅크의 일 페이지에 저장된 데이터를 동일한 뱅크의 다른 페이지로 빠르고 효율적으로 전송하기 위해 사용될 수 있다(저장된 데이터에는 비트 오류가 없다고 가정). 페이지 복사 동작은 소위 "가비지 콜렉션(garbage collection)에 특별히 유용할 수 있으며, 메모리 어레이의 단편화가 해소되어(defragment)되어 스토리지 자원의 할당을 최적화한다. 페이지 복사 동작에서, 다음은 명령의 시퀀스이다: 1) 복사를 위한 페이지 판독(DA & 1Xh) 명령(참조 번호 1310으로 표시)이 먼저 발행되고; 2) 페이지 판독 시간(tR에 의해 타이밍도에 표시되고, 페이지가 플레인에서 가상 페이지 버퍼로 "판독되는" 시간을 의미) 이후, 버스트 데이터 판독(DA & 2Xh) 명령(참조 번호 1314로 표시)이 발행되어 순차적으로 데이터를 판독(참조 번호 1316으로 표시)함으로써 비트 오류를 체크하며; 3) 비트 오류가 감지되지 않을 경우, 페이지 프로그램(DA & 6Xh) 명령(참조 번호 1318로 표시)이 발행되어서 페이지 복사 프로그래밍을 시작한다. 그러나 비트 오류가 감지되면, 칼럼 어드레스 및 수정될 데이터와 함께 발행되는, 버스트 데이터 판독(DA & 2Xh) 명령 및 페이지 프로그램(DA & 6Xh) 명령 사이의 다른 명령인 버스트 데이터 로드(DA & 5Xh) 명령(참조 번호 1322로 표시)이 생성된다. 버스트 데이터 부하 명령은 비트 오류가 감지될 경우 복사된 데이터를 수정하기 위한 것이다. 또한, 도 13a 및 도 13b에 도시된 명령 형태(예컨대, 1×h, 2×h 등)는 단지 예시이며 이들을 위한 다른 적절한 임의의 바이트도 물론 고려된다는 점을 다시 언급할 필요가 있다. 더욱이, 동일한 설명을 후속하는 도면 14 및 도면 15에 관해 제공되는 이후의 기재에 연관되어 적용한다.
페이지 복사 동작의 더 나은 이해를 위하여, 서브다이어그램이 타이밍도(도 13a) 내에 삽입된다. 이러한 서브다이어그램에 따르면, 메모리 플레인(1350) 및 페이지 버퍼(1354)는 개별 메모리 장치(1214, 도 12) 중 하나 내에 있다. 가상 페이지 버퍼(1358)가 각 브릿지 장치(1212)에 있다. 가상 페이지 버퍼(1358)는 임시 스토리지이다. 가장 페이지 버퍼(1358)의 기능의 일부는, 복합형 메모리 장치(1204-1 내지 1204-N) 중 하나로부터 외부로 제공되는 데이터 또는 복합형 메모리 장치 중 하나에 제공되는 데이터를 위한 중간 스토리지를 제공하는 것이다. 일부 예시에서, 가상 페이지 버퍼(1358)는 정적 랜덤 액세스 메모리(SRAM)를 포함한다. 또한, 도 13a의 서브다이어그램은 따로 설명이 필요치 않은 화살표(실선 및 비실선) 및 라벨링을 포함한다.
도 13a 및 도 13b에 있어서, 다수의 단일 스트로브 펄스(1380, 1382 및 1384) 각각은 메모리 장치들(1212, 도 12) 중 하나 내의 상태 변화의 특정 형태의 표시를 제공하고자 하는 것이다. 더욱 구체적으로, 복사를 위한 페이지 판독 명령(1310)이 메모리 장치(1212)에 의해 수신된 다음 일정 기간 후에, 스트로브 펄스(1380)는, 메모리 플레인(1350)에 저장된 페이지의 가상 페이지 버퍼(1358)로의 전송 완료의 표시를 제공한다. 페이지 프로그램 명령(1318)이 메모리 장치(1212)에 의해 수신된 다음 일정 기간 후에, 스트로브 펄스(1382)는, 페이지 프로그램 명령(1318)과 관련하여 메모리 장치(1212)가 더 이상 사용중이 아니라는(즉, 이제 메모리 장치(1212)가 다음 명령을 수신할 수 없다는) 표시를 제공한다. 페이지 프로그램 명령(1318)이 메모리 장치(1212)에 의해 수신된 다음 일정 기간 후에, 스트로브 펄스(1384)는 페이지 프로그램 동작의 완료 표시를 제공한다.
이제 도 14를 참조한다. 도 14는 도 12의 시스템(1200) 내에서 블록 소거 동작과 관련하여 상태 표시를 도시하는 타이밍도이다. 도시된 블록 소거 동작에 따라, 먼저, 블록 어드레스 입력(DA & 8Xh) 명령은 소거될 블록의 선택을 위한 로우 어드레스의 3 바이트와 함께 로딩된다(모두 집합적으로 참조 번호 1410으로 표시됨). 소거될 블록에 대한 모든 어드레스 정보가 로딩되면, 소거(DA & A×h) 명령(참조 번호 1414로 표시)이 발행되어서 선택된 블록에 대한 내부 소거 동작을 시작한다. 내부 소거 상태 머신이 알맞은 알고리즘을 자동적으로 수행하고 검증을 포함한 동작을 위한 모든 필수 타이밍을 제어하기 위해 이용될 수 있다.
메모리 컨트롤러(1202, 도 2)는 스트로브 펄스(1424)의 수령을 모니터링함으로써 타이밍도에서 tBERS로 표기된 기간 후 소거 동작의 완료를 감지할 수 있다. 또한, 명확성을 위하여, 도 14에 도시되는 2개의 상태 스트로브 펄스: 스트로브 펄스(1428) 및 스트로브 펄스(1424)가 존재하지만, 스트로브 펄스(1428)는 먼저 메모리 장치(1212) 중 하나에 의해 발행된다. 소거 명령(1414)이 메모리 장치(1212)에 의해 수신된 다음 일정 기간 이후, 스트로브 펄스(1428)는, 소거 명령(1414)과 관련하여 메모리 장치(1212)가 더 이상 사용중이 아니라는 표시를 제공한다. 다시 말해서, 스트로브 펄스(1428)에 해당하는 상태 변화는, 메모리 장치가, 메모리 장치(1212)에 연결된 4개의 개별 메모리 장치(1214) 중 다른 하나에 보내질 임의의 다음 명령을 수신하는 것이 가능한 것이다.
스트로브 펄스(1424)를 수신하자마자, 메모리 컨트롤러(1202)는 판독 상태 레지스터(DA & F0h) 명령(참조 번호 1432로 표시)을 발행하여 소거 동작이 수행되는 개별 메모리 장치(1214)의 뱅크 또는 LUN의 통과/실패 결과를 체크할 수 있다. 일부 예시에서, 적어도 3 바이트의 상태 레지스터는 장치 동작 중에 판독될 수 있다. 제 1 상태 레지스터 바이트는 뱅크의 제 1 LUN을 나타낼 수 있으며, 제 2 상태 레지스터 바이트는 뱅크의 제 2 LUN을 나타낼 수 있다. 상태 레지스터의 특정 비트는 각 뱅크의 상태(즉, 사용중 또는 준비)를 반영(reflect)할 수 있다. 뱅크가 준비 상태가 되면, 특정 추가 비트는, 각 뱅크 동작이 통과되거나 실패되는지의 여부를 표시할 수 있다. 만약 특정 상태 레지스터 비트가 '통과' 결과를 표시하면, 명시된 블록(specified block)이 성공적으로 소거된다. 그러나 만약 그 상태 레지스터 비트가 '실패' 결과를 표시한다면, 명시된 블록은 성공적으로 소거되지 않는다. 이러한 경우, 실패된 블록은 '배드(bad)' 블록으로서 맵이 생성된다.
도 15a 및 도 15b를 참조한다. 도 15a 및 도 15b는 도 12의 시스템(1200) 내에서 2개의 LUN들과 관련하여 수행되는 2개의 동시 동작과 관련한 상태 표시를 도시하는 타이밍도이다. 이러한 예시 실시예에 따르면, 2개의 LUN에 대한 2개의 동시 동작은 도 15a 및 도 15b에 도시된 대로 수행될 수 있으며, 각각의 뱅크는 로우 어드레스(예컨대, RA[20] 또는 일부 다른 적절한 비트)의 최우선 비트(MSB)에 의해 제어되는 2개의 개별 LUN으로 구성된다. 제 1 LUN이 소거(DA & A×h) 명령(참조 번호 1510으로 표시되며 참조 번호 1516에 의해 집합적으로 표시되는 상기 기재된 블록 어드레스 입력 명령 및 3 바이트의 로우 어드레스 다음에 옴)을 수신하면, 제 1 LUN은 기간(즉, tBERS) 동안 사용중 상태에 들어가고, 또한 더 짧은 시간 범위(즉, tDBERS) 동안 제 2 LUN은 사용중 상태에 들어간다. 실질적인 관점에서, tDBERS 기간은 메모리 장치(1212, 도 12) 및 개별 메모리 장치(1214) 각각 사이의 버스가 사용중인 기간으로서 보일 수 있다. tDBERS 이후, 이러한 버스는 더는 사용중 이 아니며, 제 2 LUN은 예컨대 페이지 프로그램, 블록 소거 또는 페이지 판독과 같은 다른 동작을 준비하게 된다. 이러한 예시 실시예에서, 제 2 소거 명령(DA & AXh) 및 해당 블록 어드레스 입력 명령 및 3 바이트의 로우 어드레스는 각각 참조 번호 1520 및 1526으로 각각 표시된다. 2개의 플레인 동작, 2-LUN 동작 및 동시 다중-뱅크 동작을 결합하는 것이 실행되어 전체 시스템 성능을 향상시킬 수 있다.
도 15b는 또한 제 1 LUN(참조 번호 1530으로 표시)에 대한 판독 상태 레지스터(DA & F0h) 명령 및 제 2 LUN(참조 번호 1534로 표시)에 대한 판독 상태 레지스터(DA & F0h) 명령을 도시한다. 판독 상태 레지스터(DA & F0h) 명령은 도 14와 연관되어 앞서 기재되었다. 또한, 이전에 더욱 상세히 기재된 바에 따르면, 스트로브 펄스(1540)는 판독 상태 레지스터 명령(1530)의 발행에 우선하고, 스트로브 펄스(1544)는 판독 상태 레지스터 명령(1534)의 발행에 우선한다. 스트로브 펄스(1550)는 메모리 장치(1212)가 "준비" LUN에 대한 다음 소거 명령을 수신할 수 있다는 표시를 제공한다.
본 명세서에 기재된 적어도 일부 예시 실시예는, 예컨대, NAND 플래시 EEPROM 장치(들), NOR 플래시 EEPROM 장치(들), AND 플래시 EEPROM 장치(들), DiNOR 플래시 EEPROM 장치(들), 직렬 플래시 EEPROM 장치(들), DRAM 장치(들), SRAM 장치(들), Ferro RAM 장치(들), 마그네틱 RAM 장치(들), 상변화 RAM 장치(들), 또는 이 장치들의 임의의 적절한 조합을 포함한 것들과 같이 임의의 적절한 고체 상태 메모리 시스템에 적용될 수 있다.
비록 본 명세서에서 도시되고 기재된 일부 예시 실시예는 점 대 점 링 토폴로지를 갖는 시스템에 관한 것이지만, 시스템의 컨트롤러 장치와 시스템의 복수의 반도체 메모리 장치 사이의 직렬 상호연결 구성이 존재하기 때문에, 일부 대안적인 예시 실시예는, 실시예의 다른 형태들, 예컨대 멀티-드롭 시스템이 되는 것을 특징으로 하는 형태들에 관련된다는 것이 이해될 것이다.
본 명세서에서 한 요소가 다른 요소에 "연결" 또는 "결합"된 것으로 지칭될 때, 이것은 다른 요소에 직접적으로 연결 또는 결합될 수 있거나 중간 요소가 존재할 수 있다는 점이 이해될 것이다. 반대로, 본 명세서에서 한 요소가 다른 요소에 "직접적으로 연결" 또는 "직접적으로 결합"된 것으로 지칭될 때, 중간 요소가 존재할 수 없다. 요소들 간의 관계를 기재하기 위해 사용되는 다른 단어들은 동일한 방식으로 해석되어야 한다(즉, "사이에" 대 "바로 그 사이에", "인접한" 대 "바로 인접한").
기재된 실시예에 대한 약간의 각색 및 변형이 가능하다. 그러므로 상기 논의된 실시예는 실례가 되되, 제한적이지 않은 것으로 간주된다.

Claims (26)

  1. 시스템으로서,
    복수의 장치들을 포함하고, 상기 복수의 장치들의 각각은 상태 입력 핀, 상태 출력 핀, 및 별도의 데이터 입/출력 핀들을 포함하며, 상기 복수의 장치들은:
    a) 적어도 제 1 및 최종 메모리 장치들을 포함하는 복수의 반도체 메모리 장치들; 및
    b) 상기 반도체 메모리 장치들과 통신하는 컨트롤러 장치를 포함하며,
    상기 제 1 메모리 장치는 상기 컨트롤러 장치의 상태 출력 핀에 연결되는 상태 입력핀을 갖고, 상기 제 1 메모리 장치의 상태 출력 핀은, 중간 메모리 장치나 상기 최종 메모리 장치의 상태 입력 핀에 연결되고, 상기 최종 메모리 장치의 상기 상태 입력 핀은 다른 중간 메모리 장치, 상기 중간 메모리 장치 또는 상기 제 1 메모리 장치의 상태 출력 핀에 연결되고, 상기 최종 메모리 장치의 상태 출력 핀이 상기 컨트롤러 장치의 상태 입력 핀에 연결되어 상태 링이 형성되며, 상기 복수의 장치들의 각각은 상기 상태 링 상에 있으며, 상기 상태 링은, 상기 반도체 메모리 장치들 중 어느 하나와 상기 컨트롤러 장치 사이의 임의의 데이터 통신 경로와는 독립된 상태 통신 경로를 제공하는, 시스템.
  2. 청구항 1에 있어서, 상기 반도체 메모리 장치들 중 적어도 하나는, 상기 상태 링 상에 상태 패킷을 출력하여 상기 반도체 메모리 장치들 중 적어도 하나 내의 상태 변화의 표시를 제공하도록 구성되는, 시스템.
  3. 청구항 2에 있어서, 상기 상태 패킷은, 상기 상태 패킷이 상기 반도체 메모리 장치들 중 적어도 하나에서 유래된(originated) 것임을 식별하는 식별 비트를 포함하는, 시스템.
  4. 청구항 1에 있어서, 상기 반도체 메모리 장치들 중 적어도 하나는 상기 상태 링상에 단일 스트로브 펄스를 출력하여 상기 반도체 메모리 장치들 중 상기 적어도 하나 내의 상태 변화의 표시를 제공하도록 구성되는, 시스템.
  5. 청구항 1에 있어서, 상기 반도체 메모리 장치들 중 적어도 하나는 클록 신호의 에지에 동기하여 데이터를 출력하기 위한 적어도 하나의 데이터 출력 핀을 포함하는, 시스템.
  6. 청구항 5에 있어서, 적어도 2개의 비동기 플래시 메모리 장치를 더 포함하고, 상기 비동기 플래시 메모리 장치들은 상기 반도체 메모리 장치들 중 상기 적어도 하나에 연결되고, 상기 반도체 메모리 장치들 중 적어도 하나는, 상기 적어도 2개의 비동기 플래시 메모리 장치 중 어느 것과도 비동기적으로 통신하도록 구성된 브릿지 장치인, 시스템.
  7. 청구항 6에 있어서, 상기 반도체 메모리 장치들 중 상기 적어도 하나는 상기 상태 링에 상태 패킷을 출력하여 상기 반도체 메모리 장치들 중 적어도 하나 내의 상태 변화의 표시를 제공하도록 구성되는, 시스템.
  8. 청구항 7에 있어서, 상기 상태 패킷은, 상기 상태 패킷이 상기 반도체 메모리 장치들 중 상기 적어도 하나에서 유래된 것임을 식별하는 식별 비트를 포함하는, 시스템.
  9. 청구항 6에 있어서, 상기 반도체 메모리 장치 중 적어도 하나는 상기 상태 링에 단일 스트로브 펄스를 출력하여 상기 메모리 장치들 중 적어도 하나 내의 상태 변화의 표시를 제공하도록 구성되는, 시스템.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 복수의 반도체 메모리 장치들은 플래시 메모리 장치들인, 시스템.
  11. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서, 상기 플래시 메모리 장치들은 NAND 플래시 메모리 장치들인, 시스템.
  12. 데이터 버스에 연결하기 위한 복수의 데이터 핀;
    상기 데이터 버스와는 독립된 상태 라인에 연결하기 위한 상태 핀;
    제 1 지속기간을 갖는 메모리 동작이 완료하자마자, 상기 제 1 지속기간보다 훨씬 짧은 제 2 지속기간의 스트로브 펄스 - 상기 스트로브 펄스는 상기 메모리 동작의 완료의 표시를 제공함 - 를 생성하기 위한 제 1 회로; 및
    상기 상태 핀을 통해 상기 상태 라인에 상기 스트로브 펄스를 출력하기 위한 제 2 회로를 포함하는, 메모리 장치.
  13. 청구항 12에 있어서, 상기 메모리 장치는 복수의 개별(discrete) 메모리 장치에 연결하기 위해 구성되는 브릿지(bridge) 장치인, 메모리 장치.
  14. 청구항 13에 있어서, 상기 메모리 동작은 상기 개별 메모리 장치들 중 하나의 메모리 동작인, 메모리 장치.
  15. 청구항 14에 있어서, 상기 복수의 개별 메모리 장치들은 플래시 메모리 장치들이며, 상기 메모리 동작은 프로그램, 판독 및 소거(erase) 중 하나로 구성되는, 메모리 장치.
  16. 청구항 15에 있어서, 상기 플래시 메모리 장치들은 NAND 플래시 메모리 장치들인, 메모리 장치.
  17. 청구항 13 내지 청구항 16 중 어느 한 항에 있어서, 상기 브릿지 장치는 i) 링형 토폴로지 시스템의 컨트롤러 장치; 및 ii) 멀티-드롭 서브시스템의 상기 복수의 개별 메모리 장치 양쪽과 통신하도록 구성되는, 메모리 장치.
  18. 복수의 데이터 핀 및 상태 핀 - 상기 복수의 데이터 핀은 데이터 버스에 연결되고, 상기 상태 핀은 상기 데이터 버스와는 독립된 상태 라인에 연결됨 - 을 포함하는 플래시 메모리 장치를 제공하는 단계;
    상기 플래시 메모리 장치 내에서 제 1 지속기간을 갖는 메모리 동작을 수행하는 단계;
    상기 메모리 동작이 완료하자마자 상기 제 1 지속기간보다 훨씬 짧은 제 2 지속기간의 스트로브 펄스 - 상기 스트로브 펄스는 상기 메모리 동작의 완료의 표시를 제공함 - 를 생성하는 단계; 및
    상기 상태 핀을 통해 상기 상태 라인상에 상기 스트로브 펄스를 출력하는 단계를 포함하는, 방법.
  19. 청구항 18에 있어서, 상기 메모리 동작은 프로그램, 판독 및 소거 중 하나로 구성되는, 방법.
  20. 청구항 18 또는 청구항 19에 있어서, 상기 플래시 메모리 장치는 NAND 플래시 메모리 장치인, 방법.
  21. 적어도 하나의 데이터 입력 핀;
    적어도 하나의 데이터 출력 핀;
    다른 메모리 장치나 컨트롤러 장치의 상태 출력 핀에 연결하기 위해 구성되는 상태 입력 핀; 및
    또 다른 메모리 장치나 상기 컨트롤러 장치의 상태 입력 핀에 연결하기 위해 구성되는 상태 출력 핀을 포함하고,
    상기 메모리 장치의 상기 상태 입력 핀, 상기 메모리 장치의 상기 상태 출력 핀, 상기 적어도 하나의 데이터 입력 핀 및 상기 적어도 하나의 데이터 출력 핀은 각각 서로 물리적으로 별개의 핀인, 메모리 장치.
  22. 청구항 21에 있어서, 상기 메모리 장치는 플래시 메모리 장치 내에서 제 1 지속기간을 갖는 메모리 동작을 수행하도록 구성되는 플래시 메모리 장치인, 메모리 장치.
  23. 청구항 22에 있어서, 상기 플래시 메모리 장치는 또한, 상기 메모리 동작을 완료하자마자, 상기 제 1 지속기간보다 훨씬 짧은 제 2 지속기간의 스트로브 펄스를 생성하도록 구성되고, 상기 스트로브 펄스는 상기 메모리 동작의 상기 완료의 표시를 제공하는, 메모리 장치.
  24. 청구항 23에 있어서, 상기 플래시 메모리 장치는 또한, 상기 상태 출력 핀을 통해 상기 스트로브 펄스를 출력하도록 구성되는, 메모리 장치.
  25. 청구항 22 내지 청구항 24 중 어느 한 항에 있어서, 상기 메모리 동작은 프로그램, 판독 및 소거 중 하나로 구성되는, 메모리 장치.
  26. 청구항 21에 있어서, 상기 메모리 장치는, 복수의 개별 메모리 장치에 연결하기 위해 구성되는 브릿지 장치이며, 상기 브릿지 장치는 i) 링형 토폴로지 시스템의 상기 컨트롤러 장치; 및 ii) 멀티-드롭 서브시스템의 상기 복수의 개별 메모리 장치 양방과 통신하도록 구성되는, 메모리 장치.
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