KR20130095527A - Semiconductor device and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to increase luminous efficiency, by decreasing dislocation defect density of an epi layer. CONSTITUTION: A substrate comprises a plurality of protruded parts (112) on the surface of one side. Seed patterns (120) are comprised on each protruded part of the substrate. An epi layer is formed by the growth of the seed patterns. A seed layer (130) is formed on the surface of one side of the substrate. The seed layer and the substrate are patterned at the same time.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of manufacturing the same.

발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.

상기 발광 다이오드(Light Emitting Diode; LED)는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the P-type semiconductor and the N-type semiconductor are bonded to each other by applying a voltage to the P-type semiconductor and the N-type semiconductor, the light emitting diode (LED) Type semiconductor and the electrons of the N type semiconductor migrate toward the P type semiconductor, and the electrons and the holes move to the PN junction.

상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 광의 형태로 방출된다.The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, energy corresponding to a height difference between the conduction band and the electromotive band, that is, an energy difference, is emitted, and the energy is emitted in the form of light.

이러한 발광 다이오드는 광을 발하는 반도체 소자로서 친환경, 저 전압, 긴 수명 및 저 가격 등의 특징이 있으며, 종래에는 표시용 램프나 숫자와 같은 단순 정보표시에 많이 응용되어 왔으나, 최근에는 산업기술의 발전, 특히 정보표시 기술과 반도체 기술의 발전으로 디스플레이 분야, 자동차 헤드램프, 프로젝터 등 다방면에 걸쳐서 사용되기에 이르렀다.Such a light emitting diode is a semiconductor device that emits light and has characteristics such as eco-friendliness, low voltage, long lifespan, and low cost. In the past, light emitting diodes have been widely applied to simple information display such as display lamps and numbers. In particular, with the development of information display technology and semiconductor technology, it has been used in various fields such as display fields, automobile headlamps and projectors.

이러한 발광 다이오드의 P형 반도체와 N형 반도체는 기판 상에 에피층을 성장시킴으로써 형성할 수 있다.The P-type semiconductor and the N-type semiconductor of such a light emitting diode can be formed by growing an epitaxial layer on a substrate.

그러나 종래의 에피층은 높은 전위 결함 밀도가 109 내지 1010개/㎠로 대단히 높다. 또한 현재 많은 연구가 이루어지는 PSS(Patterned Sapphire Substrate) 상에 에피층을 성장하여도 에피층의 전위 결함 밀도가 108 내지 109개/㎠로 높아 에피층을 이용하여 발광 소자를 제조하는 경우, 발광 효율이 저하되고, 소자의 신뢰성이 낮아지는 등의 문제가 발생된다.
However, the conventional epilayer has a very high dislocation defect density of 10 9 to 10 10 / cm 2. In addition, when the epitaxial layer is grown on a patterned sapphire substrate (PSS), which is currently being studied, the dislocation defect density of the epitaxial layer is 10 8 to 10 9 / cm 2, which is high. Problems arise, such as an efficiency fall and the reliability of an element becoming low.

본 발명의 목적은 전위 결함 밀도가 낮은 에피층을 포함하는 반도체 소자 및 그의제조 방법을 제공하는 것이다.
An object of the present invention is to provide a semiconductor device comprising an epitaxial layer having a low dislocation defect density and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 일측 표면에 복수의 돌출부를 구비한 기판; 상기 기판의 돌출부들 상에 각각 구비된 시드 패턴들; 및 상기 시드 패턴들로부터 성장되어 하나의 층을 이루는 에피층;을 포함하며, 상기 돌출부와 시드 패턴은 상기 기판의 일측 표면 상에 시드층을 형성한 후, 상기 시드층과 기판을 동시에 패터닝하여 형성한 것을 특징으로 하는 반도체 소자가 제공된다.In order to achieve the above object, according to an aspect of the present invention, a substrate having a plurality of protrusions on one surface; Seed patterns provided on the protrusions of the substrate, respectively; And an epitaxial layer grown from the seed patterns to form a single layer, wherein the protrusion and the seed pattern are formed by simultaneously patterning the seed layer and the substrate after forming a seed layer on one surface of the substrate. A semiconductor device is provided.

상기 에피층은 상기 돌출부의 밀도 보다는 높고, 108 개/㎠ 이하의 밀도로 전위(dislocation) 결함을 포함할 수 있다.The epi layer is higher than the density of the protrusions and may include dislocation defects at a density of 10 8 / cm 2 or less.

상기 반도체 소자는 상기 돌출부들을 둘러싸는 홈부를 포함하며, 상기 에피층는 상기 홈부를 덮어 상기 에피층과 홈부 사이에 이격 공간을 구비할 수 있다.The semiconductor device may include a groove part surrounding the protrusions, and the epi layer may cover the groove part and have a spaced space between the epi layer and the groove part.

상기 반도체 소자는 상기 이격 공간의 내부 표면 상에 반사층을 구비할 수 있다.The semiconductor device may include a reflective layer on an inner surface of the separation space.

상기 반사층은 금(Au), 은(Ag) 또는 알루미늄(Al)을 포함할 수 있다.The reflective layer may include gold (Au), silver (Ag), or aluminum (Al).

상기 돌출부는 그 높이가 1 내지 3㎛일 수 있다.The protrusion may have a height of 1 to 3 μm.

상기 에피층은 GaN을 포함하는 층이며, 상기 에피층 상에 구비된 제1형 반도체층, 상기 제1형 반도체층 상에 구비된 활성층 및 상기 활성층 상에 구비된 제2형 반도체층을 더 포함할 수 있다.The epi layer is a layer including GaN, and further includes a first type semiconductor layer provided on the epi layer, an active layer provided on the first type semiconductor layer, and a second type semiconductor layer provided on the active layer. can do.

본 발명의 일 측면에 따르면, 기판을 준비하는 단계; 상기 기판의 일측 표면 상에 시드층을 형성하는 단계; 상기 시드층 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 이용하여 상기 시드층과 기판을 패터닝하되, 상기 기판을 일정 깊이로 패터닝하여 상기 기판의 일측 표면에 복수의 돌출부와 상기 돌출부들 상에 구비된 복수의 시드 패턴을 형성하는 단계; 상기 시드 패턴들로부터 재성장시켜 하나의 에피층을 형성하는 단계;를 포함하는 반도체 소자 제조 방법이 제공된다.According to an aspect of the invention, preparing a substrate; Forming a seed layer on one surface of the substrate; Forming a mask pattern on the seed layer; Patterning the seed layer and the substrate using the mask pattern as a mask, and patterning the substrate to a predetermined depth to form a plurality of protrusions and a plurality of seed patterns provided on the protrusions on one surface of the substrate; ; Regrowth from the seed patterns to form a single epitaxial layer is provided.

상기 시드층과 기판을 패터닝하는 공정은 상기 시드층과 기판을 건식 식각하는 공정일 수 있다.The process of patterning the seed layer and the substrate may be a process of dry etching the seed layer and the substrate.

상기 돌출부들 형성하는 단계는 상기 돌출부들 사이에 홈부를 형성하며, 상기 에피층을 성장시키는 단계는 상기 홈부와 상기 에피층 사이에 이격 공간을 형성시키는 단계일 수 있다.The forming of the protrusions may include forming a groove between the protrusions, and growing the epi layer may form a space between the groove and the epi layer.

상기 반도체 소자 제조 방법은 상기 에피층을 성장시키는 단계 이후, 상기 이격 공간 내의 내부 표면 상에 반사층을 형성하는 단계를 더 포함하며, 상기 반사층을 형성하는 단계는 상기 에피층과 기판의 표면 상에 상기 에피층과 기판을 보호하는 하기 위해 형성하되, 상기 에피층이 형성된 기판의 측면의 일부를 노출하는 개구부를 구비한 보호막을 형성하는 단계; 상기 보호막이 형성된 기판을 반사 물질 파티클이 분산된 분산액이 담긴 용기를 구비한 진공 챔버 내부로 장입하는 단계; 상기 진공 챔버 내부를 배기하여 상기 진공 챔버 내부를 진공으로 형성하는 단계; 상기 기판의 일부를 상기 분산액에 담그되, 상기 보호막이 형성되지 않은 개구부는 상기 분산액에 잠기도록 담그는 단계; 상기 진공 챔버 내부의 압력을 올려 상기 이격 공간 내부를 분산액으로 채우는 단계; 및 상기 기판을 분산액으로부터 꺼낸 후, 상기 기판을 가열하여 상기 분산액의 용액은 증발시키고, 상기 분삭액의 반사 물질 파티클은 상기 이격 공간 내의 내벽 상에 반사층을 형성하는 단계;를 포함할 수 있다.The method of manufacturing a semiconductor device may further include forming a reflective layer on an inner surface of the separation space after growing the epitaxial layer, and the forming of the reflective layer may be performed on the surfaces of the epitaxial layer and the substrate. Forming a protective layer formed to protect the epitaxial layer and the substrate, the protective layer having an opening exposing a portion of a side surface of the substrate on which the epitaxial layer is formed; Charging the substrate on which the protective film is formed into a vacuum chamber including a container containing a dispersion in which reflective material particles are dispersed; Exhausting the inside of the vacuum chamber to form the inside of the vacuum chamber as a vacuum; Dipping a portion of the substrate in the dispersion, but dipping the opening in which the protective film is not formed soaked in the dispersion; Raising the pressure inside the vacuum chamber to fill the space inside with the dispersion; And after removing the substrate from the dispersion, heating the substrate to evaporate a solution of the dispersion, and reflecting particles of the powder to form a reflective layer on an inner wall in the separation space.

상기 반도체 소자 제조 방법은 상기 에피층을 성장시키는 단계 이후, 상기 에피층 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 성장시키는 단계;를 포함할 수 있다.
The method of manufacturing a semiconductor device may include growing a first type semiconductor layer, an active layer, and a second type semiconductor layer on the epi layer after growing the epi layer.

본 발명에 의하면, 밀도가 낮은 에피층을 포함하는 반도체 소자 및 그의제조 방법을 제공하는 효과가 있다.
According to the present invention, there is an effect of providing a semiconductor device including an epitaxial layer having a low density and a method of manufacturing the same.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이다.
도 2 및 도 3은 일 실시 예에 따른 반도체 소자의 기판의 실시 예들을 보여주는 평면도들이다.
도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이다.
도 5 내지 도 13은 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present disclosure.
2 and 3 are plan views illustrating embodiments of a substrate of a semiconductor device according to example embodiments.
4 is a cross-sectional view of a semiconductor device according to another exemplary embodiment of the present disclosure.
5 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device according to an embodiment of the present disclosure.

도 2 및 도 3은 일 실시 예에 따른 반도체 소자의 기판의 실시 예들을 보여주는 평면도들이다.2 and 3 are plan views illustrating embodiments of a substrate of a semiconductor device according to example embodiments.

도 1을 참조하여 설명하면, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 기판(110), 시드 패턴(120)들 및 에피층(130)을 포함할 수 있다.Referring to FIG. 1, a semiconductor device 100 according to an embodiment may include a substrate 110, seed patterns 120, and an epi layer 130.

상기 기판(110)은 성장 기판일 수 있으며, 상기 성장 기판은 특별히 한정되지 않으며, 예를 들어, GaN 기판, 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있다.The substrate 110 may be a growth substrate, and the growth substrate is not particularly limited. For example, the substrate 110 may be a GaN substrate, a sapphire substrate, a silicon carbide substrate, or a silicon substrate.

상기 기판(110)은 그 일측 표면에 돌출부(112)를 복수 개 구비할 수 있다.The substrate 110 may include a plurality of protrusions 112 on one surface thereof.

상기 돌출부(112)는 상부면(112a)과 측면(112b)을 포함할 수 있다.The protrusion 112 may include an upper surface 112a and a side surface 112b.

상기 돌출부(112)의 상부면(112a)은 평평한 표면이며, 상기 돌출부(112)의 측면(112b)은 일정 기울기를 가져 경사진 형태로 구비될 수 있다.The upper surface 112a of the protrusion 112 is a flat surface, and the side surface 112b of the protrusion 112 may be provided in an inclined form with a predetermined slope.

상기 기판(110)은 상기 돌출부(112)들 사이에 구비되거나, 상기 돌출부(112)들을 둘러싸는 형태로 구비된 홈부(114)를 포함할 수 있다. 이때, 상기 돌출부(112)는 그 높이가 1 내지 3㎛일 수 있다.The substrate 110 may include a groove 114 provided between the protrusions 112 or in a form surrounding the protrusions 112. In this case, the height of the protrusion 112 may be 1 to 3㎛.

그러므로 상기 돌출부(112)와 홈부(114)는 상기 기판(110)의 일측 표면을 패터닝, 즉, 식각 공정(바람직하게는 건식 식각 공정)으로 식각함으로써 형성될 수 있는데, 상기 돌출부(112), 특히 상기 돌출부(112)의 상부면(112a)은 상기 기판(110)의 일측 표면 중 식각되지 않은 부분이며, 상기 홈부(114)는 식각된 부분일 수 있다.Therefore, the protrusions 112 and the grooves 114 may be formed by patterning one surface of the substrate 110, that is, by etching an etching process (preferably a dry etching process). The upper surface 112a of the protrusion 112 may be an unetched portion of one surface of the substrate 110, and the groove 114 may be an etched portion.

상기 돌출부(112)들은 도 2 및 도 3에 도시된 바와 같은 다양한 형태로 상기 기판(110)의 일측 표면 상에 구비될 수 있다. 즉, 상기 돌출부(112)들은 상기 기판(110)의 가로 및 세로 방향으로 열이 맞춰진 형태로 구비(도 2 도시)될 수 있고, 상기 돌출부(112)들이 지그재그 형태로 반복되어 구비(도 3 도시)될 수도 있다. 이때, 도 2 및 도 3은 상기 돌출부(112)들이 구비될 수 있는 대표적인 실시 예들을 도시한 것으로 이에 한정되지 않으며 다양한 형태로 구비될 수 있다.The protrusions 112 may be provided on one surface of the substrate 110 in various forms as shown in FIGS. 2 and 3. That is, the protrusions 112 may be provided in a form in which columns are aligned in the horizontal and vertical directions of the substrate 110 (shown in FIG. 2), and the protrusions 112 are repeatedly provided in a zigzag form (shown in FIG. 3). May be applied. 2 and 3 illustrate exemplary embodiments in which the protrusions 112 may be provided, but are not limited thereto and may be provided in various forms.

상기 시드 패턴(120)들은 상기 돌출부(112)의 상부면(112a) 상에 구비될 수 있다.The seed patterns 120 may be provided on the upper surface 112a of the protrusion 112.

상기 시드 패턴(120)들은 상부면(120a)과 측면(120b)을 포함할 수 있으며, 상기 시드 패턴(120)들의 상부면(120a)과 상기 돌출부(112)의 상부면(112a)은 평형하게 구비될 수 있으며, 상기 시드 패턴(120)들의 측면(120b)과 상기 돌출부(1120)의 측면(112b)은 동일한 경사각으로 이루어질 수 있으며, 특히, 상기 시드 패턴(120)들의 측면(120b)과 상기 돌출부(112)의 측면(112b)은 동일 평면을 이룰 수 있다. 즉, 상기 드 패턴(120)들의 측면(120b)과 상기 돌출부(112)의 측면(112b)은 상기 시드 패턴(120)들과 상기 돌출부(112)가 한 번의 패터닝으로 형성됨으로써 동일 평면을 이룰 수 있다.The seed patterns 120 may include an upper surface 120a and a side surface 120b, and the upper surface 120a of the seed patterns 120 and the upper surface 112a of the protrusion 112 may be balanced. The sidewalls 120b of the seed patterns 120 and the sidewalls 112b of the protrusion 1120 may have the same inclination angle, and in particular, the sidewalls 120b of the seed patterns 120 and the Sides 112b of the protrusions 112 may be coplanar. That is, the seed patterns 120 and the side surfaces 112b of the protrusions 112 may form the same plane by forming the seed patterns 120 and the protrusions 112 by one patterning. have.

상기 시드 패턴(120)들은 그 내부에 전위 결함(122)을 포함할 수 있다.The seed patterns 120 may include dislocation defects 122 therein.

상기 시드 패턴(120)들 내부의 전위 결함(122)은 상기 시드 패턴(120)들을 형성할 때 생성될 수 있다. 상기 시드 패턴(120)들은 이후 설명하는 바와 같이 시드층을 형성한 후 패터닝하여 형성됨으로, 상기 시드 패턴(120)들 내부의 전위 결함(122)은 시드층으로부터 유래될 수 있는데, 상기 시드층은 상기 기판(110)의 일측 표면 상에 에피 성장함으로써 형성되므로, 상기 전위 결함(122)은 상기 기판(110)의 일측 표면에 대해 수직하는 방향으로 형성될 수 있다.Dislocation defects 122 in the seed patterns 120 may be generated when the seed patterns 120 are formed. The seed patterns 120 are formed by patterning a seed layer after forming the seed layer, as described below, so that the dislocation defects 122 in the seed patterns 120 may be derived from the seed layer. Since the epitaxial defects 122 are formed by epitaxially growing on one surface of the substrate 110, the dislocation defects 122 may be formed in a direction perpendicular to one surface of the substrate 110.

상기 에피층(130)은 상기 시드 패턴(120)들로부터 성장되어 하나의 층을 이루는 형태로 구비될 수 있다. 또한 상기 에피층(130)은 GaN을 포함하여 이루어질 수 있다.The epi layer 130 may be formed in a form of one layer grown from the seed patterns 120. In addition, the epi layer 130 may include GaN.

즉, 상기 에피층(130)은 이후 설명하는 바와 같이 상기 시드 패턴(120)들 각각에서 상기 시드 패턴(120)의 상부면(120a) 및 측면(120b) 방향으로 성장하여 하나의 층으로 합쳐진 형태로 구비될 수 있다.That is, the epi layer 130 is grown in the direction of the top surface 120a and the side surface 120b of the seed pattern 120 in each of the seed patterns 120 as described later and merged into one layer. It may be provided as.

상기 에피층(130)은 그 내부에 다양한 형태의 전위 결함(122,132)들을 포함할 수 있다.The epi layer 130 may include various types of dislocation defects 122 and 132 therein.

상기 에피층(130) 내의 다양한 형태의 전위 결함(122, 132)들 중 한 가지는 상기 시드 패턴(120)들에서 유래된 제1 전위 결함(122a)과 제2 전위 결함(122b)을 포함하는 전위 결함(122)을 포함할 수 있고, 상기 에피층(130) 내의 전위 결함(122, 132)들 중 또 한 가지는 상기 시드 패턴(120)들 각각에서 성장된 결정들이 결합하면서 형성된 결정 입계(grain boundary) 형태의 제3 전위 결함(132)을 포함할 수 있다.One of various types of dislocation defects 122 and 132 in the epi layer 130 includes a dislocation including a first dislocation defect 122a and a second dislocation defect 122b derived from the seed patterns 120. A defect 122, wherein another of the dislocation defects 122 and 132 in the epi layer 130 is a grain boundary formed by combining the crystals grown in each of the seed patterns 120. ) May include a third potential defect 132.

이때, 상기 제1 전위 결합(122a)은 상기 시드 패턴(120)의 상부면(120a)에 접촉하여 상기 에피층(130) 내에서 상부 방향으로 형성되나, 상기 제2 전위 결함(122b)은 상기 시드 패턴(120)의 측면(120b)에 접촉하여 상기 에피층(130) 내에서 측면 방향으로 형성될 수 있다. 이는 상기 전위 결합(122)은 상기 에피층(130)이 상기 시드 패턴(120)들의 상부면(120a)에서는 상부 방향으로 주로 에피 성장하고, 상기 시드 패턴(120)들의 측면(120b)에서는 측면 방향으로 주로 에피 성장하기 때문에, 상기 에피층(130) 내의 상기 제1 전위 결함(122a) 및 제2 전위 결함(122b)들도 동일한 방향으로 주로 성장되기 때문일 수 있다.In this case, the first dislocation coupling 122a is formed in the upper direction in the epi layer 130 by contacting the upper surface 120a of the seed pattern 120, but the second dislocation defect 122b is The epitaxial layer 130 may be formed in the lateral direction in contact with the side surface 120b of the seed pattern 120. This is because the potential coupling 122 epitaxially grows in the upper direction in the upper surface 120a of the seed patterns 120, and in the lateral direction in the side surface 120b of the seed patterns 120. Since the epitaxial growth is mainly performed, the first dislocation defects 122a and the second dislocation defects 122b in the epitaxial layer 130 may also be mainly grown in the same direction.

상기 에피층(130) 내부의 전위 결함(122, 132)은 상기 돌출부(120)들이 이루는 밀도 보다는 높고, 108 개/㎠ 이하의 밀도로 구비될 수 있다.Dislocation defects 122 and 132 in the epi layer 130 may be higher than the density of the protrusions 120 and may be provided at a density of 10 8 / cm 2 or less.

상기 에피층(130)은 상기 돌출부(112)들의 상부면(112a)을 포함하는 상기 돌출부(112)의 상단 일부분을 덮는 형태로 구비될 수 있다. 이는 에피층(130)은 상기 시드 패턴(120)의 측면(120b)에서 측면 방향으로 주로 성장되기는 하나, 하부 방향으로도 일정 두께로 성장되기 때문이다.The epi layer 130 may be provided to cover a portion of the upper end of the protrusion 112 including the upper surface 112a of the protrusions 112. This is because the epitaxial layer 130 is mainly grown in the lateral direction at the side surface 120b of the seed pattern 120, but is also grown to a predetermined thickness in the downward direction.

한편, 상기 에피층(130)과 상기 기판(110) 사이에는 이격 공간(140)이 형성될 수 있다.Meanwhile, a space 140 may be formed between the epi layer 130 and the substrate 110.

상기 이격 공간(140)은 상기 에피층(130)의 하부 표면, 상기 돌출부(112)들의 측면(112b)의 일부 및 상기 홈부(114)로 둘러싸인 형태로 구비될 수 있다.The separation space 140 may be provided in a form surrounded by a lower surface of the epi layer 130, a part of the side surfaces 112b of the protrusions 112, and the groove 114.

상기 돌출부(112)들 사이에 구비된 복수 개의 상기 이격 공간(140)은 서로 이어진 형태로 구비될 수 있다. 이는 상기 홈부(114)가 상기 돌출부(112)들을 둘러싸는 형태로 서로 연결되어 있는 형태로 구비되어 있을 수 있기 때문이다.The plurality of separation spaces 140 provided between the protrusions 112 may be provided in a form of being connected to each other. This is because the groove 114 may be provided in a form in which the grooves 114 are connected to each other in a form surrounding the protrusions 112.

상기 이격 공간(140)은 그 내부 표면 상에 반사층(142)을 구비할 수 있다. 즉, 상기 반사층(142)은 상기 에피층(130)의 하부 표면, 상기 돌출부(112)들의 측면(112b)의 일부 및 상기 홈부(114)의 표면 상에 구비될 수 있다.The separation space 140 may include a reflective layer 142 on an inner surface thereof. That is, the reflective layer 142 may be provided on the lower surface of the epi layer 130, a part of the side surfaces 112b of the protrusions 112, and the surface of the groove 114.

상기 반사층(142)은 금(Au), 은(Ag) 또는 알루미늄(Al)을 포함하여 이루어질 수 있다.The reflective layer 142 may include gold (Au), silver (Ag), or aluminum (Al).

한편, 상기 이격 공간(140)의 상기 반사층(142)과 상기 홈부(114) 사이에는 에피 파티클(134)을 포함할 수 있다. 상기 에피 파티클(134)은 상기 에피층(130)이 상기 시드 패턴(120)들로부터 성장될 때, 상기 에피층(130)을 이루는 물질과 동일한 물질로 상기 홈부(114) 표면 상에서 성장되어 형성될 수 있다. Meanwhile, an epi particle 134 may be included between the reflective layer 142 and the groove 114 of the separation space 140. The epi particle 134 is formed by growing on the surface of the groove 114 with the same material as the material forming the epi layer 130 when the epi layer 130 is grown from the seed patterns 120. Can be.

따라서, 본 발명의 일 실시 예에 따른 반도체 소자(100)는 에피층(130)을 포함하되, 전위 결합(122, 132)의 밀도가 상기 에피층(130)이 구비된 상기 기판(110)의 돌출부(120)들의 밀도 보다는 높고, 108 개/㎠ 이하의 밀도로 구비되어 일반적으로 기판 상에 성장되는 에피층에 비해 그 전위 밀도가 낮게 구비될 수 있다.Therefore, the semiconductor device 100 according to the embodiment of the present invention includes an epitaxial layer 130, and the density of the potential bonding 122 and 132 of the substrate 110 provided with the epitaxial layer 130. The dislocation density may be higher than that of the protrusions 120, and the dislocation density may be lower than that of the epi layer grown on a substrate having a density of 10 8 pieces / cm 2 or less.

또한, 상기 반도체 소자(100)는 상기 에피층(130)과 기판(110) 사이에 이격 공간(140)을 구비하고, 상기 이격 공간(140) 내부 표면 상에 반사층(142)을 구비하여, 상기 에피층(130)으로 진행하는 광을 반사시키는 구조를 구비할 수 있다.In addition, the semiconductor device 100 includes a space 140 between the epi layer 130 and the substrate 110, and includes a reflective layer 142 on an inner surface of the space 140. It may have a structure for reflecting light traveling to the epi layer 130.

도 4는 본 발명의 다른 실시 예에 따른 반도체 소자의 단면도이다.4 is a cross-sectional view of a semiconductor device according to another exemplary embodiment of the present disclosure.

도 4를 참조하여 설명하면, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 기판(110), 시드 패턴(120)들, 에피층(130), 제1형 반도체층(210), 활성층(220), 제2형 반도체층(230), 투명 전극(240), 제1전극(250) 및 제2전극(260)을 포함할 수 있다. 또한, 상기 반도체 소자(200)는 초격자층(미도시) 및 전자 브로킹층(미도시)을 더 포함할 수 있다.Referring to FIG. 4, a semiconductor device 200 according to another exemplary embodiment of the present inventive concept may include a substrate 110, seed patterns 120, an epi layer 130, a first type semiconductor layer 210, and an active layer. It may include a 220, a second type semiconductor layer 230, a transparent electrode 240, a first electrode 250, and a second electrode 260. In addition, the semiconductor device 200 may further include a superlattice layer (not shown) and an electron breaking layer (not shown).

상기 기판(110), 시드 패턴(120)들 및 에피층(130)은 본 발명의 일 실시 예에 따른 반도체 소자(100)의 기판(110), 시드 패턴(120)들 및 에피층(130)과 동일한 구성을 포함하고 있으므로 자세한 설명은 생략한다.The substrate 110, the seed patterns 120, and the epi layer 130 may be the substrate 110, the seed patterns 120, and the epi layer 130 of the semiconductor device 100 according to an exemplary embodiment. Since it includes the same configuration as the detailed description thereof will be omitted.

이때, 상기 에피층(130)은 본 실시 예에서는 버퍼층으로 이용될 수 있다.In this case, the epi layer 130 may be used as a buffer layer in the present embodiment.

상기 제1형 반도체층(210)은 제1형 불순물, 예컨대, N형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 계열의 Ⅲ족 질화물 반도체층일 수 있다. 상기 제1형 반도체층(210)은 N형 불순물이 도핑된 GaN층, 즉, N-GaN층일 수 있다. 또한, 상기 제1형 반도체층(210)은 단일층 또는 다중층, 예컨대, 상기 제1형 반도체층(210)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The first type semiconductor layer 210 may be a III-N-based compound semiconductor doped with a first-type impurity, for example, an N-type impurity, for example, an (Al, Ga, In) N-based group III nitride semiconductor layer. The first type semiconductor layer 210 may be a GaN layer doped with N-type impurities, that is, an N-GaN layer. In addition, when the first type semiconductor layer 210 is formed of a single layer or multiple layers, for example, the first type semiconductor layer 210 is formed of multiple layers, the first type semiconductor layer 210 may have a superlattice structure.

상기 활성층(220)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(220)은 단일층 또는 복수층으로 이루어질 수 있고, 적어도 일정 파장의 광을 발광할 수 있다. 또한, 상기 활성층(220)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.The active layer 220 may be formed of a compound semiconductor of III-N series, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 220 may be formed of a single layer or a plurality of layers, It can emit light. In addition, the active layer 220 may have a single quantum well structure including one well layer (not shown), or a multiple quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure. In this case, the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.

상기 제2형 반도체층(230)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체일 수 있다. 상기 제2형 반도체층(230)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 제2형 반도체층(230)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(230)은 초격자 구조로 이루어질 수 있다.The second type semiconductor layer 230 may be a III-N type compound semiconductor doped with a second type impurity, for example, a P type impurity, such as a (Al, In, Ga) N type Group III nitride semiconductor. The second type semiconductor layer 230 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer. In addition, the second type semiconductor layer 230 may be formed of a single layer or multiple layers. For example, the second type semiconductor layer 230 may have a superlattice structure.

상기 투명 전극층(240)은 ITO, ZnO 또는 IZO 등과 같은 TCO 또는 Ni/Au 등과 같은 콘택 물질을 포함하여 이루어질 수 있으며, 상기 제2형 반도체층(240)과는 오믹 접촉을 이루는 역할을 한다.The transparent electrode layer 240 may include a contact material such as TCO or Ni / Au such as ITO, ZnO, or IZO, and serves to make ohmic contact with the second type semiconductor layer 240.

상기 초격자층(미도시)은 상기 제1형 반도체층(210)과 활성층(220) 사이에 구비될 수 있으며, Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(미도시)은 상기 활성층(220) 이전에 형성되는 위치에 구비됨으로써 상기 활성층(220)으로 전위 결함 등이 전달되는 것을 방지하여 상기 활성층(220)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(220)의 결정성을 우수하게 하는 역할을 할 수 있다.The superlattice layer (not shown) may be provided between the first type semiconductor layer 210 and the active layer 220, and the III-N-based compound semiconductor, for example (Al, Ga, In) N semiconductor layer A layer stacked in a plurality of layers, for example, an InN layer and an InGaN layer may be repeatedly stacked, and the superlattice layer (not shown) is provided at a position formed before the active layer 220, thereby forming the active layer 220. The dislocation defect may be prevented from being transferred to () to mitigate the formation of dislocations or defects of the active layer 220, and may serve to improve the crystallinity of the active layer 220.

상기 전자 브로킹층(미도시)은 상기 활성층(220)과 제2형 반도체층(230) 사이에 구비될 수 있으며, 전자 및 전공의 재결합 효율을 높이기 위해 구비될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(미도시)은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.The electron breaking layer (not shown) may be provided between the active layer 220 and the second type semiconductor layer 230, and may be provided to increase recombination efficiency of electrons and holes, and have a relatively wide band gap. It may be provided with a material. The electron breaking layer (not shown) may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.

상기 제1전극(250)은 상기 제1형 반도체층(210)의 일정 표면 상에 구비될 수 있다. 이때, 상기 제1전극(250)이 구비된 제1형 반도체층(210)의 일정 표면은 상기 제2형 반도체층(230) 및 활성층(220)이 일부 식각되어 노출된 표면일 수 있다.The first electrode 250 may be provided on a predetermined surface of the first type semiconductor layer 210. In this case, a predetermined surface of the first type semiconductor layer 210 provided with the first electrode 250 may be a surface exposed by partially etching the second type semiconductor layer 230 and the active layer 220.

상기 제1전극(250)은 Ni, Cr, Ti, Al, Ag 또는 Au 등을 포함하여 이루어질 수 있다.The first electrode 250 may include Ni, Cr, Ti, Al, Ag, Au, or the like.

상기 제2전극(260)은 상기 투명 전극층(240) 상에 구비될 수 있다.The second electrode 260 may be provided on the transparent electrode layer 240.

상기 제2전극(260)은 상기 제1전극(250)과 동일 물질을 포함하여 이루어질 수 있다.The second electrode 260 may include the same material as the first electrode 250.

이때, 상기 반도체 소자(200)는 상기 에피층(130) 상에 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층을 구비하여 상기 에피층(130)으로부터 성장된 전위 결함(122a, 132)을 포함할 수 있다. 이때, 상기 제1형 반도체층(210), 활성층(220), 제2형 반도체층(230)은 상기 에피층(130)의 전위 결함의 밀도 보다 낮은 밀도로 전위 결함을 포함하고 있을 수 있다.In this case, the semiconductor device 200 includes the semiconductor layer including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 on the epi layer 130. Dislocation defects 122a and 132 grown from layer 130. In this case, the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 may include the potential defect at a density lower than that of the potential defect of the epi layer 130.

이는 상기 에피층(130)의 전위 결함(122, 132)들 중 상기 에피층(130)의 측면 방향으로 성장하는 제2 전위 결함(122b)은 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)으로 성장되지 않고 상기 에피층(130) 측면 방향으로 성장하여 상기 에피층(130) 내부에서 소멸될 수 있기 때문이다.The second potential defect 122b growing in the lateral direction of the epitaxial layer 130 among the potential defects 122 and 132 of the epitaxial layer 130 may include the first type semiconductor layer 210 and the active layer 220. ) And do not grow into the second type semiconductor layer 230 and grow in the lateral direction of the epi layer 130 so that they can be dissipated within the epi layer 130.

따라서, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들 내부에 전위 결함의 밀도가 낮아 전기적 특성이 우수한 발광 특성을 보일 수 있다.Accordingly, the semiconductor device 200 according to another embodiment of the present invention may have potential defects in the semiconductor layers including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230. The low density may exhibit excellent light emission characteristics of the electrical characteristics.

또한, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 상기 에피층(130)과 기판(110) 사이에 이격 공간(140)을 포함하고, 상기 이격 공간(140) 내부에 상기 반사층(142)을 구비하여 상기 발광층(220)에서 발광된 광을 반사시키는 반사 특성이 우수할 수 있다.In addition, the semiconductor device 200 according to another embodiment of the present invention includes a space 140 between the epi layer 130 and the substrate 110, and the reflective layer 142 inside the space 140. ) May have excellent reflection characteristics for reflecting light emitted from the light emitting layer 220.

또한, 본 발명의 다른 실시 예에 따른 반도체 소자(200)는 상기 기판(110)의 일측 표면에 복수의 돌출부(112)를 구비하고 있어 상기 발광층(220)에서 발광 광을 반사시키는 반사 특성이 우수할 수 있다.In addition, the semiconductor device 200 according to another embodiment of the present invention includes a plurality of protrusions 112 on one surface of the substrate 110, and thus has excellent reflection characteristics for reflecting light emitted from the light emitting layer 220. can do.

도 5 내지 도 13은 본 발명의 일 실시 예에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.5 to 13 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 5를 참조하여 설명하면, 우선 기판(110)을 준비한다.Referring to FIG. 5, first, the substrate 110 is prepared.

상기 기판(110)은 성장 기판일 수 있으며, 상기 성장 기판은 특별히 한정되지 않으며, 예를 들어, 사파이어 기판, 실리콘카바이드 기판 또는 실리콘 기판 등일 수 있다.The substrate 110 may be a growth substrate, and the growth substrate is not particularly limited. For example, the substrate 110 may be a sapphire substrate, a silicon carbide substrate, or a silicon substrate.

이어서 상기 기판(110) 상에 시드층(124)을 형성한다.Subsequently, a seed layer 124 is formed on the substrate 110.

상기 시드층(124)은 MOCVD 등과 같은 화학 기상 증착 장치 등을 이용하여 형성될 수 있으며, 에피 성장을 통해 형성될 수 있다.The seed layer 124 may be formed using a chemical vapor deposition apparatus such as MOCVD, and may be formed through epitaxial growth.

상기 시드층(124)은 GaN을 포함하여 이루어질 수 있으며, 1 내지 2㎛의 두께로 에피 성장시킨다.The seed layer 124 may include GaN and epitaxially grow to a thickness of 1 to 2 μm.

상기 시드층(124)은 전위 결함(122)을 포함할 수 있다. 상기 전위 결함(122)은 상기 시드층(124)을 상기 기판(110) 상에 에피 성장함으로써 형성될 수 있다. 이는 상기 기판(110)과 시드층(124)이 서로 이종 물질이고, 격자 상수가 일치하지 않아 발생되는 현상일 수 있다. 또한 상기 시드층(124)을 성장함에 있어 성장 과정중에 상기 시드층(124) 내에서 생성될 수도 있다.The seed layer 124 may include a dislocation defect 122. The dislocation defect 122 may be formed by epitaxially growing the seed layer 124 on the substrate 110. This may be a phenomenon caused by dissimilar materials between the substrate 110 and the seed layer 124 and lattice constants do not match. In addition, during the growth of the seed layer 124 may be generated in the seed layer 124 during the growth process.

본 실시 예에서는 상기 전위 결함(122)이 상기 기판(110)으로부터 유래된 것으로 가정하고, 상기 전위 결함(122)이 상기 시드층(124)과 같은 성장 방향, 즉, 상기 기판(110)의 일측 표면에 수직하는 방향으로 성장한 것으로 가정하고 설명한다.In the present embodiment, it is assumed that the dislocation defect 122 is derived from the substrate 110, and the dislocation defect 122 is in the same growth direction as the seed layer 124, that is, one side of the substrate 110. It is assumed that the growth is in a direction perpendicular to the surface.

도 6을 참조하여 설명하면, 상기 시드층(124) 상에 마스크 패턴(126)을 형성한다.Referring to FIG. 6, a mask pattern 126 is formed on the seed layer 124.

상기 마스크 패턴(126)은 포토레지스트 등과 같은 유기물로 형성될 수 있고, 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있고, 금(Au), 은(Ag) 또는 알루미늄(Al) 등과 같은 금속 물질로 형성될 수 있다.The mask pattern 126 may be formed of an organic material such as a photoresist, or an insulating material such as silicon oxide or silicon nitride, and may be formed of a metal such as gold (Au), silver (Ag), or aluminum (Al). It can be formed of a material.

도 7을 참조하여 설명하면, 상기 마스크 패턴(126)을 마스크로 하여 상기 시드층(124)과 기판(110)을 동시에 패터닝하여 복수의 시드 패턴(120)과 돌출부(112)를 형성한다. 또한 상기 패터닝을 통해 상기 기판(110)은 그 일측 표면에 상기 돌출부(112)들 사이 또는 상기 돌출부(112)들을 둘러싸는 홈부(114)를 형성할 수 있다.Referring to FIG. 7, the seed layer 124 and the substrate 110 are simultaneously patterned using the mask pattern 126 as a mask to form a plurality of seed patterns 120 and protrusions 112. In addition, through the patterning, the substrate 110 may form a groove 114 between the protrusions 112 or surrounding the protrusions 112 on one surface thereof.

상기 패터닝은 ICP 식각 등과 같은 건식 식각일 수 있다.The patterning may be dry etching, such as ICP etching.

이때, 상기 시드층(124)과 기판(110)을 동시에 패터닝함으로써 상기 시드 패턴(120)과 그 하부의 돌출부(112)는 동일한 평면 상에 놓이는 측면들(112b, 120b)을 구비될 수 있다. 상기 기판(110)은 1㎛ 이상 바람직하게는 1.5 내지 2㎛의 깊이로 식각할 수 있다.In this case, by simultaneously patterning the seed layer 124 and the substrate 110, the seed pattern 120 and the protrusion 112 at the bottom thereof may have side surfaces 112b and 120b lying on the same plane. The substrate 110 may be etched to a depth of 1 μm or more, preferably 1.5 to 2 μm.

도 8 및 도 9를 참조하여 설명하면, 상기 시드 패턴(120)들을 시드(seed)로하여 재성장시켜 에피층(130)을 성장시킬 수 있다.Referring to FIGS. 8 and 9, the epitaxial layer 130 may be grown by regrowing the seed patterns 120 as seeds.

상기 에피층(130)은 도 8에 도시된 바와 같이 상기 시드 패턴(120)들로부터 각각 성장한 결정립들이 하나의 층을 합쳐짐으로써 형성될 수 있다.As shown in FIG. 8, the epi layer 130 may be formed by combining one layer of crystal grains grown from the seed patterns 120.

상기 시드 패턴(120)들로부터 재성장이 일어나는 동안에 상기 기판(110)의 상기 홈부(114) 상에는 에피 파티클(134)들이 생성될 수 있다.Epi particles 134 may be generated on the groove 114 of the substrate 110 during the regrowth from the seed patterns 120.

이때, 상기 에피층(130)은 상기 시드 패턴(120)들의 상부면(120a) 및 측면(120b) 방향으로 주로 성장하나, 하부 방향으로 일정 두께로 성장함으로써 상기 에피층(130)은 상기 기판(110)의 돌출부(112)의 상부면(112a)에 대해 0.5 내지 1㎛ 정도 아래까지 에피 성장될 수 있다.In this case, the epi layer 130 is mainly grown in the direction of the top surface 120a and the side surface 120b of the seed patterns 120, but is grown to a predetermined thickness in the lower direction so that the epi layer 130 is the substrate ( It may be epitaxially grown to about 0.5 to 1 μm or less with respect to the upper surface 112a of the protrusion 112 of 110.

이로 인해, 도 9에 도시된 바와 같이 상기 에피층(130)과 기판(110) 사이에 이격 공간(140)이 형성되되, 상기 이격 공간(140)의 높이는 1 내지 1.5㎛로 형성될 수 있다.Thus, as shown in FIG. 9, a space 140 is formed between the epi layer 130 and the substrate 110, and the height of the space 140 may be 1 to 1.5 μm.

이때, 상기 에피층(130)은 도 9에 도시된 바와 같은 그 내부에 상기 시드 패턴(120)들 내부에 존재한 전위 결함(122)들로부터 성장되며, 상기 기판(110)의 일측 표면에 수직하는 방향, 즉, 상기 에피층(130)의 수직 성장 방향으로 성장된 제1 전위 결함(122a) 또는 상기 기판(110)의 일측 표면과 평행하는 방향, 즉, 상기 에피층(130)의 측면 방향으로 성장된 제2 전위 결함(122b)을 포함할 수 있다. 또한 상기 에피층(130)이 상기 시드 패턴(120)들로부터 각각 성장하여 하나의 층을 형성함으로써 구비될 수 있는 결정립계 형태의 제3 전위 결함(132)을 포함할 수 있다.In this case, the epi layer 130 is grown from dislocation defects 122 existing in the seed patterns 120 therein, as shown in FIG. 9, and is perpendicular to one surface of the substrate 110. The first dislocation defect 122a grown in the vertical growth direction of the epi layer 130 or in a direction parallel to one surface of the substrate 110, that is, the lateral direction of the epi layer 130. It may include a second potential defect 122b grown. In addition, the epitaxial layer 130 may include a third dislocation defect 132 having a grain boundary shape, which may be provided by growing from the seed patterns 120 to form a single layer.

도 10을 참조하여 설명하면, 상기 에피층(130) 상에 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들을 에피 성장시킬 수 있다.Referring to FIG. 10, semiconductor layers including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 may be epitaxially grown on the epitaxial layer 130.

본 실시 예의 제조 방법이 발광 다이오드를 제조하는 방법인 경우, 상기 반도체층들을 에피 성장시키는 과정에서 초격자층(미도시) 및 전자 브로킹층(미도시)을 포함하여 성장시킬 수 있다.When the manufacturing method of the present embodiment is a method of manufacturing a light emitting diode, the semiconductor layer may be grown to include a superlattice layer (not shown) and an electron breaking layer (not shown) in the process of epitaxially growing the semiconductor layers.

상기 제1형 반도체층(210), 활성층(220), 제2형 반도체층(230), 초격자층(미도시) 및 전자 브로킹층(미도시)은 도 4를 참조하여 설명한 본 발명의 다른 실시 예에서 자세히 설명하고 있으므로 자세한 설명은 생략한다.The first type semiconductor layer 210, the active layer 220, the second type semiconductor layer 230, the superlattice layer (not shown), and the electron breaking layer (not shown) are different from those of the present invention described with reference to FIG. 4. Since the embodiment is described in detail, a detailed description thereof will be omitted.

이때, 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들은 그 내부에 제1 전위 결함(112a) 및 제2 전위 결함(132)을 포함할 수 있다. 이는 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들은 상기 에피층(130)을 시드로 하여 성장하기 때문에 상기 에피층(130) 내의 상기 제1 전위 결함(112a) 또는 제2 전위 결함(132)이 성장되어 구비될 수 있다.In this case, the semiconductor layers including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 may include the first potential defect 112a and the second potential defect 132 therein. It may include. This is because the semiconductor layers including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 grow with the epitaxial layer 130 as a seed, and thus, within the epitaxial layer 130. The first dislocation defect 112a or the second dislocation defect 132 may be grown and provided.

도 11을 참조하여 설명하면, 상기 에피층(130) 상에 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들을 에피 성장시킨 후, 상기 반도체층들이 형성된 상기 기판(110)의 전체 표면 중, 일측 측면의 일정 영역을 제외한 모든 표면 상에 보호막(310)을 형성한다. 상기 보호막(310)은 상기 기판(110)의 타측 표면, 상기 기판(110)과 반도체층들의 측면 및 상기 반도체층들의 표면에 구비되되, 상기 기판(110)과 반도체층들의 측면 일부는 오픈되는 개구부(312)를 구비할 수 있다.Referring to FIG. 11, after epitaxially growing semiconductor layers including the first type semiconductor layer 210, the active layer 220, and the second type semiconductor layer 230 on the epi layer 130, The protective layer 310 is formed on all surfaces of the substrate 110 on which the semiconductor layers are formed except for a predetermined region of one side surface. The passivation layer 310 is provided on the other surface of the substrate 110, the side surfaces of the substrate 110 and the semiconductor layers, and the surface of the semiconductor layers, and an opening part of the side surface of the substrate 110 and the semiconductor layers is opened. 312 may be provided.

상기 보호막(310)은 포토레지스트 등과 같은 유기물로 형성될 수 있고, 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연 물질로 형성될 수 있다.The passivation layer 310 may be formed of an organic material such as a photoresist, or an insulating material such as silicon oxide or silicon nitride.

이어서, 반사 물질 파티클(미도시)이 분산된 분산액(320)이 단긴 용기(330)를 구비한 진공 챔버(340) 내부로 상기 보호막(310)이 형성된 기판(110)을 장입한다.Subsequently, a dispersion 110 in which reflective material particles (not shown) are dispersed is charged into the substrate 110 in which the protective layer 310 is formed into the vacuum chamber 340 including the short container 330.

이때, 상기 분산액(320)의 반사 물질 파티클은 금(Au), 은(Ag) 또는 알루미늄(Al)을 포함하여 이루어질 수 있다. 또한, 상기 반사 물질 파티클은 10 내지 100nm의 크기로 이루어질 수 있다. 본 실시 예에서는 상기 반사 물질 파티클이 은(Ag) 미립자일 수 있으며, 상기 분산액(320)은 은 미립자 콜로이드 분산액일 수 있다.In this case, the reflective material particles of the dispersion 320 may include gold (Au), silver (Ag), or aluminum (Al). In addition, the reflective material particles may have a size of 10 to 100nm. In the present embodiment, the reflective material particles may be silver (Ag) particles, and the dispersion 320 may be a silver fine particles colloidal dispersion.

이어서, 상기 진공 챔버(340) 내부의 기체를 배기하는 배기 공정을 실시하여 상기 진공 챔버(340) 내부를 진공 분위기로 형성한다.Subsequently, an exhaust process of exhausting the gas inside the vacuum chamber 340 is performed to form the inside of the vacuum chamber 340 in a vacuum atmosphere.

이어서, 상기 보호막(310)이 형성된 기판(110)의 일부를 상기 분산액(320)에 담근다. 이때, 상기 기판(110)은 상기 보호막(310)의 개구부(312)는 상기 분산액에 잠기도록 한다.Subsequently, a portion of the substrate 110 on which the passivation layer 310 is formed is immersed in the dispersion 320. In this case, the substrate 110 allows the opening 312 of the passivation layer 310 to be immersed in the dispersion.

이어서, 상기 진공 챔버(340) 내부의 진공 분위기를 깨거나, 상기 진공 챔버(340) 내부의 압력을 올려 상기 개구부(312)를 통해 노출된 상기 기판(110)의 측면을 통해 상기 이격 공간(140) 내부로 상기 분산액을 주입하여 채운다.Subsequently, the vacuum atmosphere inside the vacuum chamber 340 is broken, or the pressure inside the vacuum chamber 340 is raised to increase the pressure inside the vacuum chamber 340 through the side surface of the substrate 110 exposed through the opening 312. Inject the dispersion into the inside.

도 12를 참조하여 설명하면, 상기 분산액(320)이 상기 이격 공간(140) 내부를 채운 상기 기판(110)을 가열하여 상기 분산액(320)의 용액 또는 수분을 제거하여 상기 이격 공간(140)의 내부 표면, 즉, 내벽 상에 상기 반사층(142)을 형성한다. 그리고 상기 보호막(310)을 제거한다.Referring to FIG. 12, the dispersion 320 heats the substrate 110 filling the interior of the separation space 140 to remove a solution or water from the dispersion 320 to remove the solution from the dispersion space 140. The reflective layer 142 is formed on an inner surface, that is, an inner wall. The protective layer 310 is removed.

이때, 상기 기판(110)의 가열은 상기 분산액(320)의 종류에 따라 적절히 선택될 수 있으며, 상기 분산액(320)이 은 미립자 콜로이드 분산액인 경우 100 내지 200도의 온도 가열하여 상기 은 미립자 콜로이드 분산액의 은 보호 분자 또는 수분을 제거하여 상기 반사층(142)을 형성할 수 있다.At this time, the heating of the substrate 110 may be appropriately selected according to the type of the dispersion 320, when the dispersion 320 is a silver particulate colloidal dispersion is heated to a temperature of 100 to 200 degrees of the silver particulate colloidal dispersion The protective layer 142 may be removed to form the reflective layer 142.

도 13을 참조하여 설명하면, 상기 반사층(142)을 형성하는 공정을 진행한 후, 상기 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들의 일부를 메사 식각하여 상기 제2형 반도체층(230)의 일부를 노출시키는 메사 식각 공정하고, 상기 제2형 반도체층(230) 상에 투명 전극층(240)을 형성한 후, 상기 노출된 제1형 반도체층(210) 및 투명 전극층(240) 상에 각각 제1전극(250) 및 제2전극(260)을 형성하는 공정을 진행하여 반도체 소자(200)를 제조할 수 있다.Referring to FIG. 13, after the process of forming the reflective layer 142 is performed, some of the semiconductor layers including the active layer 220 and the second type semiconductor layer 230 are mesa-etched to form the second layer. A mesa etching process exposing a portion of the type semiconductor layer 230, and after forming the transparent electrode layer 240 on the second type semiconductor layer 230, the exposed first type semiconductor layer 210 and transparent The semiconductor device 200 may be manufactured by performing a process of forming the first electrode 250 and the second electrode 260 on the electrode layer 240, respectively.

이때, 도에서 도시하고 있지 않지만, 상기 제1형 반도체층(210), 활성층(220) 및 제2형 반도체층(230)을 포함하는 반도체층들을 분리하는 분리 식각 공정을 실시한 후, 상기 기판(110)을 분리하여 복수의 반도체 소자(200)를 제조할 수도 있다.At this time, although not shown in the figure, after performing a separation etching process for separating the semiconductor layer including the first type semiconductor layer 210, the active layer 220 and the second type semiconductor layer 230, the substrate ( The plurality of semiconductor devices 200 may be manufactured by separating the 110.

또한, 도에서 도시하고 있지 않지만, 상기 기판(110)의 두께를 얇게 하기 위해 상기 기판(110)의 타측 표면을 래핑(rapping) 공정, 그라인딩(grinding) 공정 또는 폴리싱(polishing) 공정을 실시할 수도 있다.In addition, although not shown in the drawing, in order to reduce the thickness of the substrate 110, a lapping process, a grinding process, or a polishing process may be performed on the other surface of the substrate 110. have.

이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.

110 : 기판 112 : 돌출부
114 : 홈부 120 : 시드 패턴들
122 : 전위 결함 130 : 시드층
140 : 이격 공간 142 : 반사층110: substrate 112: protrusion
114 grooves 120 seed patterns
122: dislocation defect 130: seed layer
140: spaced apart space 142: reflective layer

Claims (12)

일측 표면에 복수의 돌출부를 구비한 기판;
상기 기판의 돌출부들 상에 각각 구비된 시드 패턴들; 및
상기 시드 패턴들로부터 성장되어 하나의 층을 이루는 에피층;을 포함하며,
상기 돌출부와 시드 패턴은 상기 기판의 일측 표면 상에 시드층을 형성한 후, 상기 시드층과 기판을 동시에 패터닝하여 형성한 것을 특징으로 하는 반도체 소자.
A substrate having a plurality of protrusions on one surface thereof;
Seed patterns provided on the protrusions of the substrate, respectively; And
And an epitaxial layer grown from the seed patterns to form a single layer.
The protrusion and the seed pattern are formed by forming a seed layer on one surface of the substrate and then patterning the seed layer and the substrate at the same time.
청구항 1에 있어서, 상기 에피층은 상기 돌출부의 밀도 보다는 높고, 108 개/㎠ 이하의 밀도로 전위(dislocation) 결함을 포함하는 반도체 소자.
The semiconductor device according to claim 1, wherein the epi layer is higher than the density of the protrusions and includes dislocation defects at a density of 10 8 / cm 2 or less.
청구항 1에 있어서, 상기 돌출부들을 둘러싸는 홈부를 포함하며,
상기 에피층는 상기 홈부를 덮어 상기 에피층과 홈부 사이에 이격 공간을 구비하는 반도체 소자.
The method according to claim 1, comprising a groove surrounding the protrusions,
The epi layer covers the groove and has a spaced space between the epi layer and the groove.
청구항 3에 있어서, 상기 이격 공간의 내부 표면 상에 반사층을 구비한 반도체 소자.
The semiconductor device of claim 3, further comprising a reflective layer on an inner surface of the separation space.
청구항 4에 있어서, 상기 반사층은 금(Au), 은(Ag) 또는 알루미늄(Al)을 포함하는 반도체 소자.
The semiconductor device of claim 4, wherein the reflective layer comprises gold (Au), silver (Ag), or aluminum (Al).
청구항 1에 있어서, 상기 돌출부는 그 높이가 1 내지 3㎛인 반도체 소자.
The semiconductor device according to claim 1, wherein the protrusion has a height of 1 to 3 μm.
청구항 1에 있어서, 상기 에피층은 GaN을 포함하는 층이며,
상기 에피층 상에 구비된 제1형 반도체층, 상기 제1형 반도체층 상에 구비된 활성층 및 상기 활성층 상에 구비된 제2형 반도체층을 더 포함하는 반도체 소자.
The method of claim 1, wherein the epi layer is a layer containing GaN,
And a second type semiconductor layer provided on the epitaxial layer, an active layer provided on the first type semiconductor layer, and a second type semiconductor layer provided on the active layer.
기판을 준비하는 단계;
상기 기판의 일측 표면 상에 시드층을 형성하는 단계;
상기 시드층 상에 마스크 패턴을 형성하는 단계;
상기 마스크 패턴을 마스크로 이용하여 상기 시드층과 기판을 패터닝하되, 상기 기판을 일정 깊이로 패터닝하여 상기 기판의 일측 표면에 복수의 돌출부와 상기 돌출부들 상에 구비된 복수의 시드 패턴을 형성하는 단계;
상기 시드 패턴들로부터 재성장시켜 하나의 에피층을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
Preparing a substrate;
Forming a seed layer on one surface of the substrate;
Forming a mask pattern on the seed layer;
Patterning the seed layer and the substrate using the mask pattern as a mask, and patterning the substrate to a predetermined depth to form a plurality of protrusions and a plurality of seed patterns provided on the protrusions on one surface of the substrate; ;
Regrowing from the seed patterns to form a single epi layer; semiconductor device manufacturing method comprising a.
청구항 8에 있어서, 상기 시드층과 기판을 패터닝하는 공정은 상기 시드층과 기판을 건식 식각하는 공정인 반도체 소자 제조 방법.
The method of claim 8, wherein the patterning of the seed layer and the substrate is a process of dry etching the seed layer and the substrate.
청구항 8에 있어서, 상기 돌출부들 형성하는 단계는 상기 돌출부들 사이에 홈부를 형성하며,
상기 에피층을 성장시키는 단계는 상기 홈부와 상기 에피층 사이에 이격 공간을 형성시키는 단계인 반도체 소자 제조 방법.
The method of claim 8, wherein the forming of the protrusions to form a groove between the protrusions,
The growing of the epi layer is a step of forming a space between the groove portion and the epi layer.
청구항 10에 있어서, 상기 에피층을 성장시키는 단계 이후, 상기 이격 공간 내의 내부 표면 상에 반사층을 형성하는 단계를 더 포함하며,
상기 반사층을 형성하는 단계는
상기 에피층과 기판의 표면 상에 상기 에피층과 기판을 보호하는 하기 위해 형성하되, 상기 에피층이 형성된 기판의 측면의 일부를 노출하는 개구부를 구비한 보호막을 형성하는 단계;
상기 보호막이 형성된 기판을 반사 물질 파티클이 분산된 분산액이 담긴 용기를 구비한 진공 챔버 내부로 장입하는 단계;
상기 진공 챔버 내부를 배기하여 상기 진공 챔버 내부를 진공으로 형성하는 단계;
상기 기판의 일부를 상기 분산액에 담그되, 상기 보호막이 형성되지 않은 개구부는 상기 분산액에 잠기도록 담그는 단계;
상기 진공 챔버 내부의 압력을 올려 상기 이격 공간 내부를 분산액으로 채우는 단계; 및
상기 기판을 분산액으로부터 꺼낸 후, 상기 기판을 가열하여 상기 분산액의 용액은 증발시키고, 상기 분삭액의 반사 물질 파티클은 상기 이격 공간 내의 내벽 상에 반사층을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
The method of claim 10, further comprising, after growing the epi layer, forming a reflective layer on an inner surface in the separation space,
Forming the reflective layer
Forming a protective film on the surface of the epitaxial layer and the substrate, the protective layer having an opening for exposing a portion of the side surface of the substrate on which the epitaxial layer is formed;
Charging the substrate on which the protective film is formed into a vacuum chamber including a container containing a dispersion in which reflective material particles are dispersed;
Exhausting the inside of the vacuum chamber to form the inside of the vacuum chamber as a vacuum;
Dipping a portion of the substrate in the dispersion, but dipping the opening in which the protective film is not formed soaked in the dispersion;
Raising the pressure inside the vacuum chamber to fill the space inside with the dispersion; And
Removing the substrate from the dispersion, heating the substrate to evaporate the solution of the dispersion, and forming a reflective layer on the inner wall in the separation space of the reflective material particles of the abrasive.
청구항 8에 있어서, 상기 에피층을 성장시키는 단계 이후,
상기 에피층 상에 제1형 반도체층, 활성층 및 제2형 반도체층을 성장시키는 단계;를 포함하는 반도체 소자 제조 방법.The method of claim 8, after the growing of the epi layer,
Growing a first type semiconductor layer, an active layer, and a second type semiconductor layer on the epitaxial layer.
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