KR20130087343A - 신호 처리 장치, 디스플레이 장치, 디스플레이 시스템, 신호 처리 방법 - Google Patents

Abstract

디스플레이 시스템이 개시된다. 본 디스플레이 시스템은, 영상을 표시하고, 통신망 접속을 위한 매체접근제어부를 구비하는 디스플레이 장치, 및, 디스플레이 장치의 매체접근제어부를 통신망에 연결하는 물리계층부를 구비하는 통신 인터페이스 장치를 포함하고, 디스플레이 장치와 통신 인터페이스 장치는 물리계층부와 매체접근제어부 사이의 신호를 시리얼 인터페이스를 이용하여 송수신한다.

Description

신호 처리 장치, 디스플레이 장치, 디스플레이 시스템, 신호 처리 방법 {SIGNAL PROCESSING DEVICE, DISPLAY APPARATUS, DISPLAY SYSTEM, METHOD FOR SIGNAL PROCESSING, AND METHOD FOR PROCESSING AUDIO SIGNAL}

본 발명은 신호 처리 장치, 디스플레이 장치, 디스플레이 시스템, 신호 처리 방법, 및 오디오 신호 처리 방법에 관한 것으로, 통신망 연결을 위한 물리계층(PHY)과 매체접근제어(MAC) 사이의 신호를 하나의 케이블로 송수신할 수 있는 신호 처리 장치, 디스플레이 장치, 디스플레이 시스템, 및 신호 처리 방법에 관한 것이다.

디스플레이 장치는 외부로부터 수신된 디지털 또는 아날로그 영상 신호 또는 내부 저장장치에 다양한 포맷의 압축 파일로 저장된 다양한 영상 신호 등을 영상 처리하여 표시하는 장치이다.

이와 같은 디스플레이 장치는 외부로부터 다양한 신호를 제공받기 위하여, 다양한 입출력 포트를 구비하고 있으며, 최근의 디스플레이 장치는 인터넷에 접속가능하도록 LAN(Local Area Network) 포트를 구비하고 있다.

그러나 이러한 다양한 입출력 포트들은 디스플레이 장치를 경박단소화하는데 어려움을 유발하는바, 디스플레이 장치의 다양한 입출력 포트를 외부 장치에서 처리할 수 있는 방법이 요구되었다.

특히. 하나의 디스플레이 세트나 기기 내부에서 오디오 정보를 전달하기 위하여 I2S(Integrated Interchip Sound) 규격의 오디오 신호(이하에서는 "I2S 신호"라고 함)가 사용된다. 이러한 I2S 신호를 다른 기기로 전달하기 위해서는 별도의 케이블 선을 사용하여 전달해야 한다. 구체적으로, I2S 규격의 오디오 신호를 SPDIF(Sony/Philips Digital Interconnect Format) 신호 또는 아날로그 오디오 신호로 변환하여 전달할 때는 전용 SPDIF 케이블 선 또는 아날로그 오디오 케이블 선을 사용하여야 한다.

그러나, 디스플레이 장치가 외부 장치로 데이터를 전달할 때는 I2S 신호뿐만 아니라 다른 비디오 신호 또는 제어 신호를 같이 전달해야 하므로, 케이블 수가 많아지고 외형적인 관리가 힘들어지는 문제점이 존재한다.

이를 해결하기 위해, 시리얼 인터페이스를 이용하여 복수의 신호(예를 들어, 오디오 신호, 비디오 신호, 제어 신호)를 하나의 케이블로 전달하는 방법이 제안되고 있다.

그러나, 시리얼 인터페이스를 이용하여 I2S 신호를 외부기기에 전송할 경우, 시리얼 인터페이스의 클럭 주파수로 인해, I2S 신호에 포함된 복수의 클럭 신호가 동기화되지 못하게 되므로, I2S 신호에 지터(jitter)가 발생된다. 따라서, 출력되는 오디오의 음질이 열화되는 문제점이 발생하게 된다.

또한, 최근 전자 기술의 발전에 힘입어, 정보의 디지털화가 급속도로 진행되었으며, 멀티미디어 기기의 발전과 더불어 화상압축기술이 매우 중요하게 부각되었다. 이러한 기술적 배경하에서 탄생된 엠펙(Moving Picture Experts Group, MPEG)은 멀티미디어 환경에 가장 핵심기술인 디지털 동영상의 압축부호화를 위한 국제적인 표준안이다.

한편, 엠펙 규격에 따른 전송 스트림 패킷을 수신하여 처리하는 멀티미디어 기기들은 전송 스트림 패킷에 대한 비트 레이트(bit rate)를 검출하고, 검출된 비트 레이트를 이용하여 전송 스트림 패킷에 대한 디코딩 등의 신호 처리를 수행한다.

하지만, 전송 스트림 패킷을 수신하는 튜너와 전송 스트림 패킷에 대해 디코딩을 수행하는 디코더가 별개의 칩으로 구현되는 경우, 전송 스트림 패킷에 대한 비트 레이트를 정확히 검출할 수 없는 경우가 존재한다.

특히, 튜너가 수신된 전송 스트림 패킷을 고속 데이터 인터페이스(High Speed Data Interface)를 통해 디코더로 전달하며 이들이 서로 다른 시스템 타임 클럭을 사용하는 경우, 전송 스트림 패킷에 대한 비트 레이트를 정확히 검출할 수 없는 문제점이 존재한다.

따라서, 본 발명의 목적은 통신망 연결을 위한 물리계층과 매체접근제어 사이의 신호를 하나의 케이블로 송수신할 수 있는 신호 처리 장치, 디스플레이 장치, 디스플레이 시스템 및 신호 처리 방법에 관한 것이다.

또한, 본 발명의 목적은 하나의 케이블 선을 이용하여 복수의 데이터를 제공하면서 지터 성분이 제거된 오디오 신호를 출력하는 신호 처리 장치 및 이의 오디오 신호 처리 방법, 그리고 디스플레이 시스템을 제공함에 있다.

또한, 본 발명의 목적은, 전송 스트림 패킷을 정상적으로 처리할 수 있는 신호 처리 장치 및 그를 이용한 신호 처리 방법을 제공함에 있다.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 디스플레이 장치와 연결 가능한 신호 처리 장치는, 외부 통신망과 연결되는 물리계층부, 상기 물리계층부와 상기 디스플레이 장치를 연결하는 시리얼 인터페이스부, 및, 상기 물리계층부에서 상기 디스플레이 장치의 매체접근제어부로 전송할 신호를 변환하여 상기 시리얼 인터페이스부로 제공하고, 상기 시리얼 인터페이스를 통해 수신되는 신호를 변환하여 상기 물리계층부로 제공하는 변환부를 포함한다.

이 경우, 상기 변환부는, 상기 물리계층부에서 상기 디스플레이 장치의 매체접근제어부로 전송할 신호를 변환하고, 상기 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 상기 임시 저장된 신호를 상기 시리얼 인터페이스부를 통하여 상기 매체접근제어부로 제공한다.

이 경우, 상기 시리얼 인터페이스부는, 상기 변환부의 버퍼에 임시 저장된 신호를 RMII(Reduced Media Independent Interface) 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 상기 디스플레이 장치로 전송하는 것이 바람직하다.

한편, 상기 물리계층부는, 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호를 상기 매체접근제어부로 전송하고, 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호를 상기 매체접근제어부로부터 수신하는 것이 바람직하다.

이 경우, 상기 변환부는, 복수의 송신 FIFO 버퍼를 포함하고, 상기 2개의 수신 데이터 신호를 상기 송신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고, 상기 시리얼 인터페이스부는, 2개의 수신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하는 것이 바람직하다.

이 경우, 상기 변환부는, 상기 CRS_DV 신호의 온 구간에만 상기 2개의 수신 데이터 신호를 상기 송신 FIFO 버퍼에 저장하는 것이 바람직하다.

한편, 상기 변환부는, 상기 RMII_MD 신호를 상기 매체접근제어부로 전송될 RMII_MDi 신호 및 상기 매체접근제어부로부터 수신될 RMII_MDo 신호로 분리하고, 상기 RMII_MDi 신호를 상기 시리얼 인터페이스부에 제공하는 것이 바람직하다.

한편, 상기 변환부는, 복수의 수신 FIFO 버퍼를 포함하고, 상기 시리얼 인터페이스부는, 상기 2개의 송신 데이터 신호에 대응되는 시리얼 신호를 상기 수신 FIFO 버퍼의 크기 단위로 상기 복수의 수신 FIFO 버퍼에 저장하고, 상기 변환부는, 상기 수신 FIFO 버퍼에 저장된 데이터, RMII 신호의 클럭 신호 및 상기 TXEN 신호에 기초하여 2개의 송신 데이터 신호를 복원하고, 복원된 2개의 송신 데이터 신호를 상기 물리계층부에 제공하는 것이 바람직하다.

한편, 상기 변환부는, 상기 RMII_MDo 신호에 대응되는 시리얼 신호를 수신하면, 상기 수신된 시리얼 신호를 RMII_MD 신호로 상기 물리계층부에 제공하는 것이 바람직하다.

한편, 본 신호 처리 장치는, 외부 장치로부터 상기 디스플레이 장치에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력하는 신호 입출력부를 더 포함하고, 상기 시리얼 인터페이스부는, 상기 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나를 상기 디스플레이 장치에 제공하는 것이 바람직하다.

한편, 다른 실시 예에 따른 디스플레이 장치와 연결 가능한 신호 처리 장치는, 상기 디스플레이 장치로부터 복수의 데이터를 수신하고, 수신된 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하는 시리얼 인터페이스부 및 상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하고, 상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하여 상기 오디오 신호의 지터(jitter)를 제거하는 오디오 신호 지터 제거부를 포함한다.

그리고, 상기 새로운 마스터 클럭 신호는, 상기 오디오 신호에 포함된 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 신호와 동기화될 수 있다.

또한, 상기 오디오 신호 지터 제거부는, 상기 복수의 클럭 신호에 포함된 마스터 클럭 신호의 주기 및 위상 중 적어도 하나를 변경하여 상기 새로운 마스터 클럭 신호를 생성할 수 있다.

그리고, 상기 오디오 신호 지터 제거부는, 상기 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 클럭 신호를 임시로 저장하는 적어도 하나의 버퍼, 상기 다른 클럭 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하기 위한 제어 신호를 생성하는 제어 신호 생성부, 및 상기 제어 신호에 따라 상기 새로운 마스터 클럭 신호를 생성하는 클럭 신호 생성부를 포함할 수 있다.

또한, 상기 시리얼 인터페이스부는, 상기 디스플레이 장치로부터 수신된 복수의 데이터 중 오디오 데이터를 I2S(Integrated Interchip Sound) 규격의 오디오 신호로 변환하여 상기 오디오 신호 지터 제거부로 출력할 수 있다.

그리고, 상기 I2S 규격의 오디오 신호는, BLK(bit clock) 신호, LRCLK(left right clock) 신호, S_Data(sound data) 신호 및 MCLK(master clock) 신호를 포함하며, 상기 오디오 신호 지터 제거부는, 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호를 버퍼에 임시 저장하고, 상기 BLK 신호, 상기 LRCLK 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하며, 상기 새로운 마스터 클럭 신호에 따라 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호는 출력할 수 있다.

또한, 상기 복수의 데이터는 오디오 데이터, 비디오 데이터, 제어 데이터 및 부가 데이터를 포함하며, 상기 시리얼 인터페이스부는 하나의 케이블 선을 이용하여 상기 복수의 데이터를 수신할 수 있다.

한편, 본 실시 예에 다른 디스플레이 장치는, 상기 물리계층부를 이용하여 외부 통신망과 연결되는 매체접근제어부, 상기 매체접근제어부와 상기 신호 처리 장치를 연결하는 시리얼 인터페이스부, 및, 상기 매체접근제어부에서 상기 신호 처리 장치의 물리계층부로 전송할 신호를 변환하여 상기 시리얼 인터페이스부로 제공하고, 상기 시리얼 인터페이스를 통해 수신되는 신호를 변환하여 상기 매체접근제어부로 제공하는 변환부를 포함한다.

이 경우, 상기 변환부는, 상기 매체접근제어부에서 상기 신호 처리 장치의 물리계층부로 전송할 신호를 변환하고, 상기 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 상기 임시 저장된 신호를 상기 시리얼 인터페이스부를 통하여 상기 물리계층부로 제공할 수 있다.

이 경우, 상기 시리얼 인터페이스부는, 상기 변환부의 버퍼에 임시 저장된 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 상기 신호 처리 장치로 전송하는 것이 바람직하다.

한편, 상기 매체접근제어부는, 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호를 상기 물리계층부로 전송하고, 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호를 상기 물리계층부로부터 수신하는 것이 바람직하다.

이 경우, 상기 변환부는, 복수의 송신 FIFO 버퍼를 포함하고, 상기 2개의 송신 데이터 신호를 상기 송신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고, 상기 시리얼 인터페이스부는, 2개의 송신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하는 것이 바람직하다.

이 경우, 상기 변환부는, 상기 TXEN 신호의 온 구간에만 상기 2개의 송신 데이터 신호를 상기 송신 FIFO 버퍼에 저장하는 것이 바람직하다.

한편, 상기 변환부는, 상기 RMII_MD 신호를 상기 물리계층부로 전송될 RMII_MDo 신호 및 상기 물리계층부로부터 수신될 RMII_MDi 신호로 분리하고, 상기 RMII_MDo 신호를 상기 시리얼 인터페이스부에 제공하는 것이 바람직하다.

한편, 상기 변환부는, 복수의 수신 FIFO 버퍼를 포함하고, 상기 시리얼 인터페이스부는, 상기 2개의 수신 데이터 신호에 대응되는 시리얼 신호를 상기 수신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고, 상기 변환부는, 상기 수신 FIFO 버퍼에 저장된 데이터, 상기 RMII 클럭 신호, 상기 CRS_DV 신호에 기초하여 2개의 수신 데이터 신호를 복원하여 상기 매체접근제어부에 제공하는 것이 바람직하다.

한편, 상기 변환부는, 상기 RMII_MDi 신호에 대응되는 시리얼 신호를 수신하면, 상기 수신된 시리얼 신호를 상기 RMII_MD 신호로 상기 매체접근제어부에 할 수 있다.

한편, 본 디스플레이 장치는, 상기 디스플레이 장치에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력하는 신호 입출력부를 더 포함하고, 상기 시리얼 인터페이스부는, 상기 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나를 상기 신호 처리 장치에 제공하는 것이 바람직하다.

한편, 다른 실시 예에 따른 디스플레이 장치는 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 전송하는 제1 신호 처리부 및, 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하여 상기 전송 스트림 패킷을 처리하는 제2 신호 처리부를 포함한다.

여기서, 상기 제1 신호 처리부는, 상기 전송 스트림 패킷을 수신하는 수신부, 상기 수신된 전송 스트림 패킷을 순서대로 저장하는 저장부, 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장하도록 제어하는 제어부 및, 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 전송부를 포함할 수 있다.

또한, 상기 시스템 타임 클럭은, 상기 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것임이 바람직하다.

그리고, 상기 제1 신호 처리부는, 고속 데이터 인터페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송할 수 있다.

또한, 상기 제2 신호 처리부는, 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하는 수신부, 상기 수신된 전송 스트림 패킷을 순서대로 저장하는 저장부 및, 상기 저장된 전송 스트림 패킷에 포함된 시간 정보와 상기 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷에 대한 비트 레이트 정보를 검출하는 제어부를 포함할 수 있다.

한편, 본 실시 예에 따른, 디스플레이 시스템은, 영상을 표시하고, 통신망 접속을 위한 매체접근제어(MAC)부를 구비하는 디스플레이 장치, 및, 상기 디스플레이 장치의 매체접근제어부를 상기 통신망에 연결하는 물리계층부를 구비하고, 상기 디스플레이 장치와 상기 통신 인터페이스 장치는 상기 물리계층부와 상기 매체접근제어부 사이의 신호를 시리얼 인터페이스를 이용하여 송수신한다.

이 경우, 상기 물리계층부와 상기 매체접근제어부 사이의 신호는 RMII(Reduced Media Independent Interface) 신호인 것이 바람직하다.

한편, 본 실시 예에 따른 디스플레이 장치의 통신망 접속을 위한 물리계층(PHY)과 매체접근제어(MAC) 사이의 신호 처리 방법은, 상기 물리계층에서 매체접근제어로 전송할 복수의 신호를 하나의 시리얼 신호로 변환하는 단계, 상기 변환된 시리얼 신호를 시리얼 인터페이스로 전송하는 단계, 상기 전송된 시리얼 신호를 복수의 신호로 디먹싱하는 단계, 및, 상기 디먹싱된 복수의 신호를 상기 매체접근제어에 제공하는 단계를 포함한다.

이 경우, 상기 물리계층에서 매체접근제어로 전송할 복수의 신호는, RMII 신호 중 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호인 것이 바람직하다.

한편, 상기 변환하는 단계는, 상기 복수의 신호를 버퍼에 임시 저장하고, 상기 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환하는 것이 바람직하다.

이 경우, 상기 매체접근제어(MAC)는 상기 디스플레이 장치에 구비되고, 상기 물리계층(PHY)은 상기 디스플레이 장치와 이격된 별도의 장치에 구비될 수 있다.

한편, 다른 실시 예에 따른 디스플레이 장치의 통신망 접속을 위한 물리계층(PHY)과 매체접근제어(MAC) 사이의 신호 처리 방법은, 상기 매체접근제어에서 상기 물리계층으로 전송할 복수의 신호를 하나의 시리얼 신호로 변환하는 단계, 상기 변환된 시리얼 신호를 시리얼 인터페이스로 전송하는 단계, 상기 전송된 시리얼 신호를 복수의 신호로 디먹싱하는 단계, 및, 상기 디먹싱된 복수의 신호를 상기 물리계층에 제공하는 단계를 포함한다.

이 경우, 상기 매체접근제어에서 상기 물리계층으로 전송할 복수의 신호는, RMII 신호 중 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호인 것이 바람직하다.

한편, 상기 변환하는 단계는, 상기 복수의 신호를 버퍼에 임시 저장하고, 상기 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환하는 것이 바람직하다.

한편, 상기 매체접근제어(MAC)는 상기 디스플레이 장치에 구비되고, 상기 물리계층(PHY)는 상기 디스플레이 장치와 이격된 별도의 장치에 구비될 수 있다.

한편, 상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른, 디스플레이 장치와 연결 가능한 신호 처리 장치의 오디오 신호 처리 방법은, 상기 디스플레이 장치로부터 복수의 데이터를 수신하는 단계, 상기 수신된 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하는 단계, 상기 오디오 신호의 지터(jitter)를 제거하기 위해, 상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하는 단계, 및 상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하는 단계를 포함한다.

그리고, 상기 새로운 마스터 클럭 신호는, 상기 오디오 신호에 포함된 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 신호와 동기화될 수 있다.

또한, 상기 생성하는 단계는, 상기 복수의 클럭 신호에 포함된 마스터 클럭 신호의 주기 및 위상 중 적어도 하나를 변경하여 상기 새로운 마스터 클럭 신호를 생성할 수 있다.

그리고, 상기 생성하는 단계는, 상기 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 클럭 신호를 임시로 저장하는 단계, 상기 다른 클럭 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하기 위한 제어 신호를 생성하는 단계 및 상기 제어 신호에 따라 상기 새로운 마스터 클럭 신호를 생성하는 단계를 포함할 수 있다.

또한, 상기 변환하는 단계는, 상기 디스플레이 장치로부터 수신된 복수의 데이터 중 오디오 데이터를 I2S(Integrated Interchip Sound) 규격의 오디오 신호로 변환할 수 있다.

그리고, 상기 I2S 규격의 오디오 신호는, BLK(bit clock) 신호, LRCLK(left right clock) 신호, S_Data(sound data) 신호 및 MCLK(master clock) 신호를 포함하며, 상기 생성하는 단계는, 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호를 버퍼에 임시 저장하고, 상기 BLK 신호, 상기 LRCLK 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하며, 상기 출력하는 단계는, 상기 새로운 마스터 클럭 신호에 따라 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호는 출력할 수 있다.

또한, 상기 복수의 데이터는 오디오 데이터, 비디오 데이터, 제어 데이터 및 부가 데이터를 포함하며, 상기 수신하는 단계는, 상기 디스플레이 장치로부터 하나의 케이블 선을 이용하여 상기 복수의 데이터를 수신할 수 있다.

한편, 상기 목적을 달성하기 위한 본 발명의 일 실시 예에 따른, 디스플레이 시스템은, 복수의 데이터를 시리얼 인터페이스로 전송하는 디스플레이 장치, 및 상기 시리얼 인터페이스로부터 전송된 복수의 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하고, 상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하며, 상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하여 상기 오디오 신호의 지터(jitter)를 제거하는 신호 처리 장치를 포함한다.

상술한 바와 같은, 본 발명의 다양한 실시 예에 의해, 오디오 데이터, 비디오 데이터, 제어 데이터 등과 같은 복수의 데이터를 하나의 케이블 선에 전달할 수 있어 외형적인 관리가 쉬워지며, 오디오 신호의 지터 성분을 제거하여 음질 열화의 문제가 발생하지 않게 된다.

한편, 본 발명의 일 실시 예에 따른 제1 신호 처리부 및 제2 신호 처리부를 포함하는 디스플레이 장치의 전송 스트림 패킷 처리 방법은 상기 제1 신호 처리부가 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 전송하는 단계 및, 상기 제2 신호 처리부가 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하여 상기 전송 스트림 패킷을 처리하는 단계를 포함한다.

여기서, 상기 전송하는 단계는, 상기 전송 스트림 패킷을 수신하는 단계, 상기 수신된 전송 스트림 패킷을 순서대로 저장하는 단계 및, 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 단계를 포함하며, 상기 저장하는 단계는, 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장할 수 있다.

또한, 상기 시스템 타임 클럭은, 상기 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것임이 바람직하다.

그리고, 상기 전송하는 단계는, 고속 데이터 인터페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송할 수 있다.

또한, 상기 처리하는 단계는, 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하는 단계, 상기 수신된 전송 스트림 패킷을 순서대로 저장하는 단계 및, 상기 저장된 전송 스트림 패킷에 포함된 시간 정보와 상기 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷에 대한 비트 레이트 정보를 검출하는 단계를 포함할 수 있다.

이상과 같은 본 발명의 다양한 실시 예에 따르면, 제2 신호 처리부는 제1 신호 처리부로부터 수신된 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 이용하여 전송 스트림 패킷에 대한 비트 레이트 정보를 검출할 수 있다. 이에 따라, 고속 데이터 인터페이스에 의해 전송 스트림 패킷에 대한 비트 레이트가 변경되어도, 변경되기 전의 전송 스트림 패킷에 대한 비트 레이트를 검출할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템의 구성을 나타내는 블록도,
도 2는 제1 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 간략한 구성을 나타내는 블록도,
도 3은 제2 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 간략한 구성을 나타내는 블록도,
도 4는 도 1의 디스플레이 장치의 구체적인 구성을 나타내는 블록도,
도 5는 제1 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 신호 처리 동작을 설명하기 위한 도면,
도 6은 RMII의 RX 신호의 신호 처리 동작을 설명하기 위한 도면,
도 7은 RMII의 TX 신호의 신호 처리 동작을 설명하기 위한 도면,
도 8은 RMII의 RMII_MD 신호의 신호 처리 동작을 설명하기 위한 도면,
도 9는 제3 실시 예에 따른 신호 처리 장치의 간략한 구성을 나타내는 블록도,
도 10은 제3 실시 예에 따른 신호 처리 장치의 구성을 자세히 도시한 블럭도,
도 11은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도,
도 12는 본 발명의 도 11의 디스플레이 장치의 제1 신호 처리부의 세부 구성을 설명하기 위한 블록도,
도 13은 본 발명의 도 11의 디스플레이 장치의 제2 신호 처리부의 세부 구성을 설명하기 위한 블록도,
도 14는 본 발명의 제1 실시 예에 따른 신호 처리 방법을 설명하기 위한 흐름도,
도 15은 본 발명의 제2 실시 예에 다른 신호 처리 방법을 설명하기 위한 흐름도,
도 16은 본 발명의 제3 실시 예에 따른 오디오 신호 처리 방법을 설명하기 위한 흐름도, 그리고,
도 17은 본 발명의 제4 실시 예에 따른 전송 스트림 패킷 처리 방법을 설명하기 위한 흐름도이다.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

도 1은 본 발명의 일 실시 예에 따른 디스플레이 시스템의 구성을 나타내는 블록도이다.

도 1을 참조하면, 본 실시 예에 따른 디스플레이 시스템(1000)은 신호 처리 장치(100) 및 디스플레이 장치(300)로 구성될 수 있다.

신호 처리 장치(100)는 디스플레이 장치(300)를 외부 장치와 연결하기 위해 형성된다. 구체적으로, 신호 처리 장치(100)는 외부 장치로부터 수신된 데이터를 시리얼 통신 방식으로 디스플레이 장치(300)에 전송할 수 있으며, 디스플레이 장치(300)로부터 시리얼 통신 방식으로 수신된 데이터를 외부 장치(미도시)에 전송할 수 있다. 여기서 시리얼 통신 방식에는 USB(Universal Serial Bus), I²C, IEEE 1394등 현존하는 시리얼 통신 방식뿐만 아니라, 이후의 시리얼 통신 방식이 적용될 수 있다. 이때, 송수신되는 신호는 영상 신호, 음성 신호, 제어 신호 및 물리계층(PHY)과 물리계층(MAC) 간의 매체 인터페이스 표준인 RMII(Reduced MII)신호일 수 있다.

그리고, 시리얼 통신 방식에 의해 송수신되는 복수의 데이터에는 오디오 데이터만을 포함할 수 있으며, 비디오 데이터, 제어 데이터 및 부가 데이터 등이 포함될 수 있다.

구체적으로, 디스플레이 장치(300)는 오디오 데이터가 포함된 I2S 규격의 오디오 신호(이하에서는 "I2S 신호"라고 함.)를 신호 처리 장치(100)에 전송하기 위해, I2S 신호를 시리얼 통신 방식의 신호로 변환한다. 이때, IS2 신호는 MCLK(master clock), BCLK(bit clock), LRCLK(left right clock), S_DATA(sound data)를 포함한다.

그리고 신호 처리 장치(100)는 통신망에 연결될 수 있다. 구체적으로, 신호 처리 장치(100)는 통신망(구체적으로는 근거리통신망)에 물리적으로 접속하기 위한 물리계층(PHY)을 구비하고, 통신망으로부터 수신된 데이터를 디스플레이 장치(300)에 시리얼 통신 방식으로 전송하고, 디스플레이 장치(300)의 매체접근제어로부터 시리얼 통신 방식으로 수신된 데이터를 물리계층(PHY)을 통하여 통신망에 전송할 수 있다.

디스플레이 장치(300)로부터 오디오 데이터, 비디오 데이터 및 제어 데이터 등이 전송되면, 신호 처리 장치(100)는 디스플레이 장치(300)로부터 전송된 오디오 데이터를 다시 I2S 신호로 변환한다.

그리고, 신호 처리 장치(100)는 오디오 신호의 지터(jitter) 성분을 제거하기 위해, 변환된 I2S 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성한다.

구체적으로, I2S 신호가 시리얼 통신 방식에 의해 전송되면서, 변환된 I2S 신호에 포함된 마스터 클럭 신호는 시리얼 인터페이스의 클럭 신호와의 위상 차로 인하여 지터(jitter) 성분을 포함하게 된다. 따라서, 변환된 I2S 신호에 포함된 마스터 클럭 신호는 I2S 신호에 포함된 다른 클럭 신호와 동기화되지 못해 오디오 품질의 열화를 발생시킨다.

이러한 오디오 신호의 지터를 제거하기 위해, 신호 처리 장치(100)는 마스터 클럭 신호를 제외한 다른 클럭 신호를 버퍼에 저장하고, 마스터 클럭 신호 및 다른 클럭 신호를 이용하여 새로운 마스터 클럭 신호를 생성한다. 이때, 신호 처리 장치(100)는 새로운 마스터 클럭 신호의 주파수가 다른 클럭 신호의 주파수와 동기화되도록 새로운 마스터 클럭 신호를 생성한다.

그리고, 신호 처리 장치(100)는 새로운 마스터 클럭 신호에 따라 복수의 클럭 신호 및 오디오 데이터 신호를 포함하는 오디오 신호를 출력한다.

디스플레이 장치(300)는 영상을 표시하고, 디스플레이 장치(300)를 외부 장치에 연결하기 위한 통신 인터페이스부(200)를 구비한다. 이때, 디스플레이 장치(300)는 TV, 프로젝션 TV, 모니터, 핸드폰, PDA 등으로 구현될 수 있으나, 이에 한정되는 것은 아니다.

통신 인터페이스부(200)는 시리얼 통신 방식으로 신호 처리 장치(100)와 신호를 송수신하고, 신호 처리 장치(100)를 통하여 외부 장치 및 통신망에 연결될 수 있다. 구체적으로, 통신 인터페이스부(200)는 신호 처리 장치(100)로부터 수신된 시리얼 통신 방식의 신호를 복원하여 디스플레이 장치(300) 내부의 구성에 제공하고, 디스플레이 장치(300) 내부의 구성으로부터 외부 장치로 전송될 데이터를 시리얼 통신 방식으로 신호 처리 장치(100)에 전송할 수 있다.

그리고 통신 인터페이스부(200)는 물리계층(PHY)과 접속하기 위한 매체접근제어(MAC)을 구비하고, 신호 처리 장치(100)로부터 매체접근제어(MAC)로의 신호를 시리얼 통신 방식으로 수신할 수 있다. 그리고 통신 인터페이스부(200)는 매체접근제어부(MAC)에서 신호 처리 장치(100)로 전송되는 신호를 시리얼 통신 방식으로 신호 처리 장치(100)에 전송할 수 있다.

상술한 바와 같은 디스플레이 시스템(1000)에 의해, 사용자는 오디오 데이터, 비디오 데이터, 제어 데이터 등과 같은 복수의 데이터를 하나의 케이블 선에 전달할 수 있어 외형적인 관리가 쉬워지며, 오디오 신호의 지터 성분을 제거하여 음질 열화의 문제가 발생하지 않게 된다.

이하에서는 도 2 및 도 3을 참조하여 신호 처리 장치(100) 및 통신 인터페이스부(200)의 구체적인 구성 및 동작에 대해서 설명한다.

먼저, 도 2를 참조하여, 제1 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 구성 및 동작에 대해서 설명한다.

도 2를 참조하면, 신호 처리 장치(100)는 물리계층부(110), 변환부(120) 및 시리얼 인터페이스부(130)로 구성될 수 있다.

물리계층부(110)(또는 PHY부, 이하에서는 물리계층부라고 칭한다.)는 외부 통신망과 연결된다. 구체적으로, 물리계층부(110)는 LAN 프로토콜의 물리층에 해당하는 것으로, 통신 인터페이스부(200)의 매체접근제어부(230)에서 전송된 신호를 통신망으로 전송하기 위하여 맨체스터 코딩과 차동 신호로 변경하고, 통신망을 통하여 수신된 차동 신호를 매체접근제어부(230)에서 인식가능한 신호로 변환한다. 이러한 물리계층부(110)는 하나의 칩(예를 들어, PHY CHIP)으로 구현될 수 있다.

한편, PHY는 이더넷 표준(IEEE 802.3u)에 의하여 매체접근제어부(230)과 RMII 인터페이스 방식으로 통신을 수행하는바, 물리계층부(110)는 후술할 매체접근제어부(230)에 클럭 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])를 송신하고, 매체접근제어부(230)로부터 RMII_MDC 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])를 수신하고, RMII_MD 신호를 송수신한다.

이와 같이 RMII 인터페이스 방식으로 PHY와 MAC를 연결하기 위해서는 9개의 핀이 요구된다. 그러나 본 실시 예에 따른 MAC는 디스플레이 장치(300)에 구비되고, PHY는 디스플레이 장치(300)와 이격되어 배치되는 신호 처리 장치(100)에 구비된다는 점에서, RMII 인터페이스 방식만을 이용하여 PHY와 MAC 사이에 통신을 수행하는 경우, 신호의 안정성을 보장할 수 없게 되고, 더욱이 9개의 핀을 외부 장치로 연결하는 것은 상당한 비용부담을 유발한다.

따라서, 본 실시 예에 따른 신호 처리 장치(100)는 물리계층부(110)의 입출력 신호인 RMII 신호들을 이하에서 설명할 변환부(120) 및 시리얼 인터페이스부(130)를 이용하여 시리얼 신호로 변환하고, 변환된 시리얼 신호를 디스플레이 장치(300)에 전송한다.

다만, RMII 신호 내의 클럭 신호는 50M의 고속 클럭을 갖는다는 점에서, RMII 신호의 클럭 신호를 데이터로 취급하여 전송하기 어려운 점이 있다. 따라서, 본 실시 예에서는 RMII 신호의 클럭 신호는 전송하지 않고, 후술할 디스플레이 장치(300)의 통신 인터페이스부(200)에서 RMII 신호의 클럭 신호에 대응되는 클럭 신호를 생성하여 MAC에 제공한다. 이와 같이 본 실시 예에서는 RMII 신호의 클럭 신호가 직접적으로 매체접근제어부(230)에 전송되지 않는다는 점에서, 전송되는 신호의 어싱크(async)를 방지하기 위하여 아래의 변화부(120, 220)를 이용하여 신호 변환 동작을 수행한다. RMII 신호 내의 8개의 신호(RMII_MDC, RMII_MD, TXEN, CRS_DV, RX[1:0], TX[1:0])별 신호 처리 동작에 대해서는 도 6 내지 도 8을 참조하여 후술한다.

변환부(120)로 전송할 신호를 변환하여 시리얼 인터페이스부(130)로 제공한다. 구체적으로, 변환부(120)는 물리계층부(110)에서 디스플레이 장치(300)의 매체접근제어부(230)로 전송할 신호(구체적으로, RMII 신호 중 수신 데이터 신호(RX[1:0]), CRS_DV 신호, RMII_MD 신호)를 변환하고, 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 임시 저장된 신호를 시리얼 인터페이스부(130)를 통하여 시리얼 인터페이스부(130)로 제공할 수 있다.

그리고 변환부(120)는 시리얼 인터페이스부(130)로부터 전송받은 복수의 신호(구체적으로, RMII 신호의 송신 데이터 신호(TX[1:0]), RMII_MDC 신호, RMI_MD 신호, TXEN 신호)를 기설정된 크기의 버퍼에 임시 저장하고, 임시 저장된 신호를 물리계층부(110)에 전송할 수 있다.

시리얼 인터페이스부(130)는 물리계층부(110)와 디스플레이 장치(300)를 연결한다. 구체적으로, 시리얼 인터페이스부(130)는 변환부(120)의 버퍼에 임시 저장된 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 디스플레이 장치(300)로 전송할 수 있다. 여기서 고속 클럭은 100MHz 이상의 주파수를 갖는 것이 바람직하다.

그리고 시리얼 인터페이스부(130)는 디스플레이 장치(300)로부터 수신된 시리얼 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 복수의 신호를 변환부(120)에 제공할 수 있다.

통신 인터페이스부(200)는 시리얼 인터페이스부(210), 변환부(220) 및 매체접근제어부(230)로 구성될 수 있다.

시리얼 인터페이스부(210)는 매체접근제어부(230)와 신호 처리 장치(100)를 연결한다. 구체적으로, 시리얼 인터페이스부(210)는 변환부(220)의 버퍼에 임시 저장된 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 신호 처리 장치(100)로 전송할 수 있다. 여기서 고속 클럭은 100MHz 이상의 주파수를 갖는 것이 바람직하다.

그리고 시리얼 인터페이스부(210)는 신호 처리 장치(100)로부터 수신된 시리얼 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 복수의 신호를 변환부(220)에 제공할 수 있다.

변환부(220)는 신호 처리 장치(100)로 전송할 신호를 변환하여 시리얼 인터페이스부(210)로 제공한다. 구체적으로, 변환부(220)는 매체접근제어부(230)에서 신호 처리 장치(100)의 물리계층부(110)로 전송할 신호(구체적으로, RMII 신호의 송신 데이터 신호(TX[1:0]), RMII_MDC 신호, RMI_MD 신호, TXEN 신호)를 변환하고, 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 임시 저장된 신호를 시리얼 인터페이스부(210)를 통하여 신호 처리 장치(100)의 물리계층부(110)에 제공할 수 있다.

그리고 변환부(220)는 시리얼 인터페이스부(210)로부터 전송받은 복수의 신호(구체적으로, RMII 신호 중 수신 데이터 신호(RX[1:0]), CRS_DV 신호, RMII_MD 신호)를 기설정된 크기의 버퍼에 임시 저장하고, 임시 저장된 신호를 매체접근제어부(230)에 전송할 수 있다.

그리고 변환부(220)는 RMII 신호의 클럭 신호의 주파수와 동일한 주파수를 갖는 클럭 신호를 생성하여 매체접근제어부(230)에 전송할 수 있다. 변환부(220)에서 생성된 클럭 신호는 상술한 변환부(220)의 신호 복원 과정에서 이용될 수 있다.

매체접근제어부(230)(또는 MAC부, 이하에서는 매체접근제어부라고 칭한다)는 물리계층부(110)를 이용하여 외부 통신망과 연결된다. 구체적으로, 매체접근제어부(230)는 LAN 프로토콜의 데이터링크층에 해당하는 것으로, 외부 통신망과의 연결을 위한 매체접근제어(MAC)를 수행한다. 이러한 매체접근제어부(230)는 하나의 칩으로 구현될 수 있다. 이상에서는 매체접근제어부(230)가 통신 인터페이스부(200) 내의 구성인 것으로 도시하고 설명하였지만, 매체접근제어부(230)의 기능은 후술할 디스플레이 장치(300) 내의 제어부(390)에서 수행하는 형태로도 구현될 수 있다.

한편, MAC는 이더넷 표준(IEEE 802.3u)에 의하여 물리계층부(110)와 RMII 인터페이스 방식으로 통신을 수행하는바, 매체접근제어부(230)는 물리계층부(110)로부터 클럭 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])를 수신하고, 물리계층부(110)에 RMII_MDC 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])를 송신하고, 물리계층부(110)와 RMII_MD 신호를 송수신한다.

이상과 같이 본 실시 예에 따른 신호 처리 장치(100) 및 디스플레이 장치(300)는 RMII 신호를 시리얼 통신 방식으로 송수신하는바, 하나의 케이블로 용이하게 RMII 신호를 송수신할 수 있게 된다.

한편, 이상에서는 신호 처리 장치(100)와 디스플레이 장치(300)가 RMII 신호만을 송수신하는 것으로 도시하고 설명하였지만, 신호 처리 장치(100)와 디스플레이 장치(300)는 RMII 신호뿐만 아니라 외부 장치로부터 송수신되는 영상 신호, 음성 신호 및 제어 신호도 함께 시리얼 통신 방식으로 송수신할 수 있다. 이러한 실시 예에 대해서는 도 3을 참조하여 이하에서 설명한다.

도 3은 제2 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 간략한 구성을 나타내는 블록도이다.

도 3을 참조하면, 신호 처리 장치(100')는 물리계층부(110), 변환부(120), 시리얼 인터페이스부(130') 및 신호 입출력부(140)로 구성될 수 있다.

물리계층부(110), 변환부(120)의 동작은 도 2와 동일한 바 중복 설명은 생략한다.

신호 입출력부(140)는 외부 장치(미도시)로부터 디스플레이 장치(300)에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력한다. 이러한 신호 입출력부(140)는 각종 AV 단자, 동축 케이블 단자, USB, HDMI 등의 단자를 구비하고, 각 단자로부터 수신되는 신호를 시리얼 인터페이스부(130')로 전송할 수 있다. 그리고 신호 입출력부(140)는 시리얼 인터페이스부(130')로부터 수신된 신호를 해당 신호에 대응되는 단자로 출력할 수 있다.

시리얼 인터페이스부(130')는 물리계층부(110)에서 디스플레이 장치(300)의 매체접근제어부(230)에 전송되는 신호와 신호 입출력부(140)로부터 수신된 신호를 함께 시리얼 통신 방식으로 디스플레이 장치(300)로 전송할 수 있다.

그리고 시리얼 인터페이스부(130')는 디스플레이 장치(300)로부터 수신된 시리얼 신호를 복수의 신호로 디먹싱하고, 디먹싱된 복수의 신호 중 RMII와 관련된 신호는 변환부(120)에 제공하고, 영상 신호, 음성 신호 및 제어 신호는 신호 입출력부(140)에 제공할 수 있다.

디스플레이 장치(300)는 통신 인터페이스부(200'), 디스플레이부(360) 및 제어부(390)로 구성될 수 있다.

디스플레이부(360)는 영상을 표시한다. 구체적으로, 디스플레이부(360)는 통신 인터페이스부(200')를 통하여 수신된 영상을 표시할 수 있다.

제어부(390)는 디스플레이 장치(300) 내의 각 구성을 제어한다. 구체적으로, 제어부(390)는 통신 인터페이스부(200')를 통하여 영상 신호가 수신되면, 수신된 영상 신호에 대응되는 영상이 표시되도록 디스플레이부(360)를 제어할 수 있다.

통신 인터페이스부(200')는 시리얼 인터페이스부(210'), 변환부(220), 매체접근제어부(230) 및 신호 입출력부(240)로 구성될 수 있다.

변환부(220) 및 매체접근제어부(230)의 동작은 도 2와 동일한 바 중복 설명은 생략한다.

시리얼 인터페이스부(210')는 매체접근제어부(230)에서 신호 처리 장치(100')의 물리계층부(110)에 전송되는 신호와 신호 입출력부(240)로부터 수신된 신호(즉, 외부 장치로 전송될 신호)를 함께 시리얼 통신 방식으로 신호 처리 장치(100')로 전송할 수 있다.

그리고 시리얼 인터페이스부(210')는 신호 처리 장치(100')로부터 수신된 시리얼 신호를 복수의 신호로 디먹싱하고, 디먹싱된 복수의 신호 중 RMII와 관련된 신호는 변환부(220)에 제공하고, 영상 신호, 음성 신호 및 제어 신호는 신호 입출력부(240)에 제공할 수 있다.

신호 입출력부(240)는 디스플레이 장치(300)에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력한다. 구체적으로, 신호 입출력부(240)는 신호 처리 장치(100')를 통하여 수신된 외부 장치(미도시)의 영상 신호, 음성 신호, 제어 신호를 제어부(390)에 제공하고, 외부 장치로 출력될 영상 신호, 음성 신호, 제어 신호를 시리얼 인터페이스부(210')에 출력할 수 있다.

이상과 같이 본 실시 예에 따른 신호 처리 장치(100') 및 디스플레이 장치(300')는 RMII 신호뿐만 아니라 외부 장치와 송수신하는 영상 신호, 음성 신호 및 제어 신호도 함께 시리얼 통신 방식으로 송수신하는바, RMII 신호, 영상 신호, 음성 신호 및 제어 신호를 하나의 케이블로 용이하게 송수신할 수 있게 된다.

도 4는 도 1의 디스플레이 장치의 구체적인 구성을 나타내는 블록도이다.

도 2를 참조하면, 본 발명의 디스플레이 장치(300)는, 수신부(310), 신호 분리부(320), A/V 처리부(330), 오디오 출력부(340), GUI부(350), 디스플레이부(360), 저장부(370), 조작부(380), 제어부(190) 및 통신 인터페이스부(200)로 구성될 수 있다. 여기에서, 수신부(310) 및 A/V 처리부(330)는 도 11 내지 도 13에서 후술하는 제1 신호처리부(500) 및 제2 신호처리부(600)에 각각 해당될 수 있다.

수신부(310)는 방송국 또는 위성으로부터 유선 또는 무선으로 방송을 수신하여 복조한다. 구체적으로, 수신부(310)는 튜너(미도시), 복조기(미도시), 등화기(미도시) 등과 같은 구성을 포함하는 형태로 구현되어, 방송국으로부터 엠펙 규격에 따른 전송 스트림 패킷을 수신할 수 있다. 그리고, 수신부(310)는 시스템 타임 클럭(System Time Clock, STC)을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 A/V 처리부(330)로 전송할 수 있다. 여기에서, 수신부(310)는 고속 데이터 인터페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 A/V 처리부(330)로 전송할 수 있다.

신호 분리부(320)는 방송 신호를 영상 신호, 오디오 신호, 부가정보 신호로 분리한다. 그리고 신호 분리부(320)는 영상신호 및 오디오신호를 A/V 처리부(330)로 전송한다.

A/V 처리부(330)는 신호 분리부(320), 통신 인터페이스부(200), 및 저장부(370)로부터 입력된 영상 신호 및 오디오 신호에 대해 비디오 디코딩, 비디오 스케일링, 오디오 디코딩 등의 신호 처리를 수행한다. 그리고 A/V 처리부(330)는 영상 신호를 GUI부(350)로 출력하고, 오디오 신호를 오디오 출력부(340)로 출력한다.

그리고, A/V 처리부(330)는 전송 스트림 패킷을 구성하는 비디오 데이터 및 오디오 데이터에 대한 신호 처리를 수행한다.

구체적으로, A/V 처리부(330)는 전송 스트림 패킷을 비디오 데이터 및 오디오 데이터로 분리하고, 비디오 데이터에 대한 디코딩, 스케일링 및 프레임 레이트 변환 등의 동작을 수행하여, 디스플레이부(360)에서 출력 가능한 형태로 비디오 데이터를 변환할 수 있다. 또한, A/V 처리부(330)는 오디오 데이터를 증폭하는 등의 신호 처리를 수행하여 출력부(340)로 전달할 수 있다.

여기에서, A/V 처리부(330)는 디코딩 등의 신호 처리를 위해 전송 스트림 패킷에 대한 비트 레이트 정보를 검출할 수 있다. 구체적으로, A/V 처리부(330)는 수신부(310)로부터 수신된 전송 스트림 패킷에 포함된 시간 정보와 시스템 타임 클럭을 이용하여, 전송 스트림 패킷에 대한 비트 레이트 정보를 검출할 수 있다. 여기에서, 전송 스트림 패킷에 포함된 시간 정보는 고속 데이터 인터페이스에 의해 전송 스트림 패킷이 전달되기 전에 삽입되므로, A/V 처리부(330)는 고속 데이터 인터페이스에 의해 변경되기 전의 전송 스트림 패킷에 대한 비트 레이트 정보 즉, 수신부(310)에서 수신되는 전송 스트림 패킷에 대한 원 비트 레이트 정보를 검출할 수 있다. 이와 같이, A/V 처리부(330)는 전송 스트림 패킷에 대한 원 비트 레이트 정보를 검출하고, 검출된 비트 레이트 정보를 이용하여 디코딩 등의 신호 처리를 수행할 수 있다.

반면, 수신된 영상 및 오디오 신호를 저장부(370)에 저장하는 경우, A/V 처리부(330)는 영상과 오디오를 압축된 형태로 저장부(370)에 출력할 수 있다.

오디오 출력부(340)는 A/V 처리부(330)에서 출력되는 오디오 신호를 사운드로 변환하여 스피커(미도시)를 통해 출력시키거나, 통신 인터페이스부(200)를 통하여 신호 처리 장치(100)를 통해 연결된 외부기기로 출력할 수 있다. .

GUI부(350)는 사용자에게 제공하기 위한 GUI(Graphic User Interface)를 생성한다. 그리고 GUI부(350)는 생성된 GUI를 A/V 처리부(330)에서 출력된 영상에 부가한다. 그리고 디스플레이부(360)는 GUI가 부가된 영상을 표시한다.

저장부(370)는 영상 컨텐츠를 저장할 수 있다. 구체적으로, 저장부(370)는 A/V 처리부(330)로부터 영상과 오디오가 압축된 영상 컨텐츠를 제공받아 저장할 수 있으며, 제어부(390)의 제어에 따라 저장된 영상 컨텐츠를 A/V 처리부(330)에 출력할 수 있다. 한편, 저장부(370)는 하드디스크, 비휘발성 메모리, 휘발성 메모리 등으로 구현될 수 있다.

조작부(380)는 터치스크린, 터치패드, 키 버튼, 키패드 등으로 구현되어, 디스플레이의 사용자 조작을 제공한다. 구체적으로, 사용자는 조작부(380)를 이용하여 디스플레이 장치(300)의 동작을 제어할 수 있다. 본 실시 예에서는 조작부(380)가 디스플레이 장치(300)에 구비되는 것으로만 설명하였지만, 조작부(280)의 기능은 별도의 장치(예를 들어, 리모컨)에 의하여 수행될 수 있다.

통신 인터페이스부(200)는 디스플레이 장치(300)를 외부 장치(미도시)와 연결하기 위해 형성되며, 외부 장치와 상술한 신호 처리 장치(100)를 통하여 연결될 수 있을 뿐만 아니라, 신호 처리 장치(100)를 통하여 근거리 통신망(LAN: Local Area Network) 및 인터넷망을 통해 접속될 수 있다.

제어부(390)는 디스플레이 장치(300)의 전반적인 동작을 제어한다. 구체적으로, 제어부(190)는 조작부(180)를 통하여 입력받은 제어 명령에 따른 영상이 표시되도록 A/V 처리부(330), GUI부(350) 및 디스플레이부(360)를 제어할 수 있다.

그리고 제어부(390)는 외부 장치(미도시)로부터 통신 인터페이스부(200)를 통하여 영상 신호 및/또는 음성 신호가 수신되면, 수신된 영상 신호 및/또는 음성 신호가 표시되도록 A/V 처리부(330), 오디오 출력부(340), GUI부(350) 및 디스플레이부(360)를 제어할 수 있다.

그리고 제어부(390)는 조작부(180)를 통하여 입력받은 제어 명령에 따른 인터넷 컨텐츠 또는 인터넷 정보가 검색되도록 검색 정보 등을 통신 인터페이스부(200)를 제어할 수 있으며, 통신 인터페이스부(200)를 통하여 각종 정보가 수신되면, 수신된 정보가 표시되도록 GUI부(350) 및 디스플레이부(360)를 제어할 수 있다.

이상과 같이 본 실시 예에 다른 디스플레이 장치(300)는 외부 장치와 연결되기 위한 다양한 입출력 포트가 외부의 신호 처리 장치에 구비되는바, 경박단소화를 이룰 수 있게 된다.

한편, 도 4를 설명함에 있어서, 방송을 수신하여 표시하는 디스플레이 장치에만 상술한 바와 같은 기능이 적용되는 것으로 설명하였으나, 후술하는 바와 같은 신호 처리 장치 및 신호 처리 방법은 영상을 표시할 수 있는 어떠한 디스플레이 장치에도 적용될 수 있다.

또한, 도 4를 설명함에 있어서, 디스플레이 장치에 방송을 수신하는 수신부(310)가 구비되는 것으로 설명하였으나, 수신부(310) 구성 역시 신호 처리 장치(100)에 구비되고, 방송 신호 또한 시리얼 통신 방식으로 디스플레이 장치(300)에 전송되는 형태로도 구현될 수 있다.

도 5는 제1 실시 예에 따른 신호 처리 장치 및 통신 인터페이스부의 신호 처리 동작을 설명하기 위한 도면이다.

도 5를 참조하면, 물리계층부(110)는 외부 통신망과 연결되고, 매체접근제어부(230)에 클럭 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])를 송신하고, 매체접근제어부(230)로부터 RMII_MDC 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])를 수신하고, RMII_MD 신호를 송수신한다.

변환부(120)는 물리계층부(110)에서 매체접근제어부(230)로 전송될 신호(구체적으로, 수신 데이터 신호(RX[1:0]), CRS_DV 신호, RMII_MD 신호)를 변환하고, 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 임시 저장된 신호를 시리얼 인터페이스부(130)를 통하여 통신 인터페이스부(200)의 시리얼 인터페이스부(210)로 제공할 수 있다.

그리고 변환부(120)는 시리얼 인터페이스부(130)로부터 전송받은 신호(rnc적으로, 송신 데이터 신호(TX[1:0]), RMII_MDC 신호, RMI_MD 신호, TXEN 신호에 대응되는 신호)를 기설정된 크기의 버퍼에 임시 저장하고, 임시 저장된 신호를 RMII 신호의 클럭 신호에 기초하여 송신 데이터 신호(TX[1:0]), RMII_MDC 신호, RMI_MD 신호, TXEN 신호로 복원하고, 복원된 5개의 신호를 물리계층부(110)에 제공할 수 있다.

그리고 변환부(120)는 송수신이 가능한 RMII_MD 신호를 RMII_MDi 신호 및 RMII_MDo 신호로 분리하고, RMII_MDo 신호는 시리얼 인터페이스부(130)를 통하여 통신 인터페이스부(200)에 전송되도록 하고, RMII_MDi는 물리계층부(110)에 제공할 수 있다. RMII_MD 신호가 송신되는 신호인지 수신되는 신호인지를 구분하는 방법에 대해서는 RMII 표준에 정의되어 있는 바, 이에 대한 설명은 생략한다.

따라서, 시리얼 인터페이스부(130)는 RMII 신호의 클럭보다 고속인 고속 클럭을 이용하여 RMII_MDi 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])를 먹싱하여 시리얼 신호로 변환하고, 변환된 시리얼 신호를 통신 인터페이스부(200)에 전송할 수 있다.

그리고 시리얼 인터페이스부(130)는 통신 인터페이스부(200)로부터 시리얼 신호를 수신하고, 수신된 시리얼 신호를 디먹싱하여 RMII_MDC 신호, RMII_MDo 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])에 대응되는 5개의 신호를 변환부(120)에 제공할 수 있다.

시리얼 인터페이스부(210)는 신호 처리 장치(100)로부터 시리얼 신호를 수신하고, 수신된 시리얼 신호를 디먹싱하여 RMII_MDi 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])에 대응되는 4개의 신호로 분리하고, 분리된 4개의 신호를 변환부(220)에 제공할 수 있다.

그리고 시리얼 인터페이스부(210)는 RMII 신호의 클럭보다 고속인 고속 클럭을 이용하여 RMII_MDC 신호, RMII_MDo 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])를 먹싱하여 시리얼 신호로 변환하고, 변환된 시리얼 신호를 신호 처리 장치(100)에 전송할 수 있다.

변환부(220)는 송수신이 가능한 RMII_MD 신호를 RMII_MDi 신호 및 RMII_MDo 신호로 분리하고, RMII_MDi 신호는 시리얼 인터페이스부(130)를 통하여 통신 인터페이스부(200)에 전송되도록 하고, RMII_MDo는 물리계층부(110)에 제공할 수 있다. RMII_MD 신호가 송신되는 신호인지 수신되는 신호인지를 구분하는 방법에 대해서는 RMII 표준에 정의되어 있는 바, 이에 대한 설명은 생략한다.

변환부(220)는 매체접근제어부(230)에서 신호 처리 장치(100)의 물리계층부(110)로 전송할 송신 데이터 신호(TX[1:0]), RMII_MDC 신호, RMI_MD 신호, TXEN 신호를 기설정된 크기의 버퍼에 임시 저장하고, 임시 저장된 신호를 시리얼 인터페이스부(210)를 통하여 신호 처리 장치(100)의 시리얼 인터페이스부(130)로 제공할 수 있다.

그리고 변환부(220)는 시리얼 인터페이스부(210)로부터 전송받은 복수의 신호(구체적으로, RMII_MDC 신호, RMII_MDo 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])에 대응되는 신호)를 기설정된 크기의 버퍼에 임시 저장하고, 임시 저장된 신호를 RMII 신호의 클럭 신호와 동일한 클럭 주파수를 갖는 클럭 신호에 기초하여 RMII_MDC 신호, RMII_MDo 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])로 복원하고, 복원된 4개의 신호를 매체접근제어부(230)에 제공할 수 있다.

매체접근제어부(230)는 물리계층부(110)에 RMII_MDC 신호, TXEN 신호, 송신 데이터 신호(TX[1:0])를 송신하고, 클럭 신호, CRS_DV 신호, 수신 데이터 신호(RX[1:0])를 수신하고, RMII_MD 신호를 송수신한다.

이하에서는 도 6 내지 도 8을 참조하여, 각 신호 별 신호 처리 장치(100) 및 통신 인터페이스부(200)의 신호 처리 동작을 설명한다.

도 6은 RMII의 RX 신호의 신호 처리 동작을 설명하기 위한 도면이다.

도 6을 참조하면, 물리계층부(110)는 수신 데이터 신호(RX[1:0])를 변환부(120)에 제공한다.

변환부(120)는 물리계층부(110)로부터 수신된 수신 데이터 신호(RX[1:0])를 송신 FIFO 버퍼의 크기 단위로 복수의 송신 FIFO 버퍼(124)에 저장한다. 구체적으로, 변환부(120)는 제1 전송 제어부(122), 복수의 송신 FIFO 버퍼(124) 및 먹싱부(126)로 구성될 수 있다.

제1 전송 제어부(122)는 물리계층부(110)로부터 수신된 수신 데이터 신호(RX[1:0])를 CRS_DV 신호의 온 구간에만 송신 FIFO 버퍼의 크기 단위로 복수의 송신 FIFO 버퍼(124)에 저장한다. 구체적으로, 제1 전송 제어부(122)는 CRS_DV 신호의 온 구간에, 수신 데이터 신호(RX[1:0])를 하나의 송신 FIFO 버퍼에 저장하고, 하나의 송신 FIFO 버퍼에 대한 저장완료 이후에 다른 송신 FIFO 버퍼에 저장할 수 있다.

복수의 송신 FIFO 버퍼(124)는 제1 전송 제어부(122)로부터 수신된 수신 데이터 신호(RX[1:0])를 RMII 신호의 클럭 신호에 따라 저장하고, RMII 신호의 클럭 신호보다 고속인 고속 클럭에 따라 수신 데이터 신호가 저장 완료된 송신 FIFO 버퍼의 데이터를 먹싱부(126)를 통하여 시리얼 인터페이스부(130)에 전송할 수 있다.

본 실시 예에서는 두 개의 송신 FIFO 버퍼를 이용하는 것만을 도시하고 설명하였지만 구현시에는 3개 이상의 송신 FIFO 버퍼를 이용할 수도 있다. 이와 같이 본 실시 예에서는 복수의 송신 FIFO 버퍼를 이용하여 수신 데이터 신호를 전송하는바, RMII 신호의 클럭 신호와 시리얼 인터페이스부(130)의 고속 클럭 간의 주파수 차이에 의한 어싱크를 해결할 수 있게 된다.

또한, 제1 전송 제어부(122)는 CRS_DV 신호의 온 구간에만 수신 데이터 신호를 복수의 송신 FIFO 버퍼(124)에 제공한다는 점에서, 통신 인터페이스부(200)에서 생성되는 클럭 신호(구체적으로, RMII 신호의 클럭 신호와 동일한 주파수를 갖는 클럭 신호)가 RMII 신호의 클럭 신호와 다소 상이한 클럭 주파수를 갖게 되는 경우에도 신호의 손실을 방지할 수 있게 된다.

시리얼 인터페이스부(130)는 수신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하고, 전송될 다른 RMII 신호와 믹싱하여 하나의 시리얼 신호를 생성하고, 생성된 시리얼 신호를 통신 인터페이스부(200)로 전송할 수 있다.

시리얼 인터페이스부(210)는 시리얼 신호를 입력받고, RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 신호 중 수신 데이터 신호(RX[1:0])에 대응되는 신호를 변환부(220)에 제공한다.

변환부(220)는 시리얼 인터페이스부(210)를 통해 수신된 신호를 수신 FIFO 버퍼의 크기 단위로 복수의 수신 FIFO 버퍼(224)에 저장한다. 구체적으로, 변환부(120)는 제2 전송 제어부(222), 복수의 수신 FIFO 버퍼(224), 먹싱부(226) 및 제3 전송 제어부(228)로 구성될 수 있다.

제2 전송 제어부(222)는 시리얼 인터페이스부(210)를 통해 수신된 신호를 고속 클럭에 따라 하나의 수신 FIFO 버퍼에 저장하고, 해당 수신 FIFO 버퍼에 저장이 완료되면, 다른 수신 FIFO 버퍼에 수신된 신호를 저장할 수 있다.

복수의 수신 FIFO 버퍼(224)는 제2 전송 제어부(222)로부터 수신된 데이터 신호(RX[1:0])를 RMII 신호의 클럭보다 고속인 고속 클럭에 따라 저장하고, RMII 신호의 클럭 신호(구체적으로는 변환부(220)에서 생성된 클럭 신호)에 따라 수신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 먹싱부(226)를 통하여 제3 전송 제어부(228)에 전송할 수 있다.

제3 전송 제어부(228)는 복수의 수신 FIFO 버퍼(224)에서 저장된 데이터와 수신된 CRS_DV 신호 및 RMII 신호의 클럭 신호(구체적으로는 변환부(220)에서 생서한 클럭 신호)에 기초하여 수신 데이터 신호(RX[1:0])를 복원하고, 복원된 수신 데이터 신호(RX[1:0])를 매체접근제어부(230)에 제공한다.

한편, 도 6을 설명함에 있어서, CRS_DV 신호를 전송하는 동작에 대해서는 설명하지 않았지만, CRS_DV 신호는 수신 데이터 신호 내의 정보 포함 유무를 나타내는 제어 신호인바, 낮은 클럭 주파수를 갖는다. 따라서, 상술한 바와 같은 변환부(120)의 변환 과정 없이 바로 시리얼 인터페이스부(130)를 통하여 통신 인터페이스부(200)에 전송될 수 있다.

도 7은 RMII의 TX 신호의 신호 처리 동작을 설명하기 위한 도면이다.

도 7을 참조하면, 매체접근제어부(230)는 송신 데이터 신호(TX[1:0])를 변환부(220)에 제공한다.

변환부(220)는 매체접근제어부(230)로부터 수신된 송신 데이터 신호(TX[1:0])를 송신 FIFO 버퍼의 크기 단위로 복수의 송신 FIFO 버퍼(223)에 저장한다. 구체적으로, 변환부(220)는 제4 전송 제어부(221), 복수의 송신 FIFO 버퍼(223) 및 먹싱부(225)로 구성될 수 있다.

제4 전송 제어부(221)는 매체접근제어부(230)로부터 수신된 송신 데이터 신호(TX[1:0])를 TXEN 신호의 온 구간에만 송신 FIFO 버퍼의 크기 단위로 복수의 송신 FIFO 버퍼(223)에 저장한다. 구체적으로, 제4 전송 제어부(221)는 TXEN 신호의 온 구간에, 송신 데이터 신호(TX[1:0])를 하나의 송신 FIFO 버퍼에 저장하고, 하나의 송신 FIFO 버퍼에 대한 저장완료 이후에 다른 송신 FIFO 버퍼에 저장할 수 있다.

복수의 송신 FIFO 버퍼(223)는 제4 전송 제어부(221)로부터 수신된 송신 데이터 신호(RX[1:0])를 RMII 신호의 클럭 신호에 따라 저장하고, RMII 신호의 클럭 신호보다 고속인 고속 클럭에 따라 송신 데이터 신호(RX[1:0])가 저장 완료된 송신 FIFO 버퍼의 데이터를 먹싱부(225)를 통하여 시리얼 인터페이스부(210)에 제공할 수 있다.

본 실시 예에서는 두 개의 송신 FIFO 버퍼를 이용하는 것만을 도시하고 설명하였지만 구현시에는 3개 이상의 송신 FIFO 버퍼를 이용할 수도 있다. 이와 같이 복수의 송신 FIFO 버퍼를 이용하는바, RMII 신호의 클럭 신호와 시리얼 인터페이스부(210)의 고속 클럭 간의 주파수 차이에 의한 어싱크를 해결할 수 있게 된다.

또한, 제4 전송 제어부(221)는 TXEN 신호의 온 구간에만 송신 데이터 신호(RX[1:0])를 송신 FIFO 버퍼에 전달한다는 점에서, 통신 인터페이스부(200)에서 생성되는 클럭 신호(RMII 신호의 클럭 신호와 동일한 주파수를 갖는 클럭 신호)가 RMII 신호의 클럭 신호와 다소 상이한 클럭 주파수를 갖게 되는 경우에도 신호의 손실을 방지할 수 있게 된다.

시리얼 인터페이스부(210)는 송신 데이터 신호가 저장 완료된 송신 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하고, 전송될 다른 RMII 신호와 믹싱하여 하나의 시리얼 신호를 생성하고, 생성된 시리얼 신호를 신호 처리 장치(100)로 전송할 수 있다.

시리얼 인터페이스부(130)는 시리얼 신호를 입력받고, RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 신호 중 송신 데이터 신호(TX[1:0])에 대응되는 신호를 변환부(120)에 제공한다.

변환부(120)는 시리얼 인터페이스부(130)를 통해 수신된 신호를 수신 FIFO 버퍼의 크기 단위로 복수의 수신 FIFO 버퍼(123)에 저장한다. 구체적으로, 변환부(120)는 제5 전송 제어부(121), 복수의 수신 FIFO 버퍼(123), 먹싱부(125) 및 제6 전송 제어부(127)로 구성될 수 있다.

제5 전송 제어부(121)는 시리얼 인터페이스부(130)를 통해 수신된 신호를 고속 클럭에 따라 하나의 수신 FIFO 버퍼에 저장하고, 해당 수신 FIFO 버퍼에 저장이 완료되면, 다른 수신 FIFO 버퍼에 수신된 신호를 저장할 수 있다.

복수의 수신 FIFO 버퍼(123)는 제5 전송 제어부(121)로부터 수신된 송신 데이터 신호(TX[1:0])를 RMII 신호의 클럭보다 고속인 고속 클럭에 따라 저장하고, RMII 신호의 클럭에 따라 수신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 먹싱부(125)를 통하여 제6 전송 제어부(127)에 전송할 수 있다.

제6 전송 제어부(127)는 복수의 수신 FIFO 버퍼(123)에서 저장된 데이터와 수신된 TXEN 신호 및 RMII 신호의 클럭 신호에 기초하여 송신 데이터 신호(TX[1:0])를 복원하고, 복원된 송신 데이터 신호(TX[1:0])를 물리계층부(110)에 제공한다.

한편, 도 7을 설명함에 있어서, TXEN 신호를 전송하는 동작에 대해서는 설명하지 않았지만, TXEN 신호는 송신 데이터 신호(TX[1:0]) 내의 정보 포함 유무를 나타내는 제어 신호인바, 낮은 클럭 주파수를 갖는다. 따라서, 상술한 바와 같은 변환부(220)의 변환 과정 없이 바로 시리얼 인터페이스부(210)를 통하여 시리얼 신호로 변환되어 신호 처리 장치(100)에 전송될 수 있다.

도 8은 RMII의 RMII_MDC 신호 및 RMII_MD 신호의 신호 처리 동작을 설명하기 위한 도면이다.

도 8을 참조하면, 물리계층부(110)는 RMII_MDC 신호를 수신하고, RMII_MD 신호를 송수신한다.

변환부(120)는 RMII_MD 신호를 RMII_MDo 신호인지 RMII_MDi 신호인지를 구분하고, RMII_MD 신호가 매체접근제어부(230)로 전송될 RMII_MDi 신호인 경우, RMII_MDi 신호의 어싱크를 방지하기 위하여 어싱크 버퍼부(129)에 RMII_MDi 신호를 저장하고, 저장된 RMII_MDi 신호를 시리얼 인터페이스부(130)에 제공한다.

본 실시 예에서는 4개의 D-플리플롭을 이용하여 어싱크 버퍼부를 구현하였지만, 구현시에는 다른 어싱크 버퍼부를 이용할 수 있다.

그리고 변환부(120)는 RMII_MD 신호가 RMII_MDo 신호인 경우, 시리얼 인터페이스부(130)를 통하여 수신된 신호를 RMII_MD 신호로 물리계층부(110)에 제공할 수 있다.

시리얼 인터페이스부(130)는 어싱크 버퍼부(129)에 저장된 RMII_MDi 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하고, 전송될 다른 RMII 신호와 믹싱하여 하나의 시리얼 신호로 통신 인터페이스부(200)로 전송할 수 있다.

그리고 시리얼 인터페이스부(130)는 통신 인터페이스부(200)로부터 시리얼 신호를 입력받고, RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 신호 중 RMII_MDC에 대응되는 신호를 물리계층부(110)에 제공하고, 디먹싱된 신호 중 RMII_MDo에 대응되는 신호를 RMII_MD 신호로 물리계층부(110)에 제공할 수 있다.

시리얼 인터페이스부(210)는 시리얼 신호를 입력받고, RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 디먹싱하고, 디먹싱된 신호 중 RMII_MDi에 대응되는 신호를 RMII_MD 신호로 매체접근제어부(230)에 제공한다.

그리고 시리얼 인터페이스부(130)는 어싱크 버퍼부(229)에 저장된 RMII_MDo 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하고, 전송될 다른 RMII 신호와 믹싱하여 하나의 시리얼 신호로 신호 처리 장치(100)에 전송할 수 있다.

변환부(220)는 RMII_MD 신호를 RMII_MDo 신호인지 RMII_MDi 신호인지를 구분하고, RMII_MD 신호가 물리계층부(110)로 전송될 RMII_MDo 신호인 경우, RMII_MDo 신호의 어싱크를 방지하기 위하여 어싱크 버퍼부(229)에 RMII_MDo 신호를 저장하고, 저장된 RMII_MDo 신호를 시리얼 인터페이스부(210)에 제공할 수 있다.

그리고 변환부(120)는 RMII_MD 신호가 RMII_MDi 신호인 경우, 시리얼 인터페이스부(210)를 통하여 수신된 신호를 RMII_MD 신호로 매체접근제어부(230)에 제공할 수 있다.

매체접근제어부(230)는 RMII_MDC 신호를 송신하고, RMII_MD 신호를 송수신한다.

한편, 도 8을 설명함에 있어서, RMII_MDC 신호를 전송하는 동작에 대해서는 설명하지 않았지만, RMII_MDC 신호는 낮은 클럭 주파수를 갖는바, 상술한 바와 같은 변환부(220)의 변환 과정 없이 바로 시리얼 인터페이스부(210)를 통하여 시리얼 신호로 변환되어 신호 처리 장치(100)에 전송될 수 있다.

한편, 이상에서는 신호 처리 장치가 디스플레이 장치(300)와 물리계층(PHY)과 물리계층(MAC) 간의 매체 인터페이스 표준인 RMII(Reduced MII)신호를 송수신하는 것에 대해서 설명하였지만, 신호 처리 장치는 디스플레이 장치와 오디오 신호도 송수신할 수 있다. 이에 대해서는 도 9를 참조하여 이하에서 설명한다.

도 9는 제3 실시 예에 따른 신호 처리 장치의 간략한 구성을 나타내는 블록도이다.

도 9에 도시된 바와 같이, 신호 처리 장치(100)는 시리얼 인터페이스부(130), 오디오 신호 지터 제거부(150), 오디오 신호 입출력부(160) 및 일반 신호 입출력부(170)를 포함한다.

시리얼 인터페이스부(130)는 디스플레이 장치(300)로부터 전송된 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 I2S 신호로 변환한다. 또는, 시리얼 인터페이스부(130)는 복수의 클럭 신호를 포함하는 I2S 신호를 외부의 디스플레이 장치(300)로 송신하기 위해, I2S 신호를 시리얼 통신 방식의 신호로 변환할 수 있다. 이때, I2S 신호에 포함된 복수의 클럭 신호는 MCLK 신호, BCLK 신호, LRCLK 신호가 포함될 수 있다.

시리얼 인터페이스부(130)는 USB 인터페이스부로 구현될 수 있으나, 이는 일 실시 예에 불과할 뿐, 다른 고속 데이터 전송 인터페이스(High speed data interface)로 구현될 수 있다.

오디오 신호 지터 제거부(150)는 I2S 신호의 지터 성분을 제거하기 위해 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성한다. 구체적으로, 오디오 신호 지터 제거부(150)는 디스플레이 장치(300)로부터 전송된 BCLK 신호, LRCLK 신호 및 MCLK 신호를 이용하여 새로운 MCLK를 생성한다.

더욱 구체적으로, 오디오 신호 지터 제거부(140)는 BCLK 신호, LRCLK 신호와 동기화되도록 MCLK 신호 주파수의 주기 및 위상 중 적어도 하나가 조정된 새로운 MCLK를 생성한다. 오디오 신호 지터 제거부(140)의 구체적인 구성에 대해서는 도 10을 참조하여 추후에 자세히 설명하기로 한다.

오디오 신호 입출력부(160)는 디스플레이 장치(300)로 오디오 신호를 전송하기 위해 오디오 신호를 입력받는다. 또는 오디오 신호 입출력부(160)는 오디오 신호 지터 제거부(140)에서 지터 성분이 제거된 오디오 신호를 DAC(디지털 아날로그 컨버터)를 이용하여 신호 처리를 수행한 후, 외부 기기(예를 들어, 스피커 등)로 출력한다.

일반 신호 입출력부(170)는 시리얼 인터페이스부(130)를 통해 디스플레이 장치(300)로 전송하기 위한 비디오 신호, 제어 신호 및 부가 신호를 입력받을 수 있으며, 시리얼 인터페이스부(130)를 통해 디스플레이 장치(300)로부터 전송된 비디오 신호, 제어 신호 및 부가 신호를 외부 장치로 출력할 수 있다.

이하에서는 도 10을 참조하여, 오디오 신호 지터 제거부(140)에 대해 더욱 상세히 설명하기로 한다. 도 10에 도시된 시리얼 인터페이스부(130), 오디오 신호 입출력부(160) 및 일반 신호 입출력부(170)는 도 9에서 설명한 바와 같으므로, 이하에서는 상세한 설명은 생략하도록 한다.

도 10에 도시된 바와 같이, 오디오 신호 지터 제거부(150)는 제1 버퍼 내지 제3 버퍼(151-1,151-2,151-3), 제어 신호 생성부(152) 및 클럭 신호 생성부(153)를 포함한다.

제1 버퍼 내지 제3 버퍼(151-1,151-2,151-3)는 시리얼 인터페이스부(130)에서 변환된 I2S 신호 중 BCLK 신호, LRCLK 신호, S_DATA 신호를 임시로 저장한다. 구체적으로, 제1 버퍼(151-1)에는 S_DATA 신호가 임시로 저장되며, 제2 버퍼(151-2)에는 LRCLK 신호가 임시로 저장되며, 제3 버퍼(151-3)에는 BCLK 신호가 임시로 저장될 수 있다. 그러나, 상술한 바와 같이, 복수의 신호 각각에 대응되는 버퍼가 구비되는 것은 일 실시 예에 불과할 뿐, BCLK 신호, LRCLK 신호, S_DATA 신호가 하나의 버퍼를 이용하여 임시로 저장될 수 있다.

이때, 제1 버퍼 내지 제3 버퍼(151-1,151-2,151-3)는 FIFO(First-In First-Out) 방식의 버퍼일 수 있다.

그리고, 제1 버퍼 내지 제3 버퍼(151-1,151-2,151-3)는 새로운 마스터 클럭(MCLK) 신호에 따라 임시로 저장된 BCLK 신호, LRCLK 신호, S_DATA 신호를 출력한다.

제어 신호 생성부(152)는 LRCLK 신호, BCLK 신호 및 MCLK 신호를 이용하여 새로운 MCLK 신호를 생성하기 위한 제어 신호를 생성한다. 구체적으로, 제어 신호 생성부(152)는 LRCLK 신호의 주파수, BCLK 신호의 주파수 및 MCLK 신호의 주파수를 비교한다.

이때, MCLK 신호의 주파수가 High Speed Data IF 클럭 신호로 인해 LRCLK 신호의 주파수 및 BCLK의 주파수와 동기화되지 않는 경우, 제어 신호 생성부(152)는 LRCLK 신호, BCLK 신호와 동기화 되도록, MCLK 신호 주파수의 위상 및 주기 중 적어도 하나가 변경되는 새로운 MCLK를 생성하도록 클럭 신호 생성부(153)를 제어하는 제어 신호를 생성한다.

예를 들어, LRCLK 신호 및 BCLK 신호가 하이(high)가 되는 시점과 MCLK 신호가 하이(high)가 되는 시점이 동기화되고, LRCLK 신호 및 BCLK 신호가 로우(low)가 되는 시점과 MCLK 신호가 로우(low)가 되는 시점이 동기화 되도록, 제어 신호 생성부(152)는 기존의 MCLK 신호에서 위상이 변경된 새로운 MCLK 신호가 생성되도록 클럭 신호 생성부(153)를 제어하는 제어 신호를 생성할 수 있다.

또는, MCLK 신호의 주기가 LRCLK 신호 및 BCLK 신호의 주기에 기설정된 정수 배가 될 수 있도록, 제어 신호 생성부(152)는 기존의 MCLK 신호에서 주기가 변경된 새로운 MCLK 신호가 생성되도록 클럭 신호 생성부(153)를 제어하는 제어 신호를 생성할 수 있다.

그리고, 제어 신호 생성부(152)는 생성된 제어 신호를 클럭 신호 생성부(153)로 출력한다.

클럭 신호 생성부(153)는 제어 신호 생성부(152)에서 생성된 제어 신호에 따라 새로운 MCLK 신호를 생성한다. 이때, 클럭 신호 생성부(153)는 로컬 오실레이터(예를 들어, 크리스탈 클럭 발생기) 및 pullable PLL(Phase Locked Loop)를 이용하여 새로운 MCLK 신호를 생성할 수 있다.

상술한 바와 같은 신호 처리 장치(100)에 의하면, 오디오 데이터, 비디오 데이터, 제어 데이터 등과 같은 복수의 데이터를 하나의 케이블 선에 전달할 수 있어 외형적인 관리가 쉬워지며, 오디오 신호의 지터 성분을 제거하여 음질 열화의 문제가 발생하지 않게 된다.

도 11은 본 발명의 다른 실시 예에 따른 디스플레이 장치를 설명하기 위한 블록도이다.

본 실시 예에 따른, 디스플레이 장치(400, 300')는 엠펙(Moving Picture Experts Group, MPEG) 규격에 따른 전송 스트림 패킷을 수신하고, 수신된 전송 스트림 패킷을 신호 처리하여 동영상 또는 정지 영상을 사용자에게 제공할 수 있다.

이러한 기능을 수행하는 디스플레이 장치(400)는 TV임이 바람직하나, 이에 한정되는 것은 아니며 셋탑 박스(Set-top box) 또는 이동 단말 등과 같이 전송 스트림 패킷을 수신하여 처리할 수 있는 장치라면 본 발명에서의 디스플레이 장치(400)가 될 수 있다.

이를 위해, 디스플레이 장치(400)는 도 11에 도시된 바와 같이 제1 신호 처리부(500) 및 제2 신호 처리부(600)를 포함하며, 예를 들어, 제1 신호 처리부(500)는 방송국으로부터 엠펙 규격에 따른 전송 스트림 패킷을 수신하는 튜너(미도시)를 포함하고, 제2 신호 처리부(600)는 전송 스트림 패킷에 대한 복호화를 수행하는 디코더(미도시)를 포함할 수 있다. 이상에서는 제1 신호 처리부(500) 및 제2 신호 처리부(600)가 하나의 디스플레이 장치(400)에 구비되는 것으로 도시하고 설명하였지만, 제1 신호 처리부(500) 및 제2 신호 처리부(600)는 도 1에 도시된 바와 같이 별도의 구성, 즉, 제1 신호 처리부(500)는 신호 처리 장치(100)에 구비되고, 제2 신호 처리부(600)는 디스플레이 장치(300)에 구비되는 형태로도 구현될 수 있다.

이와 같이, 본 발명의 일 실시 예에 따른 디스플레이 장치(400)는 전송 스트림 패킷을 수신하는 구성과 수신된 전송 스트림 패킷에 대해 디코딩을 수행하는 구성이 별도의 칩에 마련될 수 있다.

한편, 제1 신호 처리부(500) 및 제2 신호 처리부(600)는 고속 데이터 인터페이스(High Speed Data Interface)를 통해 연결될 수 있다. 예를 들어, 고속 데이터 인터페이스(또는, 고속 네트워크 인터페이스(High Speed Data Interface)는, 엠펙 규격에 따른 전송 스트림 패킷을 전송할 수 있는 대역폭이 제공되는 IEEE 1394가 바람직하지만, 이에 한정되는 것은 아니며 USB 등과 같이 엠펙 규격에 따른 전송 스트림 패킷을 전송할 수 있는 대역폭을 제공하는 인터페이스라면 본 발명의 일 실시 예에 따른 고속 데이터 인터페이스가 될 수 있다.

이하에서는, 첨부된 도 12 및 13을 참조하여 제1 신호 처리부(500) 및 제2 신호 처리부(600) 각각을 보다 상세하게 설명한다.

도 12는 본 발명의 다른 실시 예에 따른 제1 신호 처리부의 세부 구성을 설명하기 위한 블록도이다.

도 12를 참조하면, 제1 신호 처리부(500)는 시스템 타임 클럭(System Time Clock, STC)을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 전송할 수 있다. 이를 위해, 제1 신호 처리부(500)는 도 12에 도시된 바와 같이, 수신부(510), 저장부(520), 제어부(530) 및 전송부(540)를 포함한다.

수신부(510)는 전송 스트림 패킷을 수신한다. 구체적으로, 수신부(510)는 방송 네트워크를 이용하는 방송국으로부터 엠펙 규격에 따른 전송 스트림 패킷을 수신할 수 있다. 이 경우, 수신부(510)는 튜너(미도시), 복조기(미도시), 등화기(미도시) 등과 같은 구성을 포함하는 형태로 구현될 수 있다.

저장부(520)는 수신된 전송 스트림 패킷을 순서대로 저장한다. 구체적으로, 저장부(520)는 메모리, HDD(Hard Disk Drive) 등으로 구현되어, 수신부(510)를 통해 수신되는 순서에 따라, 전송 스트림 패킷을 차례로 저장할 수 있다.

제어부(530)는 제1 신호 처리부(500)의 전반적인 동작을 제어한다. 구체적으로, 제어부(530)는 전송 스트림 패킷을 수신하도록 수신부(510)를 제어하고, 수신된 순서에 따라 전송 스트림 패킷을 저장부(520)에 저장할 수 있다.

이 경우, 제어부(530)는 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장하도록 제어할 수 있다.

시스템 타임 클럭은 소정 주파수(예를 들면, 27MHz)의 클럭 신호를 카운팅하는 카운터(미도시)에 의해 얻어질 수 있다. 제어부(530)는 카운터를 이용하여 전송 스트림 패킷이 수신되는 시점을 카운팅하고, 카운팅된 값을 해당 전송 스트림 패킷에 삽입하여 저장할 수 있다.

예를 들어, 수신부(510)를 통해 제1 전송 스트림 패킷이 수신되는 시점에 카운터에서 카운팅된 값이 "A"이 경우, 제1 전송 스트림 패킷의 헤더 영역에 "A"를 삽입하여 제1 전송 스트림 패킷을 저장부(520)에 저장할 수 있다. 그리고, 제1 전송 스트림 패킷에 뒤이어 제2 전송 스트림 패킷이 수신되는 시점에 카운터에서 카운팅된 값이 "B"이 경우, 제2 전송 스트림 패킷의 헤더 영역에 "B"를 삽입하여 제2 전송 스트림 패킷을 저장부(520)에 저장할 수 있다.

여기에서, 시스템 타임 클럭은 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것일 수 있다.

방송국에서는 시스템 타임 클럭을 일정 시간 간격으로 샘플링하여 얻어지는 값을 전송 스트림 패킷에 부가하여 전송하는데, 여기에서 샘플링된 값이 PCR 정보이다. 한편, 방송국으로부터 수신한 전송 스트림 패킷을 정상적으로 복호화 및 출력하기 위해, 디스플레이 장치(400)는 방송국에서 전송된 PCR 정보를 이용하여 디스플레이 장치(400)의 시스템 타임 클럭을 방송국 측의 시스템 클럭과 동기화시키는 동작을 수행한다. 즉, 제어부(530)는 디스플레이 장치(400)의 시스템 타임 클럭과 전송 스트림 패킷으로부터 검출된 PCR 정보와의 오차를 검출하고 검출된 오차를 이용하여 디스플레이 장치(400)의 시스템 타임 클럭을 보정하여, 디스플레이 장치(400)의 시스템 타임 클럭을 방송국 측의 시스템 클럭과 동기화시킬 수 있다.

그리고, 제어부(530)는 보정된 시스템 타임 클럭에 기초하여 시간 정보 즉, 전송 스트림 패킷이 수신되는 시점을 검출하고, 검출된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장부(520)에 저장하도록 제어할 수 있다.

전송부(540)는 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 제2 신호 처리부(600)로 전송한다. 구체적으로, 전송부(540)는 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 고속 데이터 인터페이스를 통해 제2 신호 처리부(600)로 전송할 수 있다. 여기에서, 시스템 타임 클럭은 전송 스트림 패킷으로부터 검출된 PCR 정보에 의해 보정된 것일 수 있다.

도 13은 본 발명의 다른 실시 예에 따른 제2 신호 처리부의 세부 구성을 설명하기 위한 블록도이다. 제2 신호 처리부(600)는 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 수신하여 전송 스트림 패킷을 처리할 수 있다. 이를 위해, 제2 신호 처리부(600)는 도 13에 도시된 바와 같이, 수신부(610), 저장부(620) 및 제어부(630)를 포함한다.

수신부(610)는 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 수신한다. 구체적으로, 수신부(610)는 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 고속 데이터 인터페이스를 통해 제1 신호 처리부(500)로부터 수신할 수 있다. 여기에서, 시스템 타임 클럭은 전송 스트림 패킷으로부터 검출된 PCR 정보에 의해 보정된 것일 수 있다.

저장부(620)는 수신된 전송 스트림 패킷을 순서대로 저장한다. 구체적으로, 저장부(620)는 메모리, HDD(Hard Disk Drive) 등으로 구현되어, 수신부(610)를 통해 수신되는 순서에 따라, 전송 스트림 패킷을 차례로 저장할 수 있다.

제어부(630)는 제2 신호 처리부(600)의 전반적인 동작을 제어한다. 구체적으로, 제어부(630)는 전송 스트림 패킷을 수신하도록 수신부(610)를 제어하고, 수신된 순서에 따라 전송 스트림 패킷을 저장부(620)에 저장할 수 있다.

특히, 제어부(630)는 저장된 전송 스트림 패킷에 포함된 시간 정보와 시스템 타임 클럭을 이용하여, 전송 스트림 패킷에 대한 비트 레이트(bit rate) 정보를 검출할 수 있다. 여기에서, 제어부(630)가 검출하는 비트 레이트 정보는 제1 신호 처리부(500)에서 수신되는 전송 스트림 패킷의 비트 레이트 정보일 수 있다. 즉, 고속 데이터 인터페이스에 의해 전송 스트림 패킷에 대한 비트 레이트가 변경되어도, 제어부(630)는 변경되기 전의 전송 스트림 패킷에 대한 비트 레이트를 검출할 수 있다.

구체적으로, 제어부(630)는 전송 스트림 패킷에 포함된 시간 정보와 시스템 타임 클럭을 이용하여 전송 스트림 패킷 사이의 수신 시간 차를 산출하고, 산출된 수신 시간 차와 전송 스트림 패킷의 크기를 연산하여 전송 스트림 패킷에 대한 비트 레이트 정보를 검출할 수 있다. 여기에서, 전송 스트림 패킷의 크기는 엠펙 규격에 따라 188 바이트가 될 수 있다.

예를 들어, 제1 신호 처리부(500)가 방송국으로부터 제1 전송 스트림 패킷과 제2 전송 스트림 패킷을 순차적으로 수신하고, 수신된 시점에 각각 카운팅된 값인 "A", "B"를 각 전송

도 14는 본 발명의 일 실시 예에 따른 PHY에서 MAC로의 신호 처리 방법을 설명하기 위한 흐름도이다.

도 14를 참조하면, 먼저, 물리계층(PHY)에서 매체접근제어(MAC)로 전송할 복수의 신호를 하나의 시리얼 신호로 변환한다(S1410). 구체적으로, 복수의 신호를 버퍼에 임시 저장하고, 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환할 수 있다. 이때, 물리계층(PHY)에서 매체접근제어(MAC)로 전송할 복수의 신호는, RMII 신호 중 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호일 수 있다.

그리고 변환된 시리얼 신호를 시리얼 인터페이스를 이용하여 전송한다(S1420).

그리고 전송된 시리얼 신호를 복수의 신호로 디먹싱한다(S1430). 구체적으로, 전송된 시리얼 신호를 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호로 복원할 수 있다.

그리고 디먹싱된 복수의 신호를 매체접근제어(MAC)에 제공한다(S1440).

따라서, 본 실시 예에 다른 신호 처리 방법은, RMII 신호를 시리얼 통신 방식으로 송수신하는바, 하나의 케이블로 용이하게 RMII 신호를 송수신할 수 있게 된다. 그리고 도 14와 같은 신호 처리 방법은 도 1의 구성을 가지는 디스플레이 시스템상에서 실행될 수 있으며, 그 밖에 다른 구성을 가지는 디스플레이 장치상에서도 실행될 수 있다.

도 15는 본 발명의 일 실시 예에 따른 MAC에서 PHY로의 신호 처리 방법을 설명하기 위한 흐름도이다.

도 15를 참조하면, 매체접근제어(MAC)에서 물리계층(PHY)으로 전송할 복수의 신호를 하나의 시리얼 신호로 변환한다(S1510). 구체적으로, 복수의 신호를 버퍼에 임시 저장하고, 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환할 수 있다. 이때, 매체접근제어(MAC)에서 물리계층(PHY)으로 전송할 복수의 신호는, RMII 신호 중 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호일 수 있다.

그리고 변환된 시리얼 신호를 시리얼 인터페이스로 전송한다(S1520).

그리고 전송된 시리얼 신호를 복수의 신호로 디먹싱한다(S1530). 구체적으로, 전송된 시리얼 신호를 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호로 복원할 수 있다.

그리고 디먹싱된 복수의 신호를 물리계층(PHY)에 제공한다(S1540).

따라서, 본 실시 예에 다른 신호 처리 방법은, RMII 신호를 시리얼 통신 방식으로 송수신하는바, 하나의 케이블로 용이하게 RMII 신호를 송수신할 수 있게 된다. 그리고 도 15와 같은 신호 처리 방법은 도 1의 구성을 가지는 디스플레이 시스템상에서 실행될 수 있으며, 그 밖에 다른 구성을 가지는 디스플레이 장치상에서도 실행될 수 있다.

이하에서는 도 16를 참조하여, 본 발명의 일 실시 예에 따른 신호 처리 장치(100)의 오디오 신호 처리 방법에 대해 설명하기로 한다.

우선, 신호 처리 장치(100)는 디스플레이 장치(300)로부터 복수의 데이터를 수신한다(S1610). 이때, 신호 처리 장치(100)는 시리얼 인터페이스부(130)를 이용하여 하나의 케이블 선에 의해 복수의 데이터를 수신할 수 있다. 여기서, 복수의 데이터에는 오디오 데이터뿐만 아니라 비디오 데이터, 제어 데이터 등이 포함될 수 있다.

그리고, 신호 처리 장치(100)는 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환한다(S1620). 구체적으로, 신호 처리 장치(100)는 시리얼 통신 방식의 오디오 신호를 복수의 클럭 신호를 포함하는 I2S 신호로 변환한다. 이때, I2S 신호에는 S_DATA 신호, LRCLK 신호, BCLK 신호, MCLK 신호를 포함할 수 있다.

그리고, 신호 처리 장치(100)는 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭(MCLK) 신호를 생성한다(S1630). 구체적으로, 신호 처리 장치(100)는 변환된 I2S 신호 중 BCLK 신호, LRCLK 신호, S_DATA 신호를 버퍼에 임시로 저장한다. 그리고, 신호 처리 장치(100)는 LRCLK 신호, BCLK 신호 및 MCLK 신호를 이용하여 새로운 MCLK 신호를 생성하기 위한 제어 신호를 생성한다. 그리고, 신호 처리 장치(100)는 제어 신호에 의해 기존의 MCLK 신호에서 위상 및 주기 중 적어도 하나가 변경된 새로운 MCLK 신호를 생성한다.

그리고, 신호 처리 장치(100)는 새로운 마스터 클럭(MCLK) 신호에 따라 오디오 신호를 출력한다(S1640). 구체적으로, 신호 처리 장치(100)는 새로운 마스터 클럭(MCLK) 신호에 따라 버퍼에 임시로 저장된 S_DATA 신호, LRCLK 신호, BCLK 신호를 출력할 수 있다.

상술한 바와 같은 오디오 신호 처리 방법에 의해, 오디오 데이터, 비디오 데이터, 제어 데이터 등과 같은 복수의 데이터를 하나의 케이블 선에 전달할 수 있어 외형적인 관리가 쉬워지며, 오디오 신호의 지터 성분을 제거하여 음질 열화의 문제가 발생하지 않게 된다.

한편, 상술한 실시 예에서는 신호 처리 장치(100)에 오디오 신호의 지터 성분을 제거하기 위한 오디오 신호 지터 제거부(140)가 포함되는 것으로 설명하였으나, 이는 일 실시 예에 불과할 뿐, 디스플레이 장치(300)에도 신호 처리 장치(100)에서부터 출력된 오디오 신호의 지터 성분을 제거하기 위한 오디오 신호 지터 제거부(140)를 포함할 수 있다.

도 17은 본 발명의 일 실시 예에 따른 전송 스트림 패킷 처리 방법을 설명하기 위한 흐름도이다. 구체적으로, 제1 신호 처리부 및 제2 신호 처리부를 포함하는 디스플레이 장치의 전송 스트림 패킷 처리 방법을 설명한다.

먼저, 제1 신호 처리부가 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 전송한다(S1710).

구체적으로, 전송 스트림 패킷을 수신하고, 수신된 전송 스트림 패킷을 순서대로 저장할 수 있다. 여기에서, 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장할 수 있다.

그리고, 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 제2 신호 처리부로 전송할 수 있다. 여기에서, 고속 데이터 인퍼페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 제2 신호 처리부로 전송할 수 있다.

한편, 시스템 타임 클럭은, 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것일 수 있다.

이후, 제2 신호 처리부가 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 수신하여 전송 스트림 패킷을 처리한다(S1720). 구체적으로, 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 수신하고, 수신된 전송 스트림 패킷을 순서대로 저장한다. 그리고, 저장된 전송 스트림 패킷에 포함된 시간 정보와 시스템 타임 클럭을 이용하여 전송 스트림 패킷에 대한 비트 레이트 정보를 검출할 수 있다.

이들 각 실시 예에 대한 설명은 상술한 바 있으므로 중복 설명 및 도시는 생략한다.

이와 같이, 본 실시 예에 따르면 제1 신호 처리부로부터 수신된 시간 정보가 삽입된 전송 스트림 패킷과 시스템 타임 클럭을 이용하여 전송 스트림 패킷에 대한 비트 레이트 정보를 검출한다는 점에서, 고속 데이터 인터페이스에 의해 비트 레이트가 변경되어도, 변경되기 전의 전송 스트림 패킷에 대한 비트 레이트를 검출할 수 있다.

한편, 상술한 본 발명의 다양한 실시 예들에 따른 방법을 수행하기 위한 프로그램은 다양한 유형의 기록 매체에 저장되어 사용될 수 있다.

구체적으로는, 상술한 방법들을 수행하기 위한 코드는, RAM(Random Access Memory), 플레시메모리, ROM(Read Only Memory), EPROM(Erasable Programmable ROM), EEPROM(Electronically Erasable and Programmable ROM), 레지스터, 하드디스크, 리무버블 디스크, 메모리 카드, USB 메모리, CD-ROM 등과 같이, 단말기에서 판독 가능한 다양한 유형의 기록 매체에 저장되어 있을 수 있다.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해돼서는 안 될 것이다.

1000: 디스플레이 시스템 100: 신호 처리 장치
200: 통신 인터페이스부 300: 디스플레이 장치

Claims (55)

1. 디스플레이 장치와 연결 가능한 신호 처리 장치에 있어서,
   외부 통신망과 연결되는 물리계층부;
   상기 물리계층부와 상기 디스플레이 장치를 연결하는 시리얼 인터페이스부; 및
   상기 물리계층부에서 상기 디스플레이 장치의 매체접근제어부로 전송할 신호를 변환하여 상기 시리얼 인터페이스부로 제공하고, 상기 시리얼 인터페이스를 통해 수신되는 신호를 변환하여 상기 물리계층부로 제공하는 변환부;를 포함하는 신호 처리 장치.
2. 제1항에 있어서,
   상기 변환부는,
   상기 물리계층부에서 상기 디스플레이 장치의 매체접근제어부로 전송할 신호를 변환하고, 상기 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 상기 임시 저장된 신호를 상기 시리얼 인터페이스부를 통하여 상기 매체접근제어부로 제공하는 것을 특징으로 하는 신호 처리 장치.
3. 제2항에 있어서,
   상기 시리얼 인터페이스부는,
   상기 변환부의 버퍼에 임시 저장된 신호를 RMII(Reduced Media Independent Interface) 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 상기 디스플레이 장치로 전송하는 것을 특징으로 하는 신호 처리 장치.
4. 제1항에 있어서,
   상기 물리계층부는,
   2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호를 상기 매체접근제어부로 전송하고, 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호를 상기 매체접근제어부로부터 수신하는 것을 특징으로 하는 신호 처리 장치.
5. 제4항에 있어서,
   상기 변환부는,
   복수의 송신 FIFO 버퍼를 포함하고, 상기 2개의 수신 데이터 신호를 상기 송신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고,
   상기 시리얼 인터페이스부는,
   2개의 수신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하는 것을 특징으로 하는 신호 처리 장치.
6. 제5항에 있어서,
   상기 변환부는,
   상기 CRS_DV 신호의 온 구간에만 상기 2개의 수신 데이터 신호를 상기 송신 FIFO 버퍼에 저장하는 것을 특징으로 하는 신호 처리 장치.
7. 제4항에 있어서,
   상기 변환부는,
   상기 RMII_MD 신호를 상기 매체접근제어부로 전송될 RMII_MDi 신호 및 상기 매체접근제어부로부터 수신될 RMII_MDo 신호로 분리하고, 상기 RMII_MDi 신호를 상기 시리얼 인터페이스부에 제공하는 것을 특징으로 하는 신호 처리 장치.
8. 제4항에 있어서,
   상기 변환부는,
   복수의 수신 FIFO 버퍼를 포함하고,
   상기 시리얼 인터페이스부는,
   상기 2개의 송신 데이터 신호에 대응되는 시리얼 신호를 상기 수신 FIFO 버퍼의 크기 단위로 상기 복수의 수신 FIFO 버퍼에 저장하고,
   상기 변환부는, 상기 수신 FIFO 버퍼에 저장된 데이터, RMII 신호의 클럭 신호 및 상기 TXEN 신호에 기초하여 2개의 송신 데이터 신호를 복원하고, 복원된 2개의 송신 데이터 신호를 상기 물리계층부에 제공하는 것을 특징으로 하는 신호 처리 장치.
9. 제4항에 있어서,
   상기 변환부는,
   상기 RMII_MDo 신호에 대응되는 시리얼 신호를 수신하면, 상기 수신된 시리얼 신호를 RMII_MD 신호로 상기 물리계층부에 제공하는 것을 특징으로 하는 신호 처리 장치.
10. 제1항에 있어서,
    외부 장치로부터 상기 디스플레이 장치에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력하는 신호 입출력부;를 더 포함하고,
    상기 시리얼 인터페이스부는,
    상기 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나를 상기 디스플레이 장치에 제공하는 것을 특징으로 하는 신호 처리 장치.
11. 디스플레이 장치와 연결 가능한 신호 처리 장치에 있어서,
    상기 디스플레이 장치로부터 복수의 데이터를 수신하고, 수신된 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하는 시리얼 인터페이스부;및
    상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하고, 상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하여 상기 오디오 신호의 지터(jitter)를 제거하는 오디오 신호 지터 제거부;를 포함하는 신호 처리 장치.
12. 제11항에 있어서,
    상기 새로운 마스터 클럭 신호는,
    상기 오디오 신호에 포함된 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 신호와 동기화되어 있는 것을 특징으로 하는 신호 처리 장치.
13. 제12항에 있어서,
    상기 오디오 신호 지터 제거부는,
    상기 복수의 클럭 신호에 포함된 마스터 클럭 신호의 주기 및 위상 중 적어도 하나를 변경하여 상기 새로운 마스터 클럭 신호를 생성하는 것을 특징으로 하는 신호 처리 장치.
14. 제11항에 있어서,
    상기 오디오 신호 지터 제거부는,
    상기 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 클럭 신호를 임시로 저장하는 적어도 하나의 버퍼;
    상기 다른 클럭 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하기 위한 제어 신호를 생성하는 제어 신호 생성부; 및
    상기 제어 신호에 따라 상기 새로운 마스터 클럭 신호를 생성하는 클럭 신호 생성부;를 포함하는 것을 특징으로 하는 신호 처리 장치.
15. 제11항에 있어서,
    상기 시리얼 인터페이스부는,
    상기 디스플레이 장치로부터 수신된 복수의 데이터 중 오디오 데이터를 I2S(Integrated Interchip Sound) 규격의 오디오 신호로 변환하여 상기 오디오 신호 지터 제거부로 출력하는 것을 특징으로 하는 신호 처리 장치.
16. 제15항에 있어서,
    상기 I2S 규격의 오디오 신호는,
    BLK(bit clock) 신호, LRCLK(left right clock) 신호, S_Data(sound data) 신호 및 MCLK(master clock) 신호를 포함하며,
    상기 오디오 신호 지터 제거부는,
    상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호를 버퍼에 임시 저장하고, 상기 BLK 신호, 상기 LRCLK 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하며, 상기 새로운 마스터 클럭 신호에 따라 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호는 출력하는 것을 특징으로 하는 신호 처리 장치.
17. 제11항에 있어서,
    상기 복수의 데이터는 오디오 데이터, 비디오 데이터, 제어 데이터 및 부가 데이터를 포함하며,
    상기 시리얼 인터페이스부는 하나의 케이블 선을 이용하여 상기 복수의 데이터를 수신하는 것을 특징으로 하는 신호 처리 장치.
18. 외부 통신망과 연결되는 물리계층부를 포함하는 신호 처리 장치와 연결 가능한 디스플레이 장치에 있어서,
    상기 물리계층부를 이용하여 외부 통신망과 연결되는 매체접근제어부;
    상기 매체접근제어부와 상기 신호 처리 장치를 연결하는 시리얼 인터페이스부; 및
    상기 매체접근제어부에서 상기 신호 처리 장치의 물리계층부로 전송할 신호를 변환하여 상기 시리얼 인터페이스부로 제공하고, 상기 시리얼 인터페이스를 통해 수신되는 신호를 변환하여 상기 매체접근제어부로 제공하는 변환부;를 포함하는 디스플레이 장치.
19. 제17항에 있어서,
    상기 변환부는,
    상기 매체접근제어부에서 상기 신호 처리 장치의 물리계층부로 전송할 신호를 변환하고, 상기 변환된 신호를 기설정된 크기의 버퍼에 임시 저장하며, 상기 임시 저장된 신호를 상기 시리얼 인터페이스부를 통하여 상기 물리계층부로 제공하는 것을 특징으로 하는 디스플레이 장치.
20. 제19항에 있어서,
    상기 시리얼 인터페이스부는,
    상기 변환부의 버퍼에 임시 저장된 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하고, 먹싱된 신호를 상기 신호 처리 장치로 전송하는 것을 특징으로 하는 디스플레이 장치.
21. 제18항에 있어서,
    상기 매체접근제어부는,
    2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호를 상기 물리계층부로 전송하고, 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호를 상기 물리계층부로부터 수신하는 것을 특징으로 하는 디스플레이 장치.
22. 제21항에 있어서,
    상기 변환부는,
    복수의 송신 FIFO 버퍼를 포함하고, 상기 2개의 송신 데이터 신호를 상기 송신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고,
    상기 시리얼 인터페이스부는,
    2개의 송신 데이터 신호가 저장 완료된 FIFO 버퍼의 데이터를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 추출하는 것을 특징으로 하는 디스플레이 장치.
23. 제22항에 있어서,
    상기 변환부는,
    상기 TXEN 신호의 온 구간에만 상기 2개의 송신 데이터 신호를 상기 송신 FIFO 버퍼에 저장하는 것을 특징으로 하는 디스플레이 장치.
24. 제21항에 있어서,
    상기 변환부는,
    상기 RMII_MD 신호를 상기 물리계층부로 전송될 RMII_MDo 신호 및 상기 물리계층부로부터 수신될 RMII_MDi 신호로 분리하고, 상기 RMII_MDo 신호를 상기 시리얼 인터페이스부에 제공하는 것을 특징으로 하는 디스플레이 장치.
25. 제21항에 있어서,
    상기 변환부는,
    복수의 수신 FIFO 버퍼를 포함하고,
    상기 시리얼 인터페이스부는,
    상기 2개의 수신 데이터 신호에 대응되는 시리얼 신호를 상기 수신 FIFO 버퍼의 크기 단위로 상기 복수의 송신 FIFO 버퍼에 저장하고,
    상기 변환부는, 상기 수신 FIFO 버퍼에 저장된 데이터, 상기 RMII 클럭 신호, 상기 CRS_DV 신호에 기초하여 2개의 수신 데이터 신호를 복원하여 상기 매체접근제어부에 제공하는 것을 특징으로 하는 디스플레이 장치.
26. 제21항에 있어서,
    상기 변환부는,
    상기 RMII_MDi 신호에 대응되는 시리얼 신호를 수신하면, 상기 수신된 시리얼 신호를 상기 RMII_MD 신호로 상기 매체접근제어부에 제공하는 것을 특징으로 하는 디스플레이 장치.
27. 제18항에 있어서,
    상기 디스플레이 장치에 입출력될 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나의 신호를 입출력하는 신호 입출력부;를 더 포함하고,
    상기 시리얼 인터페이스부는,
    상기 영상 신호, 음성 신호 및 제어 신호 중 적어도 하나를 상기 신호 처리 장치에 제공하는 것을 특징으로 하는 디스플레이 장치.
28. 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 전송하는 제1 신호 처리부; 및,
    상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하여 상기 전송 스트림 패킷을 처리하는 제2 신호 처리부;를 포함하는 디스플레이 장치.
29. 제28항에 있어서,
    상기 제1 신호 처리부는,
    상기 전송 스트림 패킷을 수신하는 수신부;
    상기 수신된 전송 스트림 패킷을 순서대로 저장하는 저장부;
    시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장하도록 제어하는 제어부; 및,
    상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 전송부;를 포함하는 것을 특징으로 하는 디스플레이 장치.
30. 제28항에 있어서,
    상기 시스템 타임 클럭은,
    상기 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것임을 특징으로 하는 디스플레이 장치.
31. 제28항에 있어서,
    상기 제1 신호 처리부는,
    고속 데이터 인터페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 것을 특징으로 하는 디스플레이 장치.
32. 제28항에 있어서,
    상기 제2 신호 처리부는,
    상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하는 수신부;
    상기 수신된 전송 스트림 패킷을 순서대로 저장하는 저장부; 및,
    상기 저장된 전송 스트림 패킷에 포함된 시간 정보와 상기 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷에 대한 비트 레이트 정보를 검출하는 제어부;를 포함하는 것을 특징으로 하는 디스플레이 장치.
33. 디스플레이 시스템에 있어서,
    영상을 표시하고, 통신망 접속을 위한 매체접근제어부를 구비하는 디스플레이 장치; 및
    상기 디스플레이 장치의 매체접근제어부를 상기 통신망에 연결하는 물리계층부를 구비하는 통신 인터페이스 장치;를 포함하고,
    상기 디스플레이 장치와 상기 통신 인터페이스 장치는 상기 물리계층부와 상기 매체접근제어부 사이의 신호를 시리얼 인터페이스를 이용하여 송수신하는 것을 특징으로 하는 디스플레이 시스템.
34. 제33항에 있어서,
    상기 물리계층부와 상기 매체접근제어부 사이의 신호는 RMII(Reduced Media Independent Interface) 신호인 것을 특징으로 하는 디스플레이 시스템.
35. 디스플레이 장치의 통신망 접속을 위한 물리계층(PHY)과 매체접근제어(MAC) 사이의 신호 처리 방법에 있어서,
    상기 물리계층에서 매체접근제어로 전송할 복수의 신호를 하나의 시리얼 신호로 변환하는 단계;
    상기 변환된 시리얼 신호를 시리얼 인터페이스로 전송하는 단계;
    상기 전송된 시리얼 신호를 복수의 신호로 디먹싱하는 단계; 및
    상기 디먹싱된 복수의 신호를 상기 매체접근제어에 제공하는 단계;를 포함하는 것을 특징으로 하는 신호 처리 방법.
36. 제35항에 있어서,
    상기 물리계층에서 매체접근제어로 전송할 복수의 신호는, RMII 신호 중 2개의 수신 데이터 신호, CRS_DV 신호, RMII_MD 신호인 것을 특징으로 하는 신호 처리 방법.
37. 제35항에 있어서,
    상기 변환하는 단계는,
    상기 복수의 신호를 버퍼에 임시 저장하고, 상기 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환하는 것을 특징으로 하는 신호 처리 방법.
38. 제37항에 있어서,
    상기 매체접근제어(MAC)는 상기 디스플레이 장치에 구비되고,
    상기 물리계층(PHY)은 상기 디스플레이 장치와 이격된 별도의 장치에 구비되는 것을 특징으로 하는 신호 처리 방법.
39. 디스플레이 장치의 통신망 접속을 위한 물리계층(PHY)과 매체접근제어(MAC) 사이의 신호 처리 방법에 있어서,
    상기 매체접근제어에서 상기 물리계층으로 전송할 복수의 신호를 하나의 시리얼 신호로 변환하는 단계;
    상기 변환된 시리얼 신호를 시리얼 인터페이스로 전송하는 단계;
    상기 전송된 시리얼 신호를 복수의 신호로 디먹싱하는 단계; 및
    상기 디먹싱된 복수의 신호를 상기 물리계층에 제공하는 단계;를 포함하는 것을 특징으로 하는 신호 처리 방법.
40. 제39항에 있어서
    상기 매체접근제어에서 상기 물리계층으로 전송할 복수의 신호는, RMII 신호 중 2개의 송신 데이터 신호, RMII_MDC 신호, RMI_MD 신호, TXEN 신호인 것을 특징으로 하는 신호 처리 방법.
41. 제39항에 있어서,
    상기 변환하는 단계는,
    상기 복수의 신호를 버퍼에 임시 저장하고, 상기 버퍼에 임시 저장된 복수의 신호를 RMII 신호의 클럭 신호보다 고속인 고속 클럭을 이용하여 먹싱하여 하나의 시리얼 신호로 변환하는 것을 특징으로 하는 신호 처리 방법.
42. 제39항에 있어서,
    상기 매체접근제어(MAC)는 상기 디스플레이 장치에 구비되고,
    상기 물리계층(PHY)은 상기 디스플레이 장치와 이격된 별도의 장치에 구비되는 것을 특징으로 하는 신호 처리 방법.
43. 디스플레이 장치와 연결 가능한 신호 처리 장치의 오디오 신호 처리 방법에 있어서,
    상기 디스플레이 장치로부터 복수의 데이터를 수신하는 단계;
    상기 수신된 복수의 데이터 중 오디오 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하는 단계;
    상기 오디오 신호의 지터(jitter)를 제거하기 위해, 상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하는 단계; 및
    상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하는 단계;를 포함하는 오디오 신호 처리 방법.
44. 제43항에 있어서,
    상기 새로운 마스터 클럭 신호는,
    상기 오디오 신호에 포함된 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 신호와 동기화되어 있는 것을 특징으로 하는 오디오 신호 처리 방법.
45. 제44항에 있어서,
    상기 생성하는 단계는,
    상기 복수의 클럭 신호에 포함된 마스터 클럭 신호의 주기 및 위상 중 적어도 하나를 변경하여 상기 새로운 마스터 클럭 신호를 생성하는 것을 특징으로 하는 오디오 신호 처리 방법.
46. 제43항에 있어서,
    상기 생성하는 단계는,
    상기 복수의 클럭 신호 중 마스터 클럭 신호를 제외한 다른 클럭 신호를 임시로 저장하는 단계;
    상기 다른 클럭 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하기 위한 제어 신호를 생성하는 단계; 및
    상기 제어 신호에 따라 상기 새로운 마스터 클럭 신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 오디오 신호 처리 방법.
47. 제43항에 있어서,
    상기 변환하는 단계는,
    상기 디스플레이 장치로부터 수신된 복수의 데이터 중 오디오 데이터를 I2S(Integrated Interchip Sound) 규격의 오디오 신호로 변환하는 것을 특징으로 하는 오디오 신호 처리 방법.
48. 제47항에 있어서,
    상기 I2S 규격의 오디오 신호는,
    BLK(bit clock) 신호, LRCLK(left right clock) 신호, S_Data(sound data) 신호 및 MCLK(master clock) 신호를 포함하며,
    상기 생성하는 단계는,
    상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호를 버퍼에 임시 저장하고, 상기 BLK 신호, 상기 LRCLK 신호의 주파수와 동기화된 주파수를 가지는 상기 새로운 마스터 클럭 신호를 생성하며,
    상기 출력하는 단계는,
    상기 새로운 마스터 클럭 신호에 따라 상기 BLK 신호, 상기 LRCLK 신호, S_Data 신호는 출력하는 것을 특징으로 하는 오디오 신호 처리 방법.
49. 제43항에 있어서,
    상기 복수의 데이터는 오디오 데이터, 비디오 데이터, 제어 데이터 및 부가 데이터를 포함하며,
    상기 수신하는 단계는,
    상기 디스플레이 장치로부터 하나의 케이블 선을 이용하여 상기 복수의 데이터를 수신하는 것을 특징으로 하는 오디오 신호 처리 방법.
50. 디스플레이 시스템에 있어서,
    복수의 데이터를 시리얼 인터페이스로 전송하는 디스플레이 장치; 및
    상기 시리얼 인터페이스로부터 전송된 복수의 데이터를 복수의 클럭 신호를 포함하는 오디오 신호로 변환하고, 상기 변환된 오디오 신호에 포함된 복수의 클럭 신호를 이용하여 새로운 마스터 클럭 신호(MCLK)를 생성하며, 상기 새로운 마스터 클럭 신호에 따라 상기 오디오 신호를 출력하여 상기 오디오 신호의 지터(jitter)를 제거하는 신호 처리 장치;를 포함하는 디스플레이 시스템.
51. 제1 신호 처리부 및 제2 신호 처리부를 포함하는 디스플레이 장치의 전송 스트림 패킷 처리 방법에 있어서,
    상기 제1 신호 처리부가 시스템 타임 클럭을 이용하여 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 전송하는 단계; 및,
    상기 제2 신호 처리부가 상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하여 상기 전송 스트림 패킷을 처리하는 단계;를 포함하는 전송 스트림 패킷 처리 방법.
52. 제51항에 있어서,
    상기 전송하는 단계는,
    상기 전송 스트림 패킷을 수신하는 단계;
    상기 수신된 전송 스트림 패킷을 순서대로 저장하는 단계; 및,
    상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 단계;를 포함하며,
    상기 저장하는 단계는,
    시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷 각각에 대한 시간 정보를 생성하고, 생성된 시간 정보를 해당 전송 스트림 패킷에 삽입하여 저장하는 것을 특징으로 하는 전송 스트림 패킷 처리 방법.
53. 제51항에 있어서,
    상기 시스템 타임 클럭은,
    상기 전송 스트림 패킷에 포함된 PCR(Program Clock Reference) 정보에 의해 보정된 것임을 특징으로 하는 전송 스트림 패킷 처리 방법.
54. 제51항에 있어서,
    상기 전송하는 단계는,
    고속 데이터 인터페이스를 통해 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 상기 제2 신호 처리부로 전송하는 것을 특징으로 하는 전송 스트림 패킷 처리 방법.
55. 제51항에 있어서,
    상기 처리하는 단계는,
    상기 시간 정보가 삽입된 전송 스트림 패킷과 상기 시스템 타임 클럭을 수신하는 단계;
    상기 수신된 전송 스트림 패킷을 순서대로 저장하는 단계; 및,
    상기 저장된 전송 스트림 패킷에 포함된 시간 정보와 상기 시스템 타임 클럭을 이용하여 상기 전송 스트림 패킷에 대한 비트 레이트 정보를 검출하는 단계;를 포함하는 것을 특징으로 하는 전송 스트림 패킷 처리 방법.

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