KR20130085156A - 임베디드 토로이드 및 그 제조방법과 실리콘 인터포저 - Google Patents

임베디드 토로이드 및 그 제조방법과 실리콘 인터포저 Download PDF

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Abstract

실리콘 인터포저를 개시한다. 실리콘 인터포저는 제1표면과 제2표면을 가진 실리콘 기판과, 실리콘 기판의 제1표면에서 제2표면까지 관통된 적어도 하나 이상의 관통비아들과, 적어도 하나 이상의 관통비아를 중심축으로 하여 그 둘레에 배치되어 상기 관통비아에 흐르는 전류를 측정하기 위한 토로이드와 토로이드의 일측과 전기적으로 연결된 테스트 단자를 포함한다. 따라서 관통비아 둘레에 토로이드 구조를 작은 크기로 간단하게 구현할 수 있으므로 관통비아를 통해 흐르는 전류측정을 정확하게 할 수 있다.

Description

임베디드 토로이드 및 그 제조방법과 실리콘 인터포저{Embedded Toroid and Method Manufacturing thereof, and Silicon Interposer}
본 발명은 임베디드 토로이드 및 그 제조방법과 실리콘 인터포저에 관한 것으로서, 더욱 상세하게는 실리콘 인터포저에 형성된 관통비아에 흐르는 전류를 측정하기 위하여 임베디드된 토로이드 및 그 제조방법에 관한 것이다.
본 발명은 교육과학기술부의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: 2010-0029179, 연구사업명: 기초연구사업, 연구과제명: "자기장 공진기반 무선에너지 전송 기술" 및 한국과학기술원이 주관기관인 과제고유번호: 2010-0029374, 연구사업명: 기초연구사업, 연구과제명: "자동차 전력시스템 통합"에 관한 것이다.
차세대 IT 기기의 소형화 및 고성능화 추세에 따라 대용량 메모리 및 고성능 IC가 요구되고 있으므로, 더 이상의 집적화와 고성능화를 동시에 달성하기 어려운 기존 2D 패키지의 기술적 한계를 넘어 eWLP(Embedded Wafer Level Package), C2C/C2W 본딩을 통한 이종의 디바이스들(Memory, Analogue, Logic IC 등)을 융합하여 3D 패키지 제품의 통합화가 진행되고 있다.
3D 패키징은 수직적 연결을 통한 고집적화, 저전력화의 장점을 통한 2 차원 반도체의 한계를 극복하는 새로운 기술로 각광을 받고 있으며, 동종 디바이스의 수직 배열 구조의 복합 메모리모듈 적용을 넘어, 최근에는 Si-interposer 기술을 병행하여 이종 디바이스의 수직연결을 통한 고집적화, 다기능화를 추구하고 있다.
이러한 미래기술인 융복합 패키지 기술의 성공적 개발을 위해서는 높은 집적도와 성능을 위한 많은 기술 및 장비가 개발되어야 하며, 대표적인 해결과제로 공정적인 측면으로 본딩, 몰딩, 검사 등의 공정 기술이 개발되어야 하며, 이를 뒷받침하는 높은 생산성이 확보된 장비의 개발이 필요하다.
실리콘 인포이저(Silicon Interposer)는 PCB와 이종 디바이스들 사이에 개재되어 이들을 전기적으로 상호 연결하기 위한 것이다.
이와 같은 실리콘 인터포저의 제조과정 또는 실리콘 인터포저를 이용한 3D 패키징 제품의 조립 실장과정에서 제품의 불량 테스트가 필연적이다. 테스트과정에서 2차원 실장제품과는 달리 3차원 실장제품의 테스트에서는 내부 회로의 단선이나 단락을 체크하는 것이 쉽지 않다.
따라서 일반적으로 제일 많이 사용되고 있는 장비들로는 액티브 커런트 프로브와 근접 센서방식등이 소개되고 있다. 하지만 액티브 커런트 프로브(Active Current Probe) 경우엔 프로브가 감쌀 수 있는 선이 PCB 밖으로 인출되어야 한다는 점에서 테스트를 위한 추가적인 측정환경 변화가 필요하게 되며, 이러한 측정환경 변화는 기생 인덕턴스와 저항을 야기하기 때문에 전류 패스에 영향을 주게 되어 파형을 왜곡할 수 있다는 문제점을 갖는다.
근접센서(near-field sensor) 경우에는 전류의 흐름을 감지할 수는 있지만 수많은 전류 패스 중 정확히 어디로 전류가 흐르는지 감지하는 것이 어렵고, 정확한 전류 값을 얻어내는 것이 어렵다.
상기 문제점을 해결하기 위한 본 발명의 목적은 실리콘 인터포저에 형성되는 관통비아 둘레에 임베디드 타입으로 형성되어 테스트 시 관통비아에 흐르는 전류를 정확하게 측정하기 위한 토로이드를 제공하는 데 있다.
본 발명의 다른 목적은 상기 토로이드를 최적으로 제조할 수 있는 방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 적어도 하나 이상의 관통비아들 각각에 임베디드된 토로이드를 갖는 실리콘 인터포저를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 토로이드는 실리콘 인터포저의 제1표면에서 제2표면까지 관통된 홀 내에 형성된 관통비아(TSV)를 통해 흐르는 전류를 측정하기 위한 것이다. 토로이드는 복수의 근접및 원접관통비아들, 제1및 제2표면배선패턴들 및 테스트 단자를 포함한다.
근접관통비아들은 관통비아의 둘레에 근접해서 배열되고 원접관통비아들은 근접관통비아들 보다 더 멀리 떨어진 둘레에 배열된다.
제1표면배선패턴들은 n개의 근접 및 원접관통비아들 중 서로 대응하는 n개의 근접 및 원접관통비아 쌍(NFPA)들 각각을 상호 전기적으로 연결하기 위하여 실리콘 인터포저의 제1표면 상에 형성한다.
제2표면배선패턴들은 n개의 근접 및 원접관통비아 쌍들 중 서로 인접하는 쌍들 중 어느 한 쌍(NFPA i)의 근접관통비아와 다른 한 쌍(NFPA i-1)의 원접관통비아를 상호 전기적으로 연결하고, 어느 한 쌍의 원접관통비아와 또 다른 한 쌍(NFPA i+1)의 근접관통비아를 상호 전기적으로 연결하기 위하여 실리콘 인터포저의 제2표면 상에 형성한다.
테스트 단자는 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 어느 하나에 전기적으로 연결되고 제1표면 또는 제2표면 중 어느 하나에 형성한다.
본 발명에서 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 다른 하나는 관통비아(TSV)의 일단과 공통으로 그라운드되는 것이 바람직하다. 한편 별도의 다른 테스트 단자와 연결되어 외부 접지시키는 것도 가능하다.
본 발명의 토로이드 제조방법은 실리콘 기판의 제1표면에서 제2표면까지 관통되는 관통비아와 관통비아의 둘레에 n개의 근접 및 원접관통비아들을 동시에 형성한다. 이어서 제1표면상에 n개의 근접 및 원접관통비아들 중 서로 대응하는 n개의 근접 및 원접관통비아 쌍(NFPA)들 각각을 상호 전기적으로 연결하기 위한 n개의 제1표면 배선패턴들을 형성한다. 그 다음에 제2표면 상에 n개의 근접 및 원접관통비아 쌍들 중 서로 인접하는 쌍들 중 어느 한 쌍(NFPA i)의 근접관통비아와 다른 한 쌍(NFPA i-1)의 원접관통비아를 상호 전기적으로 연결하고, 어느 한 쌍의 원접관통비아와 또 다른 한 쌍(NFPA i+1)의 근접관통비아를 상호 전기적으로 연결하기 위한 n-1 개의 제2표면 배선패턴들을 형성한다.
본 발명의 제조방법에서 제1표면 및 제2표면 중 어느 한 표면에 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 어느 하나에 전기적으로 연결된 테스트 단자를 형성하는 것이 바람직하다.
본 발명의 실리콘 인터포저는 제1표면과 제2표면을 가진 실리콘 기판과, 실리콘 기판의 제1표면에서 제2표면까지 관통된 적어도 하나 이상의 관통비아들와 적어도 하나 이상의 관통비아를 중심축으로 하여 그 둘레에 배치되어 관통비아에 흐르는 전류를 측정하기 위한 토로이드와, 토로이드의 일측과 전기적으로 연결된 테스트 단자를 구비한 것을 특징으로 한다.
본 발명의 일 실시예에 따른 토로이드는 실리콘 인터포저의 관통비아 둘레의 작은 공간에 동시에 형성할 수 있으므로 간단한 설계 디자인 변경만으로 실시할 수 있다. 실리콘 인터포저 내부에서 실제 관통비아 둘레를 직접 감싸서 측정할 수 있으므로 정확한 측정이 가능하므로 실리콘 인터포저의 제조과정이나 이를 이용한 전자기기의 조립과정에서 제품 불량을 체크하는 데 매우 유용하다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 실리콘 인터포저 기반 3D 패키지를 설명하기 위한 도면.
도 2는 본 발명에 의한 실리콘 인터포저에 임베디드된 토로이드의 바람직한 일실시예의 개략도.
도 3은 본 발명에 의한 실리콘 인터포저에 임베디드된 토로이드의 바람직한 일실시예의 평면 레이아웃 구조를 나타낸 도면.
도 4는 도 3의 A-A 선 단면도.
도 5는 도 3의 B-B 선 단면도.
도 6은 본 발명에 의한 토로이드의 바람직한 일실시예의 제조방법을 설명하기 위한 공정 순서도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명에 의한 실리콘 인터포저 기반 3D 패키지를 설명하기 위한 도면이다.
도면을 참조하면 3D 패키지(10)는 실리콘 인터포저(20) 상에 40 내지 50㎛ 피치로 형성된 마이크로 범프(32)가 구비된 복수의 디바이스(30)들이 본딩된다. 이들 사이는 언더 필 수지(40)로 몰딩된다. 실리콘 인터포저(20)는 저면에 800㎛피치로 볼(50)들이 본딩되어 다층 인쇄회로기판 상에 실장된다. 실리콘 인터포저(20)의 실리콘기판(22)에는 상부표면에서 하부표면까지 관통한 관통비아(24)들이 형성된다. 관통비아(24)들은 대략 20 내지 60㎛의 직경을 가진다. 실리콘기판(22)의 상부 표면 상에는 구리배선층(26)이 형성된다.
이와 같은 실리콘 인터포저(20)의 관통비아(24)는 200~300㎛의 두께를 가진 실리콘 기판(22)을 관통하여 형성되므로 형상비가 5 ~ 20으로 매우 크다. 따라서 구리 필링 과정에서 비아홀 내부가 완전히 충진되지 않거나 일부만 충진될 경우 전기적 연결상태 불량이 발생될 수 있다. 따라서 테스트 과정에서 이와 같은 불량을 검출할 수 있는 기술과 장비의 개발이 요구된다.
본 발명에서는 이와 같은 관통비아(24) 둘레에 임베디드 타입으로 토로이드(100)를 형성함으로써 관통비아(24)에 자기적으로 밀결합된 구조에 의해 정확한 전류를 측정할 수 있다.
도 2는 본 발명에 의한 실리콘 인터포저에 임베디드된 토로이드의 바람직한 일실시예의 개략도이고, 도 3은 본 발명에 의한 실리콘 인터포저에 임베디드된 토로이드의 바람직한 일실시예의 평면 레이아웃 구조를 나타내고, 도 4는 도 3의 A-A 선 단면도이고, 도 5는 도 3의 B-B 선 단면도이다.
본 발명의 토로이드(100)는 7개의 근접관통비아들(NTSV1~NTSV7), 7개의 원접관통비아들(FTSV1~FTSV7), 7개의 상부배선패턴들(TWP1~TWP7), 6개의 하부배선패턴들(BWP1~BWP6), 테스트 단자(PORT2)를 포함한다.
근접관통비아들(NTSV1~NTSV7)은 관통비아(TSV)의 둘레에 근접해서 배열되고 원접관통비아들(FTSV1~FTSV7)은 근접관통비아들(NTSV1~NTSV7) 보다 더 멀리 떨어진 둘레에 배열된다. 즉 관통비아(TSV)를 중심축으로 하여 동심원상에 배열된다. 근접관통비아들(NTSV1~NTSV7) 및 원접관통비아들(FTSV1~FTSV7)들의 직경은 관통비아(TSV)의 직경 보다 작게 대략 5 내지 50㎛ 로 형성된다.
7개의 근접관통비아들(NTSV1~NTSV7), 7개의 원접관통비아들(FTSV1~FTSV7)은 각각 대응하여 7개의 쌍(NFPA1~NFPA7)을 이룬다.
근접관통비아(NTSV1)와 원접관통비아(FTSV1)의 쌍(NFPA1)은 상단부가 상부배선패턴(TWP1)으로 상호 연결되고, 근접관통비아(NTSV2)와 원접관통비아(FTSV2)의 쌍(NFPA2)은 상단부가 상부배선패턴(TWP1)으로 상호 연결되고, 근접관통비아(NTSV3)와 원접관통비아(FTSV3)의 쌍(NFPA3)은 상단부가 상부배선패턴(TWP3)으로 상호 연결되고, 근접관통비아(NTSV4)와 원접관통비아(FTSV4)의 쌍(NFPA4)은 상단부가 상부배선패턴(TWP4)으로 상호 연결되고, 근접관통비아(NTSV5)와 원접관통비아(FTSV5)의 쌍(NFPA5)은 상단부가 상부배선패턴(TWP5)으로 상호 연결되고, 근접관통비아(NTSV6)와 원접관통비아(FTSV6)의 쌍(NFPA6)은 상단부가 상부배선패턴(TWP6)으로 상호 연결되고, 근접관통비아(NTSV7)와 원접관통비아(FTSV7)의 쌍(NFPA7)은 상단부가 상부배선패턴(TWP7)으로 상호 연결된다.
또한 근접관통비아(NTSV2)와 원접관통비아(FTSV1)는 하단부가 하부배선패턴(BWP1)으로 상호 연결되고, 근접관통비아(NTSV3)와 원접관통비아(FTSV2)는 하단부가 하부배선패턴(BWP2)으로 상호 연결되고, 근접관통비아(NTSV4)와 원접관통비아(FTSV3)는 하단부가 하부배선패턴(BWP3)으로 상호 연결되고, 근접관통비아(NTSV5)와 원접관통비아(FTSV4)는 하단부가 하부배선패턴(BWP4)으로 상호 연결되고, 근접관통비아(NTSV6)와 원접관통비아(FTSV5)는 하단부가 하부배선패턴(BWP5)으로 상호 연결되고, 근접관통비아(NTSV7)와 원접관통비아(FTSV6)는 하단부가 하부배선패턴(BWP6)으로 상호 연결된다.
그러므로 근접관통비아들(NTSV1~NTSV7) 및 원접관통비아들(FTSV1~FTSV7)은 상부 및 하부배선 패턴들(TWP1~TWP7)(BWP1~BWP6)에 의해 지그재그형태로 직렬로 연결되어 서로 하나의 전류패스를 형성하는 토로이드 구조를 갖추게 된다.
테스트 단자(PORT1)는 관통비아(TSV)의 상단에 연결되고, 테스트 단자(PORT2)는 원접관통비아(FTSV7)에 연결된다. 관통비아(TSV)와 근접관통비아(NTSV1)의 하단부는 공통 접지된다.
따라서 관통비아(TSV)에 상단부로부터 하단부로 전류가 흐르면 도2에 도시된 바와 같이 관통비아(TSV) 주변에 자기장이 화살표 방향으로 형성된다. 따라서 도 3에 도시한 바와 같이 토로이드(100) 내부 공간에는 자기장 화살표 방향으로 자기장이 유도되므로 토로이드(100)에는 전류 화살표 방향으로 전류가 흐르게 된다. 즉 토로이드(100)를 통해 흐르는 전류의 흐름은 접지 - NTSV1 - TWP1 - FTSV1 - BWP1 - NTSV2 - TWP2 - FTSV2 - BWP2 - NTSV3 - TWP3 - FTSV3 - BWP3 - NTSV4 - TWP4 - FTSV4 - BWP4 - NTSV5 - TWP5 - FTSV5 - BWP5 - NTSV6 - TWP6 - FTSV6 - BWP6 - NTSV7 - TWP7 - FTSV7 - PORT2로 이루어진다. 관통비아(TSV)에 흐르는 전류의 방향이 반대로 되면 토로이드(100)에 흐르는 전류의 흐름도 상술한 방향과 반대 방향으로 생성된다.
그러므로 테스트 과정에서 피측정 관통비아(TSV)의 양측에 실제 신호를 인가하기 위하여 테스트단자(PORT1)는 50Ω 터미네이션 하고 테스트 단자(PORT2)에서 측정되는 전압 파형을 FFT (Fast Fourier Transform)를 통해 전압 스펙트럼을 얻은 후에 테스트단자(PORT1) 및 테스트단자(PORT2) 사이의 임피던스 스펙트럼으로 나눠주게 되면 PORT1에 흐르는 전류의 스펙트럼 정보를 얻을 수 있다. 마지막으로 이를 IFFT (Inverse Fast Fourier Transform)을 시킴으로써, 처음에 흘렀던 전류의 파형을 정확히 복원해낼 수 있다.
그러므로 관통비아에 토로이드가 밀결합되므로 더 많은 전자기적 커플링을 유도해 낼 수 있고 더 정확한 임피던스 스펙트럼을 얻게 해주며, 이는 곧 정확한 전류 예측을 가능하게 할 수 있다. 따라서 커플링을 극대화하기 위해서는 피치를 줄여 코일 턴 수를 늘릴 수도 있고 단면적을 더 넓게 만들어 커플링 되는 면적을 넓힐 수 있다.
도 6은 본 발명에 의한 토로이드의 바람직한 일실시예의 제조방법을 설명하기 위한 공정 순서도를 나타낸다.
도 6을 참조하면, 실리콘 기판(22)에 비아 홀을 형성한다(S102). 비아 홀은 관통비아(TSV), 근접관통비아(NTSV) 및 원접관통비아(FTSV)를 형성하기 위한 홀들을 모두 포함한다. 이어서 실리콘 기판(22)의 표면을 열적 산화시켜서 노출된 모든 표면에 산화실리콘 라이너를 형성한다(S104). 다음에 통상의 구리 전해도금법으로 비아홀 내부를 구리로 충진하여 관통비아(TSV), 근접관통비아(NTSV) 및 원접관통비아(FTSV)를 동시에 형성한다(S106).
실리콘 기판(22)의 백사이드, 즉 하부 표면에 통상의 구리식각공정을 통하여 하부배선패턴(BWP)를 형성한다(S108). 하부배선패턴(BWP)을 하부 절연보호층(102)으로 덮는다(S110). 실리콘 기판(22)의 탑사이드, 즉 상부 표면에 통상의 구리식각공정을 통하여 상부배선패턴(TWP)을 형성한다(S112). 상부배선패턴(TWP)을 상부 절연보호층(104)으로 덮는다(S114). 상부 절연보호층(104)에 통상의 식각공정을 통하여 상부배선패턴(TWP)의 콘택영역을 오픈시키고(S116), 상부 절연보호층(104) 상에 테스트 단자(PORT1, PORT2)를 형성한다(S118).
상술한 바와 같이 본 발명에서는 실리콘 기판의 탑 사이드 및 백 사이드 양측 표면에 각각 배선을 형성하여 근접관통비아와 원접관통비아를 지그재그형태로 직렬로 연결함으로써 토로이드 구조를 관통비아(TSV) 주변에 밀접하게 유도 결합되게 형성할 수 있다.
이상 본 발명의 실시예들에 따른 반도체 장치에 대하여 설명의 편의를 위하여 7개의 근접 및 원접관통비아들의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 피치를 조정하여 턴수를 증가하거나 근접관통비아와 원접관통비아의 사이간격을 조정하여 토로이드의 단면적을 넓힐 수 있음을 이해하여야 할 것이다. 설명의 편의를 위하여 토로이드를 구성하는 제1금속배선패턴들은 일직선으로 하고 제2금속배선패턴들은 사선으로 구성하였으나 이에 국한되지 않고 서로 반대로 하거나 모두 일직선으로 하고 수평패턴으로 상호 연결하거나 크랭크 패턴으로 하는 것도 가능하다.
본 발명은 실리콘 인터포저를 포함하는 3차원 패키징 제품에 유용하게 이용될 수 있고, 특히 3차원 패키징 제품의 테스트 장비 및 시스템 등에 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

  1. 실리콘 인터포저의 제1표면에서 제2표면까지 관통된 홀 내에 형성된 관통비아(TSV)를 통해 흐르는 전류를 측정하기 위한 토로이드에 있어서,
    상기 관통비아의 둘레에 근접해서 배열된 n개의 근접관통비아(NTSV)들;
    상기 관통비아의 둘레에 원접해서 배열된 n개의 원접관통비아(FTSV)들;
    상기 제1표면상에 형성되고, 상기 n개의 근접 및 원접관통비아들 중 서로 대응하는 n개의 근접 및 원접관통비아 쌍(NFPA)들 각각을 상호 전기적으로 연결하기 위한 n개의 제1표면 배선패턴들;
    상기 제2표면상에 형성되고, 상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 서로 인접하는 쌍들 중 어느 한 쌍(NFPA i)의 근접관통비아와 다른 한 쌍(NFPA i-1)의 원접관통비아를 상호 전기적으로 연결하고, 상기 어느 한 쌍(NFPA i)의 원접관통비아와 또 다른 한 쌍(NFPA i+1)의 근접관통비아를 상호 전기적으로 연결하기 위한 n-1 개의 제2표면 배선패턴들; 및
    상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째(NFPA1)와 최종 번째 쌍(NFPA n)들 중 상기 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 어느 하나에 전기적으로 연결되고 상기 제1표면 또는 제2표면 중 어느 하나에 형성된 테스트 단자를 구비한 것을 특징으로 하는 토로이드.
  2. 제1항에 있어서, 상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 상기 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 다른 하나는 상기 관통비아(TSV)의 일단과 공통으로 그라운드 연결되는 것을 특징으로 하는 토로이드.
  3. 실리콘 기판의 제1표면에서 제2표면까지 관통되는 관통비아와 상기 관통비아의 둘레에 n개의 근접 및 원접관통비아들을 동시에 형성하는 단계;
    상기 제1표면상에 상기 n개의 근접 및 원접관통비아들 중 서로 대응하는 n개의 근접 및 원접관통비아 쌍(NFPA)들 각각을 상호 전기적으로 연결하기 위한 n개의 제1표면 배선패턴들을 형성하는 단계; 및
    상기 제2표면 상에 상기 n개의 근접 및 원접관통비아 쌍들 중 서로 인접하는 쌍들 중 어느 한 쌍(NFPA i)의 근접관통비아와 다른 한 쌍(NFPA i-1)의 원접관통비아를 상호 전기적으로 연결하고, 상기 어느 한 쌍의 원접관통비아와 또 다른 한 쌍(NFPA i+1)의 근접관통비아를 상호 전기적으로 연결하기 위한 n-1 개의 제2표면 배선패턴들을 형성하는 단계를 구비한 것을 특징으로 하는 토로이드 제조방법.
  4. 제3항에 있어서, 상기 제1표면 및 제2표면 중 어느 한 표면에 상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 상기 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 어느 하나에 전기적으로 연결된 테스트 단자를에 형성하는 단계를 더 구비한 것을 특징으로 하는 토로이드 제조방법.
  5. 제1표면과 제2표면을 가진 실리콘 기판;
    상기 실리콘 기판의 제1표면에서 제2표면까지 관통된 적어도 하나 이상의 관통비아들;
    상기 적어도 하나 이상의 관통비아를 중심축으로 하여 그 둘레에 배치되어 상기 관통비아에 흐르는 전류를 측정하기 위한 토로이드; 및
    상기 토로이드의 일측과 전기적으로 연결된 테스트 단자를 구비한 것을 특징으로 하는 실리콘 인포이저.
  6. 제5항에 있어서, 상기 토로이드는
    상기 관통비아의 둘레에 근접해서 배열된 n개의 근접관통비아(NTSV)들;
    상기 관통비아의 둘레에 원접해서 배열된 n개의 원접관통비아(FTSV)들;
    상기 제1표면 상에 형성되고, 상기 n개의 근접 및 원접관통비아들 중 서로 대응하는 n개의 근접 및 원접관통비아 쌍(NFPA)들 각각을 상호 전기적으로 연결하기 위한 n개의 제1표면 배선패턴들;
    상기 제2표면상에 형성되고, 상기 n개의 근접 및 원접관통비아 쌍들 중 서로 인접하는 쌍들 중 어느 한 쌍(NFPA i)의 근접관통비아와 다른 한 쌍(NFPA i-1)의 원접관통비아를 상호 전기적으로 연결하고, 상기 어느 한 쌍의 원접관통비아와 또 다른 한 쌍(NFPA i+1)의 근접관통비아를 상호 전기적으로 연결하기 위한 n-1 개의 제2표면 배선패턴들; 및
    상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 상기 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 어느 하나에 전기적으로 연결되고 상기 제1표면 또는 제2표면 중 어느 하나에 형성된 테스트 단자를 구비한 것을 특징으로 하는 실리콘 인터포저.
  7. 제6항에 있어서, 상기 n개의 근접 및 원접관통비아 쌍(NFPA)들 중 첫 번째와 최종 번째 쌍들 중 상기 제1표면 배선패턴만 연결된 근접 및 원접관통비아들 중 다른 하나는 상기 관통비아(TSV)의 일단과 공통으로 그라운드 연결되는 것을 특징으로 하는 실리콘 인터포저.
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