KR20130071965A - 반도체 장치 및 그 동작 방법 - Google Patents

반도체 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20130071965A
KR20130071965A KR1020110139477A KR20110139477A KR20130071965A KR 20130071965 A KR20130071965 A KR 20130071965A KR 1020110139477 A KR1020110139477 A KR 1020110139477A KR 20110139477 A KR20110139477 A KR 20110139477A KR 20130071965 A KR20130071965 A KR 20130071965A
Authority
KR
South Korea
Prior art keywords
reference voltage
voltage
resistor unit
response
voltages
Prior art date
Application number
KR1020110139477A
Other languages
English (en)
Inventor
이정훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110139477A priority Critical patent/KR20130071965A/ko
Publication of KR20130071965A publication Critical patent/KR20130071965A/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109Control signal input circuits

Abstract

데이터 신호를 입력받기 위한 입력 버퍼를 구비하는 반도체 장치에 관한 것으로, 다수의 분배 전압을 생성하기 위한 고정 저항부, 입력 신호의 기준 전압 범위에 따라 상기 다수의 분배 전압의 전압 비율을 조절하기 위한 가변 저항부, 및 상기 다수의 분배 전압 중 적어도 어느 하나를 선택하여 기준 전압으로 출력하기 위한 전압 선택부를 구비하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 데이터 신호를 입력받기 위한 입력 버퍼를 구비하는 반도체 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부 칩셋으로부터 여러 가지 다양한 신호를 입력받아 원하는 동작을 수행한다. 따라서, 반도체 메모리 장치는 다양한 신호를 입력받기 위한 입력 버퍼를 기분적으로 구비한다. 입력 버퍼의 경우 외부에서 입력되는 신호를 기준 전압과 비교하여 출력하는 동작을 수행한다. 여기서, 기준 전압은 외부 칩셋에서 전달되는 입력 신호에 대응하는 전압 레벨을 가져야하기 때문에 외부 칩셋에서 반도체 메모리 장치로 전달된다.
한편, 외부 칩셋에서부터 반도체 장치로 전달되는 신호의 경우 노이즈에 취약하다. 기준 전압 역시 외부 칩셋에서부터 반도체 장치로 전달되는 신호로써 노이즈에 매우 취약하다.
본 발명의 실시예는 입력 신호의 기준이 되는 전압을 반도체 장치 내부에서 생성하는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 분배 전압을 생성하기 위한 고정 저항부; 입력 신호의 기준 전압 범위에 따라 상기 다수의 분배 전압의 전압 비율을 조절하기 위한 가변 저항부; 및 상기 다수의 분배 전압 중 적어도 어느 하나를 선택하여 기준 전압으로 출력하기 위한 전압 선택부를 구비한다.
바람직하게, 상기 기준 전압 범위는 모드 레지스터 셋에 설정되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 다수의 분배 전압을 생성하기 위한 고정 저항부; 제1 전원 전압단과 상기 고정 저항부 사이에 연결되고 제1 제어 신호에 응답하여 상기 다수의 분배 전압의 최대 전압 값을 설정하기 위한 제1 가변 저항부; 제2 전원 전압단과 상기 고정 저항부 사이에 연결되고 제2 제어 신호에 응답하여 상기 다수의 분배 전압의 최소 전압 값을 설정하기 위한 제2 가변 저항부; 상기 다수의 분배 전압 중 적어도 어느 하나를 선택하여 기준 전압으로 출력하기 위한 전압 선택부를 구비한다.
바람직하게, 상기 기준 전압을 기준으로 입력 신호를 버퍼링하여 출력하기 위한 버퍼링부를 더 구비한다.
그리고, 상기 제1 및 제2 제어 신호는 상기 입력 신호의 기준 전압 범위에 대응하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는, 기준 전압을 기준으로 입력 신호를 버퍼링하기 위한 버퍼링부; 상기 기준 전압에 대응하는 코드 신호 중 일부 신호에 응답하여 다수의 분배 전압의 전압 비율을 조절하기 위한 분배 전압 조절부; 및 상기 코드 신호 중 나머지 신호를 이용하여 상기 다수의 분배 전압 중 적어도 어느 하나를 상기 기준 전압으로 출력하기 위한 전압 선택부를 구비한다.
바람직하게, 상기 코드 신호는 모드 레지스터 셋에 설정되는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 동작 방법은, 기준 전압에 대응하는 코드 신호 중 일부 신호에 응답하여 기준 전압 범위를 설정하는 단계; 및 상기 코드 신호 중 나머지 신호에 응답하여 상기 기준 전압 범위 내에서 상기 기준 전압을 선택 출력하는 단계를 포함한다.
바람직하게, 상기 기준 전압 범위를 설정하는 단계는, 상기 기준 전압 범위에 대응하는 다수의 분배 전압을 생성하는 단계; 및 상기 다수의 분배 전압의 최대 값과 최소 값을 제어하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 장치는 입력 신호의 기준이 되는 전압인 기준 전압을 반도체 장치 내부에서 생성하는 것이 가능하다.
입력 신호에 대응하는 기준 전압을 반도체 장치 내부에서 생성하고, 이 기준 전압을 이용하여 버퍼링 동작을 수행함으로써, 입력 동작을 고속화할 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2 는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 1 을 참조하면, 반도체 장치는 고정 저항부(110)와, 제1 및 제2 가변 저항부(120, 130)와, 전압 선택부(140), 및 버퍼링부(150)를 구비한다.
고정 저항부(110)는 다수의 분배 전압(V1, V2, ... Vn, 여기서, n 은 자연수)을 생성한다. 제1 및 제2 가변 저항부(120, 130)는 고정 저항부(110)에서 생성되는 다수의 분배 전압(V1, V2, ... Vn)의 전압 비율을 조절하기 위한 것으로, 제1 제어 신호(CTR1)에 응답하여 저항 값이 제어되는 제1 가변 저항부(120)와, 제2 제어 신호(CTR2)에 응답하여 저항 값이 제어되는 제2 가변 저항부(130)를 구비한다. 여기서, 제1 가변 저항부(120)는 제1 전원 전압단(V1)과 고정 저항부(110) 사이에 연결되어 다수의 분배 전압(V1, V2, ... Vn)의 최대 값을 설정하고, 제2 가변 저항부(130)는 고정 저항부(110)와 제2 전원 전압단(V2) 사이에 연결되어 다수의 분배 전압(V1, V2, ... Vn)의 최소 값을 설정한다. 이후 다시 설명하겠지만, 제1 및 제2 제어 신호(CTR1, CTR2)는 입력 신호(DAT_IN)의 기준 전압 범위에 대응하는 값을 갖는다.
이어서, 전압 선택부(140)는 다수의 선택 신호(SEL<1:n>)에 응답하여 다수의 분배 전압(V1, V2, ... Vn) 중 어느 하나의 전압을 기준 전압(V_REF)으로 출력하고, 버퍼링부(150)는 이렇게 선택된 기준 전압(V_REF)을 기준으로 입력 신호(DAT_IN)를 버퍼링하여 출력(DAT_OUT)한다. 여기서, 입력 신호(DAT_IN)는 외부에서 입력되는 신호로써, 입력 패드(160)를 통해 반도체 장치로 전달된다.
이하, 도 1 의 반도체 장치의 간단한 회로 동작을 살펴보기로 한다.
우선, 제1 및 제2 가변 저항부(120, 130)는 제1 및 제2 제어 신호(CTR1, CTR2)에 따라 자신의 저항 값이 제어되고, 고정 저항부(110)에서 생성되는 다수의 분배 전압(V1, V2, ... Vn)은 제1 및 제2 가변 저항부(120, 130)의 저항 값에 따라 전압 비율이 조절된다. 이어서, 전압 선택부(140)는 다수의 선택 신호(SEL<1:n>)에 응답하여 다수의 분배 전압(V1, V2, ... Vn) 중 어느 하나를 기준 전압(V_REF)으로 출력하고, 버퍼링부(150)는 이 기준 전압(V_REF)을 기준으로 입력 신호(DAT_IN)를 버퍼링한다.
도 2 는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2 를 참조하면, 반도체 장치는 제어 신호 생성부(210)와, 분배 전압 조절부(220), 및 전압 선택부(230)를 구비한다.
제어 신호 생성부(210)는 파워 업 신호(PWR)와 'MR<10>' 제어 신호에 응답하여 제1 전압 범위 제어 신호(RG1)와 제2 전압 범위 제어 신호(RG2)를 생성한다. 여기서, 파워 업 신호(PWR)는 반도체 장치에 인가되는 전원 전압이 원하는 전압 레벨까지 확보되었다는 정보를 가지고 있으며, 'MR<10>' 제어 신호는 입력 신호(DAT_IN, 도 1 참조)에 대응하는 기준 전압 범위에 대한 정보를 가지고 있다. 참고로, 'MR<10>' 제어 신호는 예컨대, 반도체 장치 내에 구비되는 모드 레지스터 셋(Mode resister set)에서 설정되는 신호일 수 있다.
분배 전압 조절부(220)는 기준 전압(V_REF)에 대응하는 제1 및 제2 전압 범위 제어 신호(RG1, RG2)에 응답하여 다수의 분배 전압(V1, V2, ... Vn)의 전압 비율을 조절하기 위한 것으로, 고정 저항부(221)와, 제1 및 제2 가변 저항부(222, 223)을 구비한다.
여기서, 고정 저항부(221)는 다수의 분배 전압(V1, V2, ... Vn)을 생성하고, 제1 가변 저항부(222)는 제1 및 제2 전압 범위 제어 신호(/RG1, /RG2)에 응답하여 다수의 분배 전압(V1, V2, ... Vn)의 최대 전압 값을 설정하며, 제2 가변 저항부(223)는 제1 및 제2 전압 범위 제어 신호(/RG1, /RG2)에 응답하여 다수의 분배 전압(V1, V2, ... Vn)의 최소 전압 값을 설정한다. 여기서, 제1 가변 저항부(222)는 제1 및 제2 저항(R1, R2)을 구비하고, 제2 가변 저항부(223)는 제3 및 제4 저항(R3, R4)를 구비하는데, 제1 및 제2 저항(R1, R2)은 서로 다른 저항 값을 가지며, 제3 및 제4 저항(R3, R4) 역시 서로 다른 저항 값을 갖는다. 이는 제1 내지 제4 저항(R1, R2, R3, R4)를 통해 고정 저항부(221)에 인가되는 공급 전원 전압(VDD)과 접지 전원 전압(VSS)에 서로 다른 저항 값을 반영할 수 있음을 의미한다.
이어서, 전압 선택부(230)는 'MR<4:9>' 제어 신호에 응답하여 다수의 분배 전압(V1, V2, ... Vn) 중 적어도 어느 하나를 기준 전압(V_REF)으로 출력한다. 참고로, 'MR<4:9>' 제어 신호는 'MR<10> 제어 신호와 마찬가지로 반도체 장치 내에 구비되는 모드 레지스터 셋에서 설정되는 신호 일 수 있다.
이하, 도 2 의 반도체 장치의 간단한 회로 동작을 살펴보기로 한다.
우선, 반도체 장치는 입력 신호(DAT_IN, 도 1 참조)에 대응하는 기준 전압 범위가 설정되고, 이 설정 값은 모드 레지스터 셋에 저장되어 'MR<4:10>' 제어 신호로 출력된다. 설명의 편의를 위하여, 기준 전압 범위가 예컨대, 0.45*VDD ~ 0.77*VDD(이하, '제1 기준 전압 범위'라 칭함)와 0.6*VDD ~ 0.94*VDD(이하, '제2 기준 전압 범위'라 칭함)로 설정되는 것을 일례로 한다. 즉, 본 발명의 실시예에 따른 반도체 장치는 제1 기준 전압 범위와 제2 기준 전압 범위에서 기준 전압(V_REF)을 생성하는 것이 가능하다.
이어서, 제어 신호 생성부(210)는 'MR<10>' 제어 신호에 응답하여 제1 및 제2 전압 범위 제어 신호(/RG1, /RG2)를 생성하며, 제1 및 제2 가변 저항부(222, 223)는 제1 및 제2 전압 범위 제어 신호(/RG1, /RG2)에 응답하여 자신의 저항 값을 제어한다. 만약, '/RG1' 제어 신호가 논리'로우(low)'이고 '/RG2' 제어 신호가 논리'하이(high)'가 되는 경우 고정 저항부(221)는 제1 및 제3 저항(R1, R3)이 반영된 전원을 인가받으며, 제1 기준 전압 범위를 가지는 다수의 분배 전압(V1, V2, ... Vn)을 생성한다. 그리고, 만약 '/RG1' 제어 신호가 논리'하이'이고 '/RG2' 제어 신호가 논리'로우'가 되는 경우 고정 저항부(221)는 제2 기준 전압 범위를 가지는 다수의 분배 전압(V1, V2, ... Vn)을 생성한다. 전압 선택부(240)는 'MR<4:9>' 제어 신호에 응답하여 다수의 분배 전압(V1, V2, ... Vn) 중 어느 하나를 기준 전압(V_REF)으로 출력한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 입력 신호에 대응하는 코드 신호의 일부를 이용하여 기준 전압 범위를 설정하고, 코드 신호의 나머지를 이용하여 해당 기준 전압 범위 내에서 기준 전압을 선택하여 출력하는 것이 가능하다. 따라서, 이렇게 생성된 기준 전압은 노이즈에 강하며, 이로 인한 안정적인 버퍼링 동작을 확보하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시예에서는 제1 기준 전압 범위와 제2 기준 전압 범위가 서로 겹치는 구간이 있는 것을 일례로 하였지만, 본 발명은 제1 기준 전압 범위와 제2 기준 전압 범위가 서로 겹치지 않는 것도 적용할 수 있다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
110 : 고정 저항부
120, 130 : 제1 및 제2 가변 저항부
140 : 전압 선택부
150 : 버퍼링부

Claims (18)

  1. 다수의 분배 전압을 생성하기 위한 고정 저항부;
    입력 신호의 기준 전압 범위에 따라 상기 다수의 분배 전압의 전압 비율을 조절하기 위한 가변 저항부; 및
    상기 다수의 분배 전압 중 적어도 어느 하나를 선택하여 기준 전압으로 출력하기 위한 전압 선택부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기준 전압 범위는 모드 레지스터 셋에 설정되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 기준 전압을 기준으로 상기 입력 신호를 버퍼링하여 출력하기 위한 버퍼링부를 더 구비하는 반도체 장치.
  4. 제1항에 있어서,
    상기 가변 저항부는 상기 고정 저항부에 연결되고, 상기 기준 전압 범위 정보에 대응하는 제어 신호에 응답하여 자신의 저항 값을 제어하는 것을 특징으로 하는 반도체 장치.
  5. 다수의 분배 전압을 생성하기 위한 고정 저항부;
    제1 전원 전압단과 상기 고정 저항부 사이에 연결되고 제1 제어 신호에 응답하여 상기 다수의 분배 전압의 최대 전압 값을 설정하기 위한 제1 가변 저항부;
    제2 전원 전압단과 상기 고정 저항부 사이에 연결되고 제2 제어 신호에 응답하여 상기 다수의 분배 전압의 최소 전압 값을 설정하기 위한 제2 가변 저항부; 및
    상기 다수의 분배 전압 중 적어도 어느 하나를 선택하여 기준 전압으로 출력하기 위한 전압 선택부
    를 구비하는 반도체 장치.
  6. 제5항에 있어서,
    상기 기준 전압을 기준으로 입력 신호를 버퍼링하여 출력하기 위한 버퍼링부를 더 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 제어 신호는 상기 입력 신호의 기준 전압 범위에 대응하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 기준 전압 범위는 모드 레지스터 셋에 설정되는 것을 특징으로 하는 반도체 장치.
  9. 기준 전압을 기준으로 입력 신호를 버퍼링하기 위한 버퍼링부;
    상기 기준 전압에 대응하는 코드 신호 중 일부 신호에 응답하여 다수의 분배 전압의 전압 비율을 조절하기 위한 분배 전압 조절부; 및
    상기 코드 신호 중 나머지 신호를 이용하여 상기 다수의 분배 전압 중 적어도 어느 하나를 상기 기준 전압으로 출력하기 위한 전압 선택부
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 분배 전압 생성부는,
    상기 다수의 분배 전압을 생성하기 위한 고정 저항부; 및
    상기 코드 신호 중 일부 신호에 응답하여 상기 고정 저항부에 인가되는 전원에 서로 다른 저항 값을 반영하기 위한 가변 저항부를 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 가변 저항부는,
    제1 전원 전압단과 상기 고정 저항부 사이에 연결되고 제1 제어 신호에 응답하여 상기 다수의 분배 전압의 최대 전압 값을 설정하기 위한 제1 가변 저항부; 및
    제2 전원 전압단과 상기 고정 저항부 사이에 연결되고 제2 제어 신호에 응답하여 상기 다수의 분배 전압의 최소 전압 값을 설정하기 위한 제2 가변 저항부를 구비하는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 코드 신호 중 일부 신호에 응답하여 상기 제1 및 제2 제어 신호를 생성하기 위한 제어 신호 생성부를 더 구비하는 반도체 장치.
  13. 제10항에 있어서,
    상기 코드 신호는 모드 레지스터 셋에 설정되는 것을 특징으로 하는 반도체 장치.
  14. 기준 전압에 대응하는 코드 신호 중 일부 신호에 응답하여 기준 전압 범위를 설정하는 단계; 및
    상기 코드 신호 중 나머지 신호에 응답하여 상기 기준 전압 범위 내에서 상기 기준 전압을 선택 출력하는 단계
    를 포함하는 반도체 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 기준 전압을 기준으로 입력 신호를 버퍼링하는 단계를 더 포함하는 반도체 장치의 동작 방법.
  16. 제14항에 있어서,
    상기 기준 전압 범위를 설정하는 단계는,
    상기 기준 전압 범위에 대응하는 다수의 분배 전압을 생성하는 단계; 및
    상기 다수의 분배 전압의 최대 값과 최소 값을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 기준 전압을 선택 출력하는 단계는 상기 코드 신호 중 나머지 신호에 응답하여 상기 다수의 분배 전압 중 어느 하나를 상기 기준 전압으로 출력하는 것을 특징으로 하는 반도체 장치의 동작 방법.
  18. 제14항에 있어서,
    상기 코드 신호를 모드 레지스터 셋에 저장하는 단계를 더 포함하는 반도체 장치의 동작 방법.
KR1020110139477A 2011-12-21 2011-12-21 반도체 장치 및 그 동작 방법 KR20130071965A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110139477A KR20130071965A (ko) 2011-12-21 2011-12-21 반도체 장치 및 그 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110139477A KR20130071965A (ko) 2011-12-21 2011-12-21 반도체 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20130071965A true KR20130071965A (ko) 2013-07-01

Family

ID=48986828

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110139477A KR20130071965A (ko) 2011-12-21 2011-12-21 반도체 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR20130071965A (ko)

Similar Documents

Publication Publication Date Title
KR100660907B1 (ko) 스탠바이 전류를 감소시키는 내부 기준전압 발생회로 및이를 구비하는 반도체 메모리장치
US8553471B2 (en) Data output buffer and memory device
KR102472123B1 (ko) 반도체 시스템 및 그의 동작 방법
US20140266373A1 (en) Integrated delayed clock for high speed isolated spi communication
US9123406B2 (en) Semiconductor memory device capable of selectively enabling/disabling a first input unit and a second input unit in response to a first and second internal clock in a gear-down mode
US20150187396A1 (en) Buffer control circuit of semiconductor memory apparatus
US9786355B2 (en) Signaling method using constant reference voltage and devices thereof
KR101138832B1 (ko) 반도체 메모리 장치 및 그 동작방법
KR20130097576A (ko) 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템
KR101086877B1 (ko) 반도체 장치
KR102062365B1 (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
KR20120115860A (ko) 집적회로
CN108121224B (zh) 用于集成电路的电压调节控制的装置以及方法
US20120081100A1 (en) Semiconductor apparatus
KR101206099B1 (ko) 전압 모드 드라이버, 전압 모드 드라이버를 이용한 비교 회로 및 그 동작 방법
US10515670B1 (en) Memory apparatus and voltage control method thereof
US9356581B2 (en) Data output circuit of a semiconductor apparatus
KR20140136203A (ko) 반도체 집적회로
JP2008160634A (ja) 電源電圧リセット回路、およびリセット信号生成方法
KR102214496B1 (ko) 캘리브레이션 회로 및 이를 포함한 반도체 장치
KR20130071965A (ko) 반도체 장치 및 그 동작 방법
US11183980B1 (en) Power amplifier having a spread of graded outputs
KR20150047290A (ko) 반도체 메모리 시스템 및 전압 설정 방법
KR102615020B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20100121096A (ko) 반도체 집적 회로의 지연 장치 및 그 제어 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination