KR20130067733A - Transmitter for data communication - Google Patents

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Abstract

PURPOSE: A transmitter for data communication implemented in a pre-output driver is provided to control the delay value of data patterns by executing pre-emphasis in an output driver and a pre-output driver. CONSTITUTION: A serialization device(110) converts data inputted to an input end into serial data. A pre-output driver(120) generates pre-emphasis data by emphasizing the serial data. An output driver generates output data by receiving pre-emphasis data. A pre-output controller(140) controls the delay value of delay data which is applied to the pre-emphasis of an output driver. A variable capacitor is installed between a pre-output controller and an output driver. The variable capacitor controls the capacitance according to the delay value.

Description

데이터 통신용 송신기{TRANSMITTER FOR DATA COMMUNICATION} [0001] TRANSMITTER FOR DATA COMMUNICATION [0002]

본 발명은 데이터 통신용 송신기에 관한 것으로, 특히 프리-엠퍼시스를 출력 드라이버뿐 아니라 출력 드라이버를 구동시키는 프리-출력 드라이버에서도 수행되게 하여 두 번의 프리-엠퍼시스의 수행을 가능하게 하고, 출력 드라이버의 프리-엠퍼시스를 데이터 패턴들의 지연값이 조절된 상태에서 수행되게 할 수 있는 데이터 통신용 송신기에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmitter for data communication, and in particular to allow pre-emphasis to be performed not only on the output driver but also on the pre-output driver that drives the output driver, thereby enabling the performance of two pre-emphasis, It relates to a transmitter for data communication which enables an emphasis to be performed in a state in which delay values of data patterns are adjusted.

소비자가 요구하는 데이터 처리 속도 및 화질이 증가하면서 데이터의 전송량이 급속히 늘어나고 있다. 상기 데이터 처리 속도는 반도체 공정의 발전으로 인해 소비자의 요구를 만족시킬 수 있게 되었으나, 채널의 발전 속도는 소비자의 요구를 따라가지 못함으로써 채널에서 생기는 데이터의 손실을 막기 위한 추가적인 회로의 설계가 요구되고 있다.As data processing speed and image quality demanded by consumers increase, the amount of data transmission is increasing rapidly. The data processing speed has been able to meet the needs of the consumer due to the development of semiconductor process, but the development rate of the channel is not able to keep up with the demands of the consumer, so the design of additional circuits to prevent the loss of data generated in the channel is required. have.

이를 위해, 수신기에서는 채널에서 손실된 데이터를 최대한 복구할 수 있는 등화기의 구조가 설계되고 있다. 그리고, 송신기에서는 채널의 감쇄 효과를 보상해 주기 위해 프리-엠퍼시스(pre-empasis) 방식, 즉 채널에서 손실이 일어나는 데이터의 고주파 성분을 미리 증폭시켜 채널로 전송할 수 있는 방식의 출력 드라이버의 구조가 설계되고 있다. To this end, the structure of the equalizer is designed to recover the data lost in the channel as much as possible in the receiver. In order to compensate for the attenuation effect of the channel, the transmitter has a pre-empasis method, that is, a structure of an output driver in which a high frequency component of a lossy data is amplified and transmitted to the channel in advance. It is designed.

상기 프리-엠퍼시스 방식 중 가장 널리 쓰이는 방식으로는, 출력 드라이버의 최종단에 프리-엠퍼시스를 위한 탭을 추가하여 다수의 탭을 가진 상태에서 지연된 데이터의 고주파 성분을 증폭하는 방식이 사용된다. The most widely used method of pre-emphasis is to add a tap for pre-emphasis at the final stage of the output driver to amplify the high frequency component of the delayed data with a plurality of taps.

한편, 상기 출력 드라이버는 외부의 케이블을 통해 신호를 전달해야 하기 때문에 메인 탭(원래의 데이터로 구동되는 탭)의 전류량이 크고 이에 비례하게 프리-엠퍼시스를 위한 추가 탭(지연 데이터로 구동되는 탭)의 전류량도 크게 되어 전력 소모가 크게 일어난다. 즉, 출력 드라이버의 최종단의 프리-엠퍼시스를 위한 추가 탭이 메인 탭과 같이 동작을 하려면 메인 탭과 일정한 비율을 유지해야되기 때문에, 전력 소모가 크게 일어나는 문제가 있다. On the other hand, since the output driver must transmit a signal through an external cable, the amount of current in the main tap (the tap driven by the original data) is large, and in proportion thereto, an additional tap (a tap driven by the delay data) for pre-emphasis. ), The amount of current also increases, resulting in high power consumption. That is, since an additional tap for pre-emphasis of the final stage of the output driver needs to maintain a constant ratio with the main tap in order to operate like the main tap, power consumption is large.

또한, 상기 프리-엠퍼시스가 수행되는 출력 드라이버를 구동하기 위한 프리-출력 드라이버가 추가적으로 필요하기 때문에 전력 소모가 클 뿐만 아니라 면적도 증가되는 문제가 있다. 즉, 프리-출력 드라이버의 탭 수가 출력 드라이버의 탭 수만큼 필요하여, 채널에서 데이터의 감쇄를 보상하기 위해 이용되는 프리-엠퍼시스 방식에서 전력 소모가 큰 문제가 있다. In addition, since a pre-output driver for driving the output driver on which the pre-emphasis is performed is additionally required, power consumption is large and the area is increased. That is, since the number of taps of the pre-output driver is required as the number of taps of the output driver, power consumption is large in the pre-emphasis scheme used to compensate for attenuation of data in the channel.

또한, 종래에는 상기 출력 드라이버의 탭을 구동하기 위한 지연 데이터가 1UI 만큼씩 지연된 상태로 출력 드라이버로 전달된다. 그런데, 1UI 만큼씩 지연된 지연 데이터를 통해 프리-엠퍼시스를 수행할 경우 데이터 패턴에 의한 지터(jitter)가 발생하는 문제가 있다. 이 때문에, 데이터 패턴에 의한 지터를 최소화시키기 위해서는 지연 데이터의 지연을 조절할 필요가 있다. 이를 위해서 1UI만큼씩을 지연하는 것이 아니라 0.5UI만큼씩을 지연하여 프리-엠퍼시스를 구동하는 방식이 있다. 그러나, 최적의 지연값이 반도체 공정, 칩 동작 전압과 온도에 따라서 바뀌기 때문에, 칩 내부의 상황에 맞도록 지연값을 조절하는 것이 필요하다. In addition, conventionally, delay data for driving a tap of the output driver is transmitted to the output driver in a state of being delayed by 1 UI. However, when pre-emphasis is performed on delay data delayed by 1 UI, jitter occurs due to the data pattern. For this reason, it is necessary to adjust the delay of delay data in order to minimize jitter by the data pattern. For this purpose, there is a method of driving pre-emphasis by delaying by 0.5UI instead of delaying by 1UI. However, since the optimum delay value changes depending on the semiconductor process, the chip operating voltage and the temperature, it is necessary to adjust the delay value to suit the situation inside the chip.

본 발명의 목적은 프리-엠퍼시스를 출력 드라이버뿐 아니라 출력 드라이버를 구동시키는 프리-출력 드라이버에서도 수행되게 하여 두 번의 프리-엠퍼시스의 수행을 가능하게 하고, 출력 드라이버의 프리-엠퍼시스를 데이터 패턴들의 지연값이 조절된 상태에서 수행되게 할 수 있는 데이터 통신용 송신기를 제공하는 데 있다.An object of the present invention is to enable pre-emphasis to be performed not only on the output driver but also on the pre-output driver driving the output driver, thereby enabling the execution of two pre-emphasis, and the pre-emphasis of the output driver as a data pattern. It is to provide a transmitter for data communication that can be carried out in a state in which the delay value of them is adjusted.

상기의 목적을 달성하기 위한 본 발명의 실시예에 따른 데이터 통신용 송신기는 입력단과 출력단을 가지며, 상기 입력단으로 입력되는 데이터를 직렬 데이터들로 변환하는 직렬화기; 상기 직렬 데이터들을 1차적으로 프리-엠퍼시스하여 프리-엠퍼시스 데이터들을 생성하는 프리-출력 드라이버; 상기 프리-엠퍼시스 데이터들을 입력받아 출력 데이터들을 생성하는 출력 드라이버; 상기 출력 드라이버의 프리-엠퍼시스에 적용되는 지연 데이터의 지연값을 조절하도록 구성된 프리-출력 컨트롤러; 및 상기 프리-출력 드라이버와 상기 출력 드라이버와 상기 프리-출력 컨트롤러 사이에 설치되어 상기 지연값에 따른 커패시턴스를 조절하는 가변 커패시터를 포함하며, 상기 출력 드라이버는 상기 프리-엠퍼시스 데이터들을 상기 지연값에 의해 조절하여 2차적으로 프리-엠퍼시스하는 것을 특징으로 한다. In order to achieve the above object, a transmitter for data communication according to an embodiment of the present invention has an input terminal and an output terminal, and a serializer for converting data inputted to the input terminal into serial data; A pre-output driver primarily pre-emphasizing the serial data to generate pre-emphasis data; An output driver which receives the pre-emphasis data and generates output data; A pre-output controller configured to adjust a delay value of delay data applied to the pre-emphasis of the output driver; And a variable capacitor disposed between the pre-output driver and the output driver and the pre-output controller to adjust capacitance according to the delay value, wherein the output driver is configured to transfer the pre-emphasis data to the delay value. By means of pre-emphasis secondarily.

상기 프리-출력 드라이버와 상기 출력 드라이버는 동일한 구조로 형성될 수 있다.The pre-output driver and the output driver may be formed in the same structure.

상기 프리-출력 컨트롤러는 제 1 데이터 패턴과 제 2 데이터 패턴을 발생시키는 패턴 발생기; 상기 프리-출력 드라이버와 동일한 구조로 형성되며, 상기 제 1 데이터 패턴과 제 2 데이터 패턴을 통과시켜 모사 데이터 패턴들을 발생시키는 복제 프리-출력 드라이버; 상기 모사 데이터 패턴들을 디지털 신호 패턴들로 변환하는 디지털 신호 변환기; 상기 디지털 신호 패턴들이 입력되는 센스-엠플리파이드 플립 플롭; 및 카운터를 포함하여 형성되고, 상기 센스-엠플리파이드 플립 플롭의 출력이 바뀔때까지 상기 카운터의 출력을 증가시켜 상기 지연값을 조절하는 지연 제어 신호를 생성하는 디지털 컨트롤 로직을 포함할 수 있다.The pre-output controller includes a pattern generator for generating a first data pattern and a second data pattern; A duplicate pre-output driver formed in the same structure as the pre-output driver and generating simulated data patterns by passing the first data pattern and the second data pattern; A digital signal converter for converting the simulated data patterns into digital signal patterns; A sense-embedded flip flop to which the digital signal patterns are input; And digital control logic that includes a counter and generates a delay control signal that adjusts the delay value by increasing the output of the counter until the output of the sense-implied flip flop is changed.

상기 가변 커패시터의 커패시턴스는 상기 지연 제어 신호에 의해 조절될 수 있다.The capacitance of the variable capacitor may be adjusted by the delay control signal.

상기 지연 제어 신호는 상기 복제 프리-출력 드라이버에 입력될 수 있다. The delay control signal may be input to the replica pre-output driver.

상기 디지털 컨트롤 로직은 상기 센스-엠플리파이드 플립 플롭의 출력이 "0"으로 고정되면 상기 카운터의 출력을 고정하여 상기 지연값을 결정할 수 있다.The digital control logic may fix the output of the counter to determine the delay value when the output of the sense-implied flip flop is fixed to "0".

상기 제 1 데이터 패턴은 고주파 성분이 가장 적은 데이터 패턴이고, 상기 제 2 데이터 패턴은 고주파 성분이 가장 많은 데이터 패턴일 수 있다. The first data pattern may be a data pattern having the lowest high frequency component, and the second data pattern may be a data pattern having the highest high frequency component.

상기 제 1 데이터 패턴은 1100,..., 1100의 데이터 패턴이고, 상기 제 2 데이터 패턴은 1000,..., 1000의 데이터 패턴일 수 있다. The first data pattern may be a data pattern of 1100, ..., 1100, and the second data pattern may be a data pattern of 1000, ..., 1000.

본 발명의 실시예에 따른 데이터 통신용 송신기는 기존의 출력 드라이버의 최종단에 프리-엠퍼시스를 위해 설치된 탭을 이동시켜 프리-출력 드라이버에 구현함으로써, 프리-엠퍼시스를 출력 드라이버뿐 아니라 출력 드라이버를 구동시키는 프리-출력 드라이버에서도 수행되게 하여 두 번의 프리-엠퍼시스의 수행을 가능하게 할 수 있다. 이에 따라, 본 발명의 실시예에 따른 데이터 송신기는 기존에 다수의 탭을 가지는 출력 드라이버와 같은 효과를 가지면서 출력 드라이버의 탭 수를 줄일 수 있으며, 탭이 줄어든 상태의 출력 드라이버에서 프리-엠퍼시스의 수행이 이루어지도록 하여 프리-출력 드라이버의 전력 소모를 줄일 수 있고, 출력 드라이버를 구동하기 위해 필요한 프리-출력 드라이버의 수를 줄이면서 프리-출력 드라이버 설치에 대한 면적도 줄일 수 있다. The transmitter for data communication according to the embodiment of the present invention implements the pre-emphasis as well as the output driver as well as the output driver by moving the tab installed for pre-emphasis at the last stage of the existing output driver. It can also be performed in the pre-output driver to be driven to enable the performance of two pre-emphasis. Accordingly, the data transmitter according to the embodiment of the present invention can reduce the number of taps of the output driver while having the same effect as the output driver having a plurality of taps, and pre-emphasis in the output driver with the reduced tab. By reducing the number of pre-output drivers required to drive the output driver, the area for pre-output driver installation can be reduced.

또한, 본 발명의 실시예에 따른 데이터 송신기는 프리-엠퍼시스를 위해 필요한 지연 데이터의 지연값을 조절하도록 구성된 프리-엠퍼시스 컨트롤러를 구비함으로써, 지터 성분이 최대한 줄어든 상태의 지연 데이터를 출력 드라이버에 입력하여 프리-엠퍼시스되게 할 수 있다. 이에 따라, 본 발명의 실시예에 따른 데이터 송신기는 반도체 공정, 칩 동작 전압과 온도에 상관없이 데이터 패턴에 의한 지터를 최소화할 수 있다. In addition, the data transmitter according to the embodiment of the present invention includes a pre-emphasis controller configured to adjust a delay value of delay data required for pre-emphasis, so that the delay data having the lowest jitter component is output to the output driver. Can be pre-emphasized by input. Accordingly, the data transmitter according to the embodiment of the present invention can minimize jitter due to the data pattern regardless of the semiconductor process, the chip operating voltage and the temperature.

도 1은 본 발명의 일 실시예에 따른 데이터 통신용 송신기의 구조를 보여주는 블럭도이다.
도 2는 도 1의 프리-출력 드라이버와 출력 드라이버의 구조를 보여주는 회로도이다.
도 3은 도 1의 센스-엠플리파이드 플립 플롭의 회로도이다. 1 is a block diagram showing the structure of a transmitter for data communication according to an embodiment of the present invention.
FIG. 2 is a circuit diagram illustrating the structure of the pre-output driver and the output driver of FIG. 1.
3 is a circuit diagram of the sense-implied flip flop of FIG.

이하 도면을 참조하면서 본 발명의 실시예를 통해 본 발명을 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 실시예에 따른 데이터 통신용 송신기의 구조를 보여주는 블럭도이고, 도 2는 도 1의 프리-출력 드라이버와 출력 드라이버의 구조를 보여주는 회로도이며, 도 3은 도 1의 센스-엠플리파이드 플립 플롭의 회로도이다. 1 is a block diagram showing the structure of a transmitter for data communication according to an embodiment of the present invention, FIG. 2 is a circuit diagram showing the structure of the pre-output driver and the output driver of FIG. 1, and FIG. 3 is the sense- of FIG. A circuit diagram of an embedded flip flop.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 데이터 통신용 송신기(100)는 직렬화기(Serializer)(110), 프리-출력 드라이버(Pre-Output Driver; POD)(120), 출력 드라이버(Output Driver)(130), 프리-엠퍼시스 컨트롤러(140), 커패시터부(150), 위상 고정 루프 회로(Phase Locked Loop; PLL)(160)를 포함하여 구성된다. 이러한 데이터 통신용 송신기(100)는 케이블의 채널을 통해 데이터를 수신기로 전송한다. 1 to 3, a transmitter 100 for data communication according to an embodiment of the present invention includes a serializer 110, a pre-output driver (POD) 120, and an output. The driver includes an output driver 130, a pre-emphasis controller 140, a capacitor unit 150, and a phase locked loop (PLL) 160. The data communication transmitter 100 transmits data to a receiver through a channel of a cable.

상기 직렬화기(110)는 데이터 통신용 송신기(100)의 입력단으로 입력되는 n(n은 2 이상의 자연수)비트의 데이터(Data)를 n:1의 직렬 데이터로 변환한다. 이러한 직렬화기(110)는 위상 고정 루프 회로(160)에서 생성된 클럭을 바탕으로 PreDn, PreDn -1, PreDn -2의 직렬 데이터들을 생성한다. 여기서, PreDn -1 직렬 데이터는 PreDn 직렬 데이터로부터 1UI만큼 지연된 데이터이며, PreDn -2 직렬 데이터는 PreDn 직렬 데이터로부터 2UI만큼 지연된 데이터이다. The serializer 110 converts n (n is a natural number of two or more) bits of data (Data) input to the input terminal of the transmitter 100 for data communication into n: 1 serial data. The serializer 110 generates serial data of PreD n , PreD n −1 , and PreD n −2 based on the clock generated by the phase locked loop circuit 160. Here, PreD n -1 serial data is data delayed by 1 UI from PreD n serial data, and PreD n -2 serial data is data delayed by 2 UI from PreD n serial data.

상기 프리-출력 드라이버(120)는 PreDn, PreDn -1, PreDn -2의 직렬 데이터들에 대해 1차적으로 프리-엠퍼시스를 행한 후 Dn, Dn -1의 프리-엠퍼시스 데이터들을 생성한다. 여기서, Dn -1 프리-엠퍼시스 데이터는 Dn 프리-엠퍼시스 데이터로부터 1UI만큼 지연된 데이터이며, 프리-엠퍼시스는 채널에서 손실이 일어나는 데이터의 고주파 성분을 미리 증폭시켜 채널에서 데이터의 손실을 보상하는 것이다. 상기 프리-출력 드라이버(120)는 도 2에 도시된 바와 같은 회로로 구성된다. 도 2에 도시된 바와 같이, 상기 프리-출력 드라이버(120)는 케이블의 임피던스를 매칭하기 위한 저항을 사용하고 프리-엠퍼시스를 위한 계수가 임의적으로 바뀔 수 있도록 구성된다. 그리고, 도 2에 도시된 바와 같이, 상기 프리-출력 드라이버(120)는 기존 출력 드라이버의 최종단에 프리-엠퍼시스를 위해 설치된 탭을 이동시켜 구현한 프리-엠퍼시스를 하기 위한 탭을 포함하도록 구성된다. 이에 따라, 상기 프리-출력 드라이버(120)는 기존 출력 드라이버의 탭 수를 줄이게 함으로써, 탭이 줄어든 상태의 출력 드라이버(130)에서 프리-엠퍼시스의 수행이 이루어지도록 하여 전력 소모를 줄이게 할 수 있다. 이는 기존에 프리-출력 드라이버를 구동하기 위한 β값이 3~5였으나, 본 발명에서는 프리-출력 드라이버(120)의 β값이 1인 것으로도 알 수 있다. 한편, 탭이 줄어든 상태의 출력 드라이버(130)로 인해, 출력 드라이버(130)를 구동하는 프리-출력 드라이버(120)의 수도 줄어들게 될 수 있다. The pre-output driver 120 performs pre-emphasis on the serial data of PreD n , PreD n −1 , and PreD n −2 , and then pre-emphasis data of D n , D n −1 . Create them. Here, D n -1 pre-emphasis data is D n Data delayed by 1 UI from the pre-emphasis data, and pre-emphasis is to compensate for the loss of data in the channel by amplifying the high frequency component of the data in which the loss occurs in the channel in advance. The pre-output driver 120 is composed of a circuit as shown in FIG. As shown in FIG. 2, the pre-output driver 120 is configured to use a resistor to match the impedance of the cable and to change the coefficient for the pre-emphasis arbitrarily. As shown in FIG. 2, the pre-output driver 120 includes a tab for pre-emphasis implemented by moving a tab installed for pre-emphasis at a final stage of an existing output driver. It is composed. Accordingly, the pre-output driver 120 can reduce the power consumption by reducing the number of taps of the existing output driver, so that the pre-emphasis is performed in the output driver 130 in a state where the taps are reduced. . It is known that the β value for driving the pre-output driver was 3 to 5, but the β value of the pre-output driver 120 is 1 in the present invention. On the other hand, due to the output driver 130 of the tab is reduced, the number of pre-output driver 120 for driving the output driver 130 may be reduced.

상기 출력 드라이버(130)는 프리-출력 드라이버(120)에서 생성된 Dn, Dn -1의 프리-엠퍼시스 데이터들을 입력 받고, Dn, Dn -1의 프리-엠퍼시스 데이터들을 이용하여 2차적으로 프리-엠퍼시스를 행함으로써 TxDatan, TxDatap의 출력 데이터들을 생성하여 데이터 통신용 송신기(100)의 출력단, 즉 채널의 입력단으로 전송한다. 상기 출력 드라이버(130)는 프리-출력 드라이버(120)와 동일한 구조로 형성된다. The output driver 130 receives pre-emphasis data of D n and D n -1 generated by the pre-output driver 120, and uses the pre-emphasis data of D n and D n -1 . By performing pre-emphasis secondly, output data of TxDatan and TxDatap are generated and transmitted to the output terminal of the data communication transmitter 100, that is, the input terminal of the channel. The output driver 130 is formed in the same structure as the pre-output driver 120.

상기 프리-엠퍼시스 컨트롤러(140)는 출력 드라이버(130)의 프리-엠퍼시스를 위해 필요한 지연 데이터의 지연값을 조절하도록 구성된다. 구체적으로, 상기 프리-엠퍼시스 컨트롤러(140)는 패턴 발생기(Pattern Generator)(141), 복제 프리-출력 드라이버(Replica-POD)(142), 디지털 신호 변환기(CML-to-Logic Converter; CLC)(143), 센스-엠플리파이드 플립 플롭(Sense-amplitude Flip Flop; SAFF)(144) 및 디지털 컨트롤 로직(DCL)(145)을 포함한다. The pre-emphasis controller 140 is configured to adjust a delay value of delay data necessary for pre-emphasis of the output driver 130. In detail, the pre-emphasis controller 140 includes a pattern generator 141, a replica pre-output driver 142, and a CML-to-logic converter (CLC). 143, a sense-amplitude flip flop (SAFF) 144, and a digital control logic (DCL) 145.

상기 패턴 발생기(141)는 데이터 패턴에 의해 지터가 가장 적게 발생되는 제 1 데이터 패턴과, 데이터 패턴에 의해 지터가 가장 크게 발생되는 제 2 데이터 패턴을 발생시킨다. 여기서, 상기 제 1 데이터 패턴은 고주파 성분이 가장 적은1100,...1100의 데이터 패턴일 수 있으며, 상기 제 2 데이터 패턴은 고주파 성분이 가장 많은 1000,..., 1000의 데이터 패턴일 수 있다. 이는 고주파 성분이 가장 많은 데이터 패턴과 고주파 성분이 가장 적은 데이터 패턴 간의 지터 성분이 가장 크기 때문에, 그 지터 성분을 최소한으로 줄이도록 지연 데이터의 지연값을 조절하여 출력 드라이버(130)의 프리-엠퍼시스를 하는 것이 효율적이기 때문이다. The pattern generator 141 generates a first data pattern having the least jitter caused by the data pattern and a second data pattern having the largest jitter caused by the data pattern. Here, the first data pattern may be a data pattern of 1100,... 1100 having the lowest high frequency component, and the second data pattern may be a data pattern of 1000, ..., 1000 having the highest high frequency component. . Since the jitter component between the data pattern with the highest high frequency component and the data pattern with the least high frequency component is the largest, the delay value of the delay data is adjusted to reduce the jitter component to the minimum, thereby pre-emphasis of the output driver 130. Because it is efficient to do.

상기 복제 프리-출력 드라이버(142)는 패턴 발생기(141)로부터 제 1 데이터 패턴과 제 2 데이터 패턴을 입력받아 통과시켜 Rout0011, Rout0001의 모사 데이터 패턴들을 발생시킨다. 상기 복제 프리-출력 드라이버(142)는 전력 소모가 적은 프리-출력 드라이버(120)를 복제하여 구성된다. 이는 출력 드라이버(130)가 프리-출력 드라이버(120)를 통과하는 지연 데이터의 지터 성분을 미리 복제 프리-출력 드라이버(142)를 통과하는 Rout0011, Rout0001의 모사 데이터 패턴들로부터 측정하고 예측하게 한 상태에서 프리-출력 드라이버(120)로부터 출력된 Dn, Dn -1의 프리-엠퍼시스 데이터들을 이용하여 2차적으로 프리-엠퍼시스하게 하기 위함이다.The copy pre-output driver 142 receives the first data pattern and the second data pattern from the pattern generator 141 and passes the generated data patterns of Rout 0011 and Rout 0001 . The replica pre-output driver 142 is configured by replicating the pre-output driver 120 with low power consumption. This allows the output driver 130 to measure and predict the jitter component of the delay data passing through the pre-output driver 120 from simulated data patterns of Rout 0011 , Rout 0001 passing through the replica pre-output driver 142 in advance. This is to pre-emphasis secondary using pre-emphasis data of D n , D n -1 output from the pre-output driver 120 in one state.

상기 디지털 신호 변환기(143)는 복제 프리-출력 드라이버(142)로부터 Rout0011, Rout0001 의 모사 데이터 패턴들을 입력받고 통과시켜 Cout0011, Cout0001의 디지털 신호 패턴들로 변환한다. 이러한 Cout0011, Cout0001의 디지털 신호 패턴들은 지연 데이터의 지연값을 조절하는 데 아날로그 신호 패턴보다 용이하다.The digital signal converter 143 receives the simulated data patterns of Rout 0011 and Rout 0001 from the replica pre-output driver 142 and converts them into digital signal patterns of Cout 0011 and Cout 0001 . Such digital signal patterns of Cout 0011 and Cout 0001 are easier than analog signal patterns to adjust delay values of delay data.

상기 센스-엠플리파이드 플립 플롭(144)은 복제 프리-출력 드라이버(142)를 통과한 데이터 패턴들의 지연을 확인하기 위해 도 3과 같은 회로로 구성된다. 상기 센스-엠플리파이드 플립 플롭(144)은 다른 마스터-슬레이브 플립 플롭이나 D-플립 플롭과는 다르게 데이터 패턴들의 매우 작은 지연 차이를 감지할 수 있다. 상기 센스-엠플리파이드 플립 플롭(144)은 매 주기마다 출력을 "0"으로 리셋시킨다. 여기서, 복제 프리-출력 드라이버(142)을 통과한 데이터 패턴들에 의한 지터가 가장 작게 되었을 때에는 계속 "1"과 "0"으로 바뀌었던 출력이 "0"으로 고정된다. The sense-embedded flip-flop 144 is composed of a circuit as shown in FIG. 3 to confirm the delay of the data patterns passing through the replica pre-output driver 142. The sense-implied flip flop 144 may detect very small delay differences of data patterns unlike other master-slave flip flops or D-flip flops. The sense-embedded flip flop 144 resets the output to " 0 " every cycle. Here, when the jitter due to the data patterns passing through the replica pre-output driver 142 is the smallest, the output that has continuously changed to "1" and "0" is fixed to "0".

상기 디지털 컨트롤 로직(145)은 카운터를 포함하여 구성된다. 이러한 디지털 컨트롤 로직(145)은 복제 프리-출력 드라이버(142)를 통과한 데이터 패턴들의 지연이 얼마나 차이가 나는지를 감지하고, 그 차이를 맞추기 위해 카운터를 이용하여 커패시턴스를 조절하기 위한 지연 제어 신호(Delay control signal)를 생성한다. 여기서, 상기 지연 제어 신호는 커패시터부(150)에 포함된 가변 커패시터(151)의 커패시턴스를 조절하는 신호로 이용되며, 복제 프리-출력 드라이버(142)에도 입력되어 복제 프리-출력 드라이버(142)에 내장된 가변 커패시터(미도시)의 커패시턴스를 조절하는 신호로 이용된다. 상기 디지털 컨트롤 로직(145)은 센스-엠플리파이드 플립 플롭(144)의 출력이 바뀌는 순간까지 카운터의 출력 값을 증가시킨다. 그리고, 상기 디지털 컨트롤 로직(145)은 센스-엠플리파이드 플립 플롭(144)의 출력이 "1"에서 "0"으로 변하다가 "0"으로 고정이 되면 카운터의 출력을 고정시킨다. 이와 같이 디지털 컨트롤 로직(145)에 의해 생성된 지연 제어 신호를 통해 데이터 패턴들의 지연의 차이가 줄어든 상태의 커패시턴스가 조절된 후, 출력 드라이버(130)에서 프리-엠퍼시스가 다시 한번 행해진다.The digital control logic 145 includes a counter. The digital control logic 145 detects how different the delays of the data patterns passing through the duplicate pre-output driver 142 are, and uses a counter to adjust the capacitance by using a counter to adjust the difference. Create a delay control signal. Here, the delay control signal is used as a signal for adjusting the capacitance of the variable capacitor 151 included in the capacitor unit 150 and is also input to the replica pre-output driver 142 to the replica pre-output driver 142. It is used as a signal for adjusting the capacitance of an internal variable capacitor (not shown). The digital control logic 145 increments the output value of the counter until the moment the output of the sense-implied flip flop 144 changes. The digital control logic 145 fixes the output of the counter when the output of the sense-implied flip flop 144 changes from "1" to "0" and is fixed to "0". As described above, after the capacitance of the state in which the delay difference of the data patterns is reduced through the delay control signal generated by the digital control logic 145 is adjusted, the pre-emphasis is performed once again in the output driver 130.

위와 같은 구성을 가지는 프리-엠퍼시스 컨트롤러(140)는 복제 프리-출력 드라이버(142)를 통과한 데이터 패턴들의 지터 성분을 측정하고 그 측정값을 반영하여 지연 데이터의 지연값을 조절할 수 있도록 디지털 값을 변화시키도록 한다. 이러한 동작은 피드백 회로로 구성되어 지속적으로 지터 성분을 비교하여 디지털 값을 변화시킴으로써 지연값을 변화시킨다. 즉, 반복적인 피드백 시스템을 이용하여 지연 데이터의 지연 차이를 최소화할 수 있는 지연값을 찾아 커패시턴스를 조절함으로써, 최적화된 지연값을 찾을 수 있다. 이로써 동작하는 칩의 반도체 공정, 칩 동작 전압과 온도의 변화에 맞추어서 최적화된 지연값을 가진 지연 데이터가 출력 드라이버(130)에 입력되어 프리-엠퍼시스가 이루어진다. 이에 따라, 지터 성분이 최대한 줄어든 상태의 지연 데이터가 출력 드라이버(130)에서 프리-엠퍼시스될 수 있다.The pre-emphasis controller 140 having the above configuration measures the jitter component of the data patterns passing through the replica pre-output driver 142 and adjusts the delay value of the delay data by reflecting the measured value. To change. This operation consists of a feedback circuit that continuously changes the digital value by comparing the jitter components to change the delay value. That is, by using a repetitive feedback system to find a delay value that can minimize the delay difference of the delay data by adjusting the capacitance, it is possible to find the optimized delay value. As a result, delay data having a delay value optimized according to the semiconductor process of the operating chip, the change of the chip operating voltage and the temperature is input to the output driver 130, and pre-emphasis is performed. Accordingly, delay data in a state where the jitter component is reduced as much as possible may be pre-emphasized in the output driver 130.

상기 커패시터부(150)는 프리-출력 드라이버(120)와 출력 드라이버(130)와 프리-출력 컨트롤러(140) 사이에 설치되며, 가변 커패시터(151)와 더미 커패시터(152)를 포함하여 구성된다. 상기 가변 커패시터(151)는 디지털 컨트롤 로직(145)에 의해 생성된 지연 제어 신호를 통해 데이터 패턴들의 지연의 차이가 줄어든 상태의 커패시턴스를 가지도록 조절된다. 상기 더미 커패시터(152)는 가변 커패시터(151)의 최소 용량과 같은 용량을 가지도록 구성된다. The capacitor unit 150 is installed between the pre-output driver 120, the output driver 130, and the pre-output controller 140, and includes a variable capacitor 151 and a dummy capacitor 152. The variable capacitor 151 is adjusted to have a capacitance in a state where the difference in delay of data patterns is reduced through a delay control signal generated by the digital control logic 145. The dummy capacitor 152 is configured to have a capacity equal to the minimum capacity of the variable capacitor 151.

상기 위상 고정 루프 회로(160)는 기준 클럭(Reference Clock)를 이용하여 직렬화기(110)에서 사용되는 클럭을 만들어 직렬화기(110)와 패턴 발생기(141)에 제공한다. The phase locked loop circuit 160 generates a clock used in the serializer 110 using a reference clock and provides the clock to the serializer 110 and the pattern generator 141.

상기와 같이 본 발명의 일 실시예에 따른 데이터 송신기(100)는 기존의 출력 드라이버의 최종단에 프리-엠퍼시스를 위해 설치된 탭을 이동시켜 프리-출력 드라이버(120)에 구현함으로써, 프리-엠퍼시스를 출력 드라이버(130)뿐 아니라 출력 드라이버(130)를 구동시키는 프리-출력 드라이버(120)에서도 수행되게 하여 두 번의 프리-엠퍼시스의 수행을 가능하게 할 수 있다. As described above, the data transmitter 100 according to an embodiment of the present invention implements the pre-output driver 120 by moving the tap installed for pre-emphasis at the last stage of the existing output driver, thereby implementing the pre-m The percussion may be performed not only in the output driver 130 but also in the pre-output driver 120 driving the output driver 130, thereby enabling two pre-emphasis operations.

이에 따라, 본 발명의 일 실시예에 따른 데이터 송신기(100)는 기존에 다수의 탭을 가지는 출력 드라이버와 같은 효과를 가지면서 출력 드라이버(130)의 탭 수를 줄일 수 있으며, 탭이 줄어든 상태의 출력 드라이버(130)에서 프리-엠퍼시스의 수행이 이루어지도록 하여 프리-출력 드라이버(120)의 전력 소모를 줄일 수 있고, 출력 드라이버(130)를 구동하기 위해 필요한 프리-출력 드라이버(120)의 수를 줄이면서 프리-출력 드라이버(120) 설치에 대한 면적도 줄일 수 있다. Accordingly, the data transmitter 100 according to an embodiment of the present invention can reduce the number of taps of the output driver 130 while having the same effect as an output driver having a plurality of taps, and having a reduced tab. By performing the pre-emphasis in the output driver 130 can reduce the power consumption of the pre-output driver 120, the number of pre-output driver 120 required to drive the output driver 130 In addition, the area for installing the pre-output driver 120 can be reduced.

또한, 본 발명의 일 실시예에 따른 데이터 송신기(100)는 프리-엠퍼시스를 위해 필요한 지연된 데이터의 지연값을 조절하도록 구성된 프리-엠퍼시스 컨트롤러(140)를 구비함으로써, 지터 성분이 최대한 줄어든 상태의 지연 데이터를 출력 드라이버(130)에 입력하여 프리-엠퍼시스되게 할 수 있다.In addition, the data transmitter 100 according to an embodiment of the present invention includes a pre-emphasis controller 140 configured to adjust a delay value of delayed data necessary for pre-emphasis, so that the jitter component is reduced as much as possible. Output delay data Input to the driver 130 may be pre-emphasis.

이에 따라, 본 발명의 일 실시예에 따른 데이터 송신기(100)는 반도체 공정, 칩 동작 전압과 온도에 상관없이 데이터 패턴에 의한 지터를 최소화할 수 있다. Accordingly, the data transmitter 100 according to an exemplary embodiment may minimize jitter due to the data pattern regardless of the semiconductor process, the chip operating voltage, and the temperature.

본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation and that those skilled in the art will understand that various modifications and equivalent arrangements may be made therein It will be possible.

100: 데이터 통신용 송신기 110: 직렬화기
120: 프리-출력 드라이버 130: 출력 드라이버
140: 프리-출력 컨트롤러 141: 패턴 발생기
142: 복제 프리-출력 드라이버 143: 디지털 신호 변환기
144: 센스-엠플리파이드 플립 플롭 145: 디지털 컨트롤 로직
150: 커패시터부 151: 가변 커패시터
152: 더미 커패시터 160: 위상 고정 루프 회로100: transmitter for data communication 110: serializer
120: pre-output driver 130: output driver
140: pre-output controller 141: pattern generator
142: Duplicate Pre-Output Driver 143: Digital Signal Converter
144: sense-implied flip-flop 145: digital control logic
150: capacitor portion 151: variable capacitor
152: dummy capacitor 160: phase locked loop circuit

Claims (8)

입력단과 출력단을 가지는 데이터 통신용 송신기에 있어서,
상기 입력단으로 입력되는 데이터를 직렬 데이터들로 변환하는 직렬화기;
상기 직렬 데이터들을 1차적으로 프리-엠퍼시스하여 프리-엠퍼시스 데이터들을 생성하는 프리-출력 드라이버;
상기 프리-엠퍼시스 데이터들을 입력받아 출력 데이터들을 생성하는 출력 드라이버;
상기 출력 드라이버의 프리-엠퍼시스에 적용되는 지연 데이터의 지연값을 조절하도록 구성된 프리-출력 컨트롤러; 및
상기 프리-출력 드라이버와 상기 출력 드라이버와 상기 프리-출력 컨트롤러 사이에 설치되어 상기 지연값에 따른 커패시턴스를 조절하는 가변 커패시터를 포함하며,
상기 출력 드라이버는 상기 프리-엠퍼시스 데이터들을 상기 지연값에 의해 조절하여 2차적으로 프리-엠퍼시스하는 것을 특징으로 하는 데이터 통신용 송신기.A transmitter for data communication having an input end and an output end,
A serializer for converting data input to the input terminal into serial data;
A pre-output driver primarily pre-emphasizing the serial data to generate pre-emphasis data;
An output driver which receives the pre-emphasis data and generates output data;
A pre-output controller configured to adjust a delay value of delay data applied to the pre-emphasis of the output driver; And
A variable capacitor installed between the pre-output driver and the output driver and the pre-output controller to adjust capacitance according to the delay value,
And the output driver second pre-emphasizes the pre-emphasis data by adjusting the delay value. 제 1 항에 있어서,
상기 프리-출력 드라이버와 상기 출력 드라이버는 동일한 구조로 형성되는 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 1,
And said pre-output driver and said output driver have the same structure. 제 1 항에 있어서,
상기 프리-출력 컨트롤러는
제 1 데이터 패턴과 제 2 데이터 패턴을 발생시키는 패턴 발생기;
상기 프리-출력 드라이버와 동일한 구조로 형성되며, 상기 제 1 데이터 패턴과 제 2 데이터 패턴을 통과시켜 모사 데이터 패턴들을 발생시키는 복제 프리-출력 드라이버;
상기 모사 데이터 패턴들을 디지털 신호 패턴들로 변환하는 디지털 신호 변환기;
상기 디지털 신호 패턴들이 입력되는 센스-엠플리파이드 플립 플롭; 및
카운터를 포함하여 형성되고, 상기 센스-엠플리파이드 플립 플롭의 출력이 바뀔때까지 상기 카운터의 출력을 증가시켜 상기 지연값을 조절하는 지연 제어 신호를 생성하는 디지털 컨트롤 로직을 포함하는 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 1,
The pre-output controller is
A pattern generator for generating a first data pattern and a second data pattern;
A duplicate pre-output driver formed in the same structure as the pre-output driver and generating simulated data patterns by passing the first data pattern and the second data pattern;
A digital signal converter for converting the simulated data patterns into digital signal patterns;
A sense-embedded flip flop to which the digital signal patterns are input; And
And digital control logic configured to generate a delay control signal for adjusting the delay value by increasing the output of the counter until the output of the sense-implied flip flop is changed. Transmitter for data communication. 제 3 항에 있어서,
상기 가변 커패시터의 커패시턴스는 상기 지연 제어 신호에 의해 조절되는 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 3, wherein
And the capacitance of the variable capacitor is controlled by the delay control signal. 제 3 항에 있어서,
상기 지연 제어 신호는 상기 복제 프리-출력 드라이버에 입력되는 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 3, wherein
And said delay control signal is input to said replica pre-output driver. 제 3 항에 있어서,
상기 디지털 컨트롤 로직은 상기 센스-엠플리파이드 플립 플롭의 출력이 "0"으로 고정되면 상기 카운터의 출력을 고정하여 상기 지연값을 결정하는 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 3, wherein
And the digital control logic determines the delay value by fixing the output of the counter when the output of the sense-implied flip-flop is fixed to " 0 ". 제 3 항에 있어서,
상기 제 1 데이터 패턴은 고주파 성분이 가장 적은 데이터 패턴이고,
상기 제 2 데이터 패턴은 고주파 성분이 가장 많은 데이터 패턴인 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 3, wherein
The first data pattern is a data pattern having the least high frequency component,
The second data pattern is a data communication transmitter, characterized in that the most high frequency data pattern. 제 7 항에 있어서,
상기 제 1 데이터 패턴은 1100,..., 1100의 데이터 패턴이고,
상기 제 2 데이터 패턴은 1000,..., 1000의 데이터 패턴인 것을 특징으로 하는 데이터 통신용 송신기.The method of claim 7, wherein
The first data pattern is a data pattern of 1100, ..., 1100,
The second data pattern is a data communication transmitter, characterized in that the data pattern of 1000, ..., 1000.
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100643605B1 (en) * 2004-08-16 2006-11-10 삼성전자주식회사 Adaptive preemphasis apparatus, data communication transmitter, data communication receiver, and adaptive preemphasis method
KR100640593B1 (en) * 2004-10-26 2006-11-01 삼성전자주식회사 Output driver circuit with cascaded pre-emphasis function
KR20070073300A (en) * 2006-01-04 2007-07-10 삼성전자주식회사 Pre emphasis device
KR100783691B1 (en) * 2006-05-11 2007-12-07 한국과학기술원 Serial Transmitter with Pre-emphasis
KR100862233B1 (en) * 2007-01-04 2008-10-09 한국과학기술원 Pre-emphasis output circuit with adjustable tapped delay line
KR20080076339A (en) * 2007-02-15 2008-08-20 삼성전자주식회사 Method and apparatus for pre-emphasis and de-emphasis of a transmitter using a differential signaling line
US8228096B2 (en) * 2007-03-02 2012-07-24 Kawasaki Microelectronics, Inc. Circuit and method for current-mode output driver with pre-emphasis
KR20110130574A (en) * 2010-05-28 2011-12-06 삼성전기주식회사 Rf modulator with dual mode pre-emphasis

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113726349A (en) * 2021-07-30 2021-11-30 珠海亿智电子科技有限公司 Data transmitter for reducing jitter

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