KR20130063804A - Battery protection circuits and one chip layout structure of battery protection circuits - Google Patents

Battery protection circuits and one chip layout structure of battery protection circuits Download PDF

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KR20130063804A
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Abstract

PURPOSE: A battery protection circuit and an integrated chip layout structure due to the same are provided to improve the stability of a battery to which the circuit is applied, to block an excess current with a high precision regardless of external environmental changes, to improve a spatial utilization, and to implement a high integration. CONSTITUTION: A battery protection circuit includes a first FET(FET1), a second FET(FET2), a protection IC(120), and a shunt resistor(R3). The first and the second FET have a common drain structure. The protection IC includes a voltage applying terminal(VDD), a referential terminal(VSS), a monitoring terminal(V-), a discharge blocking signal output terminal(DO), a charge blocking signal output terminal(C0), and an excess current detecting terminal(Rsense). The voltage applying terminal is connected to the first terminal(B+) of a battery cell. The voltage applying terminal detects voltage application such that a charge voltage or discharge voltage applied, and a battery voltage. The referential terminal is connected to the second terminal(B-) of the battery cell, and is earthed. The monitoring terminal monitors the conditions of charge, discharge, and a flowing excess current. The discharge blocking signal output terminal turns off the first FET in an excess discharge condition. The charge blocking signal output terminal turns off the second FET in an excess charge condition. The excess current detecting terminal detects the condition of the flowing excess current more precisely than the monitoring terminal. The shunt resistor is connected between the excess current detecting terminal and the referential terminal. [Reference numerals] (120) Protection IC

Description

배터리 보호회로 및 그에 따른 통합칩 배치구조{Battery protection circuits and one chip layout structure of battery protection circuits}Battery protection circuits and one integrated chip layout structure {Battery protection circuits and one chip layout structure of battery protection circuits}

본 발명은 배터리 보호회로 및 그에 따른 통합칩 배치구조에 관한 것으로, 보다 구체적으로는 외부 환경변화와 관계없이, 보다 고정밀한 과전류 차단이 가능하고, 집적화에 용이한 배터리 보호회로 및 그에 따른 통합칩 배치구조에 관한 것이다.
The present invention relates to a battery protection circuit and an integrated chip arrangement structure according to the present invention. More specifically, a battery protection circuit and an integrated chip arrangement according to the present invention can be more precisely cut off and can be integrated more precisely regardless of external environment changes. It's about structure.

일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.In general, mobile phones, PDAs, and the like have been used in batteries for portable terminals.

리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류 유입시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and inflow of current, and if the temperature continues to rise due to heat generation, lithium ion battery has a risk of performance deterioration and explosion.

따라서, 통상의 배터리에는 과충전, 과방전 및 과전류의 유입을 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.Therefore, the conventional battery is equipped with a protection circuit module for detecting and blocking the overcharge, over-discharge and overcurrent flow, or by installing a protection circuit to detect the overcharge, over-discharge, heat generated from the outside of the battery and block the operation of the battery use.

도 1은 일반적인 배터리 보호회로를 나타낸 것이다.1 shows a general battery protection circuit.

도 1에 도시된 바와 같이, 배터리(V1)의 양 단자(B+,B-)는 보호회로에 연결되고, 보호회로는 충전시에 단자(P+,P-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.As shown in FIG. 1, both terminals B + and B- of the battery V1 are connected to the protection circuit, and the protection circuit is connected to the charging circuit through the terminals P + and P- at the time of charging and discharging. At the time, an electronic device (eg, a mobile terminal, etc.) operated by battery power is attached.

상기 배터리 보호회로는 스위칭 소자들(110), 프로텍션 IC(120a), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다. The battery protection circuit has a connection structure of the switching elements 110, the protection IC 120a, the resistors R1 and R2, and the capacitor C1.

상기 스위칭 소자들(110)은 드레인 공통 구조를 가지는 제1스위칭 소자(FET1)와 제2스위칭 소자(FET2)로 구성된다.The switching elements 110 include a first switching element FET1 and a second switching element FET2 having a drain common structure.

프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (B+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.The protection IC 120 is connected to the (B +) terminal of the battery V1 through a resistor R1 and is a voltage applying terminal (VDD terminal) to which the charging or discharging voltage of the first node n1 is applied, and the protection IC ( 110) the reference terminal (VSS terminal) as a reference for the internal operating voltage, the monitoring terminal (V-terminal) for detecting the charge / discharge state, and the discharge interruption signal output for turning off the switching element (FET1) in the over-discharge state A terminal (DO terminal) and a charge interrupt signal output terminal (C0 terminal) terminal for turning off the switching element FET2 in an overcharge state.

이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 고객이 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다. At this time, the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage with the charge / discharge voltage, an overcurrent detection unit, and a charge / discharge detection unit. Here, the criterion for determining the state of charge and discharge can be changed to a specification required by the customer (SPEC), and the charge / discharge state is recognized by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criterion. Determine.

상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 스위칭 소자(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 스위칭 소자(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 스위칭소자(FET2), 방전시에는 스위칭소자(FET1)를 오프시키도록 구성되어 있다.When the protection IC 120 reaches an overdischarge state during discharge, the DO terminal goes low to turn off the switching element FET1, and when the overcharge state reaches the overcharge state, the CO terminal goes low to switch state (FET2). Is turned off, and when overcurrent flows, the switching element FET2 is turned off during charging and the switching element FET1 is turned off when discharging.

상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다. The resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120. The resistor R1 is connected between the first node, which is the power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected between the VDD terminal and the VSS terminal of the protection IC. do.

저항(R1)을 크게 하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.When the resistor R1 is made larger, the detection voltage is increased by the current penetrating into the protection IC 120 during voltage detection. Therefore, the value of the resistor R1 is set to an appropriate value of 1 K? In addition, the value of the capacitor (C1) has a suitable value of 0.01μF or more for the stable operation.

그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다. And the resistors R1 and R2 become current limiting resistors when the high voltage charger or charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down. The resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second switching element FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ?. If the resistor R2 is too large, no recovery may occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.

이러한 종래의 보호회로는 과전류 유입시에 차단정밀도가 낮다. 즉 종래의 보호회로는 동작시에, 상기 스위칭 소자들(FET1, FET2)의 내부저항과 배터리 셀 전압에 따라 변칙적인 차단전류를 가진다. 즉 상기 스위칭 소자들(FET1, FET2)의 내부저항이 상기 배터리 셀 전압의 레벨에 따라 변화량이 크고, 발열 등으로 인한 온도에 따른 변화량이 커서, 과전류 유입시에 정밀한 차단이 어려운 문제점이 있다.This conventional protection circuit has a low interruption accuracy upon inflow of overcurrent. That is, the conventional protection circuit has an abnormal blocking current according to the internal resistance of the switching elements FET1 and FET2 and the battery cell voltage during operation. That is, the internal resistance of the switching elements FET1 and FET2 is largely changed according to the level of the battery cell voltage, and the amount of change due to temperature due to heat generation is large, so that it is difficult to precisely shut off when overcurrent flows.

한편, 종래의 경우, 배터리 보호회로의 구현은, 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
Meanwhile, in the related art, the battery protection circuit is implemented by soldering a protection IC and two FETs, a resistor, and a capacitor to a printed circuit board by soldering, mounted on a battery cell, and covering the housing. This completes the battery pack. However, the space occupied by the protection IC, the two FETs, the resistors, and the capacitors is so large that there is a limit to miniaturization and weakness in external shock. In addition, since a protection IC, two FETs, at least two resistors, and at least one capacitor are disposed on a printed circuit board, a large space occupies and difficult integration.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a battery protection circuit and an integrated chip arrangement structure according to the above-mentioned conventional problems.

본 발명의 다른 목적은 외부 환경변화와 관계없이, 보다 고정밀한 과전류 차단이 가능한 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.Another object of the present invention is to provide a battery protection circuit and an integrated chip arrangement structure according to the present invention, which can more accurately cut off overcurrent regardless of external environmental changes.

본 발명의 또 다른 목적은 배터리 보호회로가 적용되는 배터리의 안전성을 향상시킬 수 있는 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.It is still another object of the present invention to provide a battery protection circuit and an integrated chip arrangement structure that can improve the safety of a battery to which the battery protection circuit is applied.

본 발명의 또 다른 목적은 공간활용도를 높일 수 있고 고집적화가 가능한 배터리 보호회로 및 그에 따른 통합칩 배치구조를 제공하는 데 있다.
Still another object of the present invention is to provide a battery protection circuit and an integrated chip arrangement structure, which can increase space utilization and enable high integration.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로는, 공통드레인 구조의 제1FET 및 제2FET와; 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 보다 정밀하게 감지하기위한 과전류감지단자(Rsense)를 구비하는 프로텍션(protection) IC와; 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되는 상기 션트저항(Shunt Resistor)을 구비한다. According to an embodiment of the present invention for achieving some of the technical problems described above, the battery protection circuit according to the present invention, the first and second FET having a common drain structure; Connected to the first terminal (B +) of the battery cell, the voltage applied to the charging voltage or discharge voltage, the voltage applying terminal (VDD) for sensing the battery voltage, connected to the second terminal (B-) of the battery cell and grounded A reference terminal (VSS), a monitoring terminal (V-) for detecting an inflow state of charge and discharge and an overcurrent, a discharge interruption signal output terminal (DO) for turning off the first FET in an overdischarge state, and a second FET in an overcharge state A protection IC having a charge interruption signal output terminal C0 terminal for turning off and an overcurrent detection terminal Rsense for more accurately detecting a state in which an overcurrent flows; And a shunt resistor connected between the overcurrent sensing terminal Rsense and the reference terminal VSS of the protection IC.

상기 프로텍션 IC는 상기 전압인가단자(VDD)가 제1저항을 통해 상기 배터리 셀의 제1단자(+)인 제1노드와 연결되고, 상기 기준단자(VSS)는 상기 배터리 셀의 제2단자(-)와 연결되며 접지되고, 상기 감시단자(V-)는 제2저항을 통해 제2노드에 연결되는 상기 제2FET의 소오스 단자와 연결되고, 상기 방전차단신호 출력단자(DO단자)는 제1FET의 게이트 단자와 연결되고, 상기 충전차단신호 출력단자(C0단자)는 제2FET의 게이트 단자와 연결되고, 과전류가 유입되는 상태를 보다 정밀하게 감지하기위한 과전류감지단자(Rsense)는 일단이 접지된 상기 션트저항의 타단 및 상기 제1FET의 소오스 단자와 연결되는 구조를 가질 수 있다.The protection IC is connected to the first node of which the voltage applying terminal VDD is a first terminal of the battery cell (+) through a first resistor, and the reference terminal VSS is connected to the second terminal of the battery cell. -) And ground, the supervisory terminal (V-) is connected to the source terminal of the second FET connected to the second node through a second resistor, the discharge interrupt signal output terminal (DO terminal) is the first FET Is connected to the gate terminal of the charge blocking signal output terminal (C0 terminal) is connected to the gate terminal of the second FET, and the overcurrent sensing terminal (Rsense) for detecting more accurately the state of the inflow of the overcurrent is grounded at one end It may have a structure connected to the other end of the shunt resistor and the source terminal of the first FET.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 배터리 보호회로의 통합칩 배치구조는, 칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과; 상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전 상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와; 상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류의 유입 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비한다. According to another embodiment of the present invention for achieving some of the above technical problems, the integrated chip arrangement structure of the battery protection circuit according to the present invention, the chip area for chip stacking and the edge portion of the chip area spaced apart from each other A base substrate having a plurality of conductive regions; A dual FET chip disposed in the chip region of the base substrate and including a first FET and a second FET having a common drain structure; Is disposed on the upper surface of the dual FET chip, and detects the over-discharge state when the battery is discharged, and control the first FET during the over-discharge, stop the discharge operation of the battery, and detects the overcharge state when the battery is charged A protection IC for controlling the second FET in an overcharge state to stop the charging operation; A shunt resistor is disposed between two selected conductive regions of the plurality of conductive regions to detect an inflow state of an overcurrent in the protection IC.

상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 과전류가 유입되는 상태를 상기 감시단자(V-) 보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비할 수 있다.The protection IC is connected to the first terminal B + of the battery cell, is a voltage to which a charging voltage or a discharge voltage is applied, a voltage applying terminal VDD for sensing a battery voltage, and a second terminal of the battery cell ( A reference terminal (VSS) connected to B-) and grounded; ), A charge cutoff signal output terminal (C0) terminal for turning off the second FET in an overcharge state, and an overcurrent detection terminal (Rsense) for detecting a state in which an overcurrent flows more precisely than the monitoring terminal (V-). Can be.

상기 프로텍션 IC의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다.The discharge blocking signal output terminal DO of the protection IC is electrically connected to a gate terminal of the first FET through a wire or a wire, and the charge blocking signal output terminal CO of the protection IC is the second FET. It may have a structure that is electrically connected to the gate terminal of the wire or through a wire.

상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제6도전형 영역 사이를 연결하도록 배치될 수 있다.The plurality of conductive regions may include first to sixth conductive regions, and the first conductive region may be electrically connected to the monitoring terminal V− of the protection IC through wires or wires. And a part of which protrudes out of the integrated chip to form a first external connection terminal of the integrated chip, and the second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a second external connection terminal of the integrated chip, and the third conductive region is electrically connected to the voltage applying terminal (VDD) of the protection IC through a wire or a wire, and partially Protrudes to the outside of the integrated chip to form a third external connection terminal of the integrated chip, and the fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire. A part of which protrudes to the outside of the integrated chip to form a fourth external connection terminal of the integrated chip, and a fifth conductive region is electrically connected to a source terminal of the first FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a fifth external connection terminal of the integrated chip, and the sixth conductive region is electrically connected to the overcurrent detecting terminal Rsense of the protection IC through a wire or a wire. A portion may protrude to the outside of the integrated chip to form a sixth external connection terminal of the integrated chip, and the shunt resistor may be arranged to connect between the fourth conductive region and the sixth conductive region.

상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다.The plurality of conductive regions may include first to fifth conductive regions, and the first conductive region may be electrically connected to the monitoring terminal V− of the protection IC through a wire or a wire. And a part of which protrudes out of the integrated chip to form a first external connection terminal of the integrated chip, and the second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a second external connection terminal of the integrated chip, and the third conductive region is electrically connected to the voltage applying terminal (VDD) of the protection IC through a wire or a wire, and partially Protrudes to the outside of the integrated chip to form a third external connection terminal of the integrated chip, and the fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire. A part of which protrudes outwardly of the integrated chip to form a fourth external connection terminal of the integrated chip, and a fifth conductive region includes a source terminal of the first FET and the overcurrent sensing terminal of the protection IC. And are electrically connected to each other through a wire or a wire, and a part of which protrudes outward from the integrated chip to form a fifth external connection terminal of the integrated chip, and the shunt resistance is defined by the fourth conductive region and the fifth conductive type. It can be arranged to connect between regions.

상기 제5도전형 영역은, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 더 구성할 수 있다.The fifth conductive region may partially protrude to the outside of the integrated chip to further configure a sixth external connection terminal of the integrated chip.

상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되고, 제5도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다.The plurality of conductive regions may include first to fifth conductive regions, and the first conductive region may be electrically connected to the monitoring terminal V− of the protection IC through a wire or a wire. And a part of which protrudes out of the integrated chip to form a first external connection terminal of the integrated chip, and the second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a second external connection terminal of the integrated chip, and the third conductive region is electrically connected to the voltage applying terminal (VDD) of the protection IC through a wire or a wire, and partially Protrudes to the outside of the integrated chip to form a third external connection terminal of the integrated chip, and a fourth conductive region includes a source terminal of the first FET and the overcurrent sensing terminal of the protection IC. The fifth conductive region is electrically connected to the reference terminal (VSS) of the protection IC through a wire or a wire, and a part of the fifth conductive area is protruded out of the integrated chip to protrude out of the integrated chip. The fourth to sixth external connection terminals of the shunt resistor may be arranged to connect between the fourth conductive region and the fifth conductive region.

상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되, 제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고, 제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고, 제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고, 제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고, 제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고, 제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고, 상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치될 수 있다. The plurality of conductive regions may include first to sixth conductive regions, and the first conductive region may be electrically connected to the monitoring terminal V− of the protection IC through wires or wires. And a part of which protrudes out of the integrated chip to form a first external connection terminal of the integrated chip, and the second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a second external connection terminal of the integrated chip, and the third conductive region is electrically connected to the voltage applying terminal (VDD) of the protection IC through a wire or a wire, and partially Protrudes to the outside of the integrated chip to form a third external connection terminal of the integrated chip, and the fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire. A part of which protrudes to the outside of the integrated chip to form a fourth external connection terminal of the integrated chip, and a fifth conductive region is electrically connected to a source terminal of the first FET through a wire or a wire. Protrudes to the outside of the integrated chip to form a fifth external connection terminal of the integrated chip, and the sixth conductive region is electrically connected to the overcurrent detecting terminal Rsense of the protection IC through a wire or a wire. A portion may protrude to the outside of the integrated chip to form a sixth external connection terminal of the integrated chip, and the shunt resistor may be arranged to connect between the fourth conductive region and the fifth conductive region.

상기 베이스 기판은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Boar) 중에서 선택된 어느 하나일 수 있다.
The base substrate may be any one selected from a leadframe, a printed circuit board, and a flexible printed circuit board.

본 발명에 따르면, 외부 환경변화 및 FET의 발열에 의한 저항값의 변화와 관계없이 보다 정밀한 과전류의 차단이 가능한 효과가 있다, 또한, 배터리 보호회로가 적용되는 배터리의 안전성을 향상시킬 수 있다. 그리고 통합칩을 구현함에 따라, 공간활용도를 높일 수 있고 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다. According to the present invention, it is possible to more precisely block the overcurrent regardless of the change in the external environment and the change in the resistance value due to the heat generation of the FET. In addition, the safety of the battery to which the battery protection circuit is applied can be improved. And by implementing an integrated chip, it is possible to increase the space utilization and to be advantageous in miniaturization and integration. It also facilitates testing and reduces the soldering process for joining peripheral components.

도 1은 일반적인 배터리 보호회로의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 배터리 보호회로의 회로도이다.
도 3은 종래의 경우와 도 2의 경우의 동작온도에 따른 충전 및 방전시의 과전류 차단 범위를 나타낸 그래프이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 통합칩 배치구조를 나타낸 도면들이다.1 is a circuit diagram of a general battery protection circuit.
2 is a circuit diagram of a battery protection circuit according to an embodiment of the present invention.
FIG. 3 is a graph showing an overcurrent cutoff range during charging and discharging according to an operating temperature of the conventional case and the case of FIG. 2.
4 to 9 are diagrams illustrating an integrated chip arrangement structure according to embodiments of the present invention.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings without intending to intend to provide a thorough understanding of the present invention to a person having ordinary skill in the art to which the present invention belongs.

도 2는 본 발명의 일 실시예에 따른 배터리 보호회로도이다.2 is a battery protection circuit diagram according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 배터리 보호회로(500)는 배터리 셀에 연결되기 위한 단자들(B+,B-), 충전시에는 충전기에 연결되고, 방전시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 단자들(P+,P-)을 구비한다. As shown in FIG. 2, the battery protection circuit 500 according to an exemplary embodiment of the present invention has terminals B + and B- for connecting to a battery cell, a charger for charging, and a battery for discharging. Terminals P + and P- for connecting to an electronic device (eg, a mobile terminal, etc.) operated by a power source are provided.

그리고 상기 배터리 보호회로(500)는 제1FET(FET1)와 제2FET(FET2), 프로텍션 IC(120), 저항(R1,R2) 션트저항(Shunt Resistor)(R3), 및 커패시터(C1)의 연결구조를 가진다. The battery protection circuit 500 connects the first FET1 and the second FET2, the protection IC 120, the resistors R1 and R2, the shunt resistor R3, and the capacitor C1. It has a structure.

상기 제1FET(FET1)와 상기 제2FET(FET2)는 드레인 공통 구조를 가지며, 하나의 칩 안에 드레인 공통구조의 제1FET(FET1)와 제2FET(FET2)가 내장된 듀얼 FET칩(110)의 형태로 구비될 수 있다.The first FET FET1 and the second FET2 have a drain common structure, and a dual FET chip 110 in which the first FET FET 1 and the second FET 2 have a common drain structure in a single chip. It may be provided as.

상기 제1FET(FET1)의 소오스 단자(S1)는 상기 션트저항(R3)과 연결되고, 상기 제2FET(FET2)의 소오스 단자(S2)는 제2저항(R2)과 연결된다.The source terminal S1 of the first FET1 is connected to the shunt resistor R3, and the source terminal S2 of the second FET FET2 is connected to the second resistor R2.

상기 프로텍션 IC(120)는 저항(R1)을 통하여 배터리의 (+)단자(B+)와 연결되고 제1노드(n1)를 통해 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 및 과전류의 유입 상태를 감지하기 위한 감지단자(V-단자), 과방전 상태에서 제1FET(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 제2FET(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)와, 과전류가 유입되는 상태를 상기 감시단자(V-)의 경우보다 더 정밀하게 감지하기위한 과전류감지단자(Rsense)를 갖는다. The protection IC 120 is connected to the positive terminal (B +) of the battery through a resistor (R1), the voltage applied to the charge voltage or discharge voltage is applied through the first node (n1) and the voltage for sensing the battery voltage Authorization terminal (VDD terminal), reference terminal (VSS terminal) as a reference for the operating voltage inside the protection IC 110, sensing terminal (V-terminal) for detecting the inflow and charging and over-current state, over-discharge state The discharge interruption signal output terminal (DO terminal) for turning off the first FET FET1, the charge interruption signal output terminal C0 terminal for turning off the second FET FET2 in an overcharge state, and a state in which an overcurrent flows It has an overcurrent detection terminal (Rsense) to detect more precisely than the monitoring terminal (V-).

이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 유저가 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다. At this time, the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage with the charge / discharge voltage, an overcurrent detection unit, and a charge / discharge detection unit. Here, the criterion for determining the charge and discharge states can be changed to a specification required by the user, and the charge / discharge state is determined by recognizing the voltage difference of each terminal of the protection IC 120 according to the determined criterion.

상기 프로텍션 IC(120)는 상기 과전류감지단자(Rsense)를 통하여 상기 션트저항(R3)의 전압값을 감지하여, 과전류가 감지되는 경우, 충전 및 방전 과전류를 차단하게 된다. 상기 과전류감지단자(Rsense)를 통한 차단방식은 상기 감지단자(V-단자)를 통해 감지된 값을 이용하는 차단하는 방식과 동일하게 설정될 수 있다.The protection IC 120 senses a voltage value of the shunt resistor R3 through the overcurrent detecting terminal Rsense, and blocks charging and discharging overcurrent when an overcurrent is detected. The blocking method using the overcurrent sensing terminal Rsense may be set in the same manner as the blocking method using a value sensed through the sensing terminal V-terminal.

상기 션트저항(R3)은 센서저항(sense resistor) 저항으로도 불리며, 온도변화 등의 외부환경 변화에도 저항값이 일정하게 유지되는 저항소자이다. 따라서 상기 션트저항(R3) 및 상기 과전류감지단자(Rsense)를 더 구비함에 따라 종래의 경우보다 과전류의 차단범위를 일정하게 하고 보다 고정밀한 차단이 가능해지는 것이다.The shunt resistor (R3) is also referred to as a sensor resistor (sense resistor) resistance, it is a resistance element that the resistance value is kept constant even in the external environment changes, such as temperature changes. Therefore, as the shunt resistor R3 and the overcurrent detecting terminal Rsense are further provided, the blocking range of the overcurrent is made constant and more precise blocking is possible than in the conventional case.

상기 션트저항(R3)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되고, 또한 상기 션트저항(R3)은 기준단자(VSS)와 상기 제1FET의 소오스 단자(S1) 사이에 연결되는 구조를 가질 수 있다.The shunt resistor R3 is connected between the overcurrent sensing terminal Rsense and the reference terminal VSS of the protection IC 120, and the shunt resistor R3 is connected to the reference terminal VSS and the first FET. It may have a structure connected between the source terminal (S1) of.

상기 션트저항(R3)의 저항값은 대략 10~30mΩ이 사용될 수 있다.  The resistance value of the shunt resistor R3 may be approximately 10 to 30 mΩ.

상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.When the protection IC 120 reaches an overdischarge state during discharge, the DO terminal goes low to turn off the first FET1, and when the overcharge state reaches the overcharge state, the CO terminal goes low to cause a second FET2. ) Is turned off, and when the overcurrent flows, the second FET (FET2) is charged during charging and the first FET (FET1) is turned off when discharging.

상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드(n1)와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 VDD단자와 VSS단자 사이에 연결된다. The resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120. The resistor R1 is connected between the first node n1, which is a power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected to the VDD terminal of the protection IC 120. Is connected between VSS terminal.

저항(R1)을 크게 하면 전압 검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정된 동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.When the resistance R1 is increased, the detection voltage becomes higher due to the current penetrated into the protection IC 120 at the time of voltage detection. Therefore, the value of the resistor R1 is set to an appropriate value of 1 K or less. Also, for stable operation, the value of the capacitor C1 has an appropriate value of 0.01 mu F or more.

그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2FET(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다. And the resistors R1 and R2 become current limiting resistors when the high voltage charger or charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down. The resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source terminal S2 of the second FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 K ?. If the resistor R2 is too large, no recovery may occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.

도 3은 종래(도 1)의 경우와 도 2의 경우의 동작온도에 따른 충전 및 방전시의 과전류 차단 범위를 나타낸 그래프이다.FIG. 3 is a graph showing an overcurrent blocking range at the time of charging and discharging according to the operating temperature in the case of the conventional (FIG. 1) and FIG. 2.

도 3에 도시된 바와 같이, 도 2의 경우는 온도변화에 따른 차단전류변화(C)가 거의 없는 반면에, 종래의 경우는 온도변화에 따른 차단전류 변화(D)가 도 2의 경우의 차단전류변화(C)보다 더 크게 나타남을 알 수 있다. As shown in FIG. 3, in the case of FIG. 2, there is almost no change in the breaking current C according to the temperature change, whereas in the conventional case, the breaking current change D according to the temperature change is blocked in the case of FIG. 2. It can be seen that it is larger than the current change (C).

과전류 차단범위의 경우에도 종래의 경우(B)는 ㅁ 2.0A 의 범위를 가지는 데 반해, 도 2의 경우(A)는 ㅁ 0.6A 범위를 가져, 종래의 경우대비 고정밀한 과전류 차단이 가능함을 알 수 있다. 즉 과전류 차단 정밀도가 종래보다 향상됨을 알 수 있다.Even in the case of the overcurrent blocking range, the conventional case (B) has a range of ㅁ 2.0A, whereas in the case of FIG. 2 (A) has a range of ㅁ 0.6A, it can be seen that the overcurrent blocking is more accurate than the conventional case. Can be. In other words, it can be seen that the overcurrent blocking accuracy is improved compared to the prior art.

도 4 내지 도 9는 도 2의 상기 배터리 보호회로(500)를 구성하는 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)을 하나의 통합칩으로 구현하기 위한 배치구조들의 예를 나타낸 도면들이다. 4 through 9 illustrate the dual FET chip 110, the protection IC 120, and the shunt resistor R3 constituting the battery protection circuit 500 of FIG. 2 as one integrated chip. Figures showing examples of arrangements to implement.

도 4에 도시된 바와 같이, 통합칩의 제1배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50,60)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. As shown in FIG. 4, the first arrangement structure of the integrated chip includes a plurality of conductive regions 10 spaced apart from each other in the chip region D and the edge portions of the chip region D for chip stacking. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 including 20, 30, 40, 50, and 60. .

상기 베이스 기판(100)은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Board) 중에서 선택된 어느 하나가 사용될 수 있으며, 이외에 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 잘 알려진 기판들의 사용이 가능하다. The base substrate 100 may be any one selected from a leadframe, a printed circuit board, and a flexible printed circuit board. In addition, the base substrate 100 may be used in the art. It is possible to use substrates well known to those skilled in the art.

상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다. In the chip region D of the base substrate 100, a dual FET chip 110 including a first FET 1 and a second FET 2 having a common drain structure is disposed. The dual FET chip 110 has a structure including a gate terminal G1 and a source terminal S1 of the first FET FET1 and a gate terminal G2 and a source terminal S1 of the second FET FET2 thereon. Have.

그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. The protection IC 120 is disposed in such a manner as to be stacked on an upper surface of the dual FET chip 110. That is, the protection IC 120 is stacked in a region (for example, a center portion) except for a portion where source terminals S1 and S2 and gate terminals G1 and G2 are disposed on the dual FET chip 110. .

이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다. In this case, an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.

상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다. The discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to a gate terminal G1 of the first FET 1 through a wire or a wire, and the charge of the protection IC 120 is performed. The blocking signal output terminal CO may have a structure electrically connected to the gate terminal G2 of the second FET2 through a wire or a wire.

그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제6도전형 영역(40,50,60) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 상기 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)은 와이어 연결이나 상기 션트저항(R3)의 배치가 용이하도록 그 위치나 크기 또는 형상이 다양하게 변경가능하다.The plurality of conductive regions may be spaced apart from each other at edges of the chip region D including first to sixth conductive regions 10, 20, 30, 40, 50, and 60. Can be. For example, first to third conductive regions 10, 20, and 30 are disposed in a right region of the chip region D, and a fourth conductive type is disposed in a left region of the chip region D. FIG. The region to sixth conductive region 40, 50, and 60 may be disposed. Naturally, it may be possible to have various arrangements. The first conductive region to the sixth conductive region 10, 20, 30, 40, 50, 60 may be changed in various positions, sizes, or shapes so as to facilitate wire connection or arrangement of the shunt resistor R3. It is possible.

제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성할 수 있다. The first conductive type region 10 is electrically connected to the monitoring terminal V- of the protection IC 120 through a wire or a wire, and a part of the first conductive region 10 protrudes out of the integrated chip to form a first portion of the integrated chip. The external connection terminal 1 can be configured.

제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자(2)를 구성할 수 있다.The second conductive region 20 is electrically connected to a source terminal S2 of the second FET2 through a wire or a wire, and a part of the second conductive region 20 protrudes out of the integrated chip to connect a second external connection of the integrated chip. The terminal 2 can be comprised.

제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다. The third conductive region 30 is electrically connected to the voltage applying terminal VDD of the protection IC 120 through a wire or a wire, and a part of the third conductive region 30 protrudes out of the integrated chip to form a third portion of the integrated chip. The external connection terminal 3 can be configured.

제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다. The fourth conductive region 40 is electrically connected to the reference terminal VSS of the protection IC 120 through a wire or a wire, and a portion of the fourth conductive region 40 protrudes out of the integrated chip to form a fourth outer portion of the integrated chip. The connecting terminal 4 can be configured.

제5도전형 영역(50)은 상기 제1FET(FET1)의 소오스단자(S1)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)를 구성할 수 있다. The fifth conductive region 50 is electrically connected to a source terminal S1 of the first FET1 through a wire or a wire, and a part of the fifth conductive region 50 protrudes out of the integrated chip to connect to the fifth external connection of the integrated chip. The terminal 5 can be comprised.

제6도전형 영역(60)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 구성할 수 있다. The sixth conductive region 60 is electrically connected to the overcurrent sensing terminal Rsense of the protection IC 120 through a wire or a wire, and a part of the sixth conductive region 60 protrudes out of the integrated chip to form a sixth portion of the integrated chip. The external connection terminal 6 can be configured.

이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.In the above electrical connection structure, when connected through a wire, it is also possible to connect via multiple wires for good conductivity and fast signal transmission.

상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제6도전형 영역(60) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제6도전형 영역(60) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다. The shunt resistor R3 may be arranged to connect between the fourth conductive region 40 and the sixth conductive region 60. The distance between the fourth conductive region 40 and the sixth conductive region 60 may be appropriately adjusted such that the separation distance or the size of the region may be adjusted to facilitate direct connection of the shunt resistor R3. The size of (R3) can also be adjusted.

도 5에 도시된 바와 같이, 통합칩의 제2배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. As shown in FIG. 5, the second arrangement structure of the integrated chip includes a plurality of conductive regions 10, which are spaced apart from each other at the edge of the chip region D and the chip region D for stacking chips. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 having 20, 30, 40, and 50.

상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.  In the chip region D of the base substrate 100, a dual FET chip 110 including a first FET 1 and a second FET 2 having a common drain structure is disposed. The dual FET chip 110 has a structure including a gate terminal G1 and a source terminal S1 of the first FET FET1 and a gate terminal G2 and a source terminal S1 of the second FET FET2 thereon. Have.

그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. The protection IC 120 is disposed in such a manner as to be stacked on an upper surface of the dual FET chip 110. That is, the protection IC 120 is stacked in a region (for example, a center portion) except for a portion where source terminals S1 and S2 and gate terminals G1 and G2 are disposed on the dual FET chip 110. .

이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다. In this case, an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.

상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다. The discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to a gate terminal G1 of the first FET 1 through a wire or a wire, and the charge of the protection IC 120 is performed. The blocking signal output terminal CO may have a structure electrically connected to the gate terminal G2 of the second FET2 through a wire or a wire.

그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역(10,20,30,40,50)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제5도전형 영역(40,50) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 여기서는 제5도전형 영역(50)이 'ㄱ'자 형태를 가지도록 배치된 상태를 가진다. The plurality of conductive regions may be spaced apart from each other at edges of the chip region D, including first to fifth conductive regions 10, 20, 30, 40, and 50. . For example, first to third conductive regions 10, 20, and 30 are disposed in a right region of the chip region D, and a fourth conductive type is disposed in a left region of the chip region D. FIG. The structure may include the regions to the fifth conductive regions 40 and 50. Naturally, it may be possible to have various arrangements. In this case, the fifth conductive region 50 is disposed to have a '-' shape.

제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성한다. The first conductive type region 10 is electrically connected to the monitoring terminal V- of the protection IC 120 through a wire or a wire, and a part of the first conductive region 10 protrudes out of the integrated chip to form a first portion of the integrated chip. Configure the external connection terminal (1).

제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성한다. The second conductive region 20 is electrically connected to a source terminal of the second FET2 through a wire or a wire, and a part of the second conductive region 20 protrudes out of the integrated chip to form a second external connection terminal of the integrated chip. do.

제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다. The third conductive region 30 is electrically connected to the voltage applying terminal VDD of the protection IC 120 through a wire or a wire, and a part of the third conductive region 30 protrudes out of the integrated chip to form a third portion of the integrated chip. The external connection terminal 3 can be configured.

제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다. The fourth conductive region 40 is electrically connected to the reference terminal VSS of the protection IC 120 through a wire or a wire, and a portion of the fourth conductive region 40 protrudes out of the integrated chip to form a fourth outer portion of the integrated chip. The connecting terminal 4 can be configured.

제5도전형 영역(5)은 상기 제1FET(FET1)의 소오스단자(S1) 및 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)구성할 수 있다.The fifth conductive region 5 is electrically connected to the source terminal S1 of the first FET1 and the overcurrent sensing terminal Rsense of the protection IC 120 through wires or wires, and part of the fifth conductive region 5 is partially connected to the source terminal S1 of the first FET1. Protruding to the outside of the integrated chip may constitute a fifth external connection terminal (5) of the integrated chip.

이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.In the above electrical connection structure, when connected through a wire, it is also possible to connect via multiple wires for good conductivity and fast signal transmission.

상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다. The shunt resistor R3 may be arranged to connect between the fourth conductive region 40 and the fifth conductive region 50. Between the fourth conductive region 40 and the fifth conductive region 50, the separation distance or the size of the region may be appropriately adjusted to facilitate direct connection of the shunt resistor R3. The size of (R3) can also be adjusted.

도 6에 도시된 바와 같이, 통합칩의 제3배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. As shown in FIG. 6, the third arrangement structure of the integrated chip includes a plurality of conductive regions 10, which are spaced apart from each other at the edge of the chip region D and the chip region D for chip stacking. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 having 20, 30, 40, and 50.

상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다.  In the chip region D of the base substrate 100, a dual FET chip 110 including a first FET 1 and a second FET 2 having a common drain structure is disposed. The dual FET chip 110 has a structure including a gate terminal G1 and a source terminal S1 of the first FET FET1 and a gate terminal G2 and a source terminal S1 of the second FET FET2 thereon. Have.

그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. The protection IC 120 is disposed in such a manner as to be stacked on an upper surface of the dual FET chip 110. That is, the protection IC 120 is stacked in a region (for example, a center portion) except for a portion where source terminals S1 and S2 and gate terminals G1 and G2 are disposed on the dual FET chip 110. .

이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다. In this case, an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.

상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다. The discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to a gate terminal G1 of the first FET 1 through a wire or a wire, and the charge of the protection IC 120 is performed. The blocking signal output terminal CO may have a structure electrically connected to the gate terminal G2 of the second FET2 through a wire or a wire.

그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역(10,20,30,40,50)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제5도전형 영역(40,50) 배치되는 구조를 가질 수 있다. 상기 제4도전형 영역(40)은 상기 칩영역(D)에 인접되도록 배치되고, 상기 제5도전형 영역(5)은 상기 제4도전형 영역(40)에서 좌측으로 이격되어 배치될 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. The plurality of conductive regions may be spaced apart from each other at edges of the chip region D, including first to fifth conductive regions 10, 20, 30, 40, and 50. . For example, first to third conductive regions 10, 20, and 30 are disposed in a right region of the chip region D, and a fourth conductive type is disposed in a left region of the chip region D. FIG. The structure may include the regions to the fifth conductive regions 40 and 50. The fourth conductive region 40 may be disposed adjacent to the chip region D, and the fifth conductive region 5 may be spaced apart from the fourth conductive region 40 to the left. . Naturally, it may be possible to have various arrangements.

제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성한다. The first conductive type region 10 is electrically connected to the monitoring terminal V- of the protection IC 120 through a wire or a wire, and a part of the first conductive region 10 protrudes out of the integrated chip to form a first portion of the integrated chip. Configure the external connection terminal (1).

제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성한다. The second conductive region 20 is electrically connected to a source terminal of the second FET2 through a wire or a wire, and a part of the second conductive region 20 protrudes out of the integrated chip to form a second external connection terminal of the integrated chip. do.

제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다. The third conductive region 30 is electrically connected to the voltage applying terminal VDD of the protection IC 120 through a wire or a wire, and a part of the third conductive region 30 protrudes out of the integrated chip to form a third portion of the integrated chip. The external connection terminal 3 can be configured.

제4도전형 영역(40)은 상기 제1FET(FET1)의 소오스단자(S1) 및 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결될 수 있다. 상기 제4도전형 영역(40)은 외부연결단자를 구성하지 않는다.The fourth conductive region 40 may be electrically connected to a source terminal S1 of the first FET1 and the overcurrent sensing terminal Rsense of the protection IC 120 through a wire or a wire. The fourth conductive region 40 does not constitute an external connection terminal.

제5도전형 영역(50)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자(4,5,6)를 구성할 수 있다.The fifth conductive region 50 is electrically connected to the reference terminal VSS of the protection IC 120 through a wire or a wire, and a part of the fifth conductive region 50 protrudes out of the integrated chip so that the fourth to fourth portions of the integrated chip may extend. The sixth external connection terminals 4, 5, and 6 may be configured.

이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.In the above electrical connection structure, when connected through a wire, it is also possible to connect via multiple wires for good conductivity and fast signal transmission.

상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다. The shunt resistor R3 may be arranged to connect between the fourth conductive region 40 and the fifth conductive region 50. Between the fourth conductive region 40 and the fifth conductive region 50, the separation distance or the size of the region may be appropriately adjusted to facilitate direct connection of the shunt resistor R3. The size of (R3) can also be adjusted.

도 7에 도시된 바와 같이, 통합칩의 제4배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50,60)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. As shown in FIG. 7, the fourth arrangement structure of the integrated chip includes a plurality of conductive regions 10, which are spaced apart from each other on the chip region D and the edge portion of the chip region D for chip stacking. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 including 20, 30, 40, 50, and 60. .

상기 베이스 기판(100)의 상기 칩 영역(D)에는 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2)를 내장한 듀얼 FET칩(110)이 배치된다. 상기 듀얼 FET 칩(110)은 제1FET(FET1)의 게이트단자(G1) 및 소오스 단자(S1)와 제2FET(FET2)의 게이트 단자(G2) 및 소오스 단자(S1)를 상부에 구비한 구조를 가지고 있다. In the chip region D of the base substrate 100, a dual FET chip 110 including a first FET 1 and a second FET 2 having a common drain structure is disposed. The dual FET chip 110 has a structure including a gate terminal G1 and a source terminal S1 of the first FET FET1 and a gate terminal G2 and a source terminal S1 of the second FET FET2 thereon. Have.

그리고, 상기 듀얼 FET칩(110)의 상부면에 적층되는 방식으로, 상기 프로텍션(protection) IC(120)이 배치된다. 즉 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 소오스단자(S1,S2) 및 게이트 단자(G1,G2)가 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. The protection IC 120 is disposed in such a manner as to be stacked on an upper surface of the dual FET chip 110. That is, the protection IC 120 is stacked in a region (for example, a center portion) except for a portion where source terminals S1 and S2 and gate terminals G1 and G2 are disposed on the dual FET chip 110. .

이때 상기 프로텍션 IC(120)와 상기 듀얼 FET칩(110)의 사이에는 절연을 위한 절연막이 배치될 수 있다. 통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 배치구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다. In this case, an insulating film for insulation may be disposed between the protection IC 120 and the dual FET chip 110. Since the size of the dual FET chip 110 is generally larger than that of the protection IC 120, an arrangement structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.

상기 프로텍션 IC(120)의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET(FET1)의 게이트 단자(G1)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET(FET2)의 게이트 단자(G2)와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가질 수 있다. The discharge blocking signal output terminal DO of the protection IC 120 is electrically connected to a gate terminal G1 of the first FET 1 through a wire or a wire, and the charge of the protection IC 120 is performed. The blocking signal output terminal CO may have a structure electrically connected to the gate terminal G2 of the second FET2 through a wire or a wire.

그리고, 상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)을 포함하여 상기 칩영역(D) 가장자리부분에 서로 이격되어 배치될 수 있다. 예를 들어, 상기 칩영역(D)의 우측 영역에는 제1도전형 영역 내지 제3도전형 영역(10,20,30)이 배치되고, 상기 칩영역(D)의 좌측영역에는 제4도전형 영역 내지 제6도전형 영역(40,50,60) 배치되는 구조를 가질 수 있다. 이외에 다양한 배치구조를 가질 수 있는 것은 당연하다. 상기 제1도전형 영역 내지 제6도전형 영역(10,20,30,40,50,60)은 와이어 연결이나 상기 션트저항(R3)의 배치가 용이하도록 그 위치나 크기 또는 형상이 다양하게 변경가능하다.The plurality of conductive regions may be spaced apart from each other at edges of the chip region D including first to sixth conductive regions 10, 20, 30, 40, 50, and 60. Can be. For example, first to third conductive regions 10, 20, and 30 are disposed in a right region of the chip region D, and a fourth conductive type is disposed in a left region of the chip region D. FIG. The region to sixth conductive region 40, 50, and 60 may be disposed. Naturally, it may be possible to have various arrangements. The first conductive region to the sixth conductive region 10, 20, 30, 40, 50, 60 may be changed in various positions, sizes, or shapes so as to facilitate wire connection or arrangement of the shunt resistor R3. It is possible.

제1도전형 영역(10)은 상기 프로텍션 IC(120)의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자(1)를 구성할 수 있다. The first conductive type region 10 is electrically connected to the monitoring terminal V- of the protection IC 120 through a wire or a wire, and a part of the first conductive region 10 protrudes out of the integrated chip to form a first portion of the integrated chip. The external connection terminal 1 can be configured.

제2도전형 영역(20)은 상기 제2FET(FET2)의 소오스단자(S2)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자(2)를 구성할 수 있다.The second conductive region 20 is electrically connected to a source terminal S2 of the second FET2 through a wire or a wire, and a part of the second conductive region 20 protrudes out of the integrated chip to connect a second external connection of the integrated chip. The terminal 2 can be comprised.

제3도전형 영역(30)은 상기 프로텍션 IC(120)의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자(3)를 구성할 수 있다. The third conductive region 30 is electrically connected to the voltage applying terminal VDD of the protection IC 120 through a wire or a wire, and a part of the third conductive region 30 protrudes out of the integrated chip to form a third portion of the integrated chip. The external connection terminal 3 can be configured.

제4도전형 영역(40)은 상기 프로텍션 IC(120)의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자(4)를 구성할 수 있다. The fourth conductive region 40 is electrically connected to the reference terminal VSS of the protection IC 120 through a wire or a wire, and a portion of the fourth conductive region 40 protrudes out of the integrated chip to form a fourth outer portion of the integrated chip. The connecting terminal 4 can be configured.

제5도전형 영역(50)은 상기 제1FET(FET1)의 소오스단자(S1)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자(5)를 구성할 수 있다. The fifth conductive region 50 is electrically connected to a source terminal S1 of the first FET1 through a wire or a wire, and a part of the fifth conductive region 50 protrudes out of the integrated chip to connect to the fifth external connection of the integrated chip. The terminal 5 can be comprised.

제6도전형 영역(60)은 상기 프로텍션 IC(120)의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 구성할 수 있다. The sixth conductive region 60 is electrically connected to the overcurrent sensing terminal Rsense of the protection IC 120 through a wire or a wire, and a part of the sixth conductive region 60 protrudes out of the integrated chip to form a sixth portion of the integrated chip. The external connection terminal 6 can be configured.

이상의 전기적 연결구조에서 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 연결하는 것도 가능하다.In the above electrical connection structure, when connected through a wire, it is also possible to connect via multiple wires for good conductivity and fast signal transmission.

상기 션트저항(R3)은 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이를 연결하도록 배치될 수 있다. 상기 제4도전형 영역(40)과 상기 제5도전형 영역(50) 사이는 상기 션트저항(R3)의 직접연결이 용이하도록 이격거리나 영역의 크기 등이 적절하게 조절될 수 있으며 상기 션트저항(R3)의 사이즈도 조절될 수 있다. The shunt resistor R3 may be arranged to connect between the fourth conductive region 40 and the fifth conductive region 50. Between the fourth conductive region 40 and the fifth conductive region 50, the separation distance or the size of the region may be appropriately adjusted to facilitate direct connection of the shunt resistor R3. The size of (R3) can also be adjusted.

도 8에 도시된 바와 같이, 통합칩의 제5배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. 도 8은 제5도전형 영역(50)의 형상이 다른점을 제외하고는 도 5에서 설명한 바와 동일한 배치구조를 가진다. As shown in FIG. 8, the fifth arrangement structure of the integrated chip includes a plurality of conductive regions 10, which are spaced apart from each other at the edge of the chip region D and the chip region D for stacking chips. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 having 20, 30, 40, and 50. 8 has the same layout structure as described with reference to FIG. 5 except that the shape of the fifth conductive region 50 is different.

상기 제5도전형 영역(50)은, 도 5의 제5외부연결단자(5)에 추가하여, 상기 제5도전형 영역(50)에서 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자(6)를 더 추가되도록 구성될 수 있다. 이를 위해 상기 제5도전형 영역(50)은 사각형의 형상에서 제5외부연결단자(5) 및 상기 제6외부연결단자(6)가 돌출된 형태를 가질 수 있다. In addition to the fifth external connection terminal 5 of FIG. 5, the fifth conductive region 50 is partially protruded out of the integrated chip in the fifth conductive region 50 so that the fifth conductive region 50 is formed of the integrated chip. It may be configured to further add a sixth external connection terminal (6). To this end, the fifth conductive region 50 may have a shape in which the fifth external connection terminal 5 and the sixth external connection terminal 6 protrude from the rectangular shape.

도 9에 도시된 바와 같이, 통합칩의 제6배치구조는 칩 적층을 위한 칩 영역(D)과 상기 칩 영역(D)의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들(10,20,30,40,50)을 구비하는 베이스 기판(100)에 상기 듀얼 FET칩(110), 상기 프로텍션 IC(120), 상기 션트저항(Shunt Resistor)(R3)이 배치되는 구조를 가진다. 도 9는 제5도전형 영역(50)의 형상이 다른 점을 제외하고는 도 5에서 설명한 바와 동일한 배치구조를 가지고, 도 8과는 제6외부연결단자가 없이 제5외부연결단자만을 가진다는 점을 제외하고는 동일한 배치구조를 가진다.As shown in FIG. 9, the sixth arrangement structure of the integrated chip includes a plurality of conductive regions 10, which are spaced apart from each other at the edge of the chip region D and the chip region D for chip stacking. The dual FET chip 110, the protection IC 120, and the shunt resistor R3 are disposed on a base substrate 100 having 20, 30, 40, and 50. 9 has the same arrangement structure as described in FIG. 5 except that the shape of the fifth conductive region 50 is different, and has only the fifth external connection terminal without the sixth external connection terminal from FIG. 8. Except for the points, they have the same layout structure.

상기 제5도전형 영역(50)은, 사각형의 형상에서 제5외부연결단자(5) 하나만 돌출된 형태를 가질 수 있다. The fifth conductive region 50 may have a shape in which only one fifth external connection terminal 5 protrudes from a quadrangular shape.

이상의 도 4 내지 도 9의 배치구조를 가지는 통합칩을 패키징 공정 등을 통해 완성하고, 주변 부품들인 저항(R1,R2), 커패시터(C1) 등을 상기 통합칩과 연결하고, 외부연결단자들을 서로 연결하는 방식으로 도 2와 같은 등가회로를 구성할 수 있다.The integrated chip having the layout structure of FIGS. 4 to 9 described above is completed through a packaging process, and peripheral components, such as resistors R1 and R2 and capacitor C1, are connected to the integrated chip, and external connection terminals are connected to each other. The equivalent circuit as shown in FIG. 2 may be configured in a connecting manner.

상술한 통합칩 배치구조에 따르면, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고 주변부품의 결합을 위한 솔더링 공정 등을 줄일 수 있다. According to the integrated chip arrangement structure described above, the space occupied by the protection IC and the FET can be reduced, which is advantageous for miniaturization and integration. It also facilitates testing and reduces the soldering process for joining peripheral components.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
The foregoing description of the embodiments is merely illustrative of the present invention with reference to the drawings for a more thorough understanding of the present invention, and thus should not be construed as limiting the present invention. It will be apparent to those skilled in the art that various changes and modifications may be made without departing from the basic principles of the present invention.

100 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC n1 : 제1노드
n2 : 제2노드100: base substrate 110: dual FET chip
120: protection IC n1: first node
n2: second node

Claims (11)

배터리 보호회로에 있어서:
공통드레인 구조의 제1FET 및 제2FET와;
배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비하는 프로텍션(protection) IC와;
상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 상기 기준단자(VSS) 사이에 연결되는 상기 션트저항(Shunt Resistor)을 구비함을 특징으로 하는 배터리 보호회로.
In the battery protection circuit:
A first FET and a second FET having a common drain structure;
Connected to the first terminal (B +) of the battery cell, the voltage applied to the charging voltage or discharge voltage, the voltage applying terminal (VDD) for sensing the battery voltage, connected to the second terminal (B-) of the battery cell and grounded A reference terminal (VSS), a monitoring terminal (V-) for detecting an inflow state of charge and discharge and an overcurrent, a discharge interruption signal output terminal (DO) for turning off the first FET in an overdischarge state, and a second FET in an overcharge state A protection IC having a charge interruption signal output terminal C0 terminal for turning off and an overcurrent detection terminal Rsense for more accurately detecting a state in which an overcurrent flows, than the monitoring terminal V-;
And a shunt resistor connected between the overcurrent sensing terminal Rsense and the reference terminal VSS of the protection IC.
청구항 1에 있어서,
상기 프로텍션 IC는 상기 전압인가단자(VDD)가 제1저항을 통해 상기 배터리 셀의 제1단자(+)인 제1노드와 연결되고, 상기 기준단자(VSS)는 상기 배터리 셀의 제2단자(-)와 연결되며 접지되고, 상기 감시단자(V-)는 제2저항을 통해 제2노드에 연결되는 상기 제2FET의 소오스 단자와 연결되고, 상기 방전차단신호 출력단자(DO단자)는 제1FET의 게이트 단자와 연결되고, 상기 충전차단신호 출력단자(C0단자)는 제2FET의 게이트 단자와 연결되고, 상기 과전류감지단자(Rsense)는 일단이 접지된 상기 션트저항의 타단 및 상기 제1FET의 소오스 단자와 연결되는 구조를 가짐을 특징으로 하는 배터리 보호회로.
The method according to claim 1,
The protection IC is connected to the first node of which the voltage applying terminal VDD is a first terminal of the battery cell (+) through a first resistor, and the reference terminal VSS is connected to the second terminal of the battery cell. -) And ground, the supervisory terminal (V-) is connected to the source terminal of the second FET connected to the second node through a second resistor, the discharge interrupt signal output terminal (DO terminal) is the first FET Is connected to the gate terminal of the charge blocking signal output terminal (C0 terminal) is connected to the gate terminal of the second FET, the overcurrent sensing terminal (Rsense) is the other end of the shunt resistor and the source of the first FET is grounded A battery protection circuit having a structure connected to a terminal.
배터리 보호회로의 통합칩 배치구조에 있어서:
칩 적층을 위한 칩 영역과 상기 칩 영역의 가장자리 부위에 서로 이격되어 배치되는 복수의 도전형 영역들을 구비하는 베이스 기판과;
상기 베이스 기판의 상기 칩 영역에 배치되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
상기 듀얼 FET칩의 상부면에 적층 배치되어, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 프로텍션(protection) IC와;
상기 복수의 도전형 영역들 중 선택된 두 개의 도전형 영역들 사이에 배치되어, 과전류가 유입되는 상태를 상기 프로텍션(protection) IC에서 감지하도록 하기 위한 션트저항(Shunt Resistor)을 구비함을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
In the integrated chip arrangement of the battery protection circuit:
A base substrate having a chip region for chip stack and a plurality of conductive regions spaced apart from each other at edge portions of the chip region;
A dual FET chip disposed in the chip region of the base substrate and including a first FET and a second FET having a common drain structure;
Is disposed on the upper surface of the dual FET chip, and detects the over-discharge state when the battery is discharged, and control the first FET during the over-discharge, stop the discharge operation of the battery, and detects the overcharge state when the battery is charged A protection IC for stopping the charging operation by controlling the second FET in an overcharge state;
And a shunt resistor disposed between two selected conductive regions of the plurality of conductive regions to detect a state in which an overcurrent flows in the protection IC. Integrated chip arrangement of battery protection circuit.
청구항 3에 있어서,
상기 프로텍션(protection) IC는, 배터리 셀의 제1단자(B+)와 연결되며 충전전압 또는 방전전압이 인가되는 전압인가와 배터리 전압을 감지하는 전압인가단자(VDD), 배터리 셀의 제2단자(B-)와 연결되며 접지되는 기준단자(VSS), 충방전 및 과전류의 유입 상태를 감지하기 위한 감시단자(V-), 과방전 상태에서 상기 제1FET를 오프시키기 위한 방전차단신호 출력단자(DO), 과충전 상태에서 제2FET를 오프시키기 위한 충전차단신호 출력단자(C0)단자, 및 과전류가 유입되는 상태를 상기 감시단자(V-)보다 더 정밀하게 감지하기 위한 과전류감지단자(Rsense)를 구비함을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method according to claim 3,
The protection IC is connected to the first terminal B + of the battery cell, is a voltage to which a charging voltage or a discharge voltage is applied, a voltage applying terminal VDD for sensing a battery voltage, and a second terminal of the battery cell ( A reference terminal (VSS) connected to B-) and grounded, a monitoring terminal (V-) for detecting an inflow state of charge and discharge and an overcurrent, and a discharge interruption signal output terminal (DO) for turning off the first FET in an overdischarge state. ), A charge cutoff signal output terminal (C0) terminal for turning off the second FET in an overcharge state, and an overcurrent detection terminal (Rsense) for detecting a state in which an overcurrent flows more precisely than the monitoring terminal (V-). Integrated chip arrangement structure of the battery protection circuit characterized in that.
청구항 4에 있어서,
상기 프로텍션 IC의 상기 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
상기 프로텍션 IC의 상기 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가짐을 특징으로 하는 통합칩 배치구조.
The method of claim 4,
The discharge blocking signal output terminal DO of the protection IC is electrically connected to a gate terminal of the first FET through a wire or a wire.
And the charge blocking signal output terminal (CO) of the protection IC has a structure electrically connected to a gate terminal of the second FET through a wire or a wiring.
청구항 4 또는 청구항 5에 있어서,
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되,
제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고,
상기 션트저항은 상기 제4도전형 영역과 상기 제6도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method according to claim 4 or 5,
The plurality of conductive regions are disposed to include first to sixth conductive regions,
The first conductive region is electrically connected to the monitoring terminal V- of the protection IC through a wire or a wire, and a part of the first conductive region protrudes out of the integrated chip to form a first external connection terminal of the integrated chip. ,
The second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire, and a part of the second conductive region protrudes out of the integrated chip to form a second external connection terminal of the integrated chip.
The third conductive region is electrically connected to the voltage applying terminal VDD of the protection IC through a wire or a wire, and a part of the third conductive region protrudes out of the integrated chip to form a third external connection terminal of the integrated chip. ,
The fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire, and a part of the fourth conductive region protrudes out of the integrated chip to form a fourth external connection terminal of the integrated chip.
The fifth conductive region is electrically connected to a source terminal of the first FET through a wire or a wire, and a part of the fifth conductive region protrudes out of the integrated chip to form a fifth external connection terminal of the integrated chip.
The sixth conductive region is electrically connected to the overcurrent sensing terminal Rsense of the protection IC through a wire or a wire, and a part of the sixth conductive region protrudes out of the integrated chip to form a sixth external connection terminal of the integrated chip. ,
And the shunt resistor is arranged to connect between the fourth conductive region and the sixth conductive region.
청구항 4 또는 청구항 5에 있어서,
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되,
제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
제5도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method according to claim 4 or 5,
The plurality of conductive regions are disposed to include first to fifth conductive regions,
The first conductive region is electrically connected to the monitoring terminal V- of the protection IC through a wire or a wire, and a part of the first conductive region protrudes out of the integrated chip to form a first external connection terminal of the integrated chip. ,
The second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire, and a part of the second conductive region protrudes out of the integrated chip to form a second external connection terminal of the integrated chip.
The third conductive region is electrically connected to the voltage applying terminal VDD of the protection IC through a wire or a wire, and a part of the third conductive region protrudes out of the integrated chip to form a third external connection terminal of the integrated chip. ,
The fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire, and a part of the fourth conductive region protrudes out of the integrated chip to form a fourth external connection terminal of the integrated chip.
The fifth conductive region is electrically connected to the source terminal of the first FET and the overcurrent sensing terminal Rsense of the protection IC through a wire or a wire, and a part of the fifth conductive region protrudes out of the integrated chip to form a first portion of the integrated chip. 5 Configure the external connection terminal,
And said shunt resistor is arranged to connect between said fourth conductive region and said fifth conductive region.
청구항 7에 있어서,
상기 제5도전형 영역은, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 더 구성함을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method of claim 7,
And the fifth conductive region is partially protruded to the outside of the integrated chip to further constitute a sixth external connection terminal of the integrated chip.
청구항 4 또는 청구항 5에 있어서,
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제5도전형 영역들을 포함하여 배치되되,
제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
제4도전형 영역은 상기 제1FET의 소오스단자 및 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되고,
제5도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4 내지 제6외부연결단자를 구성하고,
상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method according to claim 4 or 5,
The plurality of conductive regions are disposed to include first to fifth conductive regions,
The first conductive region is electrically connected to the monitoring terminal V- of the protection IC through a wire or a wire, and a part of the first conductive region protrudes out of the integrated chip to form a first external connection terminal of the integrated chip. ,
The second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire, and a part of the second conductive region protrudes out of the integrated chip to form a second external connection terminal of the integrated chip.
The third conductive region is electrically connected to the voltage applying terminal VDD of the protection IC through a wire or a wire, and a part of the third conductive region protrudes out of the integrated chip to form a third external connection terminal of the integrated chip. ,
The fourth conductive region is electrically connected to the source terminal of the first FET and the overcurrent sensing terminal Rsense of the protection IC through a wire or a wire.
The fifth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire, and a part of the fifth conductive region protrudes out of the integrated chip to connect the fourth to sixth external connection terminals of the integrated chip. Make up,
And said shunt resistor is arranged to connect between said fourth conductive region and said fifth conductive region.
청구항 4 또는 청구항 5에 있어서,
상기 복수의 도전형 영역들은 제1도전형 영역 내지 제6도전형 영역들을 포함하여 배치되되,
제1도전형 영역은 상기 프로텍션 IC의 상기 감시단자(V-)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제1외부연결단자를 구성하고,
제2도전형 영역은 상기 제2FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제2외부연결단자를 구성하고,
제3도전형 영역은 상기 프로텍션 IC의 상기 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제3외부연결단자를 구성하고,
제4도전형 영역은 상기 프로텍션 IC의 상기 기준단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제4외부연결단자를 구성하고,
제5도전형 영역은 상기 제1FET의 소오스단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제5외부연결단자를 구성하고,
제6도전형 영역은 상기 프로텍션 IC의 상기 과전류감지단자(Rsense)와 와이어 또는 배선을 통해 전기적으로 연결되며, 일부가 상기 통합칩의 외부로 돌출되어 상기 통합칩의 제6외부연결단자를 구성하고,
상기 션트저항은 상기 제4도전형 영역과 상기 제5도전형 영역 사이를 연결하도록 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.
The method according to claim 4 or 5,
The plurality of conductive regions are disposed to include first to sixth conductive regions,
The first conductive region is electrically connected to the monitoring terminal V- of the protection IC through a wire or a wire, and a part of the first conductive region protrudes out of the integrated chip to form a first external connection terminal of the integrated chip. ,
The second conductive region is electrically connected to a source terminal of the second FET through a wire or a wire, and a part of the second conductive region protrudes out of the integrated chip to form a second external connection terminal of the integrated chip.
The third conductive region is electrically connected to the voltage applying terminal VDD of the protection IC through a wire or a wire, and a part of the third conductive region protrudes out of the integrated chip to form a third external connection terminal of the integrated chip. ,
The fourth conductive region is electrically connected to the reference terminal VSS of the protection IC through a wire or a wire, and a part of the fourth conductive region protrudes out of the integrated chip to form a fourth external connection terminal of the integrated chip.
The fifth conductive region is electrically connected to a source terminal of the first FET through a wire or a wire, and a part of the fifth conductive region protrudes out of the integrated chip to form a fifth external connection terminal of the integrated chip.
The sixth conductive region is electrically connected to the overcurrent sensing terminal Rsense of the protection IC through a wire or a wire, and a part of the sixth conductive region protrudes out of the integrated chip to form a sixth external connection terminal of the integrated chip. ,
And said shunt resistor is arranged to connect between said fourth conductive region and said fifth conductive region.
청구항 3에 있어서,
상기 베이스 기판은 리드프레임(Leadframe), 인쇄회로기판(Printed Circuit Board), 및 연성회로기판(Flexible Printed Circuit Board) 중에서 선택된 어느 하나임을 특징으로 하는 배터리 보호회로의 통합칩 배치구조.The method according to claim 3,
The base substrate is an integrated chip arrangement structure of the battery protection circuit, characterized in that any one selected from a leadframe (Leadframe), a printed circuit board (Printed Circuit Board), and a flexible printed circuit board (Flexible Printed Circuit Board).
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