KR20130061467A - 내부 저항을 포함하는 저항 변화 메모리 소자 및 이의 제조방법 - Google Patents

내부 저항을 포함하는 저항 변화 메모리 소자 및 이의 제조방법 Download PDF

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KR20130061467A
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우지용
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Abstract

내부 저항을 포함하는 저항 변화 메모리 소자 및 이의 제조방법이 개시된다. 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자는 하부 전극, 상기 하부 전극 상에 형성된 칼코게나이드계 저항 변화층, 상기 칼코게나이드계 저항 변화층 상에 형성된 내부 저항층, 상기 내부 저항층 상에 형성된 상부 전극을 포함함으로써 소자의 내부에서 전류의 흐름을 의도적으로 제어하여 스위칭의 균일성이 현저히 향상될 뿐 아니라 큰 온/오프 저항비, 신뢰할 수 있는 데이터 보유 능력 등 우수한 메모리 특성을 나타낼 수 있다. 또한, 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 제조방법은 기판 상에 하부 전극을 형성하는 단계, 상기 하부 전극 상에 칼코게나이드계 저항 변화층을 형성하는 단계, 상기 칼코게나이드계 저항 변화층 상에 내부 저항층을 형성하는 단계, 상기 내부 저항층 상에 상부 전극을 형성하는 단계를 포함하고, 상기 내부 저항층은 칼코게나이드계 저항 변화층을 산화하여 상부 전극과의 계면에 산화층을 형성함으로써 비교적 저온에서 간단하고 용이하게 내부 저항층을 형성할 수 있다.

Description

내부 저항을 포함하는 저항 변화 메모리 소자 및 이의 제조방법{Resistive random access memory device including internal resistance and method of manufacturing the same}
본 발명은 내부 저항을 포함하는 저항 변화 메모리 소자 및 이의 제조방법에 관한 것으로, 보다 상세하게는 칼코게나이드(GST)층을 산화시켜 형성되는 칼코게나이드 계면 산화층을 내부 저항으로 이용하여 스위칭의 균일성이 향상된 저항 변화 메모리 소자 및 이의 제조방법에 관한 것이다.
자기 메모리, 상변화 메모리, 저항 변화 메모리와 같은 다양한 비휘발성 메모리들은 종래 플래시 메모리가 가졌던 스케일 제한의 한계를 극복할 수 있기 때문에 각광받고 있다. 이중에서도, 저항 변화 메모리(Resistive random access memory, ReRAM)는 낮은 전력에서의 동작, 빠른 스위칭 속도 및 우수한 확장성으로 인해 이에 관한 연구가 활발히 진행되고 있다.
이는 금속-절연층-금속(Metal-Insulator-Metal)으로 구성된 MIM 커패시터 구조를 가지고, 전압에 따라서 절연층의 저항이 높은 상태와 낮은 상태로 바뀌는 저항의 고저 변화를 통해 정보를 저장하는 방식으로 동작한다.
상기 저항 변화가 발생하는 절연층으로서 NiOx, TiO2, WO3 등의 금속 산화물이 광범위하게 연구되었으나, 가공성 및 소자 집적도의 한계가 발생함에 따라 저항 변화층으로 상기 금속 산화물을 대체할 수 있는 물질의 연구가 필요한 실정이다.
한편, ReRAM의 저항 스위칭 메커니즘은 전도성 필라멘트 모델(conducting filament model)로 설명될 수 있는 바, ReRAM의 초기 상태는 고저항 상태에서 시작된다. 이에 일정 전압을 인가하는 경우 고저항 상태에서 저저항 상태로 스위칭되며, 상기 과정을 셋(set)이라 하고, 이 때의 전압을 셋 전압(set voltage, Vset)이라 한다. 이후, 또 다른 일정 전압을 인가하는 경우 절연층은 다시 고저항 상태로 바뀌게 되며, 상기 과정을 리셋(reset)이라 하고, 이 때의 전압을 리셋 전압(reset voltage, Vreset)이라 한다.
상기 셋 과정은 절연층에 특정 임계 전압 이상의 전압이 인가되는 경우 발생하는 절연 파괴 현상과 유사한 과정으로, 이 때 절연층에는 국소적으로 전도성 필라멘트가 생성되어 상기 필라멘트 경로를 통해 전류가 흐르게 되며, 이 때의 상태를 'On' 이라 한다. 이후, 다시 리셋 전압이 인가되고 임계 전류가 흐르면 전도성 필라멘트는 소멸되어 'off' 상태로 돌아간다. 그러나, 상기 전도성 필라멘트는 스위칭 시 동일한 위치에서 반복하여 생성되는 것이 아니라, 생성되는 경우마다 위치가 달라지기 때문에 셋 전압/리셋 전압의 비(Vset/Vreset) 및 고저항 상태/저저항 상태의 비(HRS/LRS)와 같은 저항 스위칭 파라미터들의 불균일 현상이 나타나는 문제점이 있다.
상기 문제점을 해결하기 위하여, 산화물에 금속 이온을 도핑하는 방법[H. Zhang, L. Liu, B. Gao, Y. Qiu, X. Liu, J. Lu, L. Han, J. Kang, and B.Yu, Appl. Phys. Lett. 98, 042105 (2011)], 외부 저항을 직렬로 연결하는 방법[K. Kinoshita, K. Tsunoda, Y. Sato, H. Noshiro, S. Yagaki, M. Aoki, and Y. Sugiyama, Appl. Phys. Lett. 93, 033506 (2008), A. Chen, Appl. Phys. Lett. 97, 263505 (2010) 등]이 소개되었다. 그러나, 상기 금속 이온을 도핑하는 방법은 고온의 어닐링이 요구되며, 외부 저항을 연결하는 방법은 별도로 외부에 연결되는 전류 제한기를 사용하여 소자 회로의 디자인이 복잡해지고, 고집적에 제한이 생기는 문제점이 있다.
이에 본 발명의 제 1 목적은 가공성이 뛰어나고, 고집적에 유리한 칼코게나이드 물질을 저항 변화층으로 채용하고, 상기 저항 변화층과 상부 전극과의 계면에 내부 저항층을 형성함으로써 의도적인 전류 제어를 통해 스위칭의 균일성이 향상된 내부 저항을 포함하는 저항 변화 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 제 2 목적은 저항 변화층을 비교적 저온에서 산화하는 간단하고 용이한 방법으로 내부 저항층을 형성함으로써 스위칭의 균일성을 향상시킬 수 있는 내부 저항을 포함하는 저항 변화 메모리 소자의 제조방법을 제공하는 데 있다.
상기의 제 1 목적을 달성하기 위한 본 발명은 하부 전극, 상기 하부 전극 상에 형성된 칼코게나이드계 저항 변화층, 상기 칼코게나이드계 저항 변화층 상에 형성된 내부 저항층, 상기 내부 저항층 상에 형성된 상부 전극을 포함하는 것을 특징으로 한다.
또한, 상기의 제 2 목적을 달성하기 위한 본 발명은 기판 상에 하부 전극을 형성하는 단계, 상기 하부 전극 상에 칼코게나이드계 저항 변화층을 형성하는 단계, 상기 칼코게나이드계 저항 변화층 상에 내부 저항층을 형성하는 단계, 상기 내부 저항층 상에 상부 전극을 형성하는 단계를 포함하고, 상기 칼코게나이드계 저항 변화층 상에 내부 저항층을 형성하는 단계는 상기 칼코게나이드계 저항 변화층을 산화하여 상부 전극과의 계면에 산화층을 형성하는 것을 특징으로 한다.
본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자는 칼코게나이드 물질을 저항 변화층으로 채용하여 소자의 고집적에 유리하며, 저항 변화층과 상부 전극 사이에 개재된 계면 산화층이 전류의 흐름을 의도적으로 제어하는 내부 저항의 역할을 수행하여 스위칭의 균일성이 현저히 향상될 뿐 아니라 큰 온/오프 저항비, 신뢰할 수 있는 데이터 보유 능력 등 우수한 메모리 특성을 나타내는 효과가 있다.
또한, 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 제조방법은 저항 변화층을 비교적 저온에서 산화하는 간단하고 용이한 방법을 통해 내부 저항의 역할을 수행하는 계면 산화층을 구비하는 저항 변화 메모리 소자를 제조할 수 있는 효과가 있다.
도 1은 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 단면도이다.
도 2a 및 도 2b는 본 발명의 스위칭 메커니즘을 설명하기 위한 개념도들이다.
도 3a 내지 도 3c는 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 4a는 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 XPS 깊이 분석(depth profiling)을 나타내는 도면이다.
도 4b는 산화 공정을 수행함에 따른 GST층의 XPS 스펙트라를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 산화 시간에 따른 I-V 특성 곡선이다.
도 6는 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 저항 분포에 따른 누적 확률을 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 데이터 보유 시간(retention time) 특성을 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층들 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 구성요소에 대해 유사한 참조부호를 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 단면도이다.
도 1을 참조하면, 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자는 하부 전극(100), 상기 하부 전극(100) 상에 위치하는 칼코게나이드계 저항 변화층(200), 상기 칼코게나이드계 저항 변화층(200) 상에 위치하는 내부 저항층(300), 상기 내부 저항층(300) 상에 위치하는 상부 전극(400)을 포함한다.
상기 하부 전극(100)은 기판(미도시) 상에 형성될 수 있다. 상기 기판은 Si를 포함할 수 있으며, Si 상에 SiO2가 형성된 SiO2/Si 기판일 수 있다. 그러나, 이에 한정되는 것은 아니며, 통상적으로 메모리 소자에 사용되는 기판일 수 있다. 이 때, 기판과 하부 전극(100)과의 우수한 접착력을 위해 상기 기판과 하부 전극(100) 사이에 접착층이 개재될 수 있다. 예컨대, 상기 접착층은 Ti를 포함할 수 있다.
상기 하부 전극(100)은 Pt, Au, Al, Cu, Ti 또는 이들의 합금을 포함할 수 있으며, TiN 또는 WN를 포함하는 질화물을 전극 물질로 사용할 수 있다.
상기 하부 전극(100) 상에 위치하는 칼코게나이드계 저항 변화층(200)은 Ge2Sb2+xTe5(GST)를 포함할 수 있다. 상기 GST를 저항 변화층으로 사용하는 경우, 3차원 크로스-포인트 어레이(cross-point array) 형성에 유리하며, 2nm 이하까지 소자의 스케일을 감소시킬 수 있는 이점이 있다. 상기 Ge2Sb2 + xTe5가 저항 스위칭 특성을 발현하기 위해서는 Sb의 함량이 Ge보다 커야 하는 바, 이는 Sb가 전도성 필라멘트를 형성하는 데 결정적인 역할을 수행함에 기인한다. 따라서, Ge2Sb2 + xTe5에서의 x의 범위는 (0＜x≤3)인 것이 바람직하다.
상기 칼코게나이드계 저항 변화층(200) 상에 위치하는 내부 저항층(300)은 전류 흐름을 의도적으로 제어하여 저항 상태의 균일성을 향상시키는 역할을 수행한다. 상기 내부 저항층(300)은 하부의 칼코게나이드계 저항 변화층(300)을 산화시켜 형성되는 계면 산화층일 수 있다. 예컨대, 칼코게나이드계 저항 변화층(300)이 Ge2Sb2+xTe5(GST)인 경우, 상기 내부 저항층(300)은 GeO2를 포함할 수 있다. 이는 GST층을 구성하는 원소들 중 Ge가 가장 높은 산소 친화성을 가지며, 가장 낮은 깁스 프리 에너지를 가지므로, GST층을 산화하는 경우 형성되는 GST 계면 산화층은 대부분 GeOx(0＜x≤2)로 구성됨에 기인한다.
상기 GST 계면 산화층은 셋 동작시 무작위로 형성되는 필라멘트보다 큰 저항값을 가진다. 이 때, 저항 변화층과 계면 산화층은 연속된 두 개의 저항으로 해석되며, GST 계면 산화층의 저항을 Roxide, GST 저항 변화층의 저항을 Rswitching, 필라멘트의 저항을 Rfilament라 할 때, Rfilament＜Roxide＜Rswitching인 관계가 성립되어 셋 동작에서 저항 변화층에 인가되는 전압의 대부분은 GST 계면 산화층으로 전달된다. 따라서, 저저항 상태의 저항(RLRS)은 셋 동작에서의 필라멘트의 크기에 의해 결정되는 것이 아니라, GST 계면 산화층의 저항(Roxide)에 의해 결정되므로, 필라멘트의 형성이 무작위로 이루어짐에도 불구하고 저항(RLRS)값은 균일하게 나타나게 된다.
상기 내부 저항층(300) 상에 위치하는 상부 전극(400)은 상기 하부 전극(100)과 동일하거나 다른 물질을 사용할 수 있다. 상기 상부 전극(400)은 Pt, Au, Al, Cu, Ti 또는 이들의 합금을 포함할 수 있으며, TiN 또는 WN를 포함하는 질화물을 전극 물질로 사용할 수 있다.
도 2a 및 도 2b는 본 발명의 스위칭 메커니즘을 설명하기 위한 개념도들이다.
도 2a 및 도 2b를 참조하면, 일정량 이상의 금속성 Sb 이온을 함유하는 GST층은 저항 스위칭 특성을 나타낸다. 양의 전압이 인가되는 경우, 상기 GST층에 함유되어 있는 금속성 Sb 이온은 하부 전극쪽으로 이동하기 시작하여 전도성 필라멘트가 형성되며, 소자는 저저항 상태(LRS)가 된다(셋 동작). 이와는 반대로, 음의 전압이 인가되는 경우, 상기 형성된 전도성 필라멘트의 모서리에서부터 Sb 원자가 흩어지기 시작하여 필라멘트가 소멸되며, 소자는 고저항 상태(HRS)가 된다(리셋 동작).
예컨대, 상부 전극으로 TiN을, 저항 변화층으로 GST층을, 하부 전극으로 Pt를 사용하며, GST 계면 산화층을 구비하지 않은 소자(TiN/GST/Pt)는 고저항 상태(HRS)에서 셋 전압을 인가하는 경우 전도성 필라멘트가 무작위로 형성된다(set operation). 따라서, 저저항 상태(LRS)의 저항(RLRS)은 필라멘트를 경유하는 전류의 흐름에 의해 결정된다. 더욱이, 상기 저항(RLRS)은 필라멘트의 길이/면적에 비례하므로(R ∝ L/A), 무작위로 형성된 필라멘트는 저항(RLRS)값의 불균일함을 야기한다. 즉, 저저항 상태(LRS)의 저항(RLRS)은 필라멘트의 크기에 의해 결정되므로, 스위칭시 불균일성이 나타나게 된다. 이는 전도성 필라멘트가 소멸되는 리셋 동작(reset operation)에서도 불완전하게 소멸되는 필라멘트에 의한 중간 상태(intermediate state)의 영향으로 인해 동일한 현상이 발생한다.
반면, 형성된 필라멘트보다 큰 저항값을 가지는 GST 계면 산화층을 구비하는 소자(TiN/Oxide GST/GST/Pt)의 경우, 연속 적층된 두 층(Oxide GST/GST)은 연속된 두 개의 저항으로 해석된다. GST 계면 산화층의 저항을 Roxide, GST 저항 변화층의 저항을 Rswitching, 필라멘트의 저항을 Rfilament라 할 때, Rfilament＜Roxide＜Rswitching인 관계에 있으므로, 셋 동작(set operation)에서 GST층에 인가되는 전압의 대부분은 GST 계면 산화층으로 전달된다. 이는 저저항 상태의 저항(RLRS)이 셋 동작에서의 필라멘트 구조에 의해 결정되는 것이 아니라, 산화 시간에 따라 제어되는 GST 계면 산화층의 저항(Roxide)에 의해 결정된다는 것을 의미한다. 따라서, 필라멘트의 형성이 무작위로 이루어짐에도 불구하고 저항(RLRS)값은 고도로 균일하게 된다.
더욱이, 리셋 동작(reset operation)에서 GST 계면 산화층에 기인하여 GST층의 전압 강하는 최소화되고, 이로써 전력 발생이 증가된다. 이는 증가된 전력 발생이 리셋 동작에서 불완전하게 소멸되는 필라멘트에 의한 중간 상태(intermediate state)를 감소시켜 고저항 상태의 저항(RHRS)의 산포를 최소화할 수 있음을 의미한다.
도 3a 내지 도 3c는 본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 제조방법을 나타내는 공정도들이다.
도 3a를 참조하면, 기판(미도시) 상에 하부 전극(100) 및 칼코게나이드계 저항 변화층(200)을 순차적으로 형성한다. 상기 기판은 필요에 따라 제거될 수 있다. 상기 기판은 Si 기판일 수 있으며, Si 상에 SiO2가 형성된 SiO2/Si 기판일 수 있다. 상기 하부 전극(100)은 Pt, Au, Al, Cu, Ti 또는 이들의 합금일 수 있으며, TiN 또는 WN를 포함하는 질화물일 수 있다. 이 때, 기판과 하부 전극(100)과의 접착력 강화를 위해 상기 기판과 하부 전극(100) 사이에 접착층(미도시)을 형성할 수 있다. 예컨대, 상기 접착층은 Ti 일 수 있다. 상기 칼코게나이드계 저항 변화층(200)은 Ge2Sb2 + xTe5(GST)층일 수 있다. 이 때, x의 범위는 0＜x≤3인 것이 바람직하다.
상기 접착층(미도시), 하부 전극(100) 및 칼코게나이드계 저항 변화층(200)은 스퍼터링법(sputtering), RF 스퍼터링법, 마그네트론 RF 스퍼터링법, 펄스 레이저 증착법(PLD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD) 원자층 증착법(ALD) 또는 분자선 에피택시 증착법(MBE) 등을 이용하여 물질의 종류에 따라 약 5 내지 500nm의 두께로 형성할 수 있다.
도 3b를 참조하면, 칼코게나이드계 저항 변화층(200) 상에 내부 저항층(300)을 형성한다. 상기 내부 저항층(300)은 하부에 위치하는 칼코게나이드계 저항 변화층(200)을 산화시켜 형성할 수 있다. 예컨대, 칼코게나이드계 저항 변화층(300)이 Ge2Sb2 + xTe5(GST)인 경우, 상기 내부 저항층(300)은 GeOx(0＜x≤2)를 포함할 수 있다. 이는 GST층을 구성하는 원소들 중 Ge가 가장 높은 산소 친화성을 가지며, 가장 낮은 깁스 프리 에너지를 가짐에 기인한다. 상기 산화는 열산화 공정(thermal oxidation)을 통해 이루어질 수 있다. 열산화시의 온도는 50℃ 내지 100℃, 산화 시간은 15분 내지 60분 이내인 것이 바람직하다. 산화 시간이 15분 이하인 경우, 내부 저항의 역할을 수행할 수 있을 정도의 GST 계면 산화층이 형성될 수 없으며, 60분 이상인 경우 VSET/VRESET이 지나치게 증가하기 때문이다.
도 3c를 참조하면, 내부 저항층(300) 상에 상부 전극(400)을 형성한다. 상기 상부 전극(400)은 Pt, Au, Al, Cu, Ti 또는 이들의 합금일 수 있으며, TiN 또는 WN를 포함하는 질화물일 수 있다. 상기 상부 전극(400)은 스퍼터링법(sputtering), RF 스퍼터링법, 마그네트론 RF 스퍼터링법, 펄스 레이저 증착법(PLD), 화학 기상 증착법(CVD), 플라즈마 강화 화학 기상 증착법(PECVD) 원자층 증착법(ALD) 또는 분자선 에피택시 증착법(MBE) 등을 이용하여 물질의 종류에 따라 약 5 내지 500nm의 두께로 형성할 수 있다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
실험예
직경 250nm의 비아-홀(via-hole) 구조로 ReRAM을 제조하였다. 먼저, PECVD법을 이용하여 Pt/Ti/SiO2/Si 구조를 형성하였다. 30sccm, Ar 가스를 이용하여 RF 마그네트론 스퍼터링법을 통해 상기 Pt 상에 40nm 두께의 GST층을 형성하였다. 이후, 로(furnace)를 60℃로 유지하고, 산소 분위기에서 열산화를 이용하여 30분간 GST를 산화시켜 GST 계면 산화층을 형성하였다. RF 스퍼터링법을 이용하여 상기 GST 계면 산화층 상에 TiN층을 형성하였다.
도 4a는 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 XPS 깊이 분석(depth profiling)을 나타내는 도면이다.
도 4a를 참조하면, 저항 변화층의 역할을 수행하는 GST층은 Ge, Sb 및 Te 원소로 구성되며, Sb의 함량이 Ge보다 많음을 확인할 수 있다. 이로써 본 발명이 포함하는 GST층은 저항 스위칭 특성을 나타냄을 알 수 있다. 또한, 산소 원자는 GST층의 표면에서만 관찰됨을 확인할 수 있다. 이로써 GST층의 표면에 산화층이 형성됨을 알 수 있다.
도 4b는 산화 공정을 수행함에 따른 GST층의 XPS 스펙트라를 나타내는 도면이다.
도 4b를 참조하면, GST층을 구성하는 원소들 중 Ge는 가장 높은 산소 친화성을 가지며, 가장 낮은 깁스 프리 에너지를 가진다. 따라서, 산소 어닐링 등을 통해 GST층을 산화하는 경우 형성되는 GST 계면 산화층은 대부분 GeOx(0＜x≤2)로 구성된다. 이는 1220.04eV의 결합 에너지에서 표면 영역의 GeO2 결합이 피크를 가지는 것으로써 확인할 수 있다. 결국 상기 전도성을 가지는 GeOx(0＜x≤2) 산화층이 소자의 메모리 동작시 전류 흐름을 제어하는 내부 저항으로 사용됨을 알 수 있다.
도 5는 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 산화 시간에 따른 I-V 특성 곡선이다.
도 5를 참조하면, GST를 저항 변화층으로 채용하며, 내부 저항층을 포함하지 않는 소자(W/O)는 전형적인 바이폴라 스위칭 I-V 특성 곡선을 나타낸다. 한편, GST 계면 산화층을 포함하는 소자(30min, 1hour)는 상기 산화층이 내부 저항의 역할을 수행함으로써 오버샷(overshoot) 전류가 최소화되어 스위칭의 균일성이 현저히 향상됨을 확인할 수 있다. 이 때, 소자의 브레이크다운(breakdown)을 방지하기 위하여 1mA 이하의 컴플라이언스 전류를 흐르게 하는 것이 바람직하다. 또한, 저저항 상태에서의 전류 흐름은 GST층의 산화 시간에 따라 제어됨을 확인할 수 있다. 저저항 상태의 전류 흐름의 감소는 GST층의 산화 시간이 증가함에 따라 보다 두꺼운 GST 계면 산화층이 형성되기 때문인 것으로 풀이된다. 이 때, GST층의 산화 시간은 약 15분 내지 60분인 것이 바람직한 바, 이는 산화 시간이 15분 이하인 경우, 내부 저항의 역할을 수행할 수 있을 정도의 GST 계면 산화층이 형성될 수 없으며, 60분 이상인 경우 VSET/VRESET이 지나치게 증가하기 때문이다.
도 6은 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 저항 분포에 따른 누적 확률(cumulative probability)을 나타내는 도면이다.
도 6을 참조하면, 왼쪽의 도면(cycle-to-cycle)은 GST 계면 산화층을 형성한 소자(Oxidized GST)와 형성하지 않은 소자(GST) 각각에 100회의 스위칭 사이클을 반복하였을 경우 RLRS/RHRS 산포를 나타내며, 오른쪽의 도면(cell-to-cell)은 각각 다른 20개의 GST 계면 산화층을 형성한 소자(Oxidized GST)와 형성하지 않은 소자(GST)에서 측정한 RLRS/RHRS 산포를 나타낸다. 이 둘을 참조하면, GST 계면 산화층을 형성한 소자의 누적 확률 라인은 GST 계면 산화층을 형성하지 않은 소자의 누적 확률 라인에 비해 일정한 값을 나타내는 바, 이는 RLRS/RHRS 산포가 덜 이루어졌음을 의미한다. 또한, 읽기 전압 0.5V에서 GST 계면 산화층을 형성한 소자는 GST 계면 산화층을 형성하지 않은 소자와 비교하여 104배 이상으로 스위칭의 균일성이 향상됨을 확인할 수 있다.
도 7은 본 발명의 일 실시예에 의한 내부 저항을 포함하는 저항 변화 메모리 소자의 데이터 보유 시간(retention time) 특성을 나타내는 도면이다.
도 7을 참조하면, 85℃, 0.5V의 읽기 전압에서 104 초까지 거의 일정한 값을 나타내는 바, 신뢰할 만한 데이터 보유 특성을 확인할 수 있다.
본 발명에 의한 내부 저항을 포함하는 저항 변화 메모리 소자는 칼코게나이드 물질을 저항 변화층으로 채용하여 가공성이 뛰어나고, 소자의 고집적에 유리한 이점이 있다. 또한, 저항 변화층의 표면을 산화시켜 열산화하는 간단하고 용이한 방법으로 상부 전극과의 계면에 산화층을 형성하여 전류의 흐름을 의도적으로 제어함으로써 스위칭의 균일성이 현저히 향상되고, 큰 온/오프 저항비, 신뢰할 수 있는 데이터 보유 능력 등 우수한 메모리 특성을 가지는 이점이 있다.
100: 하부 전극 200: 저항 변화층
300: 내부 저항층 400: 상부 전극

Claims (10)

  1. 하부 전극;
    상기 하부 전극 상에 형성된 칼코게나이드계 저항 변화층;
    상기 칼코게나이드계 저항 변화층 상에 형성된 내부 저항층;
    상기 내부 저항층 상에 형성된 상부 전극을 포함하는 저항 변화 메모리 소자.
  2. 제1항에 있어서,
    상기 칼코게나이드계 저항 변화층은 Ge2Sb2 +xTe5(0＜x≤3)를 포함하는 것을 특징으로 하는 저항 변화 메모리 소자.
  3. 제1항에 있어서,
    상기 내부 저항층은 상기 칼코게나이드계 저항 변화층의 산화층인 것을 특징으로 하는 저항 변화 메모리 소자.
  4. 제3항에 있어서,
    상기 내부 저항층은 GeOx(0＜x≤2)를 포함하는 것을 특징으로 하는 저항 변화 메모리 소자.
  5. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 칼코게나이드계 저항 변화층을 형성하는 단계;
    상기 칼코게나이드계 저항 변화층 상에 내부 저항층을 형성하는 단계;
    상기 내부 저항층 상에 상부 전극을 형성하는 단계를 포함하는 저항 변화 메모리 소자의 제조방법.
  6. 제5항에 있어서,
    상기 칼코게나이드계 저항 변화층은 Ge2Sb2 +xTe5(0＜x≤3)를 포함하는 것을 특징으로 하는 저항 변화 메모리 소자의 제조방법.
  7. 제5항에 있어서,
    상기 칼코게나이드계 저항 변화층 상에 내부 저항층을 형성하는 단계는 상기 칼코게나이드계 저항 변화층을 산화하여 상부 전극과의 계면에 산화층을 형성하는 것을 특징으로 하는 저항 변화 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 내부 저항층은 GeOx(0＜x≤2)를 포함하는 것을 특징으로 하는 저항 변화 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 산화는 50℃ 내지 100℃의 온도 범위에서 수행되는 것을 특징으로 하는 저항 변화 메모리 소자의 제조방법.
  10. 제7항에 있어서,
    상기 산화는 15분 내지 60분간 수행되는 것을 특징으로 하는 저항 변화 메모리 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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US9117513B2 (en) 2011-07-22 2015-08-25 SK Hynix Inc. Resistive RAM, method for fabricating the same, and method for driving the same
KR20160118848A (ko) * 2015-04-03 2016-10-12 포항공과대학교 산학협력단 저항변화메모리 및 저항변화메모리의 제조방법
KR20200074900A (ko) * 2018-12-17 2020-06-25 세종대학교산학협력단 흑린층을 활성층으로 포함하는 저항 변화 메모리 소자 및 이의 제조방법

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