KR20130057320A

KR20130057320A - 스위치 제어기, 스위치 제어 방법, 및 스위치 제어기를 포함하는 전력 공급 장치

Info

Publication number: KR20130057320A
Application number: KR1020110123163A
Authority: KR
Inventors: 이영제; 조계현; 이재용; 장지훈
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2011-11-23
Filing date: 2011-11-23
Publication date: 2013-05-31
Also published as: US20130128640A1; US8933674B2; KR101837164B1

Abstract

본 발명은 스위치 제어기, 스위치 제어 방법, 및 스위치 제어기를 포함하는 전력 공급 장치에 관한 것이다.
본 발명의 실시 예는 전력 공급 장치의 전력 스위치의 온-타임을 검출하고, 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수를 감소시킨다. 실시 예는 클록 신호에 따라 상기 전력 스위치의 스위칭을 제어하고, 상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간이다.

Description

스위치 제어기, 스위치 제어 방법, 및 스위치 제어기를 포함하는 전력 공급 장치{SWITCH CONTROLLER, SWITCH CONTROL METHOD, AND POWER SUPPLY DEVICE COMPRISING THE SWITCH CONTROLLER}

본 발명은 스위칭 동작을 제어하는 스위치 제어기, 스위치 제어 방법 및 스위치 제어기를 포함하는 전력 공급 장치에 관한 것이다.

도 1은 벅 컨버터를 이용한 전력 공급 장치를 나타낸 도면이다.

도 1에서 전력 공급 장치의 부하는 복수의 LED로 이루어진 LED 열(string)로 도시되어 있다. 도 1에서 정류 다이오드는 브릿지 다이오드(1)로 구현된다.

도 1에 도시된 바와 같이, LED 발광 장치에서 교류 전원(AC)은 브릿지 다이오드(1)를 통과하여 정류된다. 브릿지 다이오드(1)는 입력 교류 전원(AC)을 전파 정류한다. 정류된 전압 즉, 입력 전압이 인덕터(2)에 공급되며, 인덕터(2)는 전력 스위치(S)의 동작에 따라 LED 열에 구동 전류를 공급한다. 전력 스위치(S)를 포함하는 스위칭부(3)는 전력 스위치(S)의 스위칭 동작을 제어한다.

전력 스위치(S)가 온 상태일 때, LED 열에 흐르는 LED 전류는 증가하고, 전력 스위치(S)가 오프 상태일 때, LED 전류는 감소한다. 입력 전압이 정현파(sine wave)이고, 전력 스위치(S)가 피크 제어될 때, 전력 스위치(S)의 듀티는 입력 전압에 반비례하도록 제어된다. 그리고 전력 스위치(S)의 듀티는 부하에 비례한다.

도 2는 이상적인 경우(ideal case)라는 가정하에서 전력 공급 장치의 입력 전압, 듀티 및 LED 전류를 나타낸 도면이다.

도 2에 도시된 바와 같이, 듀티는 입력 전압에 반비례하도록 제어되고, LED 전류는 입력 전압을 따르면서 변한다. 그러나 실제 경우(actual case)에서는 도 2에 도시된 것과 다른 듀티 및 LED 전류가 발생한다.

도 3은 실제 경우에서 전력 공급 장치의 입력 전압, 듀티 및 LED 전류를 나타낸 도면이다.

실제 경우에서, 듀티는 LEB(leading edge blanking) 기간 및 전달 지연(propagation delay)에 의해 최소 온-타임보다 짧을 수 없다. 따라서 도 3과 같이 입력 전압이 소정의 임계 값을 넘어가면 일정하게 즉, 최소 온-타임으로 듀티가 유지되는 현상이 발생한다.

그러면, LED 전류가 도 3에 도시된 바와 같이 입력 전압과 같은 정현파를 따르지 않고 왜곡될 수 있다. 그러면 역률(power factor)이 감소하고 THD(total harmony distortion)이 상승한다.

LED 전류의 왜곡으로 과전류가 발생하고, 과전류로 인해 소자가 손상될 수 있다. 즉, LED 열에 과전류가 흘러 LED 소자가 손상될 수 있다.

최소 온-타임에 의한 역률 저하 및 THD 상승을 방지하고자 한다. 과전류로 인한 외부 소자의 손상을 방지하고자 한다.

본 발명의 한 실시 예에 따른 스위치 제어기는 전력 스위치의 스위칭 동작을 제어한다. 상기 스위치 제어기는 상기 전력 스위치의 온-타임을 검출하고, 상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수를 감소시키는 제어 수단, 및 상기 클록 신호에 따라 상기 전력 스위치의 스위칭을 제어하는 스위칭 제어부를 포함한다. 상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간이다.

상기 제어 수단은, 상기 스위칭 제어부에서 생성된 스위칭 제어를 위한 스위칭 제어 신호를 이용하여 상기 온-타임을 검출하는 온-타임 검출부, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수 감소를 제어하는 주파수 제어부, 및 상기 주파수 제어부의 제어에 따라 상기 클록 신호를 생성하는 오실레이터를 포함한다.

상기 온-타임 검출부는, 상기 스위칭 제어 신호를 이용하여 상기 온-타임에 대응하는 램프전압을 생성하고, 상기 최소 온-타임에 대응하는 임계전압과 상기 램프전압을 비교한 결과에 따라 검출 신호를 생성한다.

상기 온-타임 검출부는, 상기 스위칭 제어 신호에 따라 스위칭하는 스위칭 트랜지스터, 상기 스위칭 트랜지스터의 일단에 연결되어 있는 일단을 포함하는 커패시터, 상기 커패시터의 일단에 연결되어 있는 정전류원, 및 상기 커패시터에 연결되어 있는 제1 입력단 및 상기 임계전압이 입력되는 제2 입력단을 포함하고, 상기 두 입력을 비교한 결과를 출력하는 비교기를 포함한다. 상기 커패시터에 충전되는 전압이 상기 램프전압이다.

상기 온-타임 검출부는, 상기 스위칭 제어 신호를 반전시켜 출력하는 인버터를 더 포함하고, 상기 인버터의 출력은 상기 스위칭 트랜지스터의 게이트 전극에 입력된다.

상기 주파수 제어부는, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시킨다.

상기 주파수 제어부는, 상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시킨다.

상기 주파수 제어부는, 상기 스위칭 제어 신호에 따라 상기 전력 스위치의 스위칭 주기마다 상기 검출 신호를 감지하여 상기 램프전압이 상기 임계전압 이하인 기간을 카운트하고, 상기 카운트 결과가 상기 임계 기간에 도달한지를 나타내는 제1 감소 신호를 생성하는 카운터, 상기 제1 감소 신호에 따라 제1 주파수 제어 신호를 생성하는 제1 SR 래치, 소정의 지연 기간 후에 상기 제1 감소 신호에 따라 제2 감소 신호를 생성하는 제2 SR 래치, 상기 클록 신호의 주파수 감소 후 상기 지연 기간 동안 상기 제2 SR 래치를 리셋으로 유지하는 지연부, 및 상기 제2 감소 신호 및 상기 제1 주파수 제어 신호를 논리 연산하여 제2 주파수 제어 신호를 생성하는 제1 논리 연산부를 포함한다.

상기 카운터는, 입력단, 출력단, 반전 출력단, 및 상기 스위칭 제어 신호에 대응하는 신호가 입력되는 클록단을 포함하는 n 개의 D-플립플롭 및 제2 논리 연산부를 포함한다. 상기 n 개의 D-플립플롭 중 어느 한 D 플립플롭의 입력단은 상기 D-플립플롭에 직전 단에 위치한 다른 D-플립플롭의 출력단에 연결되어 있고, 상기 D 플립플롭의 출력단은 상기 D-플립플롭의 다음 단에 위치한 또 다른 D-플립플롭의 입력단에 연결되어 있으며, 상기 n 개의 D-플립플롭 중 첫번째 단의 D 플립플롭의 입력단에는 상기 검출 신호가 입력된다.

상기 제2 논리 연산부는, 상기 n 개의 D-플립플롭 각각의 반전 출력단을 통해 출력되는 n 개의 반전 출력 신호를 논리 연산하여 상기 제1 감소 신호를 생성하고, 상기 n은 상기 임계 기간에 따라 결정된다.

상기 n 개의 D-플립플롭이 n 개의 로우 레벨 반전 출력 신호를 출력할 때, 상기 제1 SR 래치는 상기 제1 감소 신호에 따라 상기 클록 신호의 주파수를 감소시키는 인에이블 레벨의 제1 주파수 제어 신호를 생성한다.

상기 제2 논리 연산부 NOR 게이트이고, 상기 스위칭 제어 신호에 대응하는 신호는 상기 스위칭 제어 신호의 반전 신호이다.

상기 지연부는, 상기 제1 주파수 제어 신호가 입력되는 리셋단, 클록단, 입력단, 상기 입력단에 연결되어 있는 반전 출력단을 포함하는 m 개의 T-플립플롭, 제3 논리 연산부, 및 D-플립플롭을 포함한다.

상기 m 개의 T-플립플롭 중 어느 한 T-플립플롭의 반전 출력단은 다음 단에 위치한 다른 T-플립플롭의 클록단에 연결되어 있고, 상기 m 개의 T-플립플롭 중 첫번째 단의 T-플립플롭의 클록단에는 상기 클록 신호가 입력된다.

상기 제3 논리 연산부는, 상기 m 개의 T-플립플롭 각각의 반전 출력단을 통해 출력되는 m 개의 반전 출력 신호를 논리 연산하고, 상기 D-플립플롭은 상기 제3 논리 연산부의 출력에 따라 상기 지연 기간을 종료시키는 리셋 신호를 생성하고, 상기 m은 상기 지연 기간에 따라 결정된다.

상기 m 개의 T-플립플롭이 m 개의 로우 레벨 반전 출력 신호를 출력할 때, 상기 D-플립플롭은 상기 리셋 신호를 생성한다. 상기 제3 논리 연산부는 NOR 게이트이며, 상기 제3 논리 연산부의 출력은 상기 D-플립플롭의 클록단에 입력되고, 상기 D-플립플롭의 입력단에는 하이 레벨이 입력되며, 상기 리셋 신호는 상기 D-플립플롭의 반전 출력이다.

상기 오실레이터는, 상기 제1 주파수 제어 신호 및 상기 제2 주파수 제어 신호에 따라 상기 클록 신호의 주파수를 조절하여 생성한다.

상기 오실레이터는, 상기 제1 및 제2 주파수 제어 신호에 따라 변하는 가변 싱크 전류를 생성하는 가변 싱크 전류원, 상기 가변 싱크 전류를 복사하여 충전 전류 및 방전 전류를 생성하고, 상기 클록 신호에 따라 상기 충전 전류 및 상기 방전 전류를 제어하여 톱니파를 생성하는 톱니파 생성부, 및 상기 톱니파를 상한 기준 및 하한 기준과 비교한 결과에 따라 상기 클록 신호를 생성하는 클록 신호 생성부를 포함한다.

상기 가변 싱크 전류원은, 상기 톱니파 생성부와 접점에서 연결되어 있는 제1 싱크 전류원, 상기 접점에 연결되어 있는 일단을 포함하고, 상기 제1 주파수 제어 신호에 따라 스위칭하는 제1 제어 스위치, 상기 접점에 연결되어 있는 일단을 포함하고, 제2 주파수 제어 신호에 따라 스위칭하는 제2 제어 스위치, 상기 제1 제어 스위치의 타단에 연결되어 있는 제2 싱크 전류원, 및 상기 제2 제어 스위치의 타단에 연결되어 있는 제3 싱크 전류원을 포함한다.

상기 톱니파 생성부는, 상기 가변 싱크 전류를 복사하여 상기 충전 전류를 생성하는 제1 전류 미러 회로, 상기 클록 신호에 따라 온/오프 되고, 상기 복사된 가변 싱크 전류를 복사하여 상기 방전 전류를 생성하는 제2 전류 미러 회로, 및 상기 충전 전류에 의해 충전되고, 상기 방전 전류와 상기 충전 전류 간의 전류 차에 의해 방전되는 커패시터를 포함한다.

상기 제1 전류 미러 회로는, 상기 가변 싱크 전류가 흐르고, 다이오드 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극에 연결되어 있는 게이트 전극을 포함하는 제2 트랜지스터를 포함하고, 상기 제2 전류 미러 회로는, 상기 복사된 가변 싱크 전류가 흐르고, 다이오드 연결된 제3 트랜지스터 및 상기 제3 트랜지스터의 게이트 전극에 연결되어 있는 게이트 전극 및 상기 제2 트랜지스터의 일전극에 연결되어 일전극을 포함하는 제4 트랜지스터를 포함한다.

상기 톱니파 생성부는, 상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에 연결되어 일전극, 상기 클록 신호가 입력되는 게이트 전극, 및 그라운드 되어 있는 타전극을 포함하는 제5 트랜지스터를 더 포함하고, 상기 커패시터는 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 연결되는 접점과 상기 그라운드 사이에 연결되어 있다.

상기 클록 신호 생성부는, 상기 톱니파 및 상기 상한 기준을 입력 받고, 두 입력을 비교한 결과에 따라 출력을 생성하는 상한 비교기, 상기 톱니파 및 상기 하한 기준을 입력 받고, 두 입력을 비교한 결과에 따라 출력을 생성하는 하한 비교기, 및 상기 상한 비교기의 출력에 따라 상기 클록 신호를 하강시키고, 상기 하한 비교기의 출력에 따라 상기 클록 신호를 상승시키는 SR 래치를 포함한다.

본 발명의 다른 실시 예에 따른 전력 스위치의 스위칭 동작을 제어하는 방법은, 상기 전력 스위치의 온-타임을 검출하는 단계, 및 상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 상기 전력 스위치의 스위칭 주파수를 감소시키는 단계를 포함한다. 상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간이다.

상기 온-타임을 검출하는 단계는, 상기 스위칭을 제어하는 단계에서 생성된 스위칭 제어 신호를 이용하여 상기 온-타임에 대응하는 램프전압을 생성하고, 상기 최소 온-타임에 대응하는 임계전압과 상기 램프전압을 비교한 결과에 따라 상기 온-타임을 검출하는 단계를 포함한다.

상기 스위칭 주파수를 감소시키는 단계는, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의주파수를 감소시켜 생성하는 단계를 포함하고, 상기 전력 스위치의 스위칭 주파수는 상기 클록 신호의 주파수에 따른다.

상기 클록 신호의 주파수를 감소시켜 생성하는 단계는, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시키는 제1 감소 단계, 및 상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시키는 제2 감소 단계를 포함한다.

상기 클록 신호의 주파수를 감소시켜 생성하는 단계는, 상기 클록 신호의 주파수 감소 후 소정의 지연 기간 동안 상기 클록 신호의 주파수가 다시 감소하는 것을 차단하는 단계를 더 포함한다.

본 발명의 또 다른 실시 예에 따른 전력 공급 장치는, 전파 정류 전압이 입력되고, 상기 전파 정류 전압에 따르는 전류가 흐르는 인덕터, 상기 인덕터에 연결되어 상기 인덕터 전류를 제어하는 전력 스위치, 및 상기 전력 스위치의 온-타임을 검출하고, 상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 상기 전력 스위치의 스위칭 주파수를 감소시키는 스위치 제어기를 포함한다. 상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간이다.

상기 스위치 제어기는, 상기 전력 스위치의 스위칭 동작을 제어하는 스위칭 제어 신호를 이용하여 상기 온-타임을 검출하는 온-타임 검출부, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수 감소를 제어하는 주파수 제어부, 및 상기 주파수 제어부의 제어에 따라 상기 클록 신호를 생성하는 오실레이터를 포함한다.

상기 주파수 제어부는, 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시키는 제1 주파수 제어 신호를 생성하고, 상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시키는 제2 주파수 제어 신호를 생성한다.

상기 주파수 제어부는, 상기 클록 신호의 주파수 감소 후 소정의 지연 기간 동안 상기 클록 신호의 주파수가 다시 감소하는 것을 차단한다.

상기 오실레이터는, 상기 제1 및 제2 주파수 제어 신호에 따라 변하는 가변 싱크 전류를 생성하고, 상기 가변 싱크 전류를 복사하여 충전 전류 및 방전 전류를 생성하며, 상기 클록 신호에 따라 상기 충전 전류 및 상기 방전 전류를 제어하여 톱니파를 생성하고,상기 톱니파를 상한 기준 및 하한 기준과 비교한 결과에 따라 상기 클록 신호를 생성한다.

본 발명의 실시 예에 따르면, 최소 온-타임에 의한 역률 저하 및 THD 상승을 방지할 수 있고, 과전류로 인한 외부 소자의 손상을 방지할 수 있는 스위치 제어기, 스위치 제어 방법, 및 스위치 제어기를 포함하는 전력 공급 장치가 제공된다.

도 1은 벅 컨버터를 이용한 전력 공급 장치를 나타낸 도면이다.
도 2는 이상적인 경우(ideal case)라는 가정하에서 전력 공급 장치의 입력 전압, 듀티 및 LED 전류를 나타낸 도면이다.
도 3은 실제 경우에서 전력 공급 장치의 입력 전압, 듀티 및 LED 전류를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 스위치 제어기 및 이를 포함하는 전력 공급 장치를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 다른 온-타임 검출부를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 주파수 제어부를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 오실레이터를 나타낸 도면이다.
도 8은 실시 예에 따른 클록 신호, 게이트 제어 신호, 램프전압, 임계전압, 검출 신호, 제1 주파수 제어 신호, 제2 주파수 제어 신호, 및 톱니파를 나타낸 파형도이다.
도 9는 실시 예에 따라 발생하는 전파 정류 전압, 듀티, 스위칭 주파수, 및 LED 전류를 나타낸 도면이다.
도 10은 실시 예에 따라 발생하는 전파 정류 전압, 듀티, 스위칭 주파수, 및 LED 전류를 나타낸 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를"포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이하 본 발명의 실시 예에 따른 스위치 제어기, 이를 포함하는 전력 공급장치, 및 스위치 제어 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 4는 본 발명의 실시 예에 따른 스위치 제어기 및 이를 포함하는 전력 공급 장치를 나타낸 도면이다. 본 발명의 실시 예에 따른 전력 공급 장치는 벅 컨버터(buck converter)로 구현되어있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 전력 공급 장치(40)는 복수의 LED 소자가 직렬 연결되어 있는 LED 열(string)(20)에 전력을 공급하는 것으로 설정한다.

도 4에 도시된 바와 같이, 전력 스위치(M)는 스위치 제어기(30)로부터 전달되는 게이트 신호(VG)에 따라 스위칭 동작한다. 전력 스위치(M)는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)으로 구현된다. 본 발명의 실시 예가 이에 한정되는 것은 아니고, 필요에 따라 다른 타입의 트랜지스터 소자가 적용될 수 있다.

전력 공급 장치(40)는 전력 스위치(M), 브릿지 다이오드(bridge diode)(10), 다이오드(15), 인덕터(L), 및 스위치 제어기(30)를 포함한다. 스위치 제어기(30) 및 전력 스위치(M) 각각은 하나의 칩으로서 두 구성이 한 패키지로 형성될 수 있다.

브릿지 다이오드(10)는 4 개의 다이오드(11, 12, 13, 14)로 구성되며, 입력 교류 전원(AC)을 전파 정류하여, 전파 정류 전압(Vrec)을 생성한다. 전파 정류 전압(Vrec)은 직류-링크(DC-link) 배선을 따라 LED 열(20)에 전달된다. 전파 정류 전압(Vrec)은 LED 열(20)의 동작에 필요한 전원 전압을 공급한다.

인덕터(L)는 전력 스위치(M)의 스위칭 동작에 따라 전파 정류 전압(Vrec)을 이용해 전력을 충전하고, LED 열(20)에 전력을 공급한다. 인덕터(L)의 일단은 LED 열(20)에 연결되어 있고 인덕터(L)의 타단은 전력 스위치(M)에 연결되어 있다.

구체적으로, 전력 스위치(M)가 턴 온 되어 있는 기간 동안 인덕터(L)에는 전파 정류 전압(Vrec)에 의해 발생한 전류가 흘러 전력이 충전되고, 전력 스위치(M)가 턴 오프 되어 있는 기간 동안 인덕터(L)에 충전된 전력이 LED 열(20)에 공급된다.

다이오드(15)는 고속 회복 다이오드(fast recovery diode)로서, 전력 스위치(M)의 드레인 전극과 인덕터(L)의 타단에 연결되어 있는 애노드 전극과 DC-link 배선에 연결되어 있는 캐소드 전극을 포함한다. 다이오드(15)는 전력 스위치(M)가 오프 상태인 기간 동안 도통되어, 인덕터 전류(IL)를 LED 열(20)에 전달한다.

전력 스위치(M)는 인덕터 전류(IL)를 제어하여 부하 즉, LED 열(20)에 공급되는 출력 전력을 제어한다. 전력 스위치(M)는 인덕터(L)의 타단에 연결되어 있는 드레인 전극, 감지 저항(RS)의 일단에 연결되어 있는 소스 전극, 및 스위치 제어기(30)로부터 전달되는 게이트 신호(VG)가 입력되는 게이트 전극을 포함한다. 전력 스위치(M)는 게이트 신호(VG)에 의해 스위칭 된다.

전력 스위치(M)가 턴 온 되고, 인덕터 전류(IL)가 LED 열(20) 및 전력 스위치(M)를 통해 흐른다. 전력 스위치(M)에 흐르는 전류(이하, 드레인 전류(Ids)라 함.)가 저항(RS)에 흘러 감지 전압(VS)이 발생한다. 전력 스위치(M)의 스위칭 동작에 따라 브릿지 다이오드(10)에 의해 정류된 전류가 LED 열(20)에 공급된다. 전력 스위치(M)의 턴 온 기간 동안, 인덕터(L)에 흐르는 인덕터 전류(IL)가 발생하고, LED 열(20)은 인덕터 전류(IL)에 따라 발광한다.

스위치 제어기(30)는 전력 스위치(M)의 온-타임을 검출하고, 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 스위칭 주파수를 감소시켜, 듀티를 감소시킨다. 최소 온-타임은, LEB 블랭킹 기간 및 전달 지연 등으로 인해 턴 온 된 전력 스위치(M)의 감소될 수 없는 온 기간을 의미하고, 듀티는 스위칭 한 주기(switching cycle)에 대한 온-타임의 비를 의미한다.

종래와 같이 고정 주파수로 스위칭 동작을 제어하는 경우, 최소 온-타임에 의해 듀티는 최소 듀티 이하로는 낮아지지 않는다. 최소 듀티는 최소 온-타임을 현재의 현재 스위칭 한 주기로 나눈 값((최소 온-타임)/(현재 스위칭 한 주기))이다. 이 때, 입력 전압이 높거나 부하가 낮은 조건에서, 최소 듀티에 따르는 LED 전류는 도 3에 도시된 바와 같이 정현파를 따르지 않고 왜곡된다.

실시 예에 따른 스위치 제어기(30)는 최소 온-타임에 의한 LED 전류 왜곡을 방지하기 위해서, 스위칭 주파수를 감소시켜 최소 듀티를 감소시킨다. 그러면 LED 전류가 증가하는 기간에 비해 감소하는 기간이 증가하여 LED 피크가 감소한다. 그러면 도 3에 도시된 전류 왜곡 현상이 억제될 수 있다.

도 4에 도시된 바와 같이, 스위치 제어기(30)는 온타임 검출부(100), 주파수 제어부(200), 오실레이터(300), 게이트 구동부(400), 스위칭 제어부(500), 바이어싱부(600), 및 저전압 차단부(700)을 포함한다.

바이어싱부(600)는 전파 정류 전압(Vrec)을 이용하여 커패시터(C1)를 충전시키는 충전 전류(ICH)를 생성하여 전원 전압(VCC)을 생성한다. 전원 전압(VCC)은 스위치 제어기(30)의 동작에 필요한 전원 전압이다.

저전압 차단부(under voltage lock out)(700)는 전원 전압(VCC)이 스위치 제어기(30)의 동작에 필요한 정규 전압보다 낮은 경우 전원 전압(VCC)을 차단한다. 스위치 제어기(30)의 기동 시에 전원 전압(VCC)이 정규 전압보다 낮은 기간 동안 저전압 차단부(700)는 UVLO 신호를 생성하여 전원 전압(VCC)을 스위치 제어기(30)로부터 차단한다.

스위칭 제어부(500)는 클록 신호(CLK) 및 드레인 전류(Ids)에 따라 스위칭 주파수 및 온-타임을 결정하는 게이트 제어 신호(VC)를 생성한다. 스위칭 제어부(500)는 SR 래치(510), LEB(520), 및 스위칭 비교기(530)를 포함한다.

LEB(520)는 전력 스위치(M)의 턴 온 시점에 발생하는 피크 전류에 의해 전력 스위치(M)가 턴 오프 되는 것을 방지하기 위해 소정의 블랭킹 기간 동안 감지 전압(VS)을 차단한다.

스위칭 비교기(530)는 오프 기준 전압(VRF)과 감지 전압(VS)을 비교한 결과에 따라 전력 스위치(M)의 온-타임을 결정한다. 스위칭 비교기(530)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상인 경우 하이 레벨의 출력을 생성하고, 그 반대의 경우 로우 레벨의 출력을 생성한다.

스위칭 비교기(530)의 반전 단자(-)에 오프 기준 전압(VRF)이 입력되고, 비반전 단자(+)에 감지 전압(VS)이 입력되므로, 감지 전압(VS)이 오프 기준 전압(VRF) 이상이 될 때 하이 레벨의 비교 신호(CS)가 생성되고, 감지 전압(VS)이 오프 기준 전압(VRF) 보다 작을 때, 로우 레벨의 비교 신호(CS)가 생성된다.

SR 래치(510)는 셋단(S)의 입력에 따라 전력 스위치(M)를 턴 온 시키는 게이트 제어 신호(VC)를 생성하고, 리셋단(R)의 입력에 따라 전력 스위치(M)를 턴 오프 시키는 게이트 신호(VC)를 생성한다. 생성된 게이트 신호(VC)는 출력단(Q)를 통해 출력된다.

SR 래치(510)의 셋단(S)에는 클록 신호(CLK)가 입력되고, 리셋단(R)에는 비교 신호(CS)가 입력된다. 실시 예에 따른 SR 래치(510)는 클록 신호(CLK)의 상승 에지에 동기되어 하이 레벨의 게이트 제어 신호(VC)를 생성하고, 비교 신호(CS)의 상승 에지에 동기되어 로우 레벨의 게이트 제어 신호(VC)를 생성한다.

게이트 구동부(400)는 하이 레벨의 게이트 제어 신호(VC)에 따라 전력 스위치(M)를 턴 온 시키는 인에이블 레벨의 게이트 신호(VG)를 생성하고, 로우 레벨의 게이트 제어 신호(VC)에 따라 전력 스위치(M)를 턴 오프 시키는 디스에이블 레벨의 게이트 신호(VG)를 생성한다. 전력 스위치(M)는 N 채널 타입이므로, 인에이블 레렙은 하이 레벨이고 디스에이블 레벨은 로우 레벨이다.

온-타임 검출부(100)는 게이트 제어 신호(VC)를 이용하여 온-타임을 검출한다. 주파수 제어부(200)는 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 스위칭 주파수의 감소를 제어한다. 오실레이터(300)는 주파수 제어부(200)의 제어에 따르는 주파수를 가지는 클록 신호(CLK)를 생성한다.

이하, 도 5를 참조하여 실시 예에 따른 온-타임 검출부(100)를 설명한다.

도 5는 본 발명의 실시 예에 다른 온-타임 검출부를 나타낸 도면이다.

온-타임 검출부(100)는 게이트 제어 신호(VC)를 이용하여 온-타임에 대응하는 램프전압(VRAMP)을 생성하고, 최소 온-타임에 대응하는 임계전압(Vth)과 램프전압(VRAMP)을 비교한다. 비교 결과에 따라, 온-타임 검출부(100)는 온-타임이 최소 온-타임 이하인 기간을 검출할 수 있다. 임계전압(Vth)은 최소 온-타임 동안 램프전압(VRAMP)이 상승하는 값보다 크지만, 이에 근접한 값으로 설정될 수 있다.

온-타임 검출부(100)는 인버터(101), 정전류원(102), 비교기(103), 스위칭 트랜지스터(104), 및 커패시터(C2)를 포함한다.

인버터(101)는 게이트 제어 신호(VC)의 위상을 반전시키고, 반전된 위상에 따른 레벨의 전압을 출력한다. 이하, 인버터(100)의 출력을 반전 게이트 제어신호(VCB)라 한다.

스위칭 트랜지스터(104)는 인버터(101)의 출력단에 연결되어 있는 게이트 전극, 정전류원(102)에 연결되어 있는 드레인 전극 및 그라운드에 연결되어 있는 소스 전극을 포함한다. 스위칭 트랜지스터(104)는 반전 게이트 제어신호(VCB)에 따라 스위칭 동작한다.

정전류원(102)은 전압(VR1)을 이용하여 정전류(IRA)를 생성한다. 정전류원(102)은 커패시터(C1)에 연결되어 있다. 스위칭 트랜지스터(104)는 커패시터(C1)에 병렬 연결되어 있다.

스위칭 트랜지스터(104)가 턴 온 되어 있을 때, 정전류(IRA)는 그라운드로 흐른다. 따라서 커패시터(C1)는 충전되지 않는다. 스위칭 트랜지스터(104)가 턴 오프 되어 있을 때, 정전류(IRA)는 커패시터(C1)을 충전시킨다.

실시 예에서는 게이트 제어 신호(VC)가 인에이블 레벨일 때, 스위칭 트랜지스터(104)를 턴 오프 시켜 램프전압(VRAMP)을 증가시키고, 게이트 제어 신호(VC)가 디스에이블 레벨일 때, 스위칭 트랜지스터(104)를 턴 온 시켜 램프전압(VRAMP)을 그라운드 전압으로 감소시킨다.

위와 같은 동작을 위해 인버터(101)를 사용하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 게이트 제어 신호(VC)의 인에이블 레벨, 디스에이블 레벨 및 스위칭 트랜지스터(104)의 채널 타입에 따라 인버터(101) 대신 버퍼 또는 레벨 시프터를 사용할 수도 있다. 또한 게이트 제어 신호(VC) 대신 게이트 신호(VG)를 사용할 수도 있다, 즉, 스위칭 제어부(500)에서 전력 스위치(M)의 스위칭 제어를 위해 생성되는 스위칭 제어 신호(예를 들어, 게이트 제어 신호, 게이트 신호 등)가 온-타임 검출부(100)로 입력될 수 있다.

비교기(103)는 램프전압(VRAMP) 및 임계전압(Vth)을 비교한 결과에 따라 검출신호(VDE)를 생성한다. 비교기(103)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때, 하이 레벨의 검출신호(VDE)를 생성하고, 그 반대의 경우 로우 레벨의 검출신호(VDE)를 생성한다.

비교기(103)의 비반전 단자(+)에는 임계전압(Vth)이 입력되고, 비교기(103)의 반전 단자(-)에는 램프전압(VRAMP)이 입력된다. 따라서 램프전압(VRAMP)이 임계전압(Vth) 이하인 기간 동안 하이 레벨의 검출신호(VDE)가 생성되고, 램프전압(VRAMP)이 임계전압(Vth)보다 큰 기간 동안 로우 레벨의 검출신호(VDE)가 생성된다.

이하, 도 6을 참조하여 주파수 제어부(200)를 설명한다.

도 6은 본 발명의 실시 예에 따른 주파수 제어부를 나타낸 도면이다.

주파수 제어부(200)는 검출된 온-타임이 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과 소정의 임계 기간에 도달할 때 스위칭 주파수를 감소시킨다. 주파수 제어부(200)는 스위칭 주파수 감소 후에도 검출된 온-타임이 최소 온-타임 이하인 기간이 다시 발생하면, 검출된 온-타임이 최소 온-타임 이하인 기간을 다시 카운트하고, 카운트 결과 임계 기간에 도달할 때 다시 한 번 스위칭 주파수를 감소시킨다.

즉, 주파수 제어부(200)는 검출된 온-타임이 최소 온-타임 이하인 기간을 카운트한 결과가 임계 기간에 도달할 때마다 스위칭 주파수를 감소시킬 수 있다. 실시 예에서는 스위칭 주파수 감소 횟수가 두 번으로 설정되어 있으나, 본 발명이 이에 한정되는 것은 아니다.

주파수 제어부(200)는 카운터(210), 제1 SR 래치(220), 지연부(230), 제2 SR 래치(240), 및 논리 연산부(250)를 포함한다.

카운터(210)는 검출 신호(VDE) 및 반전 게이트 제어신호(VCB)를 입력 받고, 스위칭 주기 단위로 검출 신호(VDE)의 하이 레벨 기간을 카운트한다. 즉, 카운터(210)는 램프전압(VRAMP)이 임계전압(Vth) 이하인 기간을 스위칭 주기 단위로 카운트 한다. 카운터(210)는 카운트한 기간이 임계 기간에 도달할 때, 스위칭 주파수 감소를 지시하는 인에이블 레벨의 제1 감소 신호(DS1)를 생성한다.

카운트(210)는 세 개의 D-플립플롭(211-213) 및 논리 연산부(214)를 포함한다. 임계 기간이 스위칭 2 주기로 설정되어 카운트(210)는 세 개의 D-플립플롭을 포함하고 있으나, 본 발명이 이에 한정되는 것은 아니다.

D-플립플롭(211)의 입력단(D)에는 검출 신호(VDE)가 입력되고, 클록단에는 반전 게이트 제어 신호(VCB)가 입력된다. D-플립플롭(211)은 클록단에 입력되는 신호의 상승 에지에 입력단(D)의 논리 레벨에 따르는 출력 신호(Q1)를 출력단(Q)을 통해 출력하고, 입력단(D)의 논리 레벨을 반전시킨 출력 신호(Qb1)를 반전 출력단(Qb)을 통해 출력한다.

D-플립플롭(212)의 입력단(D)에는 D-플립플롭(211)의 출력 신호(Q1)가 입력되고, 클록단에는 반전 게이트 제어 신호(VCB)가 입력된다. D-플립플롭(212)은 클록단에 입력되는 신호의 상승 에지에 입력단(D)의 논리 레벨에 따르는 출력 신호(Q2)를 출력단(Q)을 통해 출력하고, 입력단(D)의 논리 레벨을 반전시킨 출력 신호(Qb2)를 반전 출력단(Qb)을 통해 출력한다.

D-플립플롭(213)의 입력단(D)에는 D-플립플롭(212)의 출력 신호(Q2)가 입력되고, 클록단에는 반전 게이트 제어 신호(VCB)가 입력된다. D-플립플롭(213)은 클록단에 입력되는 신호의 상승 에지에 입력단(D)의 논리 레벨을 반전시킨 출력 신호(Qb3)를 반전 출력단(Qb)을 통해 출력한다.

D-플립플롭(211-213)의 클록단에는 반전 게이트 제어 신호(VC)가 입력되고 있으므로, 반전 게이트 제어 신호(VC)의 상승 에지에 동기되어 반전 출력 신호(Qb1-Qb3)를 생성한다. 반전 게이트 제어 신호(VC)의 주기는 스위칭 한 주기와 동일하므로, 카운터(210)는 스위칭 한 주기 단위로 검출 신호(VDE)를 카운트할 수 있다.

논리 연산부(214)는 세 개의 D-플립플롭(211-213) 각각의 반전 출력 신호(Qb1-Qb3)를 입력 받고, 입력 신호 모두가 로우 레벨일 때 인에이블 레벨의 제1 감소 신호(DS1)을 생성한다. 실시 예에서 인에이블 레벨은 하이 레벨인 바, 논리 연산부(214)는 NOR 논리 연산을 수행하는 NOR 게이트로 구현될 수 있다.

제1 SR 래치(220)는 인에이블 레벨의 제1 감소 신호(DS1)에 따라 스위칭 주파수를 감소시키는 제1 주파수 제어 신호(FS1)를 생성한다. 제1 SR 래치(220)는 제1 감소 신호(DS1)가 입력되는 셋단(S) 및 리셋 신호(RS)가 입력되는 리셋단(R)을 포함한다.

제1 SR 래치(220)는 제1 감소 신호(DS1)의 상승 에지에 동기되어 하이 레벨의 제1 주파수 제어 신호(FS1)를 생성한다. 제1 SR 래치(220)는 리셋 신호(RS1)의 상승 에지에 동기되어 제1 주파수 제어 신호(FS1)를 로우 레벨로 리셋 시킨다. 실시 예에서, 리셋 신호(RS1)는 UVLO 신호일 수 있다.

지연부(230)는 스위칭 주파수의 1차 감소 후 소정의 지연 기간 후에 2차 감소가 발생하도록 제어한다. 제1 감소 신호(DS1)가 제2 SR 래치(240)의 셋단(S)에 입력되어, 제2 SR 래치(240)가 주파수를 감소시키는 제2 주파수 제어 신호(FS2)를 1차 감소 시점과 동시에 생성할 수 있다. 이를 방지하기 위해 지연부(230)는 1차 감소 시점으로부터 지연 기간만큼 제2 SR 래치(240)를 리셋 상태로 제어한다.

지연부(230)는 두 개의 T-플립플롭(231, 232), NOR 게이트(233), 및 D-플립플롭(234)을 포함한다.

두 개의 T-플립플롭(231, 232) 각각은 입력단(D), 출력단(Q), 반전 출력단(Qb), 리셋단(Rb), 및 클록단을 포함한다. 두 개의 T-플립플롭(231, 232) 각각의 입력단(D)과 반전 출력단(Qb)은 연결되어 있고, 리셋단(Rb)에는 제1 주파수 제어 신호(FS1)가 입력된다.

T-플립플롭(231)의 클록단에는 클록 신호(CLK)가 입력되고, T-플립플롭(232)의 클록단에는 T-플립플롭(231)의 반전 출력이 입력된다.

주파수를 감소시키는 하이 레벨의 제1 주파수 제어 신호(FS1)가 리셋단(Rb)에 입력되면, T-플립플롭(231) 및 T-플립플롭(232)은 리셋이 종료된다. 이 때, T-플립플롭(231) 및 T-플립플롭(232) 각각의 반전 출력은 리셋 상태에서와 동일하게 하이 레벨이고, T-플립플롭(231) 및 T-플립플롭(232) 각각의 입력단(D) 역시 하이 레벨이다.

클록 신호(CLK)의 상승 에지에 동기되어 T-플립플롭(231)은 입력단(D)의 논리 레벨을 반전시킨 로우 레벨의 반전 출력을 생성하고, 반전 출력단(Qb)을 통해 출력한다. 이 때, T-플립플롭(231)의 입력단(D)도 반전 출력에 따라 로우 레벨이 된다.

클록 신호(CLK)의 다음 상승 에지에 동기되어 T-플립플롭(231)은 입력단(D)의 논리 레벨을 반전시킨 하이 레벨의 반전 출력을 생성하고, 반전 출력단(Qb)을 통해 출력한다. 이 때, T-플립플롭(231)의 반전 출력의 상승 에지에 동기되어 T-플립플롭(232)은 입력단(D)의 논리 레벨을 반전시킨 로우 레벨의 반전 출력을 생성하고, 반전 출력단(Qb)을 통해 출력한다.

클록 신호(CLK)의 다음 상승 에지에 동기되어 T-플립플롭(231)은 입력단(D)의 논리 레벨을 반전시킨 로우 레벨의 반전 출력을 생성하고, 반전 출력단(Qb)을 통해 출력한다. 이 때, 두 개의 T-플립플롭(231, 232)의 반전 출력이 모두 로우 레벨이 된다.

NOR 게이트(233)는 T-플립플롭(231) 및 T-플립플롭(232)의 반전 출력이 모두 로우 레벨일 때 하이 레벨의 출력을 생성한다.

D-플립플롭(234)은 NOR 게이트(233)의 하이 레벨 출력에 따라 지연 기간을 종료시키는 리셋 신호(RS2)를 생성한다. D-플립플롭(234)은 클록단에 입력되는 NOR 게이트(233) 출력의 상승 에지에 동기되어 입력단(D)의 하이 레벨을 반전시켜 리셋 신호(RS2)를 생성한다. 리셋신호(RS2)는 반전 출력단(Qb)을 통해 출력된다.

제2 SR 래치(240)는 리셋신호(RS2)가 로우 레벨이 된 후 제1 감소 신호(DS1)가 인에이블 되면, 스위칭 주파수를 다시 감소시키기 위한 제2 감소 신호(DS2)를 생성한다.

제2 SR 래치(240)는 리셋신호(RS2)가 입력되는 리셋단(R) 및 제1 감소 신호(DS1)가 입력되는 셋단(S)을 포함하고, 리셋신호(RS2)가 로우 레벨일 때 제1 감소 신호(DS1)의 상승 에지에 동기되어 인에이블 레벨의 제2 감소 신호(DS2)를 생성하며, 출력단(Q)를 통해 출력한다.

논리 연산부(250) 제1 주파수 제어 신호(FS1) 및 제2 감소 신호(DS2)를 논리 연산하여 스위칭 주파수를 다시 감소시키는 제2 주파수 제어 신호(FS2)를 생성한다. 제1 주파수 제어 신호(FS1) 및 제2 감소 신호(DS2)의 인에이블 레벨은 하이 레벨이므로 논리 연산부(250)는 AND 논리 연산을 수행하는 AND 게이트로 구현될 수 있다.

이하, 도 7을 참조하여 오실레이터(300)를 설명한다.

도 7은 본 발명의 실시 예에 따른 오실레이터를 나타낸 도면이다.

오실레이터(300)는 제1 주파수 제어 신호(FS1) 및 제2 주파수 제어 신호(FS2)에 따라 클록 신호(CLK)의 주파수를 조절하여 생성한다. 오실레이터(300)는 제1 주파수 제어 신호(FS1)에 따라 클록 신호(CLK)의 주파수를 감소시키고, 제2 주파수 제어 신호(FS2)에 따라 클록 신호(CLK)의 주파수를 다시 감소시킨다.

오실레이터(300)는 톱니파 생성부(310), 클록 신호 생성부(320), 및 가변 싱크 전류원(330)을 포함한다.

가변 싱크 전류원(330)은 제1 및 제2 주파수 제어 신호(FS1, FS2)에 따라 변하는 가변 싱크 전류(ISI)를 생성한다. 실시 예에 따른 가변 싱크 전류원(330)은 제1 주파수 제어 신호(FS1)에 따라 가변 싱크 전류(ISI)를 감소시키고, 그 다음에 제2 주파수 제어 신호(FS2)에 따라 가변 싱크 전류(ISI)를 다시 감소시킨다.

가변 싱크 전류원(330)은 제1 제어 스위치(331), 제2 제어 스위치(332), 제1싱크 전류원(333), 제2 싱크 전류원(334), 및 제3 싱크 전류원(335)를 포함한다. 가변 싱크 전류원(330)는 톱니파 생성부(310)와 노드(ND)에서 연결되어 있고, 그라운드에 연결되어 있다.

제1 제어 스위치(331)는 제1 주파수 제어 신호(FS1)가 입력되는 게이트 전극, 노드(ND)에 연결되어 있는 소스 전극 및 제2 싱크 전류원(334)에 연결되어 있는 드레인 전극을 포함한다.

제2 제어 스위치(332)는 제2 주파수 제어 신호(FS21)가 입력되는 게이트 전극, 노드(ND)에 연결되어 있는 소스 전극 및 제3 싱크 전류원(334)에 연결되어 있는 드레인 전극을 포함한다.

제1 싱크 전류원(333)은 노드(ND)와 그라운드 사이에 연결되어 있고 제1 싱크 전류(ISI1)를 생성한다. 제2 싱크 전류원(334)은 제1 제어 스위치(331)과 그라운드 사이에 연결되어 있고, 제2 싱크 전류(ISI2)를 생성한다. 제3 싱크 전류원(335)은 제2 제어 스위치(332)와 그라운드 사이에 연결되어 있고, 제3 싱크 전류(ISI3)를 생성한다.

제1 제어 스위치(331) 및 제2 제어 스위치(332)가 모두 턴 온 상태일 때, 가변 싱크 전류(ISI)는 제1 내지 제3 싱크 전류(ISI1-ISI3)의 합이다.

제1 제어 스위치(331)가 하이 레벨의 제1 주파수 제어 신호(FS1)에 따라 턴 오프 될 때, 가변 싱크 전류(ISI)는 제1 싱크 전류(ISI1)과 제3 싱크 전류(ISI3)의 합이다.

제1 제어 스위치(331)가 턴 오프 된 후, 제2 제어 스위치(332)가 하이 레벨의 제2 주파수 제어 신호(FS2)에 따라 턴 오프 될 때, 가변 싱크 전류(ISI)는 제1 싱크 전류(ISI1)이다.

즉, 가변 싱크 전류(ISI)는 제1 내지 제3 싱크 전류(ISI1-ISI3)의 합(ISI1+ISI2+ISI3)에서 제1 주파수 제어 신호(FS1)에 따라 제1 싱크 전류(ISI1) 및 제3 싱크 전류(ISI3)의 합(ISI1+ISI3)으로 감소하고, 제2 주파수 제어 신호(FS2)에 따라 제1 싱크 전류(ISI1)로 감소한다.

톱니파 생성부(310)는 가변 싱크 전류를 복사하여 충전 전류 및 방전 전류를 생성하고, 클록 신호(CLK)에 따라 충전 전류 및 방전 전류를 제어하여 톱니파(VSAW)를 생성한다. 톱니파 생성부(310)는 전류 미러 회로를 형성하고 있는 트랜지스터(311, 312, 313, 314, 315), 제어 트랜지스터(316), 및 커패시터(C3)를 포함한다.

트랜지스터(311, 312, 313)는 P 채널 타입의 트랜지스터이고, 트랜지스터(314, 315)는 N 채널 타입의 트랜지스터이다.

트랜지스터(311)의 게이트 전극과 드레인 전극은 연결(다이오드 연결, diode-connected)되어 있고, 트랜지스터(311)의 소스 전극은 전압(VR2)에 연결되어 있다. 트랜지스터(312) 및 트랜지스터(313)의 게이트 전극은 트랜지스터(311) 전극의 게이트 전극에 연결되어 있고, 트랜지스터(312) 및 트랜지스터(313)의 소스 전극은 전압(VR2)에 연결되어 있다.

다이오드 연결된 트랜지스터(311)를 통해 가변 싱크 전류(ISI)가 흐르고, 트랜지스터(312) 및 트랜지스터(313)에 의해 가변 싱크 전류(ISI)가 복사된다.

트랜지스터(313)를 통해 흐르는 복사된 가변 싱크 전류(ISI)는 커패시터(C3)를 충전시키는 충전 전류(ICA)이다. 트랜지스터(311) 및 트랜지스터(313)를 포함하는 제1 전류 미러 회로는 충전 전류(ICA)를 생성하기 위한 구성이다.

트랜지스터(312)에 의해 복사된 가변 싱크 전류(ISI)는 트랜지스터(314)에 전달된다. 트랜지스터(314)의 게이트 전극 및 드레인 전극은 연결(다이오드 연결)되어 있고, 트랜지스터(314)의 소스 전극은 그라운드에 연결되어 있다. 트랜지스터(315)의 게이트 전극은 트랜지스터(314)의 게이트 전극에 연결되어 있다. 트랜지스터(314) 및 트랜지스터(315)가 턴 온 되어 있는 기간 동안 트랜지스터(314)에 흐르는 전류는 트랜지스터(315)에 의해 복사된다.

따라서 트랜지스터(312)에 의해 복사된 가변 싱크 전류(ISI)는 트랜지스터(314)에 흐르고, 트랜지스터(314)에 흐르는 전류가 트랜지스터(315)에 의해 복사되어 방전 전류(ID)가 생성된다. 트랜지스터(314, 315)를 포함하는 제2 전류 미러 회로에 의해 복사되어 방전 전류(ID)가 생성된다.

제어 트랜지스터(316)는 트랜지스터(314, 315)의 게이트 전극에 연결되어 있는 드레인 전극, 그라운드에 연결되어 있는 소스 전극 및 클록 신호(CLK)가 전달되는 게이트 전극을 포함한다.

제어 트랜지스터(316)가 로우 레벨의 클록 신호(CLK)에 의해 턴 오프 되어 있는 동안 트랜지스터(314, 315)는 턴 온 되고, 제어 트랜지스터(316)가 하이 레벨의 클록 신호(CLK)에 의해 턴 온 되어 있는 동안 트랜지스터(314, 315)는 턴 오프 된다. 따라서 제2 전류 미러 회로는 클록 신호(CLK)에 따라 온/오프 된다.

트랜지스터(314, 315)가 턴 온 되어 있을 때, 트랜지스터(313)에 흐르는 충전 전류(ICA)는 커패시터(C3)에 흐르지 않고, 트랜지스터(315)에 흐르는 방전 전류(ID)에 의해 모두 그라운드로 흐른다. 또한, 커패시터(C3)에 충전된 전하 역시 방전 전류(ID)로부터 충전 전류(ICA)가 차단된 전류에 의해 방전된다.

트랜지스터(314, 315)가 턴 오프 되어 있을 때, 트랜지스터(313)에 흐르는 충전 전류(ICA)는 커패시터(C3)를 충전시킨다.

즉, 트랜지스터(314, 315)가 턴 오프 되어있는 기간 동안 톱니파(VSAW)는 충전 전류(ICA)에 대응하는 기울기로 증가하고, 트랜지스터(314, 315)가 턴 온 되어있는 기간 동안 톱니파(VSAW)는 방전 전류(ID)로부터 충전 전류(ICA)가 차감된 전류에 대응하는 기울기로 감소한다.

충전 전류(ICA) 및 방전 전류(ID)는 가변 싱크 전류(ISI)의 복사를 통해 생성되므로, 가변 싱크 전류(ISI)가 작아질수록, 충전 전류(ICA) 및 방전 전류(ID)가 작아진다. 그러면 톱니파(VSAW)의 상한 기준(VH)까지 커패시터(C3)를 충전시키는데 필요한 시간 및 톱니파(VSAW)의 하한 기준(VL)까지 커패시터(C3) 방전시키는데 필요한 시간이 증가하여, 톱니파(VSAW)의 주파수가 감소한다.

클록 신호 생성부(320)는 톱니파(VSAW)를 상한 기준(VH) 및 하한 기준(VL)과비교한 결과에 따라 클록 신호(CLK)를 생성한다.

클록 신호 생성부(320)는 상한 비교기(321), 하한 비교기(322), 및 SR 래치(323)를 포함한다. 상한 비교기(321) 및 하한 비교기(322)는 반전 단자(-)의 입력과 비반전 단자(+)의 입력을 비교한다. 상한 비교기(321) 및 하한 비교기(322)는 비반전 단자(+)의 입력이 반전 단자(-)의 입력 이상일 때 하이 레벨의 신호를 출력하고, 비반전 단자(+)의 입력이 반전 단자(-)의 입력 보다 작을 때 로우 레벨의 신호를 출력한다.

상한 비교기(321)의 반전 단자(-)에는 상한 기준(VH)이 입력되고, 상한 비교기(231)의 비반전 단자(+)에는 톱니파(VSAW)가 입력된다. 하한 비교기(322)의 반전 단자(-)에는 톱니파(VSAW)가 입력되고, 하한 비교기(322)의 비반전 단자(+)에는 하한 기준(VL)이 입력된다.

SR 래치(323)는 셋단(S)에 입력되는 상한 비교기(321)의 출력에 따라 클록 신호(CLK)를 하강시키고, 리셋단(R)에 입력되는 하한 비교기(322)의 출력에 따라 클록 신호(CLK)를 상승시킨다. SR 래치(323)는 클록 신호(CLK)를 반전 출력단(Qb)을 통해 출력한다.

이하, 도 8을 참조하여 실시 예에 따라 스위칭 주파수가 변경되어 최소 듀티가 감소하는 동작을 설명한다.

도 8은 실시 예에 따른 클록 신호, 게이트 제어 신호, 램프전압, 임계전압, 검출 신호, 제1 주파수 제어 신호, 제2 주파수 제어 신호, 및 톱니파를 나타낸 파형도이다.

시점 T1에 클록 신호(CLK)의 상승 에지에 동기되어 게이트 제어 신호(VC)가 하이 레벨이 된다. 그러면 전력 스위치(M)가 턴 온 되고, 로우 레벨의 반전 게이트 제어 신호(VCB)에 의해 트랜지스터(104)가 턴 오프 되어 램프전압(VRAMP)이 상승하기 시작한다. 시점 T2에 램프전압(VRAMP)이 임계전압(Vth)에 도달하면 검출신호(VDE)는 로우 레벨이 된다.

시점 T3에 감지 전압(VS)이 오프 기준 전압(VRF)에 도달하고, 비교 신호(CS)가 하이 레벨이 되며, SR 래치(510)는 로우 레벨의 게이트 제어 신호(VC)를 생성한다. 시점 T3에 반전 게이트 제어 신호(VCB)는 하이 레벨로 상승하고, 시점 T3에 트랜지스터(104)가 턴 온 되어 램프전압(VRAMP)이 그라운드로 감소하고, 검출신호(VDE)가 하이 레벨이 된다.

시점 T3의 상승 에지에 동기되어 D-플립플롭(211)은 출력단(Q)을 통해 로우 레벨의 출력 신호(Q1)를 출력하고, 반전 출력단(Qb)을 통해 하이 레벨의 출력 신호(Q1)을 출력한다. 반전 게이트 제어 신호(VCB)의 상승 에지 시점 T3과 검출 신호(VDE)가 하이 레벨이 되는 시점 사이에는 약간의 지연이 존재한다.

따라서 D-플립플롭(211)이 트리거되는 시점 T3에 입력단(D)에는 로우 레벨의 검출 신호(VDE)가 입력된다. 그러면 시점 T3에 D-플립플롭(211)은 로우 레벨의 출력 신호(Q1) 및 하이 레벨의 반전 출력 신호(Qb1)를 생성한다.

시점 T4에 톱니파(VSAW)가 상한 기준(VH)에 도달하면, SR 플립플롭(323)의 반전 출력이 하이 레벨이 되어 제어 트랜지스터(316)가 턴 온 되고, 커패시터(C3)가 방전을 시작하여 톱니파(VSAW)가 감소한다. 감소하던 톱니파(VSAW)가 하한 기준(VL)에 도달하는 시점 T5에 클록 신호(CLK)가 상승하여, 게이트 제어 신호(VC)가 하이 레벨로 상승하고, 램프전압(VRAMP)이 상승하기 시작한다.

그러면 시점 T5에 전력 스위치(M)가 턴 온 되고, 시점 T6에 감지 전압(VS)이 오프 기준 전압(VRF)에 도달하여, 시점 T6에 게이트 제어 신호(VC)가 로우 레벨로 감소하고, 반전 게이트 제어 신호(VCB)가 하이 레벨로 상승한다.

시점 T6에 램프전압(VRAMP)은 임계전압(Vth)보다 작은 전압이다. 즉, 최소 온-타임 보다 짧은 온-타임 T5-T6이 발생하였다. 따라서 검출 신호(VDE)는 하이 레벨 상태로 유지된다. 시점 T6에 반전 게이트 제어 신호(VCB)의 상승 에지에 동기되어 D-플립플롭(211)은 출력단(Q)을 통해 하이 레벨의 출력 신호(Q1)를 출력하고, 반전 출력단(Qb)을 통해 로우 레벨의 출력 신호(Qb1)을 출력한다.

시점 T7에 클록 신호(CLK)가 상승하고, 게이트 제어 신호(VC)가 하이 레벨로 상승하며, 반전 게이트 제어 신호(VCB)가 로우 레벨로 감소한다. 시점 T7에 전력 스위치(M)가 턴 온 되고, 램프전압(VRAMP)이 상승하기 시작한다.

시점 T8에 게이트 제어 신호(VC)가 로우 레벨로 감소하고, 반전 게이트 제어 신호(VCB)가 하이 레벨로 상승한다.

시점 T8에 램프전압(VRAMP)은 임계전압(Vth)보다 작은 전압이다. 따라서 검출 신호(VDE)는 하이 레벨 상태로 유지된다. 시점 T8에 반전 게이트 제어 신호(VCB)의 상승 에지에 동기되어 D-플립플롭(211)은 하이 레벨의 출력 신호(Q1) 및 로우 레벨의 출력 신호(Qb1)를 유지한다. 시점 T8에 D-플립플롭(212)의 입력단(D)에는 하이 레벨의 출력 신호(Q1)이 입력된다.

따라서, 시점 T8에 반전 게이트 제어 신호(VCB)의 상승 에지에 동기되어 D-플립플롭(212)은 출력단(Q)을 통해 하이 레벨의 출력 신호(Q2)를 출력하고, 반전 출력단(Qb)을 통해 로우 레벨의 출력 신호(Qb2)을 출력한다.

시점 T9에 클록 신호(CLK)가 상승하고, 게이트 제어 신호(VC)가 하이 레벨로 상승하며, 반전 게이트 제어 신호(VCB)가 로우 레벨로 감소한다. 시점 T9에 전력 스위치(M)가 턴 온 되고, 램프전압(VRAMP)이 상승하기 시작한다.

시점 T10에 게이트 제어 신호(VC)가 로우 레벨로 감소하고, 반전 게이트 제어 신호(VCB)가 하이 레벨로 상승한다.

시점 T10에 램프전압(VRAMP)은 임계전압(Vth)보다 작은 전압이다. 따라서 검출 신호(VDE)는 하이 레벨 상태로 유지된다. 시점 T8에 반전 게이트 제어 신호(VCB)의 상승 에지에 동기되어 D-플립플롭(211) 및 D-플립플롭(212)은 하이 레벨의 출력 신호(Q1, Q2) 및 로우 레벨의 반전 출력 신호(Qb1, Qb2)를 유지한다. 시점 T10에 D-플립플롭(213)의 입력단(D)에는 하이 레벨의 출력 신호(Q2)이 입력된다.

따라서, 시점 T10에 반전 게이트 제어 신호(VCB)의 상승 에지에 동기되어 D-플립플롭(213)은 반전 출력단(Qb)을 통해 로우 레벨의 출력 신호(Qb3)를 출력한다.

그러면 시점 T10에, 논리 연산부(214)의 모든 입력은 로우 레벨이 되어 제1 감소 신호(DS1)은 하이 레벨이 되고, 제1 주파수 제어 신호(FS1)은 하이 레벨이 된다. 제1 제어 스위치(331)은 턴 오프 되고, 가변 싱크 전류(ISI)는 싱크 전류 ISI1+ISI3의 합으로 감소한다. 따라서 충전 전류(ICA) 및 방전 전류(ID) 역시 가변 싱크 전류(ISI)의 감소에 따라 감소한다.

충전 전류(ICA)가 감소하여 시점 T10 이후의 톱니파(VSAW)의 증가 기울기가 감소하고, 방전 전류(ID)가 감소하여 시점 T10 이후의 톱니파(VSAW)의 감소 기울기도 감소한다. 따라서 스위칭 주파수가 감소하고, 시점　Ｔ10 이후에　스위칭　주파수의　감소로　최소　듀티가　감소한다.

실시 예에 따른 스위치 제어기(30)는 온-타임이 최소 온-타임 이하인 시점에 바로 스위칭 주파수를 감소시키는 것이 아니라 임계 기간을 설정하여, 해당 임계 기간 동안 온-타임이 최소 온-타임 보다 짧은 상태가 유지될 때, 스위칭 주파수를 감소시킨다.

실시 예에 따른 임계 기간은 클록 신호(CLK)의 3 주기로 설정하였으나, 본 발명이 이에 한정되는 것은 아니다. 이하　스위칭 주파수의 감소로 인해 시점　Ｔ10 이후　정상　동작이　발생하는　것으로　가정하여　설명을　이어간다．T-플립플롭(231, 232)의 리셋단(Rb)에 하이 레벨의 제1 주파수 제어 신호(FS1)가 입력되므로, T-플립플롭(231, 232)은 시점 T10부터 동작을 시작한다.

감소된　방전 전류(ID)에 의해 커패시터(C3)가 방전되어 시점 T11에 톱니파(VSAW)가 하한 기준(VL)에 도달한다. 그러면 클록 신호(CLK)는 상승하고, 게이트 제어 신호(VC)는 하이 레벨로 상승하며, 반전 게이트 제어 신호(VCB)는 로우 레벨로 감소한다. 시점 T11에 램프전압(VRAMP)이 상승하기 시작하고, 전력 스위치(M)가 턴 온 된다.

시점 T11까지 T-플립플롭(231)의 입력단(D)에는 반전 출력단(Rb)의 하이 레벨의 출력이 입력되고 있다. 시점 T11에 클록 신호(CLK)의 상승 에지가 발생하면, T-플립플롭(231)은 클록 신호(CLK)의 상승 에지에 동기되어 반전 출력단(Qb)을 통해 로우 레벨의 신호를 출력한다.

시점 T12에 램프전압(VRAMP)이 입계전압(Vth)에 도달하여 검출 신호(VDE)가 로우 레벨이 된다. 시점 T13에 반전 게이트 제어 신호(VCB)가 하이 레벨로 상승하고, D-플립플롭(211)은 로우 레벨의 검출 신호(VDE)에 따라 하이 레벨의 반전 출력 신호(Qb1)을 생성한다. 논리 연산부(214)의 입력 중 하이 레벨이 발생하였으므로, 시점 T13에 제1 감소 신호(DS1)는 로우 레벨이 된다.

시점 T14에 클록 신호(CLK)가 상승하고, 게이트 제어 신호(VC)가 하이 레벨로 상승하며, 반전 게이트 제어 신호(VCB)가 로우 레벨로 하강한다.

시점 T14까지 T-플립플롭(232)의 입력단(D)에는 반전 출력단(Rb)의 하이 레벨의 출력이 입력되고 있다. 시점 T14에 T-플립플롭(231)의 입력단(D)에는 반전 출력단(Qb)의 로우 레벨이 입력되고 있다.

시점 T14에 클록 신호(CLK)의 상승 에지가 발생하면, T-플립플롭(231)은 클록 신호(CLK)의 상승 에지에 동기되어 반전 출력단(Qb)을 통해 하이 레벨의 신호를 출력한다. T-플립플롭(232)는 T-플립플롭(231)의 반전 출력단(Qb)의 출력의 상승 에지에 동기되어 반전 출력단(Qb)을 통해 로우 레벨의 신호를 출력한다.

반전 게이트 제어 신호(VCB)가 상승하는 시점 T15에 검출 신호(VDE)는 로우 레벨이므로, D-플립플롭(211)은 로우 레벨의 출력 신호(Q1) 및 하이 레벨의 반전 출력 신호(Qb1)을 유지한다.

시점 T16에 클록 신호(CLK)의 상승 에지가 발생하면, T-플립플롭(231)은 클록 신호(CLK)의 상승 에지에 동기되어 반전 출력단(Qb)을 통해 로우 레벨의 신호를 출력한다. T-플립플롭(232)은 반전 출력단(Qb)의 로우 레벨 출력을 유지하다.

그러면, 시점 T16에 D-플립플롭(234)의 클록단에 상승 에지가 발생하고, D-플립플롭(234)은 입력단(D)의 하이 레벨 입력(VHI)에 따라 로우 레벨의 반전 출력을 생성한다. D-플립플롭(2340은 반전 출력단(Qb)을 통해 로우 레벨의 리셋 신호(RS2)를 출력한다.

SR 래치(240)의 리셋 단(R)에는 시점 T16 이후 로우 레벨이 입력된다. 시점 T16까지 SR 래치(240)의 리셋 단(R)에는 하이 레벨이 입력되어, 셋단(S)의 입력에 관계없이 SR 래치(240)는 로우 레벨의 제2 감소 신호(DS2)를 생성한다.

시점 T17에 반전 게이트 제어 신호(VCB)가 하이 레벨로 상승하고, 램프전압(VRAMP)이 임계전압(Vth)보다 작다. 즉, 최소 온-타임 보다 낮은 온-타임이 다시 발생한 것이다. 시점 T18 및 시점 T19에 램프전압(VRAMP)는 임계전압 보다 작고, 제1 감소 신호(DS1)는 시점 T19에 다시 하이 레벨이 된다.

그러면, 시점 T19에 SR 래치(240)의 셋단(S)에 상승 에지가 입력되어, 제2 감소 신호(DS2)가 하이 레벨이 된다. 논리 연산부(250)에 하이 레벨의 제2 감소 신호(DS2) 및 하이 레벨의 제1 주파수 제어 신호(FS1)가 입력되고, 논리 연산부(250)는 시점 T19에 하이 레벨의 제2 주파수 제어 신호(FS2)를 생성한다.

기간 T17-T19 동안의 스위치 제어기(30)의 동작은 시점 T6-T10과 동일한 바, 상세한 설명은 생략한다.

시점 T19에 제2 제어 스위치(332)는 제2 주파수 제어 신호(FS2)에 의해 턴 오프 되고, 가변 싱크 전류(ISI)는 제1 싱크 전류(ISI1)으로 감소한다. 따라서 충전 전류(ICA) 및 방전 전류(ID) 역시 모두 감소하고, 클록 신호(CLK)의 주기가 증가하여, 스위칭 주파수는 감소한다.

도 9는 실시 예에 따라 발생하는 전파 정류 전압, 듀티, 스위칭 주파수, 및 LED 전류를 나타낸 도면이다. 도 9는 LED 열(20)의 부하가 감소한 경우에, 실시 예에 따라 스위칭 주파수가 감소하는 동작을 도식적으로 나타내고 있다.

도 9에 도시된 바와 같이, 시점 T21에 LED 열(20)의 부하가 감소하면, 듀티가 급격하게 감소한다. 시점 T22에 감소한 듀티가 최소 듀티 보다 낮아지고, 이 상태가 클록 신호(CLK)의 3 주기 동안 유지될 때, 시점 T23에 스위칭 주파수(Fosc)가 감소한다. 따라서 최소 듀티도 낮아진다.

시점 T23 부터는 낮아진 스위칭 주파수에 따라 온-타임이 최소 온-타임 보다 긴 정상 동작 구간이다. 그러다가 시점 T24에 다시 듀티가 최소 듀티보다 낮아지고, 주파수가 감소한 클록 신호(CLK)의 3 주기가 경과한 시점 T25에 다시 스위칭 주파수가 낮아진다. 최소 듀티도 시점 T25에 다시 한 번 더 낮아진다.

이와 같은 동작에 의해 LED 전류(ILED)는 도 3에 도시된 전류 왜곡을 가지지 않고, 정현파를 따른다.

도 10은 실시 예에 따라 발생하는 전파 정류 전압, 듀티, 스위칭 주파수, 및 LED 전류를 나타낸 도면이다. 도 10은 전파 정류 전압이 급격히 증가한 경우에, 실시 예에 따라 스위칭 주파수가 감소하는 동작을 도식적으로 나타내고 있다.

도 10에 도시된 바와 같이, 시점 T31에 전파 정류 전압(Vrec)이 급격히 증가하면, 듀티가 급격하게 감소한다. 시점 T32에 감소한 듀티가 최소 듀티 보다 낮아지고, 이 상태가 클록 신호(CLK)의 3 주기 동안 유지될 때, 시점 T33에 스위칭 주파수(Fosc)가 감소한다. 따라서 최소 듀티도 낮아진다.

시점 T33부터는 낮아진 스위칭 주파수에 따라 온-타임이 최소 온-타임 보다 긴 정상 동작 구간이다. 그러다가 시점 T34에 다시 듀티가 최소 듀티보다 낮아지고, 주파수가 감소한 클록 신호(CLK)의 3 주기가 경과한 시점 T35에 다시 스위칭 주파수가 낮아진다. 최소 듀티도 시점 T35에 다시 한 번 더 낮아진다.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

전력 스위치(M), 스위치 제어기(30), 전력 공급 장치(40), 인덕터(L)
브릿지 다이오드(10), 다이오드(11, 12, 13, 14, 15), LED 열(20)
온타임 검출부(100), 주파수 제어부(200), 오실레이터(300)
게이트 구동부(400), 스위칭 제어부(500), 바이어싱부(600)
저전압 차단부(700), 커패시터(C1, C2, C3), SR 래치(323, 510), LEB(520)
스위칭 비교기(530), 인버터(101), 정전류원(102), 비교기(103)
스위칭 트랜지스터(104), 카운터(210), 제1 SR 래치(220), 지연부(230)
제2 SR 래치(240), 논리 연산부(214, 250), D-플립플롭(211, 212, 213, 234)
T-플립플롭(231, 232), NOR 게이트(233), 톱니파 생성부(310)
클록 신호 생성부(320), 가변 싱크 전류원(330), 제1 제어 스위치(331)
제2 제어 스위치(332), 제1 싱크 전류원(333), 제2 싱크 전류원(334)
제3 싱크 전류원(335), 트랜지스터(311, 312, 313, 314, 315)
제어 트랜지스터(316), 상한 비교기(321), 하한 비교기(322)

Claims

전력 스위치의 스위칭 동작을 제어하는 스위치 제어기에 있어서,
상기 전력 스위치의 온-타임을 검출하고, 상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수를 감소시키는 제어 수단, 및
상기 클록 신호에 따라 상기 전력 스위치의 스위칭을 제어하는 스위칭 제어부를 포함하고,
상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간인 스위치 제어기.
제1항에 있어서,
상기 제어 수단은,
상기 스위칭 제어부에서 생성된 스위칭 제어를 위한 스위칭 제어 신호를 이용하여 상기 온-타임을 검출하는 온-타임 검출부,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수 감소를 제어하는 주파수 제어부, 및
상기 주파수 제어부의 제어에 따라 상기 클록 신호를 생성하는 오실레이터를 포함하는 스위치 제어기.
제2항에 있어서,
상기 온-타임 검출부는,
상기 스위칭 제어 신호를 이용하여 상기 온-타임에 대응하는 램프전압을 생성하고, 상기 최소 온-타임에 대응하는 임계전압과 상기 램프전압을 비교한 결과에 따라 검출 신호를 생성하는 스위치 제어기.
제3항에 있어서,
상기 온-타임 검출부는,
상기 스위칭 제어 신호에 따라 스위칭하는 스위칭 트랜지스터,
상기 스위칭 트랜지스터의 일단에 연결되어 있는 일단을 포함하는 커패시터,
상기 커패시터의 일단에 연결되어 있는 정전류원, 및
상기 커패시터에 연결되어 있는 제1 입력단 및 상기 임계전압이 입력되는 제2 입력단을 포함하고, 상기 두 입력을 비교한 결과를 출력하는 비교기를 포함하고,
상기 커패시터에 충전되는 전압이 상기 램프전압인 스위치 제어기.
제4항에 있어서,
상기 온-타임 검출부는,
상기 스위칭 제어 신호를 반전시켜 출력하는 인버터를 더 포함하고,
상기 인버터의 출력은 상기 스위칭 트랜지스터의 게이트 전극에 입력되는 스위치 제어기.
제3항에 있어서,
상기 주파수 제어부는,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시키는 스위치 제어기.
제6항에 있어서,
상기 주파수 제어부는,
상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시키는 스위치 제어기.
제7항에 있어서,
상기 주파수 제어부는,
상기 스위칭 제어 신호에 따라 상기 전력 스위치의 스위칭 주기마다 상기 검출 신호를 감지하여 상기 램프전압이 상기 임계전압 이하인 기간을 카운트하고, 상기 카운트 결과가 상기 임계 기간에 도달한지를 나타내는 제1 감소 신호를 생성하는 카운터,
상기 제1 감소 신호에 따라 제1 주파수 제어 신호를 생성하는 제1 SR 래치,
소정의 지연 기간 후에 상기 제1 감소 신호에 따라 제2 감소 신호를 생성하는 제2 SR 래치,
상기 클록 신호의 주파수 감소 후 상기 지연 기간 동안 상기 제2 SR 래치를 리셋으로 유지하는 지연부, 및
상기 제2 감소 신호 및 상기 제1 주파수 제어 신호를 논리 연산하여 제2 주파수 제어 신호를 생성하는 제1 논리 연산부를 포함하는 스위치 제어기.
제8항에 있어서,
상기 카운터는,
입력단, 출력단, 반전 출력단, 및 상기 스위칭 제어 신호에 대응하는 신호가 입력되는 클록단을 포함하는 n 개의 D-플립플롭 및 제2 논리 연산부를 포함하고,
상기 n 개의 D-플립플롭 중 어느 한 D 플립플롭의 입력단은 상기 D-플립플롭에 직전 단에 위치한 다른 D-플립플롭의 출력단에 연결되어 있고, 상기 D 플립플롭의 출력단은 상기 D-플립플롭의 다음 단에 위치한 또 다른 D-플립플롭의 입력단에 연결되어 있으며, 상기 n 개의 D-플립플롭 중 첫번째 단의 D 플립플롭의 입력단에는 상기 검출 신호가 입력되고,
상기 제2 논리 연산부는,
상기 n 개의 D-플립플롭 각각의 반전 출력단을 통해 출력되는 n 개의 반전 출력 신호를 논리 연산하여 상기 제1 감소 신호를 생성하고,
상기 n은 상기 임계 기간에 따라 결정되는 스위치 제어기.
제9항에 있어서,
상기 n 개의 D-플립플롭이 n 개의 로우 레벨 반전 출력 신호를 출력할 때, 상기 제1 SR 래치는 상기 제1 감소 신호에 따라 상기 클록 신호의 주파수를 감소시키는 인에이블 레벨의 제1 주파수 제어 신호를 생성하는 스위치 제어기.
제10항에 있어서,
상기 제2 논리 연산부 NOR 게이트이고, 상기 스위칭 제어 신호에 대응하는 신호는 상기 스위칭 제어 신호의 반전 신호인 스위치 제어기.
제8항에 있어서,
상기 지연부는,
상기 제1 주파수 제어 신호가 입력되는 리셋단, 클록단, 입력단, 상기 입력단에 연결되어 있는 반전 출력단을 포함하는 m 개의 T-플립플롭, 제3 논리 연산부, 및 D-플립플롭을 포함하고,
상기 m 개의 T-플립플롭 중 어느 한 T-플립플롭의 반전 출력단은 다음 단에 위치한 다른 T-플립플롭의 클록단에 연결되어 있고, 상기 m 개의 T-플립플롭 중 첫번째 단의 T-플립플롭의 클록단에는 상기 클록 신호가 입력되고,
상기 제3 논리 연산부는,
상기 m 개의 T-플립플롭 각각의 반전 출력단을 통해 출력되는 m 개의 반전 출력 신호를 논리 연산하고,
상기 D-플립플롭은 상기 제3 논리 연산부의 출력에 따라 상기 지연 기간을 종료시키는 리셋 신호를 생성하고,
상기 m은 상기 지연 기간에 따라 결정되는 스위치 제어기.
제12항에 있어서,
상기 m 개의 T-플립플롭이 m 개의 로우 레벨 반전 출력 신호를 출력할 때, 상기 D-플립플롭은 상기 리셋 신호를 생성하는 스위치 제어기.
제13항에 있어서,
상기 제3 논리 연산부는 NOR 게이트이며, 상기 제3 논리 연산부의 출력은 상기 D-플립플롭의 클록단에 입력되고, 상기 D-플립플롭의 입력단에는 하이 레벨이 입력되며, 상기 리셋 신호는 상기 D-플립플롭의 반전 출력인 스위치 제어기.
제8항에 있어서,
상기 오실레이터는,
상기 제1 주파수 제어 신호 및 상기 제2 주파수 제어 신호에 따라 상기 클록 신호의 주파수를 조절하여 생성하는 스위치 제어기.
제15항에 있어서,
상기 오실레이터는,
상기 제1 및 제2 주파수 제어 신호에 따라 변하는 가변 싱크 전류를 생성하는 가변 싱크 전류원,
상기 가변 싱크 전류를 복사하여 충전 전류 및 방전 전류를 생성하고, 상기 클록 신호에 따라 상기 충전 전류 및 상기 방전 전류를 제어하여 톱니파를 생성하는 톱니파 생성부, 및
상기 톱니파를 상한 기준 및 하한 기준과 비교한 결과에 따라 상기 클록 신호를 생성하는 클록 신호 생성부를 포함하는 스위치 제어기.
제16항에 있어서,
상기 가변 싱크 전류원은,
상기 톱니파 생성부와 접점에서 연결되어 있는 제1 싱크 전류원,
상기 접점에 연결되어 있는 일단을 포함하고, 상기 제1 주파수 제어 신호에 따라 스위칭하는 제1 제어 스위치,
상기 접점에 연결되어 있는 일단을 포함하고, 제2 주파수 제어 신호에 따라 스위칭하는 제2 제어 스위치,
상기 제1 제어 스위치의 타단에 연결되어 있는 제2 싱크 전류원, 및
상기 제2 제어 스위치의 타단에 연결되어 있는 제3 싱크 전류원을 포함하는 스위치 제어기.
제16항에 있어서,
상기 톱니파 생성부는,
상기 가변 싱크 전류를 복사하여 상기 충전 전류를 생성하는 제1 전류 미러 회로,
상기 클록 신호에 따라 온/오프되고, 상기 복사된 가변 싱크 전류를 복사하여 상기 방전 전류를 생성하는 제2 전류 미러 회로, 및
상기 충전 전류에 의해 충전되고, 상기 방전 전류와 상기 충전 전류 간의 전류 차에 의해 방전되는 커패시터를 포함하는 스위치 제어기.
제18항에 있어서,
상기 제1 전류 미러 회로는,
상기 가변 싱크 전류가 흐르고, 다이오드 연결된 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극에 연결되어 있는 게이트 전극을 포함하는 제2 트랜지스터를 포함하고,
상기 제2 전류 미러 회로는,
상기 복사된 가변 싱크 전류가 흐르고, 다이오드 연결된 제3 트랜지스터 및
상기 제3 트랜지스터의 게이트 전극에 연결되어 있는 게이트 전극 및 상기 제2 트랜지스터의 일전극에 연결되어 일전극을 포함하는 제4 트랜지스터를 포함하고,
상기 톱니파 생성부는,
상기 제3 트랜지스터 및 제4 트랜지스터의 게이트 전극에 연결되어 일전극, 상기 클록 신호가 입력되는 게이트 전극, 및 그라운드 되어 있는 타전극을 포함하는 제5 트랜지스터를 더 포함하고,
상기 커패시터는 상기 제2 트랜지스터 및 상기 제4 트랜지스터가 연결되는 접점과 상기 그라운드 사이에 연결되어 있는 스위치 제어기.
제16항에 있어서,
상기 클록 신호 생성부는,
상기 톱니파 및 상기 상한 기준을 입력 받고, 두 입력을 비교한 결과에 따라 출력을 생성하는 상한 비교기,
상기 톱니파 및 상기 하한 기준을 입력 받고, 두 입력을 비교한 결과에 따라 출력을 생성하는 하한 비교기, 및
상기 상한 비교기의 출력에 따라 상기 클록 신호를 하강시키고, 상기 하한 비교기의 출력에 따라 상기 클록 신호를 상승시키는 SR 래치를 포함하는 스위치 제어기.
전력 스위치의 스위칭 동작을 제어하는 방법에 있어서,
상기 전력 스위치의 온-타임을 검출하는 단계, 및
상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 상기 전력 스위치의 스위칭 주파수를 감소시키는 단계를 포함하고,
상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간인 스위치 제어기.
제21항에 있어서,
상기 온-타임을 검출하는 단계는,
상기 스위칭을 제어하는 단계에서 생성된 스위칭 제어 신호를 이용하여 상기 온-타임에 대응하는 램프전압을 생성하고, 상기 최소 온-타임에 대응하는 임계전압과 상기 램프전압을 비교한 결과에 따라 상기 온-타임을 검출하는 단계를 포함하는 스위치 제어 방법.
제22항에 있어서,
상기 스위칭 주파수를 감소시키는 단계는,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의주파수를 감소시켜 생성하는 단계를 포함하고,
상기 전력 스위치의 스위칭 주파수는 상기 클록 신호의 주파수에 따르는 스위치 제어 방법.
제23항에 있어서,
상기 클록 신호의 주파수를 감소시켜 생성하는 단계는,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시키는 제1 감소 단계, 및
상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시키는 제2 감소 단계를 포함하는 스위치 제어 방법.
제24항에 있어서,
상기 클록 신호의 주파수를 감소시켜 생성하는 단계는,
상기 클록 신호의 주파수 감소 후 소정의 지연 기간 동안 상기 클록 신호의 주파수가 다시 감소하는 것을 차단하는 단계를 더 포함하는 스위치 제어 방법.
전파 정류 전압이 입력되고, 상기 전파 정류 전압에 따르는 전류가 흐르는 인덕터,
상기 인덕터에 연결되어 상기 인덕터 전류를 제어하는 전력 스위치, 및
상기 전력 스위치의 온-타임을 검출하고, 상기 검출된 온-타임이 최소 온-타임 이하인 기간에 따라 상기 전력 스위치의 스위칭 주파수를 감소시키는 스위치 제어기를 포함하고,
상기 최소 온-타임은 턴 온 된 전력 스위치의 감소될 수 없는 온 기간인 전력 공급 장치.
제26항에 있어서,
상기 스위치 제어기는
상기 전력 스위치의 스위칭 동작을 제어하는 스위칭 제어 신호를 이용하여 상기 온-타임을 검출하는 온-타임 검출부,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간에 따라 클록 신호의 주파수 감소를 제어하는 주파수 제어부, 및
상기 주파수 제어부의 제어에 따라 상기 클록 신호를 생성하는 오실레이터를 포함하는 전력 공급 장치.
제27항에 있어서,
상기 온-타임 검출부는,
상기 스위칭 제어 신호를 이용하여 상기 온-타임에 대응하는 램프전압을 생성하고, 상기 최소 온-타임에 대응하는 임계전압과 상기 램프전압을 비교한 결과에 따라 검출 신호를 생성하는 전력 공급 장치.
제28항에 있어서,
상기 주파수 제어부는,
상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트하고, 카운트 결과가 소정의 임계 기간에 도달할 때 상기 클록 신호의 주파수를 감소시키는 제1 주파수 제어 신호를 생성하고, 상기 클록 신호의 주파수 감소 후에 상기 검출된 온-타임이 상기 최소 온-타임 이하인 기간을 카운트한 결과가 상기 임계 기간에 다시 도달할 때 상기 감소된 클록 신호의 주파수를 다시 감소시키는 제2 주파수 제어 신호를 생성하는 전력 공급 장치.
제29항에 있어서,
상기 주파수 제어부는,
상기 클록 신호의 주파수 감소 후 소정의 지연 기간 동안 상기 클록 신호의 주파수가 다시 감소하는 것을 차단하는 전력 공급 장치.
제30항에 있어서,
상기 오실레이터는,
상기 제1 및 제2 주파수 제어 신호에 따라 변하는 가변 싱크 전류를 생성하고, 상기 가변 싱크 전류를 복사하여 충전 전류 및 방전 전류를 생성하며, 상기 클록 신호에 따라 상기 충전 전류 및 상기 방전 전류를 제어하여 톱니파를 생성하고, 상기 톱니파를 상한 기준 및 하한 기준과 비교한 결과에 따라 상기 클록 신호를 생성하는 전력 공급 장치.