KR20130056819A

KR20130056819A - 멀티레벨 기입 전류를 이용한 자기 기록 시스템

Info

Publication number: KR20130056819A
Application number: KR1020120104914A
Authority: KR
Inventors: 보리스 리브시츠; 로스 에스 윌슨; 제이슨 에스 골드버그
Original assignee: 엘에스아이 코포레이션
Priority date: 2011-11-22
Filing date: 2012-09-21
Publication date: 2013-05-30
Also published as: TW201333944A; TWI536374B; JP2013109815A; EP2597641A1; CN103137142A; US20130128375A1

Abstract

본 발명의 다양한 실시예들은 멀티레벨 기입 전류 파형으로 자기 기록하기 위한 장치, 시스템, 및 방법을 제공한다. 예를 들어, 자기 기입 헤드에 의해 기입될 데이터 내의 패턴들을 검출하며 패턴 표시 신호를 산출하도록 동작할 수 있는 패턴 검출 회로, 및 자기 기입 헤드를 위한 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있는 기입 드라이버를 포함하는 멀티레벨 기입 전류 파형으로 자기 기록하기 위한 장치가 개시된다. 멀티레벨 기입 전류 파형의 적어도 하나의 전기적 특성은 패턴 검출 회로에 의해 검출된 패턴들에 기초한다.

Description

멀티레벨 기입 전류를 이용한 자기 기록 시스템{MAGNETIC RECORDING SYSTEM WITH MULTI-LEVEL WRITE CURRENT}

본 발명은 멀티레벨 기입 전류를 이용한 자기 기록을 위한 장치, 시스템 및 방법에 관한 것이다.

하드 디스크 드라이브와 같은 다양한 자기 기록 시스템은 자기 매체 상에 데이터를 기록하기 위해 기입 헤드를 이용한다. 기록될 데이터는 교류 전류로서 기입 헤드 코일에 제공된다. 전류는 기입 헤드를 둘러싸고 있는 자기 코일을 통과하여 자기장을 발생시킨다. 기입 헤드 내의 자극 단(pole tip)의 자화 상태는 자기장에 의해 스위칭된다. 자화된 자극 단이 자기 저장 매체, 예를 들어 회전 강자성 플래터 위를 지나갈 때, 자극 단 아래의 자기 매체의 영역들의 자화가 변경되고, 나중에 데이터를 검색하기 위해 다시 판독될 수 있다.

기입(기록) 프로세스는 자기 기록에서의 높은 속도에 도전하고 있다. 기입 헤드를 구동하여 주어진 트랙에 데이터를 기록하기 위해 이용되는 종래의 기입 전류 파형은 기입 전류 펄스 특성에 있어서 고정된다. 그러나, 자기 시스템의 스위칭 응답은 선형이 아니다. 하나의 기입 펄스에 대한 자기 응답은 3 스테이지 프로세스, 즉 스위칭(스테이지 Ⅰ), 포화로의 천이(스테이지 Ⅱ), 및 포화(스테이지 Ⅲ)로 생각될 수 있다. 비트 셀 주기(T)가 자기 스위칭 시간보다 적을 때의 고밀도 기록 패턴의 경우에서는, 제3 스테이지, 그리고 아마도 제2 스테이지가 불완전할 수 있다. 데이터 레이트가 증가하고 비트 시퀀스가 더 높은 주파수의 천이를 포함함에 따라, 여기 신호와 응답 신호 간의 비선형성이 더 두드러진다. 이하의 부정적 효과들, 즉 첫번째로는 천이들의 곡률의 증가, 두번째로는 비트-대-비트 천이 열화, 세번째로는 트랙 폭 변조가 이러한 기록 프로세스에 동반된다. 결과적으로, 전역적인 기록 성능이 열화하고, 데이터 레이트 및 면 밀도가 제한된다.

자기 기록 시스템들은 면 밀도 및 더 빠른 데이터 레이트로 지속적으로 향상되고 있으므로, 본 기술분야에서는 기입 프로세스를 개선할 필요가 있다.

본 발명의 다양한 실시예들은 멀티레벨 기입 전류를 이용한 자기 기록을 위한 장치, 시스템 및 방법을 제공한다. 예를 들어, 자기 기입 헤드에 의해 기록될 데이터 내의 패턴들을 검출하고 패턴 표시기 신호를 산출하도록 동작할 수 있는 패턴 검출 회로, 및 자기 기입 헤드를 위해 멀티레벨 기입 전류를 생성하도록 동작할 수 있는 기입 드라이버를 포함하는 멀티레벨 기입 전류를 이용한 자기 기록을 위한 장치가 개시된다. 멀티레벨 기입 전류의 적어도 하나의 전기적 특성은 패턴 검출 회로에 의해 검출되는 패턴들에 기초한다. 일부 경우들에서, 패턴들은 자기 기입 헤드의 자기 포화 레벨(magnetic saturation level)을 나타낸다. 일부 경우들에서, 기입 드라이버는 자기 기입 헤드의 자기 포화 레벨이 특정한 포화 레벨 위에 있을 때 기입될 데이터 내의 천이를 위한 제1 기입 전류 레벨을 생성하고, 자기 기입 헤드의 자기 포화 레벨이 특정한 포화 레벨 아래에 있을 때 제2 기입 전류 레벨을 생성하도록 동작할 수 있으며, 제1 기입 전류 레벨은 제2 기입 전류 레벨보다 더 강력하다. 일부 실시예들에서, 멀티레벨 기입 전류 파형의 전기적 특성은 오버슛 펄스 진폭, 오버슛 펄스 폭, 및 오버슛 펄스에 후속하는 정상 상태 전류 레벨 중 하나 이상을 포함할 수 있다.

본 개요는 본 발명에 따른 일부 실시예들의 개략적인 개요를 제공하는 것일 뿐이다. 본 발명의 많은 다른 목적들, 특징들, 이점들 및 다른 실시예들은 이하의 상세한 설명, 첨부된 청구항들 및 첨부 도면들로부터 더 완전하게 분명해질 것이다.

본 발명의 다양한 실시예들에 대한 추가의 이해는 본 명세서의 나머지 부분들에 설명되는 도면들을 참조하여 실현될 수 있다. 도면들에서, 유사한 참조 번호들은 수 개의 도면들 전체에서 유사한 컴포넌트들을 참조하기 위해 이용될 수 있다. 도면들에서, 유사한 참조 번호들은 수 개의 도면들에 걸쳐서 유사한 컴포넌트들을 지칭하기 위해 이용될 수 있다. 일부 경우들에서, 소문자로 구성된 부속 표식은 다수의 유사한 컴포넌트들 중 하나를 나타내기 위해 참조 번호에 연관된다. 기존 부속 표식에 대한 명시 없이 참조 번호가 참조될 때, 그것은 그러한 다수의 유사한 컴포넌트 전부를 지칭하도록 의도된다.
도 1은 본 발명의 일부 실시예들에 따른 기입 채널 회로, 전치 증폭기 및 기입 헤드를 포함하는 자기 저장 시스템을 도시한 것이다.
도 2는 본 발명의 일부 실시예들에 따른 멀티레벨 기입 전류의 예에서의 인코딩된 기입 데이터 및 관련 기입 전류 펄스를 위한 파형을 도시한 것이다.,
도 3a 및 도 3b는 본 발명의 일부 실시예들에 따라, 채널 데이터, 전치 증폭기 기입 전류 및 기입 헤드 자기장 응답을 위한 예시적인 파형들을, 멀티레벨 기입 전류가 디스에이블된 경우 및 인에이블된 경우에 대해 각각 도시한 것이다.
도 4는 본 발명의 일부 실시예들에 따른 패턴 검출 회로의 개략도를 도시한 것이다.
도 5는 본 발명의 일부 실시예들에 따른 멀티레벨 차동 신호 생성기 회로를 도시한 것이다.
도 6은 본 발명의 일부 실시예들에 따른 패턴 검출 회로 및 멀티레벨 차동 신호 생성기 회로 내에서의 다양한 신호들의 타이밍도를 도시한 것이다.
도 7은 본 발명의 일부 실시예들에 따라 전치 증폭기 회로에서 사용될 수 있는 멀티레벨 차동 신호 수신기 및 출력 드라이버를 갖는 멀티레벨 기입 드라이버를 도시한 것이다.
도 8은 본 발명의 일부 실시예들에 따라 출력 드라이버 내에서 사용될 수 있는 전력 전류원을 도시한 것이다.
도 9는 본 발명의 일부 실시예들에 따라 전력 전류원 내에서 사용될 수 있는 스위칭된 전류 미러를 도시한 것이다.
도 10은 본 발명의 일부 실시예들에 따라 전치 증폭기 회로 내에서 사용될 수 있는 위상 고정 루프, 패턴 검출 회로 및 멀티레벨 기입 드라이버를 포함하는 전치 증폭기를 도시한 것이다.
도 11은 본 발명의 일부 실시예들에 따라 멀티레벨 기입 전류로 자기 저장 장치 내에 데이터를 기록하기 위한 방법의 흐름도를 도시한 것이다.

본 발명의 다양한 실시예들은 멀티레벨 기입 전류를 이용한 자기 기록을 위한 장치, 시스템 및 방법을 제공한다. 오버슛 진폭, 오버슛 지속기간, 정상 상태 전류 I_w, 전류 상승 시간 등을 포함하지만 그에 한정되지는 않는 기입 헤드 내의 자극 단의 자화 스위칭을 강제하기 위해 이용되는 기입 전류 파형의 다양한 특성은 기록 성능을 개선하기 위해 제어될 수 있다. 일부 실시예들에서, 기입 전류의 적응 또는 변동은 자극 단의 최초 자기 상태(포화 또는 불포화), 및 기록될 일정한 데이터 시퀀스의 길이(짧음 또는 긺)에 기초한다. 일부 실시예들에서, 자극 단의 최초 자기 상태는 선행 데이터 시퀀스 길이에 의해 결정된다. 특정한 상태의 긴 데이터 시퀀스가 지금 막 기입된 경우, 자극 단은 자기적으로 포화되기에 충분한 시간을 가졌을 것이다. 데이터 신호가 최근에 상태를 변경한 경우, 자극 단은 최종 상태에서 자기적으로 포화되기에 충분한 시간을 갖지 않았을 것이다. 자극 단을 한 포화된 상태로부터 반대의 포화된 상태로 신속하고 효율적으로 스위칭하기 위해 강력한(aggressive) 기입 전류 펄스 세팅이 이용된다. 포화되지 않은 상태로부터 자극 단을 스위칭하기 위해, 덜 강력한 세팅이 이용된다. 다른 인자는 기록된 천이들 사이의 데이터 시퀀스의 길이이다. 주어진 상태의 단일 비트 또는 매우 짧은 후속 데이터 시퀀스의 경우에서, 더 빠른 자기 스위칭을 위해 강력한 세팅이 이용된다. 주어진 상태의 긴 장래의 시퀀스의 경우, 덜 강력한 세팅이 이용된다.

여기에 개시되는 멀티레벨 기입 전류는 기입 헤드의 비선형의 자기 스위칭 동작에도 불구하고, 데이터가 실질적으로 일정한 트랙 폭 및 양호한 비트-대-비트 천이를 갖고서 자기 매체에 적절하게 기록될 것을 보장하기 위해, 뚜렷한 자극 단 스위칭을 제공한다.

여기에 개시된 멀티레벨 기입 전류를 이용한 자기 기록이 어떠한 특정한 응용으로 한정되는 것은 아니지만, 한 예시적인 응용은 도 1에 도시된 하드 디스크 드라이브와 같은 자기 저장 시스템(100)이다. 저장 시스템(100)은 인터페이스 제어기(102), 채널 회로(104), 전치 증폭기(106), 하드 디스크 제어기(110), 모터 제어기(112), 스핀들 모터(114), 디스크 플래터(116), 및 판독/기입 헤드 어셈블리(120)를 포함한다. 인터페이스 제어기(102)는 디스크 플래터(116)로/로부터의 데이터의 어드레싱 및 타이밍을 제어한다. 인터페이스 제어기(102)는 프로세서, 버퍼 메모리, 포맷 제어, 에러 정정 회로 및 인터페이스 회로와 같은 장치들을 포함할 수 있다. 디스크 플래터(116) 상의 데이터는 판독/기입 헤드 어셈블리(120)가 디스크 플래터(116) 위에 적절하게 위치될 때, 그 어셈블리에 의해 기입 및 검출될 수 있는 자기 신호들의 그룹으로 구성된다. 일 실시예에서, 디스크 플래터(116)는 세로 또는 수직 기록 방안에 따라 기록된 자기 신호들을 포함한다.

전형적인 기입 동작에서, 인터페이스 제어기(102)는 디스크 플래터(116) 상에 저장될 디지털 데이터(122)를 수신하고, 대응하는 디지털 기입 데이터(124)를 채널 회로(104) 내의 기입 채널(126)에 제공한다. 디지털 데이터(122)는 SATA(Serial Advanced Technology Attachment) 인터페이스와 같은 표준화된 장치 인터페이스 상에서 연속적인 형태로 수신될 수 있다. 기입 동작 동안, 디지털 데이터(122)는 로컬 버퍼 메모리 내에 저장되고, 포맷되며, 에러 정정 코드들로 증대된다.

기입 채널(126)은 데이터를 직렬화하는 것, 데이터를 변조 코딩하고 패리티 비트를 추가하는 것, 데이터를 원하는 비트 레이트에서 직렬화하는 것, 및 기입 전치 보상(precompensation)을 수행하는 것과 같은 다수의 방식으로 디지털 기입 데이터(124)를 처리할 수 있다. 기입 채널(126)은 인코딩된 기입 데이터(130)를 전치 증폭기(106) 내의 기입 드라이버(132)에 제공한다. 일부 실시예들에서, 전치 증폭기(106)는 액추에이터 아암(actuator arm)(134) 상에 탑재되고, 인코딩된 기입 데이터(130)는 송신기에 의해 채널 회로(104)로부터 구동되고, 아암에 탑재된 전치 증폭기(106) 내의 기입 드라이버(132)에 차동 PECL(positive emitter-coupled logic) 포맷으로 플렉스 케이블을 통해 전달된다. 전치 증폭기(106)는 인코딩된 기입 데이터(130)를 아날로그 신호로 변환하고, 파형 정형을 수행하고, 오버슛 펄스들을 추가하여 기록 프로세스를 돕고, 판독/기입 헤드 어셈블리(120)의 기입 헤드 부분 내에 PECL 입력의 극성에 의해 결정된 극성의 바이폴라 프로그래머블 기입 전류(136)를 임프레스(impress)한다. 오버슛 펄스들에 후속하는 정상 상태 전류의 레벨을 포함하는 오버슛 펄스들의 특성은 판독/기입 헤드 어셈블리(120) 내의 자극 단의 최초 자기 상태에 기초하여 제어된다.

전형적인 판독 동작에서, 판독/기록 헤드 어셈블리(120)는 모터 제어기(112)에 의해 디스크 플래터(116) 상의 원하는 데이터 트랙 위에 정확하게 위치된다. 모터 제어기(112)는 디스크 플래터(116)에 대하여 판독/기록 헤드 어셈블리(120)를 위치시키는 것, 및 하드 디스크 제어기(110)의 지시 하에서 판독/기록 헤드 어셈블리(120)를 디스크 플래터(116) 상의 적절한 데이터 트랙으로 이동시킴에 의해 스핀들 모터(114)를 구동하는 것 둘 다를 한다. 스핀들 모터(114)는 디스크 플래터(116)를 결정된 회전 속도(RPM)에서 회전시킨다. 전치 증폭기(106) 내의 판독 회로(140)는 판독/기입 헤드 어셈블리(120) 상의 자기-저항성 기록 헤드 내에 바이어스 전류를 확립한다. 판독/기입 헤드 어셈블리(120)가 적절한 데이터 트랙에 인접하게 위치되고 나면, 디스크 플래터(116)가 스핀들 모터(114)에 의해 회전됨에 따라, 디스크 플래터(116) 상의 데이터를 표현하는 자기 신호들이 판독/기입 헤드 어셈블리(120)에 의해 감지된다. 감지된 자기 신호들은 디스크 플래터(116) 상의 자기 데이터를 표현하는 연속적인 미소(minute) 아날로그 신호(42)로서 제공된다. 이러한 미소 아날로그 신호(142)는 판독/기입 헤드 어셈블리(120)로부터 전치 증폭기(106) 내의 판독 회로(140)에 전송되고, 거기에서 그것은 증폭되어 아날로그 판독 데이터(146)로서 채널 회로(104) 내의 판독 채널(144)에 전달된다. 다음으로, 판독 채널(144)은 수신된 아날로그 신호를 디코딩하고 디지털화해서, 디스크 플래터(116)에 원래 기입된 사용자 데이터를 재현할 뿐만 아니라 서보 정보를 추출한다.

아날로그 판독 데이터(146)를 처리하는 것의 일부분으로서, 판독 채널 회로(802)는 아날로그 필터링, 가변 이득 증폭, 아날로그-디지털 변환, 이퀄라이제이션, 타이밍 복구, 데이터 검출, 디코딩, 역직렬화 및 서보 복조와 같은 하나 이상의 동작을 수행하여, 사용자 데이터 및 서보 정보를 획득할 수 있다. 사용자 데이터는 판독 채널(144)에 의해 디지털 판독 데이터(150)로서 인터페이스 제어기(102)에 제공되고, 거기에서 그것은 에러 정정되고, 특수한 포맷팅 필드들이 스트립되고, 사용자 장치로의 송신을 위해 버퍼 메모리 내에서 디지털 데이터(122)로서 재조립된다. 또한, 판독 채널(144)은 하드 디스크 제어기(110) 및 모터 제어기(112)를 구동하는 데에 사용하기 위해 서보 데이터(152)를 인터페이스 제어기(102)에 제공한다. 판독 및 기입 동작 동안, 인터페이스 제어기(102) 내의 마이크로코드는 스핀들 속도를 제어하고, 정확한 트랙 추종을 유지하고 트랙들 사이를 탐색하기 위해 헤드 위치를 조정한다. 이러한 기능들을 위한 서보 위치 정보는 판독 채널(144)에 의해, 디스크 플래터(116) 상에서 데이터 레코드들 사이의 구간들에 미리 기록된 전용 필드들로부터 복조된다.

저장 시스템(100)은 예를 들어 RAID(redundant array of inexpensive disks 또는 redundant array of independent disks) 기반 저장 시스템과 같은 더 큰 저장 시스템으로 통합될 수 있음에 주목해야 한다. 또한, 저장 시스템(100)의 다양한 기능들 또는 블록들은 소프트웨어 또는 펌웨어로 구현될 수 있는 한편, 다른 기능들 또는 블록들은 하드웨어로 구현됨에 주목해야 한다. 여기에 개시되는 다양한 블록들은 다른 기능과 함께 집적 회로들로 구현될 수 있다. 그러한 집적 회로들은 주어진 블록, 시스템 또는 회로의 기능들 전부를, 또는 블록, 시스템 또는 회로의 부분집합만을 포함할 수 있다. 또한, 블록들, 시스템들 또는 회로들의 구성요소들은 다수의 집적 회로에 걸쳐 구현될 수 있다. 그러한 집적 회로들은 모놀리식 집적 회로, 플립 칩 집적 회로, 멀티칩 모듈 집적 회로 및/또는 혼합 신호 집적 회로를 포함하지만 그에 한정되지는 않는, 본 기술분야에 알려져 있는 임의의 유형의 집적 회로일 수 있다. 여기에 논의된 블록들, 시스템들 또는 회로들의 다양한 기능들은 소프트웨어 또는 펌웨어로 구현될 수 있다는 점에도 주목해야 한다. 일부 그러한 경우들에서, 전체 시스템, 블록 또는 회로는 그것의 소프트웨어 또는 펌웨어 등가물을 이용하여 구현될 수 있다. 다른 경우들에서, 주어진 시스템, 블록 또는 회로의 한 부분은 소프트웨어 또는 펌웨어로 구현될 수 있는 한편, 다른 부분들은 하드웨어로 구현된다.

이제 도 2로 가서, 본 발명의 일부 실시예들에 따라 다양한 입력 데이터 패턴들을 위해 생성된 기입 전류 특성들이 설명된다. 다시, 기입 전류 특성들을 자극 단의 최초 자기 상태에 적응시킴으로써, 기록 성능을 개선하도록 자극 단의 자화 스위칭이 제어된다. 일부 실시예들에서, 자극 단의 최초 자기 상태는 가장 최근에 기입된 데이터 시퀀스에 의해 결정된다. 좌측의 컬럼(202)에는, 4개의 데이터 시퀀스(204, 206, 210 및 212)가 도시되어 있다. 우측의 컬럼(220)에는, 4개의 결과적인 기입 전류 파형(222, 224, 226 및 230)이 도시되어 있다. 즉, 데이터 시퀀스(204)가 기입을 위해 수신되어야 할 때, 자극 단을 자화하기 위해 기입 전류 파형(222)이 이용될 것이다. 이러한 예들에서, 데이터(204, 206, 210 및 212) 내의 포지티브 천이들(232), 및 결과적인 기입 전류 파형(222, 224, 226 및 230)이 도시되어 있다. 그러나, 비록 극성이 반전되긴 하지만, 도 2에 도시된 것과 같이 제어된 특성들을 갖는 기입 전류 파형을 생성하기 위해, 대응하는 네거티브 천이들도 이용될 것이다.

제1 데이터 시퀀스(204)는 천이(232) 직전에 기입된 하나 이상의 0을 포함할 수 있는 짧은 선행 시퀀스(prior sequence)(240)를 포함하며, 긴 후속 시퀀스(following sequence)(242)가 천이(232) 이후에 기입된다. 긴 후속 시퀀스(242)는 천이(232)에서 시작하여 기입될 1들의 연속을 포함할 수 있다. 짧은 시퀀스 및 긴 시퀀스 내의 비트들의 수는 어떠한 특정한 값으로도 한정되지 않는데, 왜냐하면 그들은 자기 포화까지의 시간에 영향을 주는 자극 단의 자기적 특성, 데이터 레이트 등에 기초하여 적응될 수 있기 때문이다. 여기에 개시된 일부 실시예들에서, 짧은 시퀀스 및 긴 시퀀스는 1T 및 2T의 지속기간을 갖는 것으로 지칭되며, 2T의 지속기간은 1T보다 두 배 길다. 일부 실시예들에서는 1T 지속기간이 1 비트 셀로서 정의되지만, 다른 실시예들에서는 1T 지속기간이 하나보다 많은 데이터 비트를 포함하도록 정의될 수 있다.

데이터 시퀀스(204)에 기인하는 자극 단을 통한 기입 전류(222)는 약한 오버슛 세팅을 가질 것인데, 이것은 작은 오버슛 펄스(244)가 생성될 것이며, 정상 상태 기입 전류 레벨(246)이 후속할 것임을 의미한다. 짧은 선행 시퀀스(240)로 인해 자극 단은 천이(232) 이전에 포화되지 않았을 것이며, 긴 후속 시퀀스(242)로 인해 자극 단은 신속하게 자기 포화로 강제될 필요가 없을 것이다. 이러한 두 가지 인자의 조합으로 인해, 기입 전류(222)에 대하여 약한 오버슛 세팅이 이용된다. 다시, 오버슛 진폭, 오버슛 지속기간, 정상 상태 전류 Iw, 전류 상승 시간 등을 포함하지만 그에 한정되지는 않는 기입 전류의 다양한 특성들이 제어될 수 있다. 이러한 특성들은 여기에서 기입 전류(222)의 약한 오버슛 세팅과 같이, 전체적으로 오버슛 강도에 관련하여 지칭된다.

데이터 시퀀스(206)는 긴 선행 시퀀스(250) 및 긴 후속 시퀀스(252)를 포함한다. 이 경우에서, 자극 단은 천이(232) 이전에 포화되었을 것이지만, 이것에 대하여 균형이 맞춰지는 것은 긴 후속 시퀀스(252)이다. 결과적인 기입 전류(224) 내에 종래의 오버슛 세팅이 이용된다. 데이터 시퀀스(210)는 짧은 선행 시퀀스(254) 및 짧은 후속 시퀀스(256)를 포함한다. 이 경우, 자극 단은 천이(232) 이전에 포화되지 않았을 것이지만, 이것에 대해 균형이 맞춰지는 것은 짧은 후속 시퀀스(252)이다. 결과적인 기입 전류(226) 내에서 강력한 오버슛 세팅이 이용된다. 데이터 시퀀스(212)는 긴 선행 시퀀스(260) 및 짧은 후속 시퀀스(262)를 포함한다. 이 경우에서, 자극 단은 천이(232) 이전에 포화되었을 것이고, 후속 시퀀스(252)는 짧다. 이러한 두 가지 인자의 조합으로 인해, 결과적인 기입 전류(230)에서 초-강력(super-aggressive) 오버슛 세팅이 이용된다.

일부 실시예들의 기입 전류 특성 대 데이터 시퀀스 특성이 아래의 표 1에 요약된다:

일부 실시예들에서, 표 1에 제시된 예시적인 4개의 오버슛 세팅이 이용된다. 다른 실시예들에서는 자극 단의 자기 상태를 나타내는 다양한 특성들에 기초하여, 더 많거나 더 적은 오버슛 세팅이 이용된다. 예를 들어, 데이터 시퀀스들이 추가의 입도를 갖고서 분할되어, 추가의 오버슛 세팅이 이용되는 것을 가능하게 할 수 있다. 다른 실시예들에서, 도 2의 데이터 시퀀스들은 더 적은 오버슛 세팅들, 예를 들어 데이터 시퀀스들(204, 206 및 210)을 그룹화하고 더 약한 오버슛 세팅을 이용하는 것, 및 데이터 시퀀스(212)에 대해 더 강한 오버슛 세팅을 이용하는 것으로 될 수 있다.

다시, 오버슛 진폭, 오버슛 지속기간, 정상 상태 전류 I_w 및 전류 상승 시간과 같은 기입 전류를 위한 오버슛 세팅들의 특정한 특성들은 어떠한 특정한 값들로도 한정되지 않는다. 약한 것이든 종래의 것이든 강력한 것이든 초 강력한 것이든, 오버슛 세팅 상태는 이러한 기입 전류 특성들 또는 다른 기입 전류 특성들의 하나 이상의 레벨을 규정할 수 있다. 기입 헤드 스위칭은 자기 기록 시스템들 내에서의 전체적인 기록 성능에 영향을 주는 특히 복잡한 프로세스이다. 기입 헤드 내의 자극 단의 스위칭은 자극 단에 둘러져 있는 코일로부터의 자기장에 의해 개시된다. 자극 단 자화의 급격한 스위칭은 고속 기입 프로세스에 대한 병목이다. 코일을 통과하는 기입 전류와 자극 단의 자화 상태(그리고, 그에 따라 디스크 플래터 상의 비트들의 스위칭에 영향을 주는 자기장)는 자기 매체의 특성 및 자화 프로세스의 내재적 시간 척도로 인해 비선형적으로 관련된다. 자극 단의 자기 스위칭 프로세스 동안, DW(domain wall) 핵 형성은 약 200-300 피코초의 기간 내에서 스위칭 프로세스를 개시한다. 다음으로, 자화 스위칭은 약 100-300 피코초 정도에서 한정된 속도로 전파하는 DW에 의해 발생한다. 마지막으로, 자화 포화는 약 0.10-1 나노초 정도의 기간 동안 자기 정렬을 달성함으로써 스위칭 프로세스를 완결한다. 결과적으로, 자기 응답은 기입 전류로부터 상당 시간(200-500 피코초) 지연되고, 기입 전류와는 다른 포화 파형을 갖는다. 따라서, 멀티레벨 기입 전류의 특정한 특성은 자극 단 및 자기 데이터 저장 매체 또는 디스크 플래터의 자기적 특성, 데이터가 기입되는 속도, 자기 매체 상의 데이터 저장을 위한 면 밀도 등을 포함하는 자기 기록 시스템의 특성 및 요구조건들에 적응된다.

이제 도 3a 및 도 3b를 보면, 멀티레벨 기입 전류 시스템이 디스에이블된 경우(도 3a) 및 인에이블된 경우(도 3b) 둘 다에 대해서, 특정 데이터 시퀀스들 및 기입 전류들에 대해 자극 단에서 생성되는 자기장을 위한 예들이 도시된다. 이 예에서, 1T 기간은 단일 데이터 비트 기간에 대응한다. 멀티레벨 기입 전류 시스템이 디스에이블되는 도 3a를 먼저 참조하면, 인코딩된 기입 데이터의 스트림(300)은 값들 "1111000101100000"을 포함한다. 천이들(302, 304, 306, 308, 310 및 312) 각각에 대하여, 대응하는 오버슛 펄스(314, 316, 318, 320, 322 및 324)가 기입 헤드 내의 코일로의 전치 증폭기 기입 전류(326) 내에서 생성된다. 자극 단 자화(328)는 하나의 기입 펄스에 대해 3개의 스테이지, 즉 DW 모션을 갖는 스테이지 1(330), 포화에 진입하는 스테이지 2(332) 및 포화되어 있는 스테이지 3(334)를 갖는다고 할 수 있다 ("1" 또는 "0"이 자기 매체에 기입되는 레벨들은 점선 수평선들에 의해 식별된다). 특히, 인코딩된 기입 데이터(300) 내의 천이(310)는 짧은 선행 데이터 시퀀스('0') 및 긴 후속 데이터 시퀀스('11')를 가져서, 자극 단 자화(328)가 포화(336)에 도달하는 것을 허용한다. 그러나, 천이(306)는 긴 선행 데이터 시퀀스('000') 및 짧은 후속 데이터 시퀀스('1')를 가져서, 자극 단 자화(328)가 포화에 미치지 못하는 레벨(340)에 도달하는 기입 오류(338)를 유발한다. 마찬가지로, 천이(308)는 짧은 사전 데이터 시퀀스('1')와 짧은 후속 데이터 시퀀스('0')를 가져서, 자극 단 자화가 정확하게 포화인 레벨(344)에 여전히 있을 때 다음 천이(310)에 의해 갑자기 끝나게 될 때의 열화된 기입(342)을 유발한다.

도 3b를 보면, 멀티레벨 기입 전류 시스템이 인에이블되고, 인코딩된 기입 데이터의 스트림(350)은 다시 값들 "1111000101100000"을 포함한다. 천이들(352, 354, 356, 358, 360 및 362) 각각에 대하여, 대응하는 오버슛 펄스(364, 366, 368, 370, 372 및 374)가 기입 헤드 내의 코일로의 전치 증폭기 기입 전류(376) 내에서 생성된다. 특히, 멀티레벨 기입 전류 시스템이 인에이블되면, 전치 증폭기 기입 전류(376) 내에서 다양한 오버슛 세팅들이 적용된다. 천이(354)는 긴 선행 데이터 시퀀스 및 긴 후속 데이터 시퀀스를 가지므로, 오버슛 펄스(366)는 표 1 및 도 2에 나타난 것과 같은 종래의 오버슛 세팅을 갖는다. 천이(356)는 긴 선행 데이터 시퀀스 및 짧은 후속 데이터 시퀀스를 가지므로, 대응하는 오버슛 펄스(368)는 초-강력 오버슛 세팅을 갖는다. 천이(358)는 짧은 선행 데이터 시퀀스 및 짧은 후속 데이터 시퀀스를 갖고, 따라서 대응하는 오버슛 펄스(370)는 강력한 오버슛 세팅을 갖는다. 천이(360)는 짧은 선행 데이터 시퀀스 및 긴 후속 데이터 시퀀스를 갖고, 따라서 대응하는 오버슛 펄스(372)는 약한 오버슛 세팅을 갖는다. 천이(362)는 긴 선행 데이터 시퀀스 및 긴 후속 데이터 시퀀스를 갖고, 따라서 대응하는 오버슛 펄스(374)는 종래의 오버슛 세팅을 갖는다. 오버슛 펄스들(예를 들어, 366, 368, 370, 372 및 374)의 세팅들에서의 변동의 결과로서, 자극 단 자화(380)는 예를 들어 멀티레벨 기입 전류 시스템이 디스에이블된 때에 에러들을 생성했던 위치들(382 및 384)에서 자기 매체 상에 데이터를 적절하게 저장하기에 충분할 정도로 길게, 포화된 상태에 완전하게 도달한다.

다시, 오버슛 세팅에 기초하여 전치 증폭기 기입 전류(376) 내에서 조절되는 특성들은 여기에서 개시된 것들로 한정되지 않고, 특히 오버슛 펄스 진폭 및 폭과 정상 상태 전류 레벨을 포함할 수 있다. 예를 들어, 초-강력의 오버슛 펄스(368)는 종래의 오버슛 펄스(366)에 비해 더 큰 오버슛 펄스 진폭 및 폭과, 더 높은 정상 상태 전류 레벨을 갖는다.

다양한 실시예들에서, 선행 데이터 시퀀스 및 후속 데이터 시퀀스의 길이는 채널 회로(104) 또는 전치 증폭기(106) 내에서, 또는 다른 컴포넌트들 내에서 결정될 수 있다. 도 4를 보면, 한 예시적인 실시예에서, 패턴 검출 회로(400)가 기입 드라이버(132) 내에 위치되어, 인코딩된 기입 데이터(130)를 구문분석하여 천이들 사이에서의 데이터 시퀀스들의 길이를 식별한다. 패턴 검출 회로(400)는 3개의 차동 신호, 즉 1T* 신호(402), 2T* 신호(404) 및 WD* 신호(406)를 생성한다. 1T* 신호(402)는 인코딩된 기입 데이터(130)가 하나의 T 기간의 지속기간 동안만 특정 상태로 유지될 때를 나타내고, 2T* 신호(404)는 인코딩된 기입 데이터(130)가 두 개의 T 기간의 지속기간 동안만 특정 상태로 유지될 때를 나타낸다. 1T* 신호(402) 또는 2T* 신호(404) 중 어느 것도 활성이 아닐 때, 인코딩된 기입 데이터(130)는 2개의 T 기간보다 더 길게 특정 상태에 있게 된다. 1T* 신호(402) 및 2T* 신호(404)는 2개의 T 기간만큼 지연된다. WD* 신호(406)는 1T* 신호(402) 및 2T* 신호(404)와 정렬되도록 2개의 T 기간만큼 지연된 인코딩된 기입 데이터(130)의 버전을 제공한다. 도 4의 예시적인 패턴 검출 회로(400)는 (1T, 2T 및 ≥3T에 대하여) 3개의 패턴 의존적인 기입 전류 레벨들만을 할당하지만, 패턴 검출 회로(400)는 더 적거나 더 많은 레벨을 식별하도록 적응될 수 있다. 인코딩된 기입 데이터(130)는 시프트 레지스터(410) 및 XOR 게이트(412) 내에서 1T 지연에 의한 극성 변화 또는 천이에 대해 구문분석된다. 패턴 검출 회로(400) 내의 시프트 레지스터들 및 플립플롭들은 T_BIT 간격 클럭(414)에서 클럭킹된다. 기입 전치 보상이 적용되는 경우, 그것은 T_BIT 간격 클럭 에지들의 위치적 변조로서 구현될 수 있다. 인코딩된 기입 데이터(130)의 현재 비트 및 시프트 레지스터(410)의 출력 Q0(416)로부터의 1T 지연된 비트가 상이한 경우, XOR 게이트(412)의 출력 X(420)가 어서트(assert)될 것이다. 출력 X(420)는 시프트 레지스터(422)로의 입력으로서 이용된다. 시프트 레지스터(422)의 출력 Q0(424) 및 출력 Q1(426)은 AND 게이트(430) 내에서 결합된다. XOR 게이트(412)의 출력 X(420)는 현재 비트 기간 및 이전 비트 기간으로부터의 인코딩된 기입 데이터(130) 내의 변화된 상태를 나타내므로, 시프트 레지스터(422)로부터의 출력 Q0(424) 및 출력 Q1(426)이 둘 다 어서트되는 경우, 이것은 3개의 연속적인 비트 기간이 상이한 값들을 가지며, 따라서 현재 비트 기간이 단 하나의 T 기간 동안 특정 값을 유지한다는 것을 나타내어, 차동 1T* 신호(402)를 어서트한다. XOR 게이트(412)의 출력 X(420)는 NAND 게이트(432) 내에서 시프트 레지스터(422)로부터의 반전된 출력 Q0(424) 및 출력 Q1(426)과 결합된다. 세 가지 모두가 참인 경우, 인코딩된 기입 데이터(130)는 2개의 T 기간 동안 동일한 비트 값을 유지하지만, 그것은 3개의 T 기간 전과는 상이한 것이다. D 플립플롭(434) 및 OR 게이트(436)는 인코딩된 기입 데이터(130) 내의 2개의 T 시퀀스가 검출될 때 단 하나의 T 기간보다는 2개의 T 기간 동안 어서트되는 2T* 신호(404)를 유지하기 위해 이용된다. 일부 실시예들에서, 1T* 신호(402), 2T* 신호(404) 및 WD* 신호(406)는 그들을 추가의 플립플롭 랭크(도시되지 않음)에 통과시켜 스큐들을 제거하는 것에 의해 T_BIT 클럭(414)에 재동기화될 수 있다.

패턴 검출 회로(400)의 동작은 도 6의 타이밍도에 도시되어 있다. 시프트 레지스터(410)의 출력 Q0(416)는 1T의 간격에서 클럭(414)에 의해 클럭킹되는 시프트 레지스터(410) 내에서 1T만큼 지연된 인코딩된 기입 데이터(130)에 대응한다. 노드 X(440)는 시프트 레지스터(410)로부터의 출력 Q0(416)와 인코딩된 기입 데이터(130)의 XOR이다. 시프트 레지스터(422)의 출력 Q0(424)는 역시 1T의 간격에서 클럭(414)에 의해 클럭킹되는 시프트 레지스터(422) 내에서 1T만큼 지연된 X(440)에서의 신호에 대응한다. 시프트 레지스터(422)의 출력 Q1(426)은 시프트 레지스터(422) 내에서 2T 만큼 지연된 X(440)에서의 신호에 대응한다. WD* 신호(406)는 1T* 신호(402) 및 2T* 신호(404)가 패턴 검출 회로(400) 내에서 생성될 때 그들과 동일한 2T 지연을 갖는 인코딩된 기입 데이터(130)에 대응한다. 출력 Q0(424) 및 출력 Q1(426)이 둘 다 하이(high)일 때, WD* 신호(406)가 1T 동안 특정 상태에 있으면, 1T* 신호(402)가 어서트된다. 신호 X(440) 및 출력 Q1(426)이 하이이고 출력 Q0(424)는 로우일 때, WD* 신호(406)가 2T 동안 특정 상태에 있으면, 중간 신호 2T-1(442)는 1T 동안 하이로 된다. 2T* 신호(404)는 신호 2T-1(442)에 대응하지만, WD* 신호(406)가 2T 동안 특정 상태에 있는 동안, 2T 동안 하이로 유지된다.

도 5를 보면, 본 발명의 일부 실시예들에 따라 멀티레벨 차동 신호 생성기 회로(500)가 도시된다. 한 예시적인 실시예에서, 멀티레벨 차동 신호 생성기 회로(500)는 기입 채널(126) 내에 위치되고, 1T* 신호(402), 2T* 신호(404) 및 WD* 신호(406)에 기초하여 멀티레벨 3원 신호 TW(502)를 생성한다. 3진 신호 TW(502)는 자극 단의 상태 및 기입되는 데이터의 표시로서 채널 회로(104) 내의 기입 채널(126)로부터 전치 증폭기(106) 내의 기입 드라이버(132)에 송신되어, 기입 드라이버(132)가 적절한 멀티레벨 기입 전류를 자극 단에 인가하는 것을 가능하게 할 수 있다. 3진 신호 TW(502) 또는 다른 신호는 자극 단의 상태의 표시를 제공하며, 여기에서 패턴 표시 신호라고도 지칭된다. 도 5에 도시된 멀티레벨 차동 신호 생성기 회로(500)의 예시적인 실시예는 전류 모드 CMOS 논리 출력 스테이지이지만, 대안적인 실시예들에서는 3진 신호 TW(502) 또는 자극 단의 상태의 다른 표시가 임의의 적합한 회로 또는 장치 내에서 생성될 수 있다. 롱 테일드 쌍(long-tailed pair)(504)은 공통 테일 전류원(510) 및 보충 테일 전류원들(520 및 530)로부터 3진 신호 TW(502)로의 전체 테일 전류 I4의 흐름을 제어하기 위한 트랜지스터들(506 및 508)을 포함한다. 제1 보충 테일 전류원(520)은 2T* 신호(404)에 의해 제어되는 차동 쌍 트랜지스터들(524 및 526)에 의해 테일 전류 노드(522)를 향해 또는 그로부터 멀어지게 조종되는 테일 전류 노드(522)에 접속된다. 제2 보충 테일 전류원(530)은 1T* 신호(402)에 의해 제어되는 차동 쌍 트랜지스터(532 및 534)에 의해 테일 전류 노드(522)를 향해 또는 그로부터 멀어지게 조종되는 테일 전류 노드(522)에 접속된다. 도 5 및 도 6의 실시예에서, 테일 전류원(510)으로부터의 I₁ < 제1 추가 테일 전류원(520)으로부터의 I₂ < 제2 추가 테일 전류원(530)으로부터의 I₃이다.

동작 시에, WD* 신호(406)는 전류 라우팅 쌍(506 및 508)에 인가되고, 그에 따라 전류가 NRZ 인코딩된 기입 데이터(130)의 극성에 따라, 일부 실시예들에서는 플렉스 케이블 도전체들의 쌍을 포함하는 3진 신호 TW(502) 출력 중 하나 또는 다른 하나로 지향되게 한다. 인코딩된 기입 데이터(130) 내에 어떠한 1T 또는 2T 런(run)도 없을 때, 트랜지스터들(506 및 508)은 3진 신호 TW(502) 출력들 사이에서 테일 전류원(510)으로부터의 테일 전류를 스위칭한다. 2T 런 동안 2T* 신호(404)가 어서트될 때, 테일 전류원(510)으로부터의 테일 전류 노드(522)에서의 전류는 제1 추가 테일 전류원(520)으로부터의 전류에 의해 보충된다. 마찬가지로, 1T 런 동안 1T* 신호(402)가 어서트될 때, 테일 전류원(510)으로부터의 테일 전류 노드(522)에서의 전류는 제2 추가 테일 전류원(530)으로부터의 전류에 의해 보충된다. 테일 전류 노드(522)에서의 전류 파형이 도 6에 도시되어 있다. 전류원들(510, 520 및 530)의 특정한 전류 레벨들은 도 6에 도시된 것들로, 심지어는 도 6에 도시된 상대적 레벨들로도 한정되지 않고, 전치 증폭기(106) 내의 수신 회로가 인코딩된 기입 데이터(130) 내의 상이한 자극 단 상태들 및/또는 런 길이들을 구별하는 것을 가능하게 하는 임의의 적합한 레벨로 설정될 수 있다. 결과적인 3진 신호 TW(502)도 도 6에 도시되어 있다.

대칭의 차동 출력 파형 TW(502)를 달성하기 위해, P 타입 장치들로 구성된 멀티레벨 차동 신호 생성기 회로(500)의 상보적 부분은 위에서 논의된 N 타입 장치들(506, 508, 524, 526, 532 및 534)을 미러링한다. P 타입 트랜지스터들(540 및 542)은 트랜지스터들(506 및 508)에 상보적으로 스위칭하여, WD'* 신호(546)의 제어 하에서 노드(544)로부터의 테일 전류를 3진 신호 TW(502)로 조종한다. P 타입 트랜지스터들(550 및 552)은 N 타입 트랜지스터들(524 및 526)에 대한 대응부분들로서, 2T'* 신호(566)의 제어 하에서 추가 테일 전류원(554)으로부터의 전류를 테일 전류 노드(544)로 스위칭한다. P 타입 트랜지스터들(560 및 562)은 N 타입 트랜지스터들(532 및 534)의 대응부분들로서, 1T'* 신호(566)의 제어 하에서 추가 테일 전류원(564)으로부터의 전류를 테일 전류 노드(544)로 스위칭한다. 제어 신호들 WD'* 신호(546), 2T'* 신호(556) 및 1T'* 신호(566)는 WD* 신호(406), 2T* 신호(404) 및 1T* 신호(402)와 동시에 스위칭하지만, 본 기술분야에 통상의 지식을 가진 자라면 이해하듯이, 그들은 레벨 시프트될 수 있다.

특히, 멀티레벨 차동 신호 생성기 회로(500)는 도 6의 3진 신호 TW(502)의 파형에 대하여 레벨 '0'으로서 식별되는 공통 모드 전압에 관하여 대칭의 3진 파형 TW(502)를 제공하도록 적응된다. 그러나, 멀티레벨 기입 전류 시스템의 다양한 실시예들은 3진 파형을 생성하거나, 다양한 상태들을 기입 드라이버(132)에 다르게 전달하기 위해 대안적인 회로들 또는 장치들을 이용할 수 있다. 예를 들어, 멀티레벨 차동 신호 생성기 회로(500)의 예시적인 실시예는 적층된 전류 스위치들로서 구현된다. 대안적인 실시예들에서, 그것은 적절한 논리 게이팅이 수반되는 1 레벨 스위치들의 트리플렛으로서 구현되지만, 특히 공급 헤드룸에 문제가 있을 때 P타입 상보적 부분의 생략이 가능하다.

멀티레벨 차동 신호 생성기 회로(500)는 3레벨 차동 신호 3진 신호 TW(502)를 플렉스 케이블 도전체들 또는 다른 적합한 도전체들(도 1의 130 참조)을 통해 전치 증폭기(106) 내에 위치된 기입 드라이버(102)에 전달한다. 다른 실시예들에서는, 위에서 개시된 바와 같이, 패턴 검출 회로(400)는 예시적인 개시된 개수의 상태보다 더 많거나 더 적게 검출하여, 3진 신호 TW(502) 내의 다른 개수의 레벨들을 유발할 수 있다. 3진 신호 TW(502) 내의 2·I₁·R_T의 (인코딩된 기입 데이터(130) 내의 런들 ≥3T에 대한) 베이스 피크-대-피크 차동 레벨로부터, 신호 전압은 2T 런에 대해 2·I₂·R_T만큼 상승하고, 1T 런에 대해 2·I₃·R_T만큼 상승한다. (R_T는 도 7의 종단 저항기(706)의 저항이고, I₁은 테일 전류원(510)으로부터의 전류이고, I₂는 제1 추가 테일 전류원(520)으로부터의 전류이고, I₃는 제2 추가 테일 전류원(530)으로부터의 전류이다.) I₁, I₂ 및 I₃는 고정적일 수도 있고 가변적일 수 있다.

도 7을 보면, 본 발명의 실시예들에 따라 전치 증폭기 회로(106) 내에서 이용될 수 있는 멀티레벨 차동 신호 수신기(702) 및 출력 드라이버(704)를 구비하는 멀티레벨 기입 드라이버(700)가 개시되어 있다. 기입 드라이버(700)는 도 1의 기입 드라이버(132) 대신에 사용하기에 적합할 수 있다. 본 기술분야의 통상의 지식을 가진 자가 이해하는 바와 같이, 멀티레벨 기입 드라이버 내에 역시 포함될 수 있는 헤드 디가우스(head degauss)와 같은 자기 기입 드라이버 특징들은 명확성을 위해 도 7에 도시된 기입 드라이버(700)로부터 생략된다. 수신기(702)는 3진 신호 TW(502)를 종단 저항기(706) 및 버퍼 트랜지스터(710 및 712)와 전류원들(714 및 716)로 이루어진 버퍼/종단기 스테이지 내로 수신하여, 버퍼링된 3진 신호(720)를 산출한다. 종단 저항기(706)는 총 저항 R_T=Z₀를 가지며, Z₀는 도 1의 상호접속부(130)의 특성 임피던스이다. 종단 저항기(706)는 중간 탭을 가지며, 내부 전압원(758)에 의해 설정된 공통 모드 전압 기준을 중간점으로 한다. 버퍼링된 3진 신호(720)는 고속 제로크로싱 비교기(722) 및 2개의 슬라이서(724 및 726)에 제공된다. 제로크로싱 비교기(722)의 출력(730)은 천이 배치를 지배하고, 마스터 타이밍 채널로서 기능하여, 전치 증폭기(106) 내의 다중 경로들을 통한 엄격한 스큐 제어 및 상승 시간에 의해 유발되는 시간-대-임계치 시프트에 대한 임의의 필요성을 감소시킨다.

슬라이서들(724 및 726)은 공통 모드 전압을 초과하는 프로그래밍가능한 시프트들로서 독립적으로 확립되는 임계치들을 갖는다. 일부 실시예들에서, 슬라이서들은 한쪽에서는 반대 극성의 버퍼링된 3진 신호(720)를 수신하기 위해 2개의 병렬 트랜지스터의 베이스들에서 2개의 (반대 극성 신호) 단자들(734 및 736)을 갖고, 다른 쪽에서는 제3 트랜지스터(742)의 베이스에서 기준 입력(740)을 갖는 입력 차동 쌍(732)을 갖는 절대값 감지 입력들로 구성된다. 슬라이서들(724 및 726)을 위한 임계치들은 디지털-아날로그 변환기(744 및 746)에 의해 설정된다. 디지털-아날로그 변환기(744)는 임계 신호(748)에 의해 2T 런 레벨(602)(도 6)과 1T 런 레벨(604) 사이의 중간에 있는 레벨로 프로그래밍된다. 디지털-아날로그 변환기(746)는 임계치 신호(750)에 의해 기준선(≥3T) 런 레벨(606)과 2T 런 레벨(602) 사이의 중간에 있는 레벨로 프로그래밍된다. 슬라이스 레벨들은 디지털-아날로그 변환기들(744 및 746)의 출력들(752 및 754) 각각을 공통 모드 전압원(758)에 의해 제공되는 버퍼링된 3진 신호(720)의 공통 모드 전압 신호(756)와 합산함으로써 계측된다. 일부 경우들에서, 적응적 슬라이싱 및 입력 레벨 추적은 추적 클립 레벨들을 획득하기 위해서, 또는 최초 가변 이득 증폭기(도시되지 않음)를 제어하기 위해 피크 검출기(도시되지 않음)를 이용하여 달성될 수 있다. 또 다른 경우들에서, 슬라이스 레벨들은 하드웨어에 내장될 수 있다.

수신기(702)로부터, 제로크로싱 비교기(722)의 출력(730) 및 슬라이서들(724 및 726)의 출력들(760 및 762)은 기입 헤드(764) 내의 전류를 스위칭하는 출력 드라이버(704)에 제공된다. (기입 헤드(764)는 일부 실시예들에서 기입 헤드(764)와 기입 드라이버(700) 사이에 FOS(flex-on-suspension)를 두고서 전치 증폭기(106)의 외부에 위치된다.) 멀티헤드 전치 증폭기들은 각각의 기입 헤드를 위해 별개의 출력 드라이버를 구비할 수 있다. 제로크로싱 비교기(722)는 2개의 양방향 클럭킹된 플립플롭들(764 및 766)을 클럭킹하여, 1T 및 2T 전류 증강을 담당하는 드라이버 브리지(772)의 부분들 내에서 기입 전류 흐름을 동기화하기 위해 시간 정렬된 인에이블 신호들 1Tcurr(768) 및 2Tcurr(770)을 생성한다. (플립플롭들(764 및 766)의 양방향성은 도 7에서 병렬 반전/비반전 클럭 입력 단자들에 의해 나타내어진다.) 제로크로싱 비교기(722)의 출력(730)은 또한 플립플롭들(764 및 766)의 C→Q 지연에 등가인 지연을 갖고서 지연 요소(774) 내에 증축되어, 정상 상태 인에이블 신호 SS(776) 및

(778)을 산출한다. 지연 요소들(780 및 782)은 일부 실시예들에서 플립플롭들(764 및 766) 상의 만족스러운 셋업/홀드 시간을 보장하기 위해 슬라이서 출력들(760 및 782) 내에 삽입될 수 있다. 이러한 방식의 재동기화는 전치 증폭기(106) 및 판독/기입 헤드 어셈블리(120) 내에서의 코어-대-헤드셀 라우팅에서 엄격한 시간 일치를 시행할 필요성을 경감시킨다.

정상 상태 인에이블 신호들 SS(776) 및

(778)은 인에이블 신호 SS(776)의 상승 및 하강 에지들에 의해 각각 개시되는 프로그래밍가능한 폭의 오버슛 펄스들 OSP(786) 및 OSN(788)을 생성하는 양방향 오버슛 생성기(784)에 제공된다. 5개의 신호 1Tcurr(768), 2Tcurr(770), OSP(786), OSN(788) 및 SS(776)는 연합하여, 멀티레벨 기입을 지원하도록 향상되는 종래의 브리지(772)로서 구성되는 전치 증폭기의 기입 출력 드라이버(704)를 제어한다. 브리지(772)는 4개의 유사한 전력 전류원 PCS 셀(790, 792, 794 및 796)을 포함한다. 일부 실시예들에서 동일한 것인, 동일한 '하이' PCS 셀들(790 및 792)은 포지티브 (VCC) 서플라이(798)로 레퍼런스된다. 일부 실시예들에서 서로 동일하며 '하이' PCS 셀들(790 및 792)에 대하여 네거티브 극성을 갖는 그들의 '로우' 대응부분인 PCS 셀들(794 및 796)은 네거티브 (VEE) 레일(800)로 레퍼런스된다. 둘 다 제로크로싱 비교기(722)에서 발원하는 SS 신호(776) 및 그것의 상보적

(778)은 전혀 다른 반대되는 PCS 셀들(각각 790 및 796, 792 및 794)을 활성화하여, 기입 전류 극성 토글링을 제어한다. PCS 셀들(790 및 796)의 인에이블링은 '포지티브' 헤드 전류를 제공하는 반면에, PCS 셀들(792 및 794)의 인에이블링은 '네거티브' 헤드 전류를 제공한다.

기입 헤드(764)는 (도 1의 요소(130)에 의해 나타내어지는) 전송 라인 또는 FOS 도전체들(802 및 804)에 의해 전치 증폭기(106)에 연결되고, 따라서 저항기들(806 및 808)은 종단 및 반사 흡수를 위해 기입 드라이버(700) 내에, 또는 전치 증폭기(106) 내에 제공될 수 있다. 저항기(806 및 808)는

에 대해 적합한 선택인 그라운드 레퍼런스된 것으로 도시되고, 이때 저항기들(806 및 808)의 합계값은 전송 라인(802)의 특성 임피던스(Z₀)와 동일하지만, 이러한 구성으로 한정되지는 않는다.

SS_Ref(812), OS_Ref(814), 1TSS_Ref(816), 1TOS_Ref(818), 2TSS_Ref(820), 2TOS_Ref(822)를 포함하는 6개의 전류 기준 신호(810)가 PCS 셀들(790, 792, 794 및 796)에 전달되어, 기입 전류 크기들을 확립한다. 전류 기준 신호들(810)은 아래와 같이 정의된다:

SS_Ref(812) : (런 길이 ≥ 3T에 대한) 정상 상태 기준선 기입 전류

OS_Ref(814) : (런 길이 ≥ 3T에 대한) 오버슛 기준선 기입 전류

1TSS_Ref(816): (런 길이 = 1T에 대한) SS_Ref(812) 위의 증분적 정상 상태 전류

1TOS_Ref(818): (런 길이 = 1T에 대한) OS_Ref(814) 위의 증분적 오버슛 전류

2TSS_Ref(820): (런 길이 = 2T에 대한) SS_Ref(812) 위의 증분적 정상 상태 전류

2TOS_Ref(822): (런 길이 = 2T에 대한) OS_Ref(814) 위의 증분적 오버슛 전류

전류 기준 신호들(810)은 모든 헤드셀들에 의해 공유되는 디지털-아날로그 변환기들(도시되지 않음)로부터 도출될 수 있으며, 1T, 2T 및 ≥3T 런 길이 각각에 대한 정상 상태(SS) 및 오버슛(OS) 기입 전류의 독립적으로 프로그래밍가능한 값들을 지원할 수 있다.

도 8을 보면, 본 발명의 일부 실시예들에 따라 PCS 셀(796)을 대신하여 사용하기에 적합한 로우측 PCS 셀(830)의 단순화된 도면이 도시되어 있다. PCS 셀(830)은 6개의 전류 미러(832, 834, 836, 838, 840 및 842), 및 SS 신호(776) 및 OSP 신호(786)로 키오프되는 관련 게이팅/인에이블링 논리를 포함한다. 전류 미러들(832, 834, 836, 838, 840 및 842)의 출력들(850, 852, 854, 856, 858 및 860)은 각각 그들의 전류 미러가 인에이블될 때 PCS 셀 출력(862)으로의 전류에 기여한다. 전류 미러(832)는 SS 신호(776)가 어서트될 때 출력(850)에서 SS_Ref(812) 기준 전류를 제공한다. 전류 미러(834)는 OSP 신호(786)가 어서트될 때 출력(852)에서 OS_Ref(814) 기준 전류를 제공한다. 전류 미러(836)는 SS 신호(776) 및 2Tcurr 신호(770) 둘 다가 어서트될 때 출력(854)에서 2TSS_Ref(820) 기준 전류를 제공한다. 전류 미러(838)는 OSP 신호(786) 및 2Tcurr 신호(770) 둘 다가 어서트될 때 출력(856)에서 2TOS_Ref 신호(822) 기준 전류를 제공한다. 전류 미러(840)는 SS 신호(776) 및 1Tcurr 신호(768) 둘 다가 어서트될 때 출력(858)에서 1TSS_Ref(816) 기준 전류를 제공한다. 전류 미러(842)는 OSP 신호(786) 및 1Tcurr(768) 둘 다가 어서트될 때 출력(860)에서 1TOS_Ref(818) 기준 전류를 제공한다. 일부 실시예들에서, 전류 합산은 복수의 전류 미러의 출력에서보다는 고속 전류 미러로의 입력에서 수행된다.

도 9를 보면, 본 발명의 일부 실시예들에 따라 도 8의 전류 미러들(832, 834, 836, 838, 840 또는 842) 중 하나로서 사용하기에 적합한 스위칭된 전류 미러(900)가 도시되어 있다. 일부 실시예들에서, 스위칭된 전류 미러(900)는 도 9에 도시되어 있는 바와 같이 오프일 때 BVcbo 체제로 동작하는 바이폴라 트랜지스터들(902 및 904)을 구비하는 BiCMOS 에미터-인에이블드 전류 미러이다. 일부 다른 실시예들은 에미터 축퇴에 의해 설정되는 전류들 및 베이스가 스위칭되는 전압 레벨들을 갖는 전류를 라우팅하는 모두 바이폴라인 쌍(current-routing all bipolar transistor pair)을 포함한다. 스위칭된 전류 미러(900)는 SS_Ref(812), OS_Ref(814), 1TSS_Ref(816), 1TOS_Ref(818), 2TSS_Ref(820) 및 2TOS_Ref(822)를 포함하는 6개의 전류 기준 신호(810) 중 하나에 의해 전류 기준 입력(906)을 통해 공급을 받는다. CMOS 인에이블 트랜지스터(910)는 도 7에 도시된 바와 같이 SS 신호(776), OSP 신호(786), 또는 SS 신호(776), OSP 신호(786), 1Tcurr 신호(768) 및 2Tcurr 신호(770)의 조합에 의해 제어되는 출력 바이폴라 트랜지스터(904)와 직렬 접속된다. 스위칭된 전류 미러(900)에서 전류 진폭이 올바르게 재생되도록 인에이블 트랜지스터(910)의 유한 저항을 처리하기 위해, 더미 CMOS 트랜지스터(912)가 입력 바이폴라 트랜지스터(902)와 직렬 접속된다. 트랜지스터(914)는 전류 기준 입력(906)과 공통 베이스 노드(916) 사이에 접속되어, 입력 바이폴라 트랜지스터(902)를 고속 다이오드 방식으로 접속한다. 장치 크기들은 각각의 미러 내에서의 최대 전류 레벨에 적합하게 조정될 수 있다.

하이측 PCS 셀들(790 및 792)은 유사하지만, 도 9의 NMOS 및 NPN 장치들 대신에 PMOS 및 PNP 장치들을 이용하는 상보적 극성의 장치들을 이용한다.

명확성을 위해, 도 7 및 도 8은 VCC/VEE 레일 전위들에 대하여 브리지 제어 신호들을 해석 또는 참조하기 위해 이용될 수 있는 레벨 시프터들을 생략한다. '전류 모드' 아키텍처가 설명되어 있지만, 멀티레벨 기입 전류들을 지원하는 대안적인 실시예들도 본 발명의 범위 내에 든다. 멀티레벨 기입 전류 방안은 런 길이에 의존하는 오버슛 폭의 제어를 허용하도록 확장될 수 있거나, 하나 이상의 기입 전류 레벨을 생략하도록 단순화될 수 있다.

도 10을 보면, 위상 고정 루프(1002), 패턴 검출 회로(1004) 및 멀티레벨 기입 드라이버(1006)를 포함하는 전치 증폭기(1000)의 다른 실시예가 도시되어 있는데, 여기에서 멀티레벨 기입 제어는 채널 회로 내의 특수한 회로망없이 전치 증폭기 내에서 수행된다. 따라서, 종래의 기록 채널들을 이용할 때, 멀티레벨 기입의 이점들이 확보될 수 있다. 이진 NRZ 인코딩된 기입 데이터(1010)는 PECL 수신기(도시되지 않음)에 의해 전치 증폭기(1000) 내의 채널로부터 수신되고, 비트셀 기간의 중앙에서 위상 고정 루프(PLL)(1002) 및 병렬 변환기(1012)와, 위상 고정 루프(1002)에 의해 클럭킹된 로우(low) 셋업/홀드 시간 D 플립플롭에 전달된다. 위상 고정 루프(1002)는 위상 검출기(1014), 차지 펌프(1016) 및 전압 제어 발진기(1020)를 포함한다. 위상 검출기(1014)는 위상 고정 루프(1002)에 의해 생성된 클럭(1022)과 인코딩된 기입 데이터(1010)에서의 차이를 검출하므로, 그것은 출력(1024)에서 더 높은 또는 더 낮은 전압을 생성하도록 차지 펌프(1016)를 제어한다. 클럭(1022)의 위상 및/또는 주파수는 차지 펌프(1016)의 출력(1024)에서의 전압에 응답하여 전압 제어 발진기(VCO)(1020)에 의해 제어된다. 광범위한 데이터 레이트를 수용하기 위해, VCO 중심 주파수(1026) 및 PLL 루프 이득(1030)은 전치 증폭기 내의 사용자 설정가능한 레지스터들을 통해 프로그래밍 가능하게 된다. 일부 실시예들에서, 인코딩된 기입 데이터(130)는 데이터 재판독 동안의 클럭 복구를 돕기 위해 채널에 의해 코딩된 런 길이를 가질 것이고, 따라서 위상 고정 루프(1002)에서의 클럭 추출은 Alexander 또는 Hogge 종류의 천이 감지형 위상 검출기를 이용할 수 있다. 전압 제어 발진기(1020)는 비트 레이트에서 동작한다.

급속한 판독-기입 모드 천이 시간들을 허용하기 위해, 인코딩된 기입 데이터(1010)는 위상 고정 루프(1002)가 여기에서 선행 잠금(anticipatory lock-in)이라고 지칭되는 잠금을 달성하는 것을 허용하도록, 기입 동작에 충분히 앞서 일정 주파수 패턴으로 구동될 수 있다.

병렬 변환기(1012)의 출력(1032) 및 클럭(1022)은 일부 실시예들에서는 도 4에서와 같이 제조되는 패턴 검출 회로(1004)에 제공된다. 전치 증폭기(1000)는 멀티레벨 패턴 검출 논리를 실현하기에 충분한 속도의 고속 CMOS 장치들을 포함하는 고성능 SiGe BiCMOS 공정들로 제조될 수 있다.

위상 고정 루프(1002), 병렬 변환기(1012) 및 패턴 검출 회로(1004)는 일부 실시예들에서 전치 증폭기(1000)의 코어 회로망 내에 위치되고, 복수의 헤드셀을 서빙한다. 각각의 헤드셀은 일부 실시예들에서 도 7에서와 같이 제조되는 멀티레벨 기입 드라이버(1006)를 포함한다. 멀티레벨 기입 드라이버(1006)의 출력(1034)은 예를 들어 위에서 논의된 것과 같은 플렉시블 전송 라인(FOS)(104)을 통해 기입 헤드(1036)에 인가된다.

패턴 검출 회로(1004)와 멀티레벨 기입 드라이버(1006) 사이의 인터페이스는 도 5에 도시된 것과 같이, 그리고 3진 파형을 이용하는 도 7의 수신기(702) 내에서 구현될 수 있다. 다른 실시예들에서, 도 4에 도시된 것과 같은 패턴 검출 회로(1004)에 의해 제공되는 1T* 신호(1042), 2T* 신호(1044) 및 WD* 신호(1046)는 중간의 3진 파형 전송을 이용하지 않고서 멀티레벨 기입 드라이버(1006)에 의해 직접 처리될 수 있는데, 왜냐하면 패턴 검출 회로(1004)와 멀티레벨 기입 드라이버(1006) 사이에서는, 일부 실시예들에서 채널 회로(104)와 전치 증폭기(106) 사이에서 이용되는 것과 같은 어떠한 플렉시블 전송 라인도 필요하지 않기 때문이다.

일부 실시예들에서, 패턴 검출 회로들(400 및 1004)은 기입 전치 보상 회로를 포함할 수 있다.

위에서 개시되고 도 4-10에 도시된 패턴 검출 회로(400), 멀티레벨 차동 신호 생성기 회로(500), 및 수신기(702) 및 드라이버 브리지(772)를 포함하는 기입 드라이버(700)는 특정 천이(또는 후속 시퀀스) 이후의 런의 길이를 검출하고, 천이에서의 오버슛 레벨을 조절한다. 제어될 수 있는 특성들은 1T, 2T, 3T 또는 그 이상의 후속 시퀀스들을 위한 레벨들을 차별화하는 정상 상태 전류 레벨과, 오버슛 펄스 진폭 및 폭을 포함하지만 그에 한정되지는 않는다. 이러한 실시예들은 또한 오버슛 펄스가 천이를 위해 생성될 때 선행 및 후속 시퀀스 둘 다의 런 길이가 알려지도록, 전치 증폭기(106) 내에 버퍼(도시되지 않음)를 포함시키고 수 개의 T 기간만큼 기입 데이터를 지연시킴으로써 선행 시퀀스들에 기초하여 천이에서의 오버슛 레벨을 제어하기 위해 이용될 수 있다.

도 11을 보면, 흐름도(1100)는 예를 들어 도 1의 저장 시스템(100) 내에 있는 것과 같은 채널 회로(104) 및 전치 증폭기(106) 내에서의, 본 발명의 일부 실시예들에 따라 멀티레벨 기입 전류로 자기 저장 장치 내에 데이터를 기록하기 위한 방법을 도시한다. 흐름도(1100)를 따르면, 자기 헤드 내의 자극 단의 자화 상태는 데이터 천이에 인접한 데이터 시퀀스들의 런 길이에 기초하여 결정된다 (블록(1102)). 자극 단의 자화 상태를 나타내는 적어도 하나의 신호가 생성된다 (블록(1104)). 신호는 자극 단의 자화 상태를 직접 나타낼 수 있거나, 또는 자극 단의 자화 상태를 간접적으로 나타내기 위해 데이터 천이에 인접한 선행 데이터 시퀀스 및/또는 후속 데이터 시퀀스에 기초할 수 있다. 멀티레벨 기입 전류는 신호에 기초하여 기입 헤드에 대해 생성된다 (블록(1106)).

여기에 개시된 멀티레벨 기입 전류를 이용한 자기 기록 시스템은 일부 실시예들에서 기입되는 데이터 패턴들에 기초하여 기입 전류를 자극 단의 자화 상태에 적응시킴으로써, 고밀도 데이터 패턴이 자기 매체 상에서 더 높은 품질로 기록되는 것을 가능하게 한다. 자기 천이들은 천이들 동안 덜 뚜렷한 곡률들을 가져서, 더 양호한 비트-대-비트 천이 및 더 적은 트랙폭 변조를 제공한다.

결론적으로, 본 발명은 멀티레벨 기입 전류를 이용한 자기 기록을 위한 신규한 장치, 시스템, 및 방법을 제공한다. 본 발명의 하나 이상의 실시예의 상세한 설명이 위에 제공되었지만, 본 기술분야의 숙련된 자들에게는 본 발명의 취지로부터 벗어나지 않는 다양한 대안들, 수정들 및 균등물들이 명백할 것이다. 그러므로, 상기 설명은 첨부된 청구항들에 의해 정의되는 본 발명의 범위를 제한하는 것으로서 받아들여져서는 안 된다.

Claims

멀티레벨 기입 전류 파형을 이용한 자기 기록 장치로서,
자기 기입 헤드와,
상기 자기 기입 헤드에 의해 기입될 데이터 내의 패턴을 검출하여, 패턴 표시 신호를 산출하도록 동작할 수 있는 패턴 검출 회로와,
상기 자기 기입 헤드를 위한 상기 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있는 기입 드라이버를 포함하되,
상기 멀티레벨 기입 전류 파형의 적어도 하나의 전기적 특성은 상기 패턴 검출 회로에 의해 검출되는 상기 패턴에 기초하는
자기 기록 장치.
제1항에 있어서,
상기 자기 기입 헤드에 의해 기입될 상기 데이터 내의 상기 패턴은 상기 자기 기입 헤드의 자기 포화 레벨(a magnetic saturation level)을 나타내는
자기 기록 장치.
제2항에 있어서,
상기 기입 드라이버는, 상기 자기 기입 헤드의 상기 자기 포화 레벨이 특정 포화 레벨을 초과할 때 상기 기입될 데이터의 천이(a transition)에 대해 제1 기입 전류 레벨을 생성하고, 상기 자기 기입 헤드의 상기 자기 포화 레벨이 상기 특정 포화 레벨 미만일 때 제2 기입 전류 레벨을 생성하도록 동작할 수 있으며, 상기 제1 기입 전류 레벨은 상기 제2 기입 전류 레벨보다 더 강력한(agressive)
자기 기록 장치.
제1항에 있어서,
상기 패턴 검출 회로는 상기 자기 기입 헤드에 의해 기입될 상기 데이터의 적어도 제1 런 길이(run length) 및 제2 런 길이를 검출하도록 동작할 수 있는
자기 기록 장치.
제1항에 있어서,
상기 패턴 검출 회로는 천이에 선행하는 데이터가 제1 지속기간보다 오랫동안 변경되지 않은 채로 유지되는지, 및 상기 천이에 후속하는 데이터가 제2 지속기간보다 오랫동안 변경되지 않은 채로 유지되는지를 검출하도록 동작할 수 있는
자기 기록 장치.
제5항에 있어서,
상기 제1 지속기간 및 상기 제2 지속기간은 상기 자기 기입 헤드에 의해 기입될 상기 데이터 내의 비트 기간을 포함하는
자기 기록 장치.
제5항에 있어서,
상기 기입 드라이버는, 상기 천이에 선행하는 데이터가 상기 제1 지속기간보다 오랫동안 변경되지 않은 채로 남아있지 않고 상기 천이에 후속하는 데이터가 상기 제2 지속기간보다 오랫동안 변경되지 않은 채로 남아있을 때, 제1 특성을 갖는 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있고,
상기 기입 드라이버는, 상기 천이에 선행하는 데이터가 상기 제1 지속기간보다 오랫동안 변경되지 않은 채로 남아있고 상기 천이에 후속하는 데이터가 상기 제2 지속기간보다 오랫동안 변경되지 않은 채로 남아있을 때, 제2 특성을 갖는 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있고,
상기 기입 드라이버는, 상기 천이에 선행하는 데이터가 상기 제1 지속기간보다 오랫동안 변경되지 않은 채로 남아있지 않고 상기 천이에 후속하는 데이터가 상기 제2 지속기간보다 오랫동안 변경되지 않은 채로 남아있지 않을 때, 제3 특성을 갖는 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있고,
상기 기입 드라이버는, 상기 천이에 선행하는 데이터가 상기 제1 지속기간보다 오랫동안 변경되지 않은 채로 남아있고 상기 천이에 후속하는 데이터가 상기 제2 지속기간보다 오랫동안 변경되지 않은 채로 남아있지 않을 때, 제4 특성을 갖는 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있으며,
상기 제2 특성은 상기 제1 특성보다 더 강력하고, 상기 제3 특성은 상기 제2 특성보다 더 강력하며, 상기 제4 특성은 상기 제3 특성보다 더 강력한
자기 기록 장치.
제1항에 있어서,
상기 멀티레벨 기입 전류 파형의 상기 적어도 하나의 전기적 특성은 오버슛 펄스 진폭, 오버슛 펄스 폭, 및 오버슛 펄스에 후속하는 정상 상태 전류 레벨로 이루어진 그룹으로부터 선택되는
자기 기록 장치.
제1항에 있어서,
상기 패턴 표시 신호는 상기 자기 기입 헤드에 의해 기입될 상기 데이터가 제1 펄스 지속기간을 가질 때를 나타내는 제1 신호와, 상기 기입될 데이터가 제2 펄스 지속기간을 가질 때를 나타내는 제2 신호를 포함하며,
상기 자기 기록 장치는 상기 패턴 표시 신호에 기초하여 3진 신호를 생성하도록 동작할 수 있는 멀티레벨 차동 신호 생성기 회로를 더 포함하는
자기 기록 장치.
제9항에 있어서,
상기 3진 신호의 상태를 결정하며 상기 3진 신호의 상태에 기초하여 상기 기입 드라이버를 제어하도록 동작할 수 있는 수신기를 더 포함하는
자기 기록 장치.
제10항에 있어서,
상기 수신기는 제로크로싱 검출기 및 복수의 슬라이서를 포함하는
자기 기록 장치.
제10항에 있어서,
상기 패턴 검출 회로 및 상기 멀티레벨 차동 신호 생성기 회로는 채널 회로 내에 위치되며, 상기 수신기 및 상기 기입 드라이버는 전치 증폭기 회로 내에 위치되는
자기 기록 장치.
제1항에 있어서,
상기 기입 드라이버는 상기 기입될 데이터 내의 천이에서 상기 멀티레벨 기입 전류 파형 내에 오버슛 펄스를 제공하도록 동작할 수 있는 오버슛 펄스 생성기를 포함하는
자기 기록 장치.
제1항에 있어서,
상기 기입 드라이버는 출력 드라이버 브리지와, 상기 출력 드라이버 브리지에 접속되는 복수의 기준 전류원을 포함하는
자기 기록 장치.
제14항에 있어서,
상기 출력 드라이버 브리지는 상기 자기 기입 헤드를 통해 상기 멀티레벨 기입 전류 파형을 스위칭하도록 동작할 수 있는 복수의 전력 전류원을 포함하는
자기 기록 장치.
제15항에 있어서,
상기 복수의 전력 전류원은 각각 복수의 전류 미러를 포함하며, 상기 복수의 전류 미러는 각각 상기 기준 전류원 중 하나로부터의 전류를 상기 멀티레벨 기입 전류 파형에 기여하게 하는
자기 기록 장치.
제1항에 있어서,
상기 패턴 검출 회로 및 상기 기입 드라이버는 전치 증폭기 회로 내에 위치되며,
상기 장치는 상기 자기 기입 헤드에 의해 기입될 상기 데이터로부터 클럭 신호를 복구하도록 동작할 수 있는 위상 고정 루프를 상기 전치 증폭기 내에 더 포함하는
자기 기록 장치.
제1항에 있어서,
상기 자기 기입 헤드, 상기 패턴 검출 회로 및 상기 기입 드라이버는 저장 장치 내에 통합되는
자기 기록 장치.
멀티레벨 기입 전류 파형을 이용해 자기 저장 장치 내에 데이터를 기록하는 방법으로서,
데이터 천이에 인접한 데이터 시퀀스의 런 길이에 기초하여 기입 헤드 내의 자극 단(a pole tip)의 자화 상태를 결정하는 단계와,
상기 자극 단의 자화 상태를 나타내는 적어도 하나의 신호를 생성하는 단계와,
상기 적어도 하나의 신호에 기초하여 상기 기입 헤드를 위한 멀티레벨 기입 전류 파형을 생성하는 단계를 포함하되,
상기 멀티레벨 기입 전류 파형은, 상기 자화 상태가 포화될 때 상기 데이터 천이에 대해 더 강력하며, 상기 자화 상태가 불포화될 때에는 상기 데이터 천이에 대해 덜 강력한
데이터 기록 방법.
데이터 세트를 유지하는 저장 매체와,
상기 데이터 세트를 상기 저장 매체에 자기적으로 기록하도록 동작할 수 있는 기입 헤드와,
천이에 인접한 상기 데이터 세트 내의 런 길이를 검출하도록 동작할 수 있는 패턴 검출 회로와,
상기 기입 헤드 내의 코일을 위한 멀티레벨 기입 전류 파형을 생성하도록 동작할 수 있는 기입 드라이버를 포함하되,
상기 멀티레벨 기입 전류 파형의 적어도 하나의 전기적 특성은 상기 패턴 검출 회로에 의해 검출되는 상기 런 길이에 기초하는
저장 시스템.