KR20130053919A - Thin film transistor substrate and display device using the same - Google Patents

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Abstract

PURPOSE: A thin film transistor of preventing the quality degradation of a display device and a display device using the same are provided to equally maintain the device characteristic of all pixels by maintaining a parasite capacitance in each pixel. CONSTITUTION: A first gate line(210) includes a first groove at a position which crosses a data line(300). A first gate electrode(215), a first source electrode(410), and a first drain electrode(510) are formed in the first groove. A second gate line(220) includes a second groove(221) which crosses the data line. A second gate electrode(225), a second source electrode(420), and a second drain electrode(520) are formed in the second groove.

Description

박막 트랜지스터 기판 및 그를 이용한 표시장치{Thin Film Transistor Substrate and Display Device using the same}[0001] The present invention relates to a thin film transistor substrate and a display using the thin film transistor substrate.

본 발명은 박막 트랜지스터 기판에 관한 것으로서, 보다 구체적으로는 Z-인버전(inversion) 타입의 박막 트랜지스터 기판에 관한 것이다. The present invention relates to a thin film transistor substrate, and more particularly, to a Z-inversion type thin film transistor substrate.

박막 트랜지스터는 액정표시장치(Liquid Crystal Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등과 같은 표시장치의 스위칭 소자로서 널리 사용되고 있다. BACKGROUND ART [0002] Thin film transistors are widely used as switching devices for display devices such as liquid crystal display devices and organic light emitting display devices.

상기 박막 트랜지스터는 적용되는 표시장치의 특성에 따라 다양한 형태로 구성될 수 있고, 그 중에서 표시장치의 화질 향상을 위한 방안으로서 Z-인버전 타입의 박막 트랜지스터가 개발된 바 있다. The thin film transistor can be formed in various forms according to characteristics of a display device to be applied. Among them, a Z-in version type thin film transistor has been developed as a method for improving the picture quality of a display device.

이하, 도면을 참조로 종래의 Z-인버전 타입의 박막 트랜지스터 기판(이하, '박막 트랜지스터 기판'으로 약칭함)에 대해서 설명하기로 한다. Hereinafter, a conventional Z-inversion type thin film transistor substrate (hereinafter, referred to as a thin film transistor substrate) will be described with reference to the drawings.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이고, 도 2는 도 1의 A영역의 확대도이다. FIG. 1 is a schematic plan view of a conventional thin film transistor substrate, and FIG. 2 is an enlarged view of region A of FIG.

도 1에서 알 수 있듯이, 종래의 박막 트랜지스터 기판은, 기판(10), 게이트 라인(21, 22), 데이터 라인(30), 및 박막 트랜지스터(T1, T2)를 포함하여 이루어진다. 1, a conventional thin film transistor substrate includes a substrate 10, gate lines 21 and 22, a data line 30, and thin film transistors T1 and T2.

상기 게이트 라인(21, 22)은 가로 방향으로 배열되어 있으며, 특히, 홀수(odd) 번째의 제1 게이트 라인(21)과 짝수(even) 번째의 제2 게이트 라인(22)이 교번적으로 배열되어 있다. The gate lines 21 and 22 are arranged in the horizontal direction and the odd-numbered first gate lines 21 and the even-numbered second gate lines 22 are alternately arranged .

상기 데이터 라인(30)은 세로 방향으로 배열되어 있다. 따라서, 상기 게이트 라인(21, 22)과 상기 데이터 라인(30)이 서로 교차 배열됨으로써 복수의 화소를 정의하게 된다. The data lines 30 are arranged in the longitudinal direction. Accordingly, the gate lines 21 and 22 and the data line 30 are arranged in an intersecting manner to define a plurality of pixels.

상기 박막 트랜지스터(T1, T2)는 상기 복수의 화소 각각에 형성되어 표시장치의 구동을 스위칭하게 된다. 이와 같은 박막 트랜지스터(T1, T2)는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함하여 이루어진다. The thin film transistors T1 and T2 are formed in each of the plurality of pixels to switch the driving of the display device. The thin film transistors T1 and T2 include a first thin film transistor T1 and a second thin film transistor T2.

상기 제1 박막 트랜지스터(T1)는 상기 홀수 번째의 제1 게이트 라인(21) 및 데이터 라인(30)과 연결되어 있으며, 특히, 상기 제1 게이트 라인(21)의 상측 및 상기 데이터 라인(30)의 좌측에 배치되어 있다. The first thin film transistor T1 is connected to the odd-numbered first gate line 21 and the data line 30, and in particular, the first thin film transistor T1 is connected to the upper side of the first gate line 21 and the data line 30, As shown in Fig.

상기 제2 박막 트랜지스터(T2)은 상기 짝수 번째의 제2 게이트 라인(22) 및 데이터 라인(30)과 연결되어 있으며, 특히, 상기 제2 게이트 라인(22)의 하측 및 상기 데이터 라인(30)의 우측에 배치되어 있다. The second thin film transistor T2 is connected to the even-numbered second gate line 22 and the data line 30. Particularly, the second thin-film transistor T2 is connected to the lower side of the second gate line 22 and the data line 30, As shown in Fig.

도 2에서 알 수 있듯이, 상기 제1 박막 트랜지스터(T1)는 제1 게이트 전극으로 기능하는 제1 게이트 라인(21), 제1 소스 전극(41) 및 제1 드레인 전극(51)을 포함하여 이루어진다. 2, the first thin film transistor T1 includes a first gate line 21 serving as a first gate electrode, a first source electrode 41, and a first drain electrode 51 .

상기 제1 게이트 라인(21)은 상기 데이터 라인(30)과 교차하는 영역에 제1 개구부(20a)가 구비되어 있다. 상기 제1 개구부(20a)는 게이트와 소스 사이의 기생 커패시턴스(Cgs)를 줄이기 위한 것이다. 즉, 도시된 바와 같이 제1 게이트 라인(21)에 제1 개구부(20a)를 형성하게 되면, 제1 게이트 라인(21)과 제1 소스 전극(41) 사이의 중첩 면적이 감소하고, 그에 따라 기생 커패시턴스(Cgs)가 줄어드는 효과를 얻을 수 있다. The first gate line 21 is provided with a first opening 20a in an area intersecting the data line 30. [ The first opening 20a is intended to reduce the parasitic capacitance Cgs between the gate and the source. That is, when the first opening 20a is formed in the first gate line 21 as shown in the drawing, the overlapping area between the first gate line 21 and the first source electrode 41 is reduced, The effect of reducing the parasitic capacitance (Cgs) can be obtained.

상기 제1 소스 전극(41)은 상기 데이터 라인(30)에서 좌측으로 분기되어 형성되며, 특히, 상기 제1 개구부(20a)를 경유하면서 제1 게이트 라인(21)과 중첩되도록 연장되어 있다.The first source electrode 41 is branched to the left in the data line 30 and extends to overlap the first gate line 21 via the first opening 20a.

상기 제1 드레인 전극(51)은 상기 제1 소스 전극(41)과 마주하도록 형성되며, 특히, 상기 제1 게이트 라인(21)과 중첩된 영역에서부터 상부쪽 화소로 연장되어 있다. The first drain electrode 51 is formed to face the first source electrode 41 and extends from a region overlapping the first gate line 21 to a pixel on the upper side.

상기 제2 박막 트랜지스터(T2)는 제2 게이트 전극으로 기능하는 제2 게이트 라인(22), 제2 소스 전극(42) 및 제2 드레인 전극(52)을 포함하여 이루어진다. The second thin film transistor T2 includes a second gate line 22, a second source electrode 42 and a second drain electrode 52 functioning as a second gate electrode.

상기 제2 게이트 라인(22)은 전술한 제1 게이트 라인(21)과 유사하게 상기 데이터 라인(30)과 교차하는 영역에 제2 개구부(20b)가 구비되어 있다.The second gate line 22 has a second opening 20b in a region intersecting the data line 30, similar to the first gate line 21 described above.

상기 제2 소스 전극(42)은 상기 데이터 라인(30)에서 우측으로 분기되어 형성되며, 특히, 상기 제2 개구부(20b)를 경유하면서 제2 게이트 라인(22)과 중첩되도록 연장되어 있다.The second source electrode 42 is branched to the right in the data line 30 and extends to overlap the second gate line 22 via the second opening 20b.

상기 제2 드레인 전극(52)은 상기 제2 소스 전극(42)과 마주하도록 형성되며, 특히, 상기 제2 게이트 라인(22)과 중첩된 영역에서부터 하부쪽 화소로 연장되어 있다. The second drain electrode 52 is formed to face the second source electrode 42 and extends from a region overlapping with the second gate line 22 to a lower pixel.

이상 설명한 종래의 박막 트랜지스터 기판은 공정 오차로 인해 패턴 쉬프트(shift)가 발생할 경우 화소별 게이트와 소스 사이의 기생 커패시턴스(Cgs) 편차가 발생하게 되는 문제가 있다. 이에 대해서 도 3을 참조하여 설명하면 다음과 같다. In the above-described conventional thin film transistor substrate, when a pattern shift occurs due to a process error, a parasitic capacitance (Cgs) deviation occurs between a gate and a source for each pixel. This will be described with reference to FIG.

도 3은 종래의 박막 트랜지스터 기판에서 발생하는 화소별 기생 커패시턴스(Cgs) 편차를 보여주는 도면으로서, 도 3(a)는 패턴 쉬프트가 발생하지 않은 경우이고, 도 3(b)는 패턴 쉬프트가 발생한 경우이다. FIG. 3 is a diagram showing parasitic capacitance (Cgs) deviations of each pixel generated in a conventional thin film transistor substrate. FIG. 3A shows a case where no pattern shift occurs, FIG. 3B shows a case where a pattern shift occurs to be.

도 3(a)에서 알 수 있듯이, 공정 오차가 생기지 않아서 패턴 쉬프트가 발생하지 않을 경우, 제1 박막 트랜지스터(T1)에서 제1 게이트 라인(21)과 제1 소스 전극(41) 사이의 중첩 면적은 제2 박막 트랜지스터(T2)에서 제2 게이트 라인(22)과 제2 소스 전극(42) 사이의 중첩 면적과 동일하다. 따라서, 제1 박막 트랜지스터(T1)에서의 기생 커패시턴스(Cgs_T1)은 제2 박막 트랜지스터(T)에서의 기생 커패시턴스(Cgs_T2)와 동일하게 된다. 3 (a), when the pattern shift does not occur because no process error occurs, the overlapping area between the first gate line 21 and the first source electrode 41 in the first thin film transistor T1 Is the same as the overlapping area between the second gate line 22 and the second source electrode 42 in the second thin film transistor T2. Therefore, the parasitic capacitance Cgs_T1 in the first thin film transistor T1 becomes equal to the parasitic capacitance Cgs_T2 in the second thin film transistor T2.

그에 반하여, 도 3(b)에서 알 수 있듯이, 공정 오차가 생겨서 패턴 쉬프트가 발생한 경우, 제1 박막 트랜지스터(T1)에서 제1 게이트 라인(21)과 제1 소스 전극(41) 사이의 중첩 면적은 제2 박막 트랜지스터(T2)에서 제2 게이트 라인(22)과 제2 소스 전극(42) 사이의 중첩 면적과 동일하지 않다. 따라서, 제1 박막 트랜지스터(T1)에서의 기생 커패시턴스(Cgs_T1)은 제2 박막 트랜지스터(T)에서의 기생 커패시턴스(Cgs_T2)와 상이하게 된다. On the other hand, as can be seen from FIG. 3 (b), when a pattern shift occurs due to a process error, the overlapping area between the first gate line 21 and the first source electrode 41 in the first thin film transistor T1 Is not the same as the overlapping area between the second gate line 22 and the second source electrode 42 in the second thin film transistor T2. Therefore, the parasitic capacitance Cgs_T1 in the first thin film transistor T1 becomes different from the parasitic capacitance Cgs_T2 in the second thin film transistor T. [

이와 같은 이유로 인해서, 제1 박막 트랜지스터(T1)에 의해 구동되는 화소와 제2 박막 트랜지스터(T2)에 의해 구동되는 화소 사이에서 △Vp 등과 같은 소자 특성이 상이하게 되어, 전체적으로 표시 장치의 품질이 떨어지는 문제가 있다. For this reason, device characteristics such as DELTA Vp are different between the pixel driven by the first thin film transistor T1 and the pixel driven by the second thin film transistor T2, and the quality of the display device is deteriorated as a whole there is a problem.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 공정 오차가 생겨서 패턴 쉬프트가 발생한다 하더라도 모든 화소의 소자 특성이 균일하게 유지됨으로써 표시장치의 품질 저하가 방지될 수 있는 박막 트랜지스터 및 그를 이용한 표시장치를 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film transistor capable of preventing deterioration in quality of a display device by uniformly maintaining device characteristics of all pixels even if pattern shift occurs due to a process error, And a display device using the same.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에서 소정 방향으로 교번적으로 배열된 제1 게이트 라인 및 제2 게이트 라인; 상기 제1 게이트 라인 및 제2 게이트 라인과 교차하여 복수의 화소를 정의하는 데이터 라인; 상기 제1 게이트 라인과 연결된 제1 게이트 전극, 상기 데이터 라인과 연결된 제1 소스 전극, 및 상기 제1 소스 전극과 대향하고 있는 제1 드레인 전극을 포함하여 이루어진 제1 박막 트랜지스터; 및 상기 제2 게이트 라인과 연결된 제2 게이트 전극, 상기 데이터 라인과 연결된 제2 소스 전극, 및 상기 제2 소스 전극과 대향하고 있는 제2 드레인 전극을 포함하여 이루어진 제2 박막 트랜지스터를 포함하여 이루어지고, 이때, 상기 제1 게이트 라인은 상기 데이터 라인과 교차하는 영역에 제1 홈이 구비되어 있고, 상기 제1 게이트 전극, 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 홈 내에 형성되어 있으며, 상기 제2 게이트 라인은 상기 데이터 라인과 교차하는 영역에 제2 홈이 구비되어 있고, 상기 제2 게이트 전극, 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 홈 내에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판을 제공한다. In order to achieve the above object, the present invention provides a semiconductor device comprising: a first gate line and a second gate line alternately arranged in a predetermined direction on a substrate; A data line crossing the first gate line and the second gate line to define a plurality of pixels; A first thin film transistor including a first gate electrode connected to the first gate line, a first source electrode connected to the data line, and a first drain electrode facing the first source electrode; And a second thin film transistor including a second gate electrode connected to the second gate line, a second source electrode connected to the data line, and a second drain electrode facing the second source electrode Wherein the first gate line is provided with a first groove in an area intersecting the data line, the first gate electrode, the first source electrode, and the first drain electrode are formed in the first groove , The second gate line is provided with a second groove in an area intersecting with the data line, and the second gate electrode, the second source electrode and the second drain electrode are formed in the second groove A thin film transistor substrate is provided.

본 발명은 또한, 상기 박막 트랜지스터 기판을 포함하여 이루어진 액정표시장치 또는 유기발광 표시장치와 같은 표시장치를 제공한다. The present invention also provides a display device such as a liquid crystal display device or an organic light emitting display device including the thin film transistor substrate.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명은 제1 게이트 라인에 제1 홈이 구비되어 있고 제2 게이트 라인에 제2 홈이 구비되어 있고, 제1 박막 트랜지스터는 상기 제1 홈 내에 형성되고, 제2 박막 트랜지스터는 상기 제2 홈 내에 형성되기 때문에, 패턴 쉬프트가 발생한다 하더라도 화소별 기생 커패시턴스가 균일하게 유지될 수 있고, 따라서, 모든 화소의 소자 특성이 균일하게 유지됨으로써 표시장치의 품질 저하가 방지될 수 있다. The present invention is characterized in that a first groove is provided in the first gate line and a second groove is provided in the second gate line, a first thin film transistor is formed in the first groove, and a second thin film transistor is formed in the second groove The parasitic capacitance of each pixel can be uniformly maintained even if a pattern shift occurs. Therefore, the device characteristics of all the pixels can be uniformly maintained, so that deterioration of the display device can be prevented.

도 1은 종래의 박막 트랜지스터 기판의 개략적인 평면도이다.
도 2는 도 1의 A영역의 확대도이다.
도 3은 종래의 박막 트랜지스터 기판에서 발생하는 화소별 기생 커패시턴스(Cgs) 편차를 보여주는 도면으로서, 도 3(a)는 패턴 쉬프트가 발생하지 않은 경우이고, 도 3(b)는 패턴 쉬프트가 발생한 경우이다.
도 4(a) 및 도 4(b)는 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다.
도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도로서, 이는 도 4(a)의 A영역에 해당하는 것이다.
도 6(a) 내지 도 6(d)는 도 5에 따른 박막 트랜지스터 기판에서 패턴 쉬프트가 발생한다 하더라도 화소별 기생 커패시턴스가 균일하게 됨을 보여주는 도면이다.
도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 8은 도 7의 I-I라인의 단면을 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 액정표시장치의 개략도이다.
도 10은 본 발명의 일 실시예에 따른 유기발광 표시장치의 개략도이다.1 is a schematic plan view of a conventional thin film transistor substrate.
2 is an enlarged view of the area A in Fig.
FIG. 3 is a diagram showing parasitic capacitance (Cgs) deviations of each pixel generated in a conventional thin film transistor substrate. FIG. 3A shows a case where no pattern shift occurs, FIG. 3B shows a case where a pattern shift occurs to be.
4 (a) and 4 (b) are schematic plan views of a thin film transistor substrate according to various embodiments of the present invention.
FIG. 5 is a plan view of a thin film transistor substrate according to an embodiment of the present invention, which corresponds to region A in FIG. 4 (a).
6 (a) to 6 (d) are diagrams showing that the parasitic capacitance per pixel becomes uniform even if pattern shift occurs in the thin film transistor substrate according to FIG.
7 is a plan view of a thin film transistor substrate according to another embodiment of the present invention.
Fig. 8 is a cross-sectional view taken along the line II in Fig.
9 is a schematic view of a liquid crystal display device according to an embodiment of the present invention.
10 is a schematic view of an OLED display according to an embodiment of the present invention.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 4(a) 및 도 4(b)는 본 발명의 다양한 실시예에 따른 박막 트랜지스터 기판의 개략적인 평면도이다. 4 (a) and 4 (b) are schematic plan views of a thin film transistor substrate according to various embodiments of the present invention.

도 4(a) 및 도 4(b)에서 알 수 있듯이, 본 발명에 따른 박막 트랜지스터 기판은, 기판(100), 게이트 라인(210, 220), 데이터 라인(300), 및 박막 트랜지스터(T1, T2)를 포함하여 이루어진다. 4A and 4B, the thin film transistor substrate according to the present invention includes a substrate 100, gate lines 210 and 220, a data line 300, and thin film transistors T1 and T2. T2.

상기 게이트 라인(210, 220)은 가로 방향으로 배열되어 있으며, 제1 게이트 라인(210) 및 제2 게이트 라인(220)을 포함하여 이루어진다. The gate lines 210 and 220 are arranged in the horizontal direction and include a first gate line 210 and a second gate line 220.

상기 제1 게이트 라인(210)은 홀수(odd) 번째로 배열된 것이고, 상기 제2 게이트 라인(220)은 짝수(even) 번째로 배열된 것으로서, 이와 같은 제1 게이트 라인(210)과 제2 게이트 라인(220)은 서로 교번적으로 배열되어 있다. 특히, 상기 제2 게이트 라인(220)은 그 위에 배열되는 제1 게이트 라인(210)과는 매우 근접하게 배열되어 있어 양자 사이에서 화소를 구성하지는 않지만 그 아래에 배열되는 제1 게이트 라인(210)과는 소정 거리를 두고 배열되어 있어 양자 사이에서 화소를 구성하게 된다. The first gate lines 210 are arranged in an odd order and the second gate lines 220 are arranged even in the even order. The gate lines 220 are alternately arranged. In particular, the second gate line 220 is arranged in close proximity to the first gate line 210 arranged thereon, so that the first gate line 210, which does not constitute a pixel between them but is arranged below the first gate line 210, Are arranged at a predetermined distance from each other to constitute a pixel between them.

상기 데이터 라인(300)은 세로 방향으로 배열되어 있다. 따라서, 상기 게이트 라인(210, 220)과 상기 데이터 라인(300)이 서로 교차 배열됨으로써 복수의 화소를 정의하게 된다. 상기 데이터 라인(300)은 도시된 바와 같이 세로 방향으로 곧은 직선 형태로 배열될 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 지그재그 형태의 굽은 직선 형태로 배열될 수도 있다. The data lines 300 are arranged in the longitudinal direction. Accordingly, a plurality of pixels are defined by intersecting the gate lines 210 and 220 and the data lines 300. The data lines 300 may be arranged in a straight line in the longitudinal direction as shown, but may not necessarily be arranged in a straight line in the zigzag form.

상기 박막 트랜지스터(T1, T2)는 상기 복수의 화소 각각에 형성되어 표시장치의 구동을 스위칭하게 된다. 이와 같은 박막 트랜지스터(T1, T2)는 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 포함하여 이루어진다. The thin film transistors T1 and T2 are formed in each of the plurality of pixels to switch the driving of the display device. The thin film transistors T1 and T2 include a first thin film transistor T1 and a second thin film transistor T2.

상기 제1 박막 트랜지스터(T1)는 상기 홀수 번째의 제1 게이트 라인(210) 및 데이터 라인(300)과 연결되어 있다. 이와 같은 제1 박막 트랜지스터(T1)는, 도 4(a)에서와 같이 상기 제1 게이트 라인(210)의 상측 및 상기 데이터 라인(300)의 좌측에 배치될 수도 있고, 도 4(b)에서와 같이 상기 제1 게이트 라인(210)의 상측 및 상기 데이터 라인(300)의 우측에 배치될 수도 있다. The first thin film transistor T 1 is connected to the odd-numbered first gate line 210 and the data line 300. The first thin film transistor T1 may be disposed above the first gate line 210 and on the left side of the data line 300 as shown in FIG. May be disposed on the upper side of the first gate line 210 and on the right side of the data line 300 as shown in FIG.

상기 제2 박막 트랜지스터(T2)은 상기 짝수 번째의 제2 게이트 라인(220) 및 데이터 라인(300)과 연결되어 있다. 이와 같은 제2 박막 트랜지스터(T2)는, 도 4(a)에서와 같이 상기 제2 게이트 라인(220)의 하측 및 상기 데이터 라인(300)의 우측에 배치될 수도 있고, 도 4(b)에서와 같이 상기 제2 게이트 라인(220)의 하측 및 상기 데이터 라인(300)의 좌측에 배치될 수도 있다. The second thin film transistor T2 is connected to the even-numbered second gate line 220 and the data line 300. The second thin film transistor T2 may be disposed below the second gate line 220 and on the right side of the data line 300 as shown in FIG. May be disposed below the second gate line 220 and on the left side of the data line 300 as shown in FIG.

도 5는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도로서, 이는 도 4(a)의 A영역에 해당하는 것이다. FIG. 5 is a plan view of a thin film transistor substrate according to an embodiment of the present invention, which corresponds to region A in FIG. 4 (a).

도 5에서 알 수 있듯이, 기판(100) 상에는 제1/제2 게이트 라인(210, 220)과 데이터 라인(300)이 교차배열되어 있고, 상기 제1 게이트 라인(210)과 데이터 라인(300)이 교차된 영역에는 제1 박막 트랜지스터(T1)가 형성되어 있고, 상기 제2 게이트 라인(220)과 데이터 라인(300)이 교차된 영역에는 제2 박막 트랜지스터(T2)가 형성되어 있다. 5, the first and second gate lines 210 and 220 and the data line 300 are arranged in an alternating arrangement on the substrate 100. The first gate line 210 and the data line 300, A first thin film transistor T1 is formed in the intersecting region and a second thin film transistor T2 is formed in a region where the second gate line 220 and the data line 300 intersect each other.

상기 제1 게이트 라인(210)은 상기 데이터 라인(300)과 교차하는 영역에 제1 홈(211)이 구비되어 있어, 상기 제1 홈(211)이 형성된 영역의 제1 게이트 라인(210)은 다른 영역에 비하여 라인 폭이 작게 된다. 이와 같은 제1 홈(211)에 의해서 제1 게이트 라인(210)과 데이터 라인(300) 사이의 중첩 면적이 줄어들게 되고, 그에 따라 기생 커패시턴스(Cgs)가 줄어드는 효과를 얻을 수 있다. The first gate line 210 has a first groove 211 in an area intersecting the data line 300 and a first gate line 210 in an area where the first groove 211 is formed The line width becomes smaller as compared with other regions. The overlapping area between the first gate line 210 and the data line 300 is reduced by the first groove 211 and the parasitic capacitance Cgs is thereby reduced.

상기 제2 게이트 라인(220)은 상기 데이터 라인(300)과 교차하는 영역에 제2 홈(221)이 구비되어 있어, 상기 제2 홈(221)이 형성된 영역의 제2 게이트 라인(220)은 다른 영역에 비하여 라인 폭이 작게 된다. 이와 같은 제2 홈(221)에 의해서 제2 게이트 라인(220)과 데이터 라인(300) 사이의 중첩 면적이 줄어들게 되고, 그에 따라 기생 커패시턴스(Cgs)가 줄어드는 효과를 얻을 수 있다. The second gate line 220 has a second groove 221 in a region intersecting the data line 300 and the second gate line 220 in the region where the second groove 221 is formed The line width becomes smaller as compared with other regions. The overlapping area between the second gate line 220 and the data line 300 is reduced by the second groove 221 and the parasitic capacitance Cgs is reduced.

한편, 게이트 라인(210, 220)의 라인 폭이 줄어들면 기생 커패시턴스(Cgs)는 감소되지만 저항이 증가될 수 있기 때문에, 상기 제1 홈(211) 및 제2 홈(221)은 기생 커패시턴스(Cgs)와 저항을 고려하여 설계할 필요가 있다. 또한, 공정 오차가 생겨서 패턴 쉬프트가 발생할 경우에 모든 화소에서 기생 커패시턴스(Cgs)를 균일하게 유지하기 위한 본 발명의 목적을 달성하기 위해서도 상기 제1 홈(211) 및 제2 홈(221)의 설계가 중요하다. 이와 같은 상기 제1 홈(211) 및 제2 홈(221)의 구체적인 설계에 대해서는 후술하기로 한다. On the other hand, when the line width of the gate lines 210 and 220 is reduced, the parasitic capacitance Cgs is reduced but the resistance can be increased. Therefore, the first groove 211 and the second groove 221 have parasitic capacitances Cgs ) And resistance. In order to achieve the object of the present invention to uniformly maintain the parasitic capacitance Cgs in all the pixels in the case where a pattern shift occurs due to a process error, the design of the first groove 211 and the second groove 221 Is important. The detailed design of the first groove 211 and the second groove 221 will be described later.

상기 제1 박막 트랜지스터(T1)는 제1 게이트 전극(215), 제1 소스 전극(410) 및 제1 드레인 전극(510)을 포함하여 이루어진다. The first thin film transistor T 1 includes a first gate electrode 215, a first source electrode 410, and a first drain electrode 510.

상기 제1 게이트 전극(215), 제1 소스 전극(410) 및 상기 제1 드레인 전극(510)은 상기 제1 홈(211) 내에 형성되어 있다. The first gate electrode 215, the first source electrode 410, and the first drain electrode 510 are formed in the first groove 211.

상기 제1 게이트 전극(215)은 상기 제1 게이트 라인(210)과 연결되어 있으며, 특히, 상기 제1 홈(211)이 형성되어 상대적으로 라인 폭이 작은 제1 게이트 라인(210) 영역에서 제1 방향으로 돌출되어 형성될 수 있다. 보다 구체적으로, 상기 제1 게이트 전극(215)은 상대적으로 라인 폭이 작은 제1 게이트 라인(210) 영역에서 상측의 화소 방향으로 상기 데이터 라인(300)과 평행하게 돌출되어 형성될 수 있다. The first gate electrode 215 is connected to the first gate line 210. In particular, the first gate line 210 is formed in the first gate line 210 region having a relatively small line width, And may protrude in one direction. More specifically, the first gate electrode 215 may be formed so as to protrude in parallel with the data line 300 in the pixel region on the upper side in the first gate line 210 region having a relatively smaller line width.

상기 제1 소스 전극(410)은 상기 데이터 라인(300)에서 제2 방향으로, 예를 들어, 상기 데이터 라인(300)에서 좌측의 화소 방향으로 돌출되어 형성될 수 있다. 보다 구체적으로, 상기 제1 소스 전극(410)은 상기 제1 게이트 전극(215)과 중첩되도록 연장되며, 특히, 상기 제1 게이트 라인(210)과 평행하게 연장될 수 있다. The first source electrode 410 may protrude from the data line 300 in a second direction, for example, toward the pixel on the left side of the data line 300. More specifically, the first source electrode 410 may extend to overlap with the first gate electrode 215, and may extend in parallel with the first gate line 210.

상기 제1 드레인 전극(510)은 제1 대향부(511) 및 제1 연장부(512)를 포함하여 이루어진다. 상기 제1 대향부(511)는 상기 제1 소스 전극(410)과 대향하고 있으며, 보다 구체적으로, 상기 제1 게이트 전극(215)과 중첩되면서 상기 제1 소스 전극(410)과 평행하게 배열되어 있다. 상기 제1 연장부(512)는 상기 제1 대향부(511)의 일단에서 상측의 화소 방향으로 연장되어 있으며, 도시하지는 않았지만, 상기 제1 연장부(512)는 화소 전극과 전기적으로 연결된다. The first drain electrode 510 includes a first opposing portion 511 and a first extending portion 512. The first opposing portion 511 faces the first source electrode 410 and is arranged in parallel with the first source electrode 410 while being overlapped with the first gate electrode 215 have. The first extending portion 512 extends from one end of the first opposing portion 511 in the direction of the pixel on the upper side. Although not shown, the first extending portion 512 is electrically connected to the pixel electrode.

상기 제2 박막 트랜지스터(T2)는 제2 게이트 전극(225), 제2 소스 전극(420) 및 제2 드레인 전극(520)을 포함하여 이루어진다. The second thin film transistor T2 includes a second gate electrode 225, a second source electrode 420, and a second drain electrode 520.

상기 제2 게이트 전극(225), 제2 소스 전극(420) 및 상기 제2 드레인 전극(520)은 상기 제2 홈(221) 내에 형성되어 있다. The second gate electrode 225, the second source electrode 420, and the second drain electrode 520 are formed in the second groove 221.

상기 제2 게이트 전극(225)은 상기 제2 게이트 라인(220)과 연결되어 있으며, 특히, 상기 제2 홈(221)이 형성되어 상대적으로 라인 폭이 작은 제2 게이트 라인(220) 영역에서 상기 제1 방향과 반대방향인 제3 방향으로 돌출되어 형성될 수 있다. 보다 구체적으로, 상기 제2 게이트 전극(225)은 상대적으로 라인 폭이 작은 제2 게이트 라인(220) 영역에서 하측의 화소 방향으로 상기 데이터 라인(300)과 평행하게 돌출되어 형성될 수 있다. The second gate electrode 225 is connected to the second gate line 220 and the second gate line 221 is formed in the second gate line 220 region having a relatively small line width. And may protrude in a third direction opposite to the first direction. More specifically, the second gate electrode 225 may be formed so as to protrude in parallel with the data line 300 in the lower pixel region in the second gate line 220 region having a relatively smaller line width.

상기 제2 소스 전극(420)은 상기 데이터 라인(300)에서 상기 제2 방향과 반대방향인 제4 방향으로, 예를 들어, 상기 데이터 라인(300)에서 우측의 화소 방향으로 돌출되어 형성될 수 있다. 보다 구체적으로, 상기 제2 소스 전극(420)은 상기 제2 게이트 전극(225)과 중첩되도록 연장되며, 특히, 상기 제2 게이트 라인(220)과 평행하게 연장될 수 있다. The second source electrode 420 may protrude from the data line 300 in a fourth direction opposite to the second direction, for example, in a pixel direction on the right side of the data line 300 have. More specifically, the second source electrode 420 may extend to overlap with the second gate electrode 225, and in particular, may extend parallel to the second gate line 220.

상기 제2 드레인 전극(520)은 제2 대향부(521) 및 제2 연장부(522)를 포함하여 이루어진다. 상기 제2 대향부(521)는 상기 제2 소스 전극(420)과 대향하고 있으며, 보다 구체적으로, 상기 제2 게이트 전극(225)과 중첩되면서 상기 제2 소스 전극(420)과 평행하게 배열되어 있다. 상기 제2 연장부(522)는 상기 제2 대향부(521)의 일단에서 하측의 화소 방향으로 연장되어 있으며, 도시하지는 않았지만, 상기 제2 연장부(522)는 화소 전극과 전기적으로 연결된다. The second drain electrode 520 includes a second opposing portion 521 and a second extending portion 522. The second opposing portion 521 is opposed to the second source electrode 420 and is arranged in parallel with the second source electrode 420 while being overlapped with the second gate electrode 225 have. The second extending portion 522 extends from one end of the second opposing portion 521 in the direction of the lower pixel. Although not shown, the second extending portion 522 is electrically connected to the pixel electrode.

이와 같은 본 발명에 따른 박막 트랜지스터 기판에서는 패턴 쉬프트가 발생한다 하더라도 화소별 기생 커패시턴스가 균일하게 되는데, 그에 대해서, 도 6(a) 내지 도 6(d)를 참조하여 설명하기로 한다. In the thin film transistor substrate according to the present invention, even if a pattern shift occurs, the parasitic capacitance of each pixel becomes uniform. This will be described with reference to FIGS. 6 (a) to 6 (d).

도 6(a) 내지 도 6(d)는 전술한 도 5에 따른 박막 트랜지스터 기판에서 패턴 쉬프트가 발생한 경우를 도시한 것으로서, 도 6(a)는 데이터 라인(300)이 좌측으로 쉬프트된 경우이고, 도 6(b)는 데이터 라인(300)이 우측으로 쉬프트된 경우이고, 도 6(c)는 데이터 라인(300)이 하측으로 쉬프트된 경우이고, 도 6(d)는 데이터 라인(300)이 상측으로 쉬프트된 경우이다. 6A to 6D show a case where a pattern shift occurs in the thin film transistor substrate according to FIG. 5 described above. FIG. 6A shows a case where the data line 300 is shifted to the left 6 (b) shows a case where the data line 300 is shifted to the right, FIG. 6 (c) shows a case where the data line 300 is shifted downward, Is shifted to the upper side.

도 6(a) 내지 도 6(d)에서 알 수 있듯이, 공정 오차가 생겨서 패턴 쉬프트가 발생한다 하더라도, 제1 박막 트랜지스터(T1)에서 제1 게이트 라인(210) 및 제1 게이트 전극(215) 전체와 데이터 라인(300), 제1 소스 전극(410) 및 제1 드레인 전극(510) 전체 사이의 중첩 면적은, 제2 박막 트랜지스터(T2)에서 제2 게이트 라인(220) 및 제2 게이트 전극(225) 전체와 데이터 라인(300), 제2 소스 전극(420) 및 제2 드레인 전극(520) 전체 사이의 중첩 면적과 동일하게 된다. The first gate line 210 and the first gate electrode 215 in the first thin film transistor Tl may be formed in the first thin film transistor T1 even if a pattern shift occurs due to a process error, as shown in FIGS. 6 (a) through 6 (d) The overlapping area between the entire data line 300 and the first source electrode 410 and the first drain electrode 510 is the same as the overlapping area between the second thin film transistor T2 and the second gate line 220, The second source electrode 420, and the second drain electrode 520 all of the data line 300, the second source electrode 420, and the second drain electrode 520.

따라서, 제1 박막 트랜지스터(T1)에서의 기생 커패시턴스와 제2 박막 트랜지스터(T2)에서의 기생 커패시턴스가 동일하게 될 수 있다. Therefore, the parasitic capacitance in the first thin film transistor T1 and the parasitic capacitance in the second thin film transistor T2 can be equalized.

한편, 도 6(a) 내지 도 6(d)에서와 같이, 패턴 쉬프트가 발생하더라도 화소별 기생 커패시턴스가 동일하게 되기 위해서는, 제1 게이트 라인(210)에 형성된 제1 홈(211)과 제2 게이트 라인(220)에 형성된 제2 홈(221)의 형상을 적절히 설계할 필요가 있다. 이에 대해서 보다 구체적으로 설명하면 다음과 같다. 6 (a) to 6 (d), in order for the parasitic capacitance of each pixel to be the same even if a pattern shift occurs, the first groove 211 formed in the first gate line 210, It is necessary to design the shape of the second groove 221 formed in the gate line 220 appropriately. This will be described in more detail as follows.

다시 도 5를 참조하면, 우선, 제1 박막 트랜지스터(T1) 영역의 경우, 소정의 구성요소 간의 이격거리(a1, b1, c1, d1, e1, f1, g1, h1) 각각을 미리 설정한 패턴 쉬프트 값으로 설정하는 것이 바람직하다. Referring again to FIG. 5, first, in the case of the region of the first thin film transistor T1, the spacing distances a1, b1, c1, d1, e1, f1, g1, It is desirable to set the shift value.

즉, 발생가능한 공정 오차에 대한 데이터를 기준으로 하여 공정 오차 발생시의 최대 패턴 쉬프트 값을 산출하고, 최대 패턴 쉬프트 값 또는 그보다 소정의 범위만큼 큰 값을 상기 구성요소 간의 이격거리로 미리 설정하게 된다. 이와 같이, 미리 설정한 패턴 쉬프트 값으로 상기 이격거리(a1, b1, c1, d1, e1, f1, g1, h1)를 설정하게 되면, 상하좌우 어느 방향으로 패턴 쉬프트가 발생한다 하더라도, 모든 화소에서 패턴 쉬프트가 발생하지 않은 경우와 동일한 기생 커패시턴스를 가지게 된다. That is, the maximum pattern shift value at the time of occurrence of the process error is calculated based on the data of the process errors that can be generated, and the maximum pattern shift value or a value larger than the maximum pattern shift value is set in advance as the separation distance between the components. By setting the separation distances a1, b1, c1, d1, e1, f1, g1, and h1 with a preset pattern shift value in this manner, even if a pattern shift occurs in up, The same parasitic capacitance as that in the case where no pattern shift occurs is obtained.

상기 이격거리(a1, b1, c1, d1, e1, f1, g1, h1)는 양 구성요소 사이의 최단 거리를 의미하는 것으로서, 각각에 대해서 구체적으로 설명하면 다음과 같다. The spacing distances a1, b1, c1, d1, e1, f1, g1 and h1 represent the shortest distance between the two components, and will be described in detail as follows.

상기 이격 거리 a1 및 b1은 각각 서로 마주하는 제1 소스 전극(410)과 제1 게이트 라인(210) 사이의 이격 거리를 의미한다. The spacing distance a1 and the spacing distance b1 are distances between the first source electrode 410 and the first gate line 210 facing each other.

상기 이격 거리 c1 및 d1은 각각 서로 마주하는 제1 드레인 전극(510)과 제1 게이트 라인(210) 사이의 이격 거리를 의미한다. The spacing c1 and d1 mean the distance between the first drain electrode 510 and the first gate line 210 facing each other.

상기 이격 거리 e1은 서로 마주하는 제1 드레인 전극(510)의 제1 연장부(512)와 제1 게이트 전극(215) 사이의 이격 거리를 의미한다. The distance e1 is a distance between the first extended portion 512 of the first drain electrode 510 and the first gate electrode 215 facing each other.

상기 이격 거리 f1은 제1 드레인 전극(510)의 제1 대향부(511)와 제1 게이트 전극(215)의 단부 사이의 이격 거리를 의미한다. The spacing distance f1 is the distance between the first counter electrode 511 of the first drain electrode 510 and the end of the first gate electrode 215.

상기 이격 거리 g1은 서로 마주하는 제1 드레인 전극(510)과 데이터 라인(300) 사이의 이격 거리를 의미한다. The spacing distance g1 is a distance between the first drain electrode 510 and the data line 300 facing each other.

상기 이격 거리 h1은 서로 마주하는 데이터 라인(300)과 제1 게이트 라인(210) 사이의 이격 거리를 의미한다. The distance h1 is a distance between the data line 300 and the first gate line 210 facing each other.

여기서, 상기 이격 거리 a1, b1, c1, d1, 및 e1은 서로 동일한 것이, 상하좌우 어느 방향으로 패턴 쉬프트가 발생한다 하더라도 모든 화소에서 동일한 기생 커패시턴스를 가질 수 있고, 또한 제1 게이트 라인(210)의 저항 감소를 줄일 수 있어 바람직하다. Here, the spacing distances a1, b1, c1, d1, and e1 are equal to each other. Even if a pattern shift occurs in the upper, lower, left, and right directions, all pixels can have the same parasitic capacitance, It is preferable to reduce the resistance of the semiconductor device.

다음, 제2 박막 트랜지스터(T2) 영역의 경우, 전술한 제1 박막 트랜지스터(T1) 영역에서와 유사하게, 소정의 구성요소 간의 이격거리(a2, b2, c2, d2, e2, f2, g2, h2) 각각을 미리 설정한 패턴 쉬프트 값으로 설정하는 것이 바람직하다. Next, in the case of the second thin film transistor T2 region, similar to the first thin film transistor T1 region described above, the spacing a2, b2, c2, d2, e2, f2, g2, h2 are preferably set to preset pattern shift values.

상기 이격 거리 a2 및 b2 각각은 서로 마주하는 제2 소스 전극(420)과 제2 게이트 라인(220) 사이의 이격 거리를 의미한다. The distance a2 and the distance b2 indicate the distance between the second source electrode 420 and the second gate line 220 facing each other.

상기 이격 거리 c2 및 d2 각각은 서로 마주하는 제2 드레인 전극(520)과 제2 게이트 라인(220) 사이의 이격 거리를 의미한다. The distance c2 and the distance d2 indicate the distance between the second drain electrode 520 and the second gate line 220 facing each other.

상기 이격 거리 e2는 서로 마주하는 제2 드레인 전극(520)의 제2 연장부(522)와 제2 게이트 전극(225) 사이의 이격 거리를 의미한다. The spacing distance e2 is a distance between the second extended portion 522 of the second drain electrode 520 and the second gate electrode 225 facing each other.

상기 이격 거리 f2는 제2 드레인 전극(520)의 제2 대향부(521)와 제2 게이트 전극(225)의 단부 사이의 이격 거리를 의미한다. The distance f2 is a distance between the second opposing portion 521 of the second drain electrode 520 and the end portion of the second gate electrode 225. [

상기 이격 거리 g2는 서로 마주하는 제2 드레인 전극(520)과 데이터 라인(300) 사이의 이격 거리를 의미한다. The distance g2 is a distance between the second drain electrode 520 and the data line 300 facing each other.

상기 이격 거리 h2는 서로 마주하는 데이터 라인(300)과 제2 게이트 라인(220) 사이의 이격 거리를 의미한다. The spacing distance h2 is a distance between the data line 300 and the second gate line 220 facing each other.

여기서, 상기 이격 거리 a2, b2, c2, d2, 및 e2는 서로 동일한 것이, 상하좌우 어느 방향으로 패턴 쉬프트가 발생한다 하더라도 모든 화소에서 동일한 기생 커패시턴스를 가질 수 있고, 또한 제2 게이트 라인(220)의 저항 감소를 줄일 수 있어 바람직하다. Here, the spacing distances a2, b2, c2, d2, and e2 are equal to each other. Even if a pattern shift occurs in up, down, left, and right directions, all pixels can have the same parasitic capacitance, It is preferable to reduce the resistance of the semiconductor device.

또한, 상기 이격 거리 a1, b1, c1, d1, e1, a2, b2, c2, d2, 및 e2는 서로 동일한 것이 바람직하다. The spacing distances a1, b1, c1, d1, e1, a2, b2, c2, d2, and e2 are preferably equal to each other.

도 7은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 평면도로서, 이는, 도 5에 도시한 박막 트랜지스터 기판에서 제1 박막 트랜지스터(T1) 영역만을 도시한 것이다. 도 7에 도시한 박막 트랜지스터 기판은 산화물(Oxide) 반도체를 이용한 것으로서, 도 7은 도 5에 도시한 제1 박막 트랜지스터(T1) 영역에 반도체층과 에치 스톱퍼를 추가로 도시한 것이다. 제2 박막 트랜지스터(T2) 영역도 제1 박막 트랜지스터(T1) 영역과 동일하게 반도체층과 에치 스톱퍼가 적용되며, 따라서, 도 7에는 편의상 제1 박막 트랜지스터(T1) 영역만을 도시하였다. 이하, 동일한 구성에 대한 반복 설명은 생략하기로 한다. FIG. 7 is a plan view of a thin film transistor substrate according to another embodiment of the present invention, which shows only a region of the first thin film transistor T1 in the thin film transistor substrate shown in FIG. The thin film transistor substrate shown in FIG. 7 uses an oxide semiconductor, and FIG. 7 additionally shows a semiconductor layer and an etch stopper in the region of the first thin film transistor T1 shown in FIG. The semiconductor layer and the etch stopper are also applied to the second thin film transistor T2 region similarly to the first thin film transistor T1 region and therefore only the first thin film transistor T1 region is shown in FIG. Hereinafter, repetitive description of the same configuration will be omitted.

도 7에서 알 수 있듯이, 제1 박막 트랜지스터(T1)는 제1 게이트 전극(215), 제1 소스 전극(410), 제1 드레인 전극(510), 제1 반도체층(600), 및 제1 에치 스톱퍼(610)를 포함하여 이루어진다. 7, the first thin film transistor T1 includes a first gate electrode 215, a first source electrode 410, a first drain electrode 510, a first semiconductor layer 600, And an etch stopper 610.

상기 제1 반도체층(600)은 당업계에 공지된 다양한 산화물 반도체로 이루어진다. 상기 제1 반도체층(600)은 상기 제1 게이트 전극(215), 제1 소스 전극(410), 및 제1 드레인 전극(510)과 각각 중첩되도록 형성된다. The first semiconductor layer 600 is made of various oxide semiconductors known in the art. The first semiconductor layer 600 is formed to overlap the first gate electrode 215, the first source electrode 410, and the first drain electrode 510.

상기 제1 에치 스톱퍼(610)는 상기 제1 반도체층(600) 상에 형성되어, 상기 제1 반도체층(600)의 채널층이 식각되는 것을 방지하는 역할을 한다. 상기 제1 에치 스톱퍼(610)도 상기 제1 게이트 전극(215), 제1 소스 전극(410), 및 제1 드레인 전극(510)과 각각 중첩되도록 형성된다. The first etch stopper 610 is formed on the first semiconductor layer 600 to prevent the channel layer of the first semiconductor layer 600 from being etched. The first etch stopper 610 is also formed to overlap the first gate electrode 215, the first source electrode 410, and the first drain electrode 510.

상기 제1 반도체층(600)과 제1 에치 스톱퍼(610)의 형상은 도 7에 도시된 형상으로 한정되는 것은 아니고, 당업계에 공지된 다양한 형태로 변경될 수 있다. The shapes of the first semiconductor layer 600 and the first etch stopper 610 are not limited to those shown in FIG. 7, and may be changed into various shapes known in the art.

이상 설명한 도 7에 도시한 제1 박막 트랜지스터(T1)는 그 단면을 도시한 도 8을 참조하면 보다 용이하게 이해할 수 있을 것이다. The first thin film transistor T1 shown in FIG. 7 described above can be understood more easily with reference to FIG. 8 showing its cross section.

도 8은 도 7의 I-I라인의 단면을 도시한 것이다. Fig. 8 shows a cross section of the line I-I in Fig.

도 8에서 알 수 있듯이, 기판(100) 상에 제1 게이트 라인(210) 및 상기 제1 게이트 라인(210)과 연결된 제1 게이트 전극(215)이 형성되어 있다. As shown in FIG. 8, a first gate line 210 and a first gate electrode 215 connected to the first gate line 210 are formed on the substrate 100.

상기 제1 게이트 라인(210) 및 제1 게이트 전극(215) 상에는 게이트 절연막(250)이 형성되어 있다. A gate insulating layer 250 is formed on the first gate line 210 and the first gate electrode 215.

상기 게이트 절연막(250) 상에는 제1 반도체층(600)이 형성되어 있다. 상기 제1 반도체층(600)은 상기 제1 게이트 전극(215)의 상부에 형성되어 있다.A first semiconductor layer 600 is formed on the gate insulating layer 250. The first semiconductor layer 600 is formed on the first gate electrode 215.

상기 제1 반도체층(600) 상에는 제1 에치 스톱퍼(610)가 형성되어 있어, 상기 제1 에치 스톱퍼(610)에 의해 상기 제1 반도체층(600)의 채널 영역이 보호된다.A first etch stopper 610 is formed on the first semiconductor layer 600 and a channel region of the first semiconductor layer 600 is protected by the first etch stopper 610.

상기 에치 스톱퍼(610) 상에는 제1 소스 전극(410)과 제1 드레인 전극(510)이 서로 마주하면서 이격 형성되어 있다. 보다 구체적으로는, 제1 소스 전극(410)과 제1 드레인 전극(510)의 제1 대향부(511)가 서로 마주하고 있다. On the etch stopper 610, the first source electrode 410 and the first drain electrode 510 are spaced apart from each other. More specifically, the first source electrode 410 and the first opposing portion 511 of the first drain electrode 510 face each other.

한편, 도시하지는 않았지만, 상기 제1 소스 전극(410) 및 제1 드레인 전극(510) 상에는 보호막이 형성되고, 상기 보호막 상에는 화소 전극이 형성된다. 상기 화소 전극은 상기 보호막에 구비되는 콘택홀을 통해서 상기 제1 드레인 전극(510)과 전기적으로 연결될 수 있다. Although not shown, a protective layer is formed on the first source electrode 410 and the first drain electrode 510, and a pixel electrode is formed on the protective layer. The pixel electrode may be electrically connected to the first drain electrode 510 through a contact hole formed in the passivation layer.

한편, 본 발명에 따른 박막 트랜지스터 기판이 상기와 같은 산화물 반도체를 이용하는 것으로 한정되는 것은 아니고, 상기 제1 반도체층(600)은 비정질 실리콘 또는 결정질 실리콘과 같은 당업계에 공지된 다양한 반도체물질로 이루어질 수 있다. 또한, 상기 제1 에치스톱퍼(610)도 경우에 따라서 생략이 가능하다. The first semiconductor layer 600 may be formed of a variety of semiconductor materials known in the art such as amorphous silicon or crystalline silicon. have. Also, the first etch stopper 610 may be omitted in some cases.

도 9 및 도 10은 본 발명의 다양한 실시예에 따른 표시장치의 개략도로서, 도 9는 본 발명의 일 실시예에 따른 액정표시장치의 개략도이고, 도 10은 본 발명의 일 실시예에 따른 유기발광 표시장치의 개략도이다. 9 and 10 are schematic views of a display device according to various embodiments of the present invention. FIG. 9 is a schematic view of a liquid crystal display device according to an embodiment of the present invention, and FIG. Fig.

도 9에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는, 기판(100), 상기 기판(100)과 마주하는 대향 기판(800), 및 양 기판(100, 800) 사이에 형성된 액정층(850)을 포함하여 이루어진다. 9, a liquid crystal display device according to an embodiment of the present invention includes a substrate 100, an opposing substrate 800 facing the substrate 100, And a liquid crystal layer 850.

상기 기판(100) 상에는 박막 트랜지스터 어레이(101)가 형성되어 있다. 이와 같이 박막 트랜지스터 어레이(101)가 형성된 기판(100)은 전술한 다양한 실시예에 따른 박막 트랜지스터 기판과 동일하며, 따라서 반복 설명은 생략하기로 한다. On the substrate 100, a thin film transistor array 101 is formed. The substrate 100 on which the thin film transistor array 101 is formed is the same as the thin film transistor substrate according to the above-described various embodiments, and thus a repetitive description thereof will be omitted.

상기 박막 트랜지스터 어레이(101) 상에는 화소 전극(710)과 공통 전극(720)이 서로 평행하게 배열되어 양자(710, 720) 사이에서 수평 전계가 인가되고, 그에 따라 상기 액정층(850)의 배열상태가 조절된다. 본 발명은, 전술한 박막 트랜지스터 기판을 이용하는 한, 도 9에 도시된 바와 같은 화소 전극(710)과 공통 전극(720) 사이의 수평 전계에 의해 구동되는 IPS(In-Plane Switching) 모드의 액정표시장치만으로 한정되는 것은 아니고, VA(Vertical Alignment) 모드, TN(Twisted Nematic) 모드, FFS(Frienge Field Switching) 모드 등 당업계에 공지된 다양한 모드의 액정표시장치도 포함한다. A pixel electrode 710 and a common electrode 720 are arranged parallel to each other on the thin film transistor array 101 so that a horizontal electric field is applied between the pixel electrodes 710 and the common electrode 720, . The present invention can be applied to an IPS (In-Plane Switching) mode liquid crystal display (LCD) driven by a horizontal electric field between a pixel electrode 710 and a common electrode 720 as shown in Fig. 9, The present invention is not limited to the device alone but includes liquid crystal display devices of various modes known in the art such as VA (Vertical Alignment) mode, TN (Twisted Nematic) mode and FFS (Frienge Field Switching) mode.

상기 대향 기판(800) 상에는 광누설을 방지하기 위한 차광층(810)이 형성되어 있고, 상기 차광층(810) 사이에 적색(R), 녹색(G), 및 청색(B)의 컬러 필터(820)가 형성될 수 있다. 이와 같은 대향 기판(800)의 구조도 전술한 다양한 모드에 따라서 당업계에 공지된 다양한 형태로 변경될 수 있다. A light shielding layer 810 for preventing light leakage is formed on the counter substrate 800 and a color filter of red (R), green (G), and blue (B) is formed between the light shielding layers 810 820 may be formed. The structure of the counter substrate 800 may also be changed into various forms known in the art depending on the various modes described above.

도 10에서 알 수 있듯이, 본 발명의 일 실시예에 따른 유기발광 표시장치는, 상기 박막 트랜지스터 어레이(101)가 그 위에 형성된 기판(100), 및 상기 박막 트랜지스터 어레이(101) 상에 형성된 유기발광셀(900)을 포함하여 이루어진다. 10, the organic light emitting diode display according to an embodiment of the present invention includes a substrate 100 on which the thin film transistor array 101 is formed, and an organic light emitting diode Cell 900 as shown in FIG.

상기 박막 트랜지스터 어레이(101)가 그 위에 형성된 기판(100)은 전술한 다양한 실시예에 따른 박막 트랜지스터 기판과 동일하므로, 그에 대한 반복 설명은 생략하기로 한다. The substrate 100 on which the thin film transistor array 101 is formed is the same as the thin film transistor substrate according to the various embodiments described above, and a repetitive description thereof will be omitted.

상기 유기발광셀(900)은 상기 박막 트랜지스터 어레이(101) 상에 형성된 제1 전극(910), 상기 제1 전극(900) 상에 형성된 발광층(920), 및 상기 발광층(920) 상에 형성된 제2 전극(930)을 포함하여 이루어진다. The organic light emitting cell 900 includes a first electrode 910 formed on the thin film transistor array 101, a light emitting layer 920 formed on the first electrode 900, and a light emitting layer 920 formed on the light emitting layer 920. [ Two electrodes 930 are formed.

상기 발광층(920)은 정공주입층, 정공수송층, 발광물질층, 전자수송층, 및 전자주입층의 적절한 조합으로 이루어질 수 있으며, 이와 같은 발광층(920)은 당업계에 공지된 다양한 형태로 변경될 수 있다. The light emitting layer 920 may be formed by a suitable combination of a hole injecting layer, a hole transporting layer, a light emitting material layer, an electron transporting layer, and an electron injecting layer. The light emitting layer 920 may be formed into various shapes known in the art have.

100: 기판 210: 제1 게이트 라인
211: 제1 홈 215: 제1 게이트 전극
220: 제2 게이트 라인 221: 제2 홈
225: 제2 게이트 전극 300: 데이터 라인
410: 제1 소스 전극 420: 제2 소스 전극
510: 제1 드레인 전극 511: 제1 대향부
512: 제1 연장부 520: 제2 드레인 전극
521: 제2 대향부 522: 제2 연장부
600: 제1 반도체층 610: 제1 에치 스톱퍼
710: 화소 전극 720: 공통 전극
800: 대향 기판 810: 차광층
820: 컬러 필터 900: 유기발광셀100: substrate 210: first gate line
211: first groove 215: first gate electrode
220: second gate line 221: second groove
225: second gate electrode 300: data line
410: first source electrode 420: second source electrode
510: first drain electrode 511: first opposing portion
512: first extension part 520: second drain electrode
521: second opposing portion 522: second extending portion
600: first semiconductor layer 610: first etch stopper
710: pixel electrode 720: common electrode
800: opposing substrate 810: shielding layer
820: Color filter 900: Organic light emitting cell

Claims (9)

기판 상에서 소정 방향으로 교번적으로 배열된 제1 게이트 라인 및 제2 게이트 라인;
상기 제1 게이트 라인 및 제2 게이트 라인과 교차하여 복수의 화소를 정의하는 데이터 라인;
상기 제1 게이트 라인과 연결된 제1 게이트 전극, 상기 데이터 라인과 연결된 제1 소스 전극, 및 상기 제1 소스 전극과 대향하고 있는 제1 드레인 전극을 포함하여 이루어진 제1 박막 트랜지스터; 및
상기 제2 게이트 라인과 연결된 제2 게이트 전극, 상기 데이터 라인과 연결된 제2 소스 전극, 및 상기 제2 소스 전극과 대향하고 있는 제2 드레인 전극을 포함하여 이루어진 제2 박막 트랜지스터를 포함하여 이루어지고,
이때, 상기 제1 게이트 라인은 상기 데이터 라인과 교차하는 영역에 제1 홈이 구비되어 있고, 상기 제1 게이트 전극, 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제1 홈 내에 형성되어 있으며,
상기 제2 게이트 라인은 상기 데이터 라인과 교차하는 영역에 제2 홈이 구비되어 있고, 상기 제2 게이트 전극, 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제2 홈 내에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 기판. A first gate line and a second gate line alternately arranged in a predetermined direction on a substrate;
A data line crossing the first gate line and the second gate line to define a plurality of pixels;
A first thin film transistor including a first gate electrode connected to the first gate line, a first source electrode connected to the data line, and a first drain electrode facing the first source electrode; And
And a second thin film transistor including a second gate electrode connected to the second gate line, a second source electrode connected to the data line, and a second drain electrode facing the second source electrode,
At this time, the first gate line is provided with a first groove in an area intersecting the data line, the first gate electrode, the first source electrode, and the first drain electrode are formed in the first groove,
The second gate line is provided with a second groove in an area intersecting with the data line, and the second gate electrode, the second source electrode, and the second drain electrode are formed in the second groove Gt; 제1항에 있어서,
상기 제1 게이트 전극은 상기 제1 홈이 형성된 제1 게이트 라인 영역에서 제1 방향으로 돌출되어 형성되고, 상기 제1 소스 전극은 상기 데이터 라인에서 제2 방향으로 돌출되어 형성되고,
상기 제2 게이트 전극은 상기 제2 홈이 형성된 제1 게이트 라인 영역에서 상기 제1 방향과 반대방향인 제3 방향으로 돌출되어 형성되고, 상기 제2 소스 전극은 상기 데이터 라인에서 상기 제2 방향과 반대방향인 제4 방향으로 돌출되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first gate electrode protrudes in a first direction in the first gate line region where the first groove is formed, the first source electrode protrudes in the second direction from the data line,
Wherein the second gate electrode is formed to protrude in a third direction opposite to the first direction in a first gate line region where the second trench is formed and the second source electrode is formed in the second direction, And the second electrode is protruded in a fourth direction opposite to the first direction. 제1항에 있어서,
상기 제1 게이트 전극 및 제2 게이트 전극은 상기 데이터 라인과 평행하게 형성되고, 상기 제1 소스 전극은 상기 제1 게이트 라인과 평행하게 형성되고, 상기 제2 소스 전극은 상기 제2 게이트 라인과 평행하게 형성된 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first gate electrode and the second gate electrode are formed in parallel with the data line, the first source electrode is formed parallel to the first gate line, and the second source electrode is parallel to the second gate line And a second electrode formed on the second electrode. 제1항에 있어서,
상기 제1 드레인 전극은 상기 제1 소스 전극과 대향하는 제1 대향부 및 상기 제1 대향부의 일단에서 연장된 제1 연장부를 포함하여 이루어지고,
상기 제2 드레인 전극은 상기 제2 소스 전극과 대향하는 제2 대향부 및 상기 제2 대향부의 일단에서 연장된 제2 연장부를 포함하여 이루어지고,
이때, 상기 제1 대향부는 상기 제1 소스 전극과 평행하고, 상기 제2 대향부는 상기 제2 소스 전극과 평행한 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the first drain electrode includes a first opposing portion facing the first source electrode and a first extending portion extending from one end of the first opposing portion,
The second drain electrode includes a second opposing portion facing the second source electrode and a second extending portion extending from one end of the second opposing portion,
Wherein the first opposing portion is parallel to the first source electrode, and the second opposing portion is parallel to the second source electrode. 제1항에 있어서,
서로 마주하는 상기 제1 소스 전극과 상기 제1 게이트 라인 사이의 이격 거리, 서로 마주하는 상기 제1 드레인 전극과 상기 제1 게이트 라인 사이의 이격 거리, 및 서로 마주하는 상기 제1 드레인 전극과 상기 제1 게이트 전극 사이의 이격 거리는 서로 동일한 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
A distance between the first source electrode and the first gate line facing each other, a distance between the first drain electrode and the first gate line facing each other, and a distance between the first drain electrode facing the first gate electrode and the first drain electrode facing the first gate electrode, 1 < / RTI > gate electrodes are equal to each other. 제1항에 있어서,
서로 마주하는 상기 제2 소스 전극과 상기 제2 게이트 라인 사이의 이격 거리, 서로 마주하는 상기 제2 드레인 전극과 상기 제2 게이트 라인 사이의 이격 거리, 및 서로 마주하는 상기 제2 드레인 전극과 상기 제2 게이트 전극 사이의 이격 거리는 서로 동일한 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
A distance between the second source electrode and the second gate line facing each other, a distance between the second drain electrode and the second gate line facing each other, and a distance between the second drain electrode facing the first gate electrode and the second drain electrode facing the first gate electrode, And the distance between the two gate electrodes are equal to each other. 제1항에 있어서,
상기 제1 박막 트랜지스터는 상기 제1 게이트 전극, 제1 소스 전극, 및 제1 드레인 전극과 각각 중첩되도록 형성되는 제1 반도체층 및 상기 제1 반도체층의 채널층을 보호하기 위해서 상기 제1 반도체층 상에 형성된 제1 에치 스톱퍼를 추가로 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.The method according to claim 1,
The first thin film transistor may include a first semiconductor layer formed to overlap with the first gate electrode, a first source electrode, and a first drain electrode, and a second semiconductor layer formed on the first semiconductor layer to protect the channel layer of the first semiconductor layer. And a first etch stopper formed on the first etch stopper. 제1항에 있어서,
상기 제2 게이트 라인은 그 위에 배열되는 제1 게이트 라인과는 상기 화소를 구성하지 않고 그 아래에 배열되는 제1 게이트 라인과는 상기 화소를 구성하는 것을 특징으로 하는 박막 트랜지스터 기판. The method according to claim 1,
Wherein the second gate line does not constitute the pixel with respect to the first gate line arranged on the first gate line and the first gate line arranged below the first gate line constitutes the pixel. 제1항 내지 제8항 중 어느 한 항에 따른 박막 트랜지스터 기판을 포함하여 이루어진 표시장치. A display device comprising the thin film transistor substrate according to any one of claims 1 to 8.
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