KR20130050362A - 어드레스 스와핑을 통한 동적 물리적 메모리 대체 - Google Patents

어드레스 스와핑을 통한 동적 물리적 메모리 대체 Download PDF

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KR20130050362A
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인텔 코포레이션
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Abstract

장치, 시스템, 방법 및 머신 판독 가능 매체가 개시된다. 일 실시예에서, 장치는 어드레스 스왑 캐시를 포함한다. 장치는 메모리 세그먼트에 타겟팅하는 제 1 어드레스에서 재생가능 결함을 검출하는 것이 가능한 메모리 세그먼트 스왑 로직을 또한 포함한다. 일단 검출되면, 로직은 다른 메모리 세그먼트에 타겟팅하는 제 2 어드레스로 결함 메모리 세그먼트를 타겟팅하는 제 1 어드레스를 리맵핑한다. 로직은 어드레스 스왑 캐시 내의 엔트리 내에 2개의 어드레스를 저장한다. 다음에, 메모리 세그먼트 스왑 로직은 제 1 물리적 어드레스에 타겟팅하는 메모리 트랜잭션을 수신하고 결함 어드레스를 갖는 엔트리가 존재하는지를 판정하기 위해 어드레스 스왑 캐시 내에 룩업 프로세스를 수행하기 위해 어드레스를 사용한다. 엔트리가 이 어드레스에 대해 존재하면, 로직은 이어서 제 1 어드레스에 대한 메모리 트랜잭션 내에 제 2 어드레스를 스왑한다.

Description

어드레스 스와핑을 통한 동적 물리적 메모리 대체 {DYNAMIC PHYSICAL MEMORY REPLACEMENT THROUGH ADDRESS SWAPPING}
본 발명은 어드레스 스왑을 통해 시스템 메모리의 불량 부분을 시스템 메모리의 예비의 양호 부분으로 대체하는 것에 관한 것이다.
듀얼 인라인 메모리 모듈(DIMM) 내의 동적 랜덤 액세스 메모리(DRAM)의 부분이 고장일 때, 전체 DRAM 디바이스는 일반적으로 불량 DRAM으로 간주되고 또는 최악의 경우에 DIMM은 불량 DIMM으로 간주된다. DRAM 디바이스의 부분이 고장이기 때문에 전체 DRAM 디바이스 또는 전체 DIMM을 불량인 것으로 간주하는 것은 메모리 제조업자에 대해서는 DRAM/DIMM의 작업 수율을 감소시키고, 이들의 비용을 증가시키며, 주문자 상표 부착 방식(OEDM)에 대해서는 대체 DIMM이 제품의 선적에 앞서 처리되고 재시험되어야 하기 때문에 제조 시간을 연장시킨다. 부가적으로, DRAM 디바이스의 부분은 또한 디바이스가 제조 라인으로부터 완벽한 작업 상태로 나올 때에도, 디바이스의 수명 중에 고장날 수도 있다. 이는 디바이스의 사용의 수명에 걸쳐 발생하는 일반적인 마모 및 인열에 기인한다. 이들 고장은 일반적으로 일단 DRAM/DIMM이 최종 사용자/고객의 사용중에 있으면 발생하고, DIMM의 대부분의 메모리가 여전히 적절하게 작동할 수 있을 때 전체 DIMM을 대체하게 할 것이다.
도 1은 어드레스 스와핑을 사용하여 메모리 세그먼트를 동적으로 대체하는 것이 가능한 컴퓨터 시스템의 실시예를 도시하는 도면.
도 2(a)는 대체 메모리 세그먼트를 저장하는 부분을 포함하는 모든 시스템 메모리의 물리적 어드레스 공간을 도시하는 도면.
도 2(b)는 불량 세그먼트 검출 캐시의 실시예를 도시하는 도면.
도 3은 어드레스 스왑 캐시의 실시예를 도시하는 도면.
도 4는 메모리 세그먼트 스왑 로직을 이용하는 대안적인 메모리 서브시스템 구성의 실시예를 도시하는 도면.
도 5는 기본 메모리 트랜잭션에 병렬 방식으로 메모리 세그먼트 룩업 및 스왑을 수행할 때 이용되는 메모리 제어기 내에 있는 상세 로직의 실시예를 도시하는 도면.
도 6은 기본 메모리 트랜잭션에 앞서 직렬 방식으로 메모리 세그먼트 스왑을 수행할 때 이용되는 메모리 제어기 내에 있는 상세 로직의 실시예를 도시하는 도면.
도 7(a)는 고장 메모리 세그먼트를 판정하고 어드레스 스왑 캐시 내의 새로운 엔트리에 고장 메모리 세그먼트 어드레스를 추가하기 위한 프로세스의 실시예의 흐름도.
도 7(b)는 고장 메모리 세그먼트의 어드레스에 대한 대체 메모리 세그먼트 어드레스의 어드레스 스왑을 수행하기 위한 프로세스의 실시예의 흐름도.
본 발명이 예로서 도시되고, 유사한 도면 부호가 유사한 요소를 지시하는 도면에 의해 한정되지 않는다.
물리적 메모리 세그먼트의 스와핑을 구현하기 위한 장치, 시스템, 방법 및 머신 판독 가능 매체의 요소가 개시된다.
본 명세서 전체에 걸쳐 용어 메모리 "세그먼트"를 참조한다. 메모리의 세그먼트는 메모리의 일반 부분을 전달하는 것을 의미한다. 다른 실시예에서, 세그먼트는 정보의 일 저장된 비트만큼 작은 메모리의 부분을 의미할 수 있고 또는 메모리의 전체 디바이스보다 많이 점유하는 메모리의 부분을 의미할 수 있다. 일반적으로, 메모리의 세그먼트는 다수의 실시예에서 메모리의 캐시라인 또는 메모리의 물리적 페이지를 전달할 수 있다. 캐시라인은 프로세서마다 특정 구현에 기초하여 크기가 다양하지만 일반적으로 현재 해결책에서 8 내지 1024 바이트의 범위이다. 물리적 메모리 페이지는 또한 크기가 다양할 수 있다. 예를 들어, 공통 크기 메모리 페이지는 4 킬로바이트일 수 있다.
메모리 디바이스 내의 메모리 세그먼트는 디바이스의 일반적인 마모 및 인열에 대한 제조 프로세스에서의 불완전부를 포함하는 다수의 이유로 고장날 수 있다. 고장 세그먼트를 갖는 다수의 메모리 디바이스는 고장 세그먼트 이외에는 대부분 여전히 동작 가능하다. 빈번하게, 전체 메모리 모듈은 모듈 상의 하나 이상의 디바이스 내의 몇몇 세그먼트가 고장나기 때문에 폐기된다.
장치, 시스템, 방법 및 머신 판독 가능 매체가 고장 메모리 세그먼트를 추적하고, 이들 세그먼트를 사용중이지 않은 양호한 메모리 세그먼트로 스왑하고, 메모리 세그먼트가 고장 세그먼트의 메모리 트랜잭션 내의 어드레스를 양호한 세그먼트의 어드레스와 동적으로 스왑함으로써 로케이팅되어 있는 메모리 디바이스/모듈을 계속 이용하도록 제안된다.
도 1은 어드레스 스와핑을 사용하여 메모리 세그먼트를 동적으로 대체하는 것이 가능한 컴퓨터 시스템의 실시예를 도시한다.
컴퓨터 시스템(100)이 도시된다. 컴퓨터 시스템은 데스크탑, 서버, 워크스테이션, 랩탑, 휴대형, 텔레비전 셋탑, 미디어 센터, 게임 콘솔, 일체형 시스템(자동차 내에서와 같은) 또는 다른 유형의 컴퓨터 시스템일 수 있다. 다수의 실시예에서, 컴퓨터 시스템(100)은 "프로세서"라 또한 칭하는 하나 이상의 중앙 프로세싱 유닛(CPU)을 포함한다. 다수의 실시예에서, 잠재적으로 다수의 CPU가 존재하지만, 도 1에 도시된 실시예에서는 단지 CPU(102)만이 명료화를 위해 도시되어 있다. CPU(102)는 인텔
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코포레이션 CPU 또는 다른 브랜드의 CPU일 수 있다. CPU(102)는 다른 실시예에서 하나 이상의 코어를 포함한다. 4개의 코어[코어(104, 106, 108, 110)]를 포함하는 CPU(102)가 도시되어 있다.
다수의 실시예에서, 각각의 코어는 하나 이상의 실행 유닛, 종료 유닛, 범용 및 특정 레지스터의 세트 등과 같은 내부 기능 블록을 포함한다. 단일 스레드형 코어에서, 각각의 코어는 하드웨어 스레드라 칭할 수 있다. 코어가 멀티 스레드형 또는 하이퍼 스레드형일 때, 각각의 코어 내에서 동작하는 각각의 스레드는 또한 하드웨어 스레드라 칭할 수 있다. 따라서, 컴퓨터 시스템(100) 내에서 실행되는 임의의 단일 실행 스레드를 하드웨어 스레드라 칭할 수도 있다. 예를 들어, 도 1에서, 각각의 코어가 단일 스레드형이면, 시스템 내에 4개의 하드웨어 스레드가 존재한다(4개의 코어). 다른 한편으로, 각각의 코어가 멀티 스레드형이고 동시에 2개의 스레드의 상태를 유지하는 능력을 가지면, 시스템 내에 8개의 하드웨어 스레드가 존재한다(코어당 2개의 스레드를 갖는 4개의 코어).
CPU(102)는 캐시(112)와 같은 하나 이상의 캐시를 또한 포함할 수 있다. 도시되지 않은 다수의 실시예에서, 캐시(112) 이외의 부가의 캐시가 구현되어 다수의 캐시 레벨이 각각의 코어 및 메모리 내의 실행 유닛들 사이에 존재하게 된다. 다른 실시예에서, 캐시(112)는 상이한 방식으로 할당될 수 있다. 부가적으로, 캐시(112)는 다른 실시예에서 다수의 상이한 크기 중 하나일 수 있다. 예를 들어, 캐시(112)는 8 메가바이트(MB) 캐시, 16 MB 캐시 등일 수 있다. 부가적으로, 다른 실시예에서, 캐시는 직접 맵핑된 캐시, 완전 연관 캐시, 다방향 세트 연관 캐시 또는 다른 유형의 맵핑을 갖는 캐시일 수 있다. 다수의 실시예에서, 캐시(112)는 모든 코어 중에 공유된 하나의 대형 부분을 포함할 수 있고 또는 다수의 개별적으로 기능적인 슬라이스(예를 들어, 각각의 코어에 대한 하나의 슬라이스)로 분할될 수 있다. 캐시(112)는 모든 코어 중에 공유된 하나의 부분 및 코어당 개별 기능적 슬라이스인 다수의 다른 부분을 또한 포함할 수 있다.
다수의 실시예에서, CPU(102)는 시스템 메모리(116)와 통신하기 위한 인터페이스를 제공하기 위한 통합 시스템 메모리 제어기(114)를 포함한다. 도시되지 않은 다른 실시예에서, 메모리 제어기(114)는 개별 부품 내에, CPU(102)로부터 분리되어, 컴퓨터 시스템(100) 내의 다른 위치에 위치될 수 있다.
시스템 메모리(116)는 다수의 동적 랜덤 액세스 메모리(DRAM) 디바이스, 예를 들어 더블 데이터 레이트(DDR) DRAM의 유형을 포함할 수 있다. 예를 들어, 디바이스(118 내지 132)는 듀얼 인라인 메모리 모듈(DIMM) 또는 다른 유사한 메모리 모듈 상의 시스템 메모리에 존재할 수 있다. 도 1은 8개의 디바이스를 갖는 단일 메모리 모듈을 도시하지만, 다른 실시예에서 시스템 메모리 내에 하나 초과의 메모리 모듈이 존재할 수 있고 각각의 메모리 모듈 상에 8개 초과 또는 미만의 디바이스가 존재할 수도 있다.
시스템 메모리(116)는 CPU(102)에 의해 동작될 데이터 및 명령을 저장하기 위한 범용 메모리일 수 있다. 부가적으로, 직접 메모리 액세스(DMA)-가능 I/O(입력/출력) 디바이스와 같은, 시스템 메모리에 판독 및 기록하는 능력을 갖는 컴퓨터 시스템(100) 내의 다른 잠재적인 디바이스가 존재할 수 있다.
시스템 메모리(116)와 CPU(102)를 결합하는 링크(즉, 버스, 상호 접속부 등)는 데이터, 어드레스, 제어 및 클럭 정보를 전송하는 것이 가능한 하나 이상의 광학, 금속 또는 다른 와이어(즉, 라인)를 포함할 수 있다.
플랫폼 제어기 허브(PCH)(134)(예를 들어, I/O 제어기 및 다른 회로의 복합체)는 CPU(102)와 외부 I/O 디바이스 사이의 통신을 가능하게 하는 I/O 인터페이스를 포함한다. 허브는 I/O 어댑터(136)와 같은 하나 이상의 I/O 어댑터를 포함할 수 있다. I/O 어댑터는 CPU(102) 내에 이용된 호스트 통신 프로토콜을 I/O 디바이스(138)와 같은 특정 I/O 디바이스와 호환성이 있는 프로토콜로 변환한다. 소정의 I/O 어댑터가 변환할 수 있는 몇몇 프로토콜은 무엇보다도 주변 장치 상호 접속(PCI)-익스프레스 프로토콜, 범용 직렬 버스(USB), 직렬 고급 기술 연결(SATA) 인터페이스, 이더넷 및 1394 "파이어와이어"를 포함한다. 부가적으로, 하나 이상의 무선 프로토콜 I/O 어댑터가 존재할 수 있다. 와이어 프로토콜의 예는 무엇보다도 블루투스, IEEE 802-11-기반 무선 프로토콜 및 셀룰러 프로토콜이다.
I/O 디바이스와는 별개로, PCH(134)는 또한 EC(140)와 같은 시스템 내의 하나 이상의 매립형 제어기(EC)에 결합될 수 있다. EC(140)는 다수의 기능을 구비할 수 있다. 예를 들어, RAID 저장 장치 제어기 디바이스가 컴퓨터 시스템(100) 내에 존재할 수 있다. RAID 제어기는 하드 디스크 드라이브 또는 고체 상태 디스크(SSD)의 어레이를 관리할 수 있다. 제어기 디바이스의 다른 예는 개별 대역외 관리성 엔진, 키보드 제어기 또는 다른 유형의 제어기일 수 있다.
다른 실시예에서, PCH(134)는 CPU(102)에 외부에 위치된 개별 디바이스이다. 이들 실시예에서, 직접 메모리 인터페이스(DMI)와 같은 인터페이스가 CPU를 PCH에 결합한다. 그러나, 이들 실시예는 도시되어 있지 않다.
인터-CPU 인터페이스(142)는 하나 이상의 부가의 CPU에 결합된 링크로의 인터페이스를 제공하고 인터-CPU 통신이 발생하게 할 수 있다. 예를 들어, 인터-CPU 고속 인터페이스는 퀵패스 상호 접속(QPI) 또는 다른 유사한 인터페이스일 수 있다. 부가의 CPU가 도 1에 도시되어 있지만, 다수의 실시예에서 CPU(102)는 컴퓨터 시스템(100) 내에 존재하는 다수의 CPU 중 하나이다. 다수의 실시예에서, 인터-CPU 인터페이스(142)는 시스템 내에 존재하는 CPU(120)와 다른 CPU의 각각 사이에 점대점 고속 통신 인터페이스를 제공한다.
그래픽 인터페이스(144)는 개별 그래픽 제어기(개별 그래픽 제어기는 도시되어 있지 않음)에 결합된 링크로의 인터페이스를 제공할 수 있다. 인터페이스는 고속 플랫폼 장치 상호 접속(PCI)-익스프레스 인터페이스 또는 다른 고속 인터페이스일 수 있다. 다른 실시예에서, CPU(102)는 통합 그래픽 제어기를 포함하고, 그래픽 인터페이스(144)는 모니터와 같은 디스플레이 디바이스에 결합될 수 있다. 다수의 실시예에서, 인터페이스는 상당한 그래픽 데이터 트래픽이 링크(예를 들어, 3D 그래픽, 비디오 등)를 가로질러 전송되게 하도록 고속이다.
컴퓨터 시스템(100)은 컴퓨터 시스템 및 부품을 초기화하기 위해 부트 명령을 제공하도록 시스템 관리 펌웨어(146)를 또한 포함한다. 다른 실시예에서, 시스템 관리 펌웨어는 기본 입력/출력 시스템(BIOS), 확장성 펌웨어 또는 다른 형태의 펌웨어 명령일 수 있고, 컴퓨터 시스템은 플랫폼의 부트 중에 이용될 수 있다.
컴퓨터 시스템(100)은 메모리 세그먼트 스왑 로직(MSSL)(148)을 포함한다. 도 1에 도시된 것과 같은 다수의 실시예에서, MSSL(148)이 메모리 제어기(114) 내에 위치된다. 그러나, 도시되지 않은 다른 실시예에서, MSSL(148)은 컴퓨터 시스템 내의 다른 위치에 위치된다. MSSL(148)은 예비 양호 세그먼트에 대해 불량 메모리 세그먼트를 스왑하기 위한 로직을 포함한다. DIMM 상의 메모리의 세그먼트가 고장일 때, MSSL(148)은 고장을 검출하고 사용되지 않은 양호 세그먼트에 대해 고장 세그먼트를 스왑하는 능력을 갖는다. 메모리 세그먼트는 동일한 어드레스에 대한 임의의 트랜잭션 내의 재생가능 에러에 기초하여 고장나는 것으로 간주될 수 있다. 에러는 동일한 에러를 갖지 않지만, 메모리 세그먼트가 불안정하면, 불량 데이터는 종종 발생할 수 있고 동일한 메모리 세그먼트로의 메모리 트랜잭션을 검사할 때 일반적인 재생가능 에러를 초래할 수 있다.
고장난 메모리의 부분은 소정의 세그먼트의 크기보다 작거나 클 수 있지만, 세그먼트는 정의된다. 예를 들어, 메모리 세그먼트가 캐시라인으로서 정의되고 캐시라인이 512 바이트이지만, 단지 캐시의 4 바이트만이 고장나면, 스왑은 전체 캐시라인을 대체할 것이다. 다른 한편으로, 메모리가 다수의 캐시라인을 가로질러 고장나면, 스왑은 고장난 메모리 위치를 커버하는 캐시라인의 세트를 대체할 것이다. 다수의 실시예에서, 각각의 캐시라인 고장은 스와핑이 세그먼트 기초로 세그먼트 상에서 행해질 수 있기 때문에 개별 스왑 트랜잭션을 필요로 할 것이다.
고장난 세그먼트를 대체하기 위해 스왑되는 이전에 미사용된 양호 세그먼트는 스왑 중에 사용을 위해 대체 메모리 세그먼트를 저장하도록 설계된 물리적 시스템 메모리(116)의 부분 내에 저장될 수 있다.
도 2(a)는 대체 메모리 세그먼트를 저장하기 위한 부분을 포함하는 모든 시스템 메모리의 물리적 어드레스 공간을 도시한다.
물리적 시스템 메모리 어드레스 공간은 0 GB(기가바이트) 어드레스에서 시작하고, 메모리의 상부까지 선형으로 진행한다. 모든 물리적 시스템 메모리 어드레스 공간은 이 어드레스 범위 내에 표현된다. 다수의 실시예에서, 물리적 어드레스 공간은 2개의 부분, 즉 일반 메모리 저장 장치(200) 및 스왑 메모리 저장 장치(202)로 분리된다. 시스템 메모리의 이들 2개의 부분을 위한 메모리 어드레스 범위의 지정은 시스템의 부트 중에 행해질 수 있다[예를 들어, 시스템 관리 펌웨어(146)는 메모리를 이들 2개의 어드레스 범위로 분리하기 위한 코드를 포함할 수 있음].
일반 메모리 저장 장치(200)는 일반적으로 일반 메모리 저장 장치(200)가 컴퓨터 시스템의 정상 작동 중에 각각의 부트로부터 이용된 메모리 공간을 포함하고 스왑 메모리 저장 장치(202)는 메모리 세그먼트 스왑 중에 불량 메모리 세그먼트를 대체하기 위해 사용된 메모리 세그먼트를 타겟팅하는 이들 메모리 위치만을 포함하기 때문에, 스왑 메모리 저장 장치(202)보다 클 것이다. 따라서, 모든 메모리 위치가 적절하게 작동하면, 스왑 메모리 저장 장치(202)는 이용되지 않는다. 스왑 저장 장치 내의 세그먼트는 MSSL(148)이 하나 이상의 세그먼트가 고장난 것으로 판정할 때까지 이용되지 않는다.
어드레스 공간의 전체 범위 내의 메모리 스왑 저장 장치(202)의 특정 위치는 구현 특정적이다. 도 2(a)의 메모리 스왑 저장 장치(202)는 물리적 메모리 어드레스 공간의 상부에 위치된다. 도시되지 않은 다른 실시예에서, 메모리 스왑 저장 장치(202)는 물리적 메모리 어드레스 공간의 저부 부근 또는 잠재적으로 메모리의 저부와 상부 사이의 상대적으로 중앙 집중된 위치에 있을 수 있다.
도 1을 참조하면, 메모리가 메모리 제어기(114)에 도달하도록 요구될 때, MSSL(148)은 시도된 메모리 어드레스가 불량 세그먼트를 타겟팅하는지를 판정하기 위해 룩업을 수행하고, 만일 그러하면 불량 세그먼트를 대체하는 양호 세그먼트에 요구를 리맵핑한다. 검출, 룩업 및 리맵핑 프로세스에 관한 추가의 상세가 이하에 설명된다. 이들 수행된 프로세스를 보조하기 위해, MSSL(148)은 도 1의 MSSL(148)의 확장 윈도우(점선 타원에서)에 도시된 다수의 구성 요소를 포함한다. 구체적으로, MSSL(148)은 불량 세그먼트 검출 로직(150), 공지의 불량 세그먼트 룩업 및 대체(L/R) 로직(152) 및 세그먼트 리맵 로직(154)을 포함한다.
불량 세그먼트 검출 로직은 다수의 방식으로 구현될 수 있다. 예를 들어, 몇몇 실시예에서, 이 스왑 프로세스는 제조 중에 고장난 메모리 세그먼트로 확장된다. 따라서, DIMM이 제조 라인으로부터 올 때, DIMM이 판매되기 전에 최초 시험될 때로부터 고장난 것으로 공지된 특정 수의 세그먼트가 존재할 수도 있다. 제조업자는 디바이스 내에 고장난 메모리 세그먼트를 차트화하고 이들을 DIMM 상의 비휘발성 메모리 저장 장치 내로 프로그램할 수 있다. 메모리 제어기(114)는 시스템 부트 중에 DIMM 상의 직렬 존재 검출(SPD) 비휘발성 메모리(156)를 판독할 수 있다. SPD 메모리(156)는 DIMM 상의 공지의 불량 메모리 세그먼트의 어드레스를 포함할 수 있다. 부트 소프트웨어, 세그먼트 리맵핑 로직(154) 또는 컴퓨터 시스템 내에 존재하는 다른 로직은 이어서 어드레스 스왑 캐시(160) 내로 적절한 엔트리를 프로그램하기 위해 SPD(156)로부터 검색된 이 불량 세그먼트 정보를 이용할 수 있다.
다른 검출 실시예는 시스템 동작 중의 동적 검출일 수 있다. 다수의 실시예에서, 불량 세그먼트 검출 로직은 메모리 트랜잭션 중에 불량 데이터를 반환하는 메모리 세그먼트를 계속 추적한다. 예를 들어, 메모리 내의 어드레스로의 메모리 요구는 메모리 제어기(114)에 도달할 수 있다. 요구는 이어서 시스템 메모리(116)에 송신되고, 메모리는 ECC(에러 점검 및 보정) 정보를 반환할 수 있다. ECC 정보는 타겟 어드레스에서 메모리 세그먼트에서 트랜잭션에 의한 에러가 존재하는지 여부에 대해 메모리 제어기(114)에 통지할 수 있다. 에러가 발생되었으면, MSSL(148) 내의 불량 세그먼트 검출 로직(150)은 트랜잭션 및 결과를 계속 추적할 수 있다. MSSL(148) 또는 컴퓨터 시스템(100) 내의 다른 위치의 소형 저장 영역은 트랜잭션 어드레스 및 결과(즉, 에러)를 저장할 수 있다. 몇몇 실시예에서, 불량 세그먼트 검출 캐시(158)는 이 정보를 저장할 것이다. 정보는 메모리 트랜잭션의 타겟 어드레스 및 어드레스로부터 기원하는 에러의 카운트에 제한될 수 있다. 예를 들어, 어드레스가 8개의 상이한 트랜잭션에서 8회 타겟팅되고 이들 트랜잭션 중 3개가 ECC 에러를 야기하면, 어드레스 위치에서의 카운트는 3일 것이다.
다른 실시예에서, DIMM이 시험되는 컴퓨터 시스템의 부트 프로세스 중에 특정 시간이 존재할 수 있다. 부가적으로, 시스템 관리 펌웨어(146)는 또한 공지의 불량 메모리 세그먼트에 관한 이전의 DIMM 시험으로부터 정보를 재저장할 수 있다. 이 정보는 컴퓨터 시스템(100)의 각각의 부트시에 어드레스 스왑 캐시(160) 내로 재저장될 수 있다.
도 2(b)는 불량 세그먼트 검출 캐시의 실시예를 도시한다.
불량 세그먼트 검출 로직은 일단 이 어드레스에서의 세그먼트가 에러를 반환하면 메모리 세그먼트 어드레스 위치(예를 들어, 페이지 랭크, 뱅크, 행, 열)로 캐시 내의 각각의 위치를 파퓰레이팅할 것이다. 도 1을 참조하면, 각각의 에러에 대해, 불량 세그먼트 검출 로직(150)은 어드레스가 미리 캐시 내에 있는지를 판정하기 위해 불량 세그먼트 검출 캐시 내의 룩업을 수행할 것이다. 어드레스가 불량 세그먼트 검출 캐시 내에 미리 존재하지 않으면, 이는 이어서 새로운 캐시 엔트리 위치에서 부가되고, 카운트값은 1에서 초기화된다. 어드레스가 불량 세그먼트 검출 캐시 내에 미리 존재하면, 이 엔트리에서 카운트값이 증분된다.
다수의 실시예에서, 임계값이 메모리 세그먼트가 고장난 것으로서 지정될 때를 판정하기 위해 불량 세그먼트 검출 로직(150)에 의해 이용될 것이다. 예를 들어, 임계값은 해당 어드레스에 100회 트랜잭션 고장을 필요로 할 수 있다. 다른 예는 비값을 유도할 수 있고, 해당 어드레스를 타겟팅하는 트랜잭션으로부터 발생하는 에러의 총수의 비가 해당 어드레스로의 총 트랜잭션 카운트에 의해 분할되면, 불량 세그먼트 검출 로직(150)은 타겟 어드레스에서 메모리 세그먼트가 고장난 것으로 판정할 수 있다. 어느 경우든, 일단 불량 세그먼트 검출 로직이 메모리 세그먼트가 고장난 것으로 판정하면, 세그먼트 리맵핑 로직(154)이 새로운 고장난 세그먼트의 타겟 어드레스가 제공된다.
세그먼트 리맵핑 로직은 이어서 모든 고장난 메모리 세그먼트의 어드레스를 저장하는 어드레스 스왑 캐시(160) 내의 엔트리로서 타겟 어드레스를 추가한다.
도 3은 어드레스 스왑 캐시의 실시예를 도시한다.
어드레스 스왑 캐시 내의 각각의 엔트리는 먼저 어드레스 스왑 캐시 내로의 인덱스인 스왑 범위 어드레스 오프셋값을 포함한다. 세그먼트 리맵핑 로직(도 1의 154)은 스왑 메모리 저장 장치(즉, 도 2(a)의 202)의 시작의 베이스 어드레스값 뿐만 아니라 스왑 메모리 저장 장치의 범위값을 내부에 저장할 수 있고, 이는 베이스 어드레스값과 조합될 때 어드레스 스왑 캐시의 크기를 제공할 것이다. 베이스 어드레스 및 범위값은 컴퓨터 시스템 내의 메모리 제어기 또는 다른 위치 내의 내부 레지스터에 저장될 수 있다.
어드레스 스왑 캐시는 고장난(즉, 불량) 메모리 세그먼트(예를 들어, 페이지, 랭크, 뱅크, 행, 열)의 어드레스를 또한 포함한다. 어드레스 스왑 캐시 내의 나머지 열은 유효 비트에 대한 저장 장치를 포함한다. 유효 비트는 어드레스 스왑 캐시 내의 특정 엔트리가 사용중인지(즉, 유효한지) 또는 미래 사용을 위해 프리한지(즉, 무효인지) 여부를 나타낸다.
도 1을 참조하면, 일단 세그먼트 리맵핑 로직(154)이 엔트리를 저장하면, MSSL(148)은 이어서 이 고장난 메모리 세그먼트에 대한 시스템 동작 중에 스왑을 수행하는 것이 가능하다. 예를 들어, 소정의 이후의 시점에, 메모리는 메모리 어드레스(X)에서 메모리 제어기(114)에 도달한다. MSSL(148) 내의 공지의 불량 세그먼트 L/R 로직(152)은 이어서 어드레스 스왑 캐시(160)에 액세스하여 메모리 어드레스(X)에서 룩업을 수행한다. 메모리 어드레스(X)에서 어드레스 스왑 캐시(160) 내에 엔트리가 존재하지 않으면, 공지의 불량 세그먼트 L/R 로직(152)은 트랜잭션을 완료하기 위해 메모리 요구가 시스템 메모리 상에 계속되게 한다. 다른 한편으로, 메모리 어드레스(X)에 엔트리가 존재하면, 엔트리의 [스왑 메모리 저장 베이스 어드레스값] + [스왑 어드레스 범위 오프셋값]에서 메모리 세그먼트의 어드레스가 대신에 이용된다.
공지의 불량 세그먼트 L/R 로직(152)은 이어서 오래된 메모리 트랜잭션 타겟 어드레스를 새로운 스왑된 어드레스로 대체하고, 이는 원래 타겟팅된 메모리 세그먼트 대신에 스왑된 메모리 세그먼트를 사용하여 메모리 트랜잭션이 완료되게 한다.
도 4는 메모리 세그먼트 스왑 로직을 이용하는 대안 메모리 서브 시스템 구성의 실시예를 도시한다.
메모리 제어기(114)는 메모리 제어기 내에 미리 통합된 어드레스 스왑 캐시가 이제 시스템 내의 각각의 DIMM 상에 배치되는 것을 제외하고는 도 1의 메모리 제어기와 유사하다. 예를 들어, 도 4의 특정 실시예에서, 2개의 DIMM, 즉 어드레스 스왑 캐시(402)를 포함하는 DIMM 0(400) 및 어드레스 스왑 캐시(406)를 포함하는 DIMM 1(404)이 존재한다. 스왑 캐시는 각각의 DIMM에 대해 특정하고, 따라서 어드레스 스왑 캐시(402)는 디바이스(408 내지 422) 중 하나 이상 내에 물리적으로 위치된 고장 메모리 세그먼트에 대한 엔트리를 포함하고, 어드레스 스왑 캐시(406)는 디바이스(424 내지 438) 중 하나 이상 내에 물리적으로 위치된 고장 메모리 세그먼트에 대한 엔트리를 포함한다. 도시되지는 않았지만, 몇몇 실시예에서, 전체 MSSL(도 1의 148)은 각각의 DIMM 내로 또는 잠재적으로는 각각의 메모리 디바이스 내로 통합될 수 있다.
도 5는 기본 메모리 트랜잭션에 병렬 방식으로 메모리 세그먼트 룩업 및 스왑을 수행할 때 이용되는 메모리 제어기 내에 있는 상세 로직의 실시예를 도시한다.
스왑을 포함할 수 있는 프로세스의 시작시에, 메모리 요구/트랜잭션이 메모리 제어기에 입력된다. 메모리 요구는 타겟 메모리 세그먼트의 트랜잭션 어드레스(500)를 갖는다. 트랜잭션 어드레스는 동시에 메모리 세그먼트 상태 룩업 로직 부품(502) 뿐만 아니라 공지의 불량 세그먼트 L/R 로직 부품(504)에 송신될 수 있다. 세그먼트 상태 룩업 로직(502)은 세그먼트에 관한 다수의 상태 지시기를 판정하기 위해(예를 들어, 세그먼트가 특권부여/보호/판독 전용/개방/폐쇄/기타 등등인지) 어드레스에서 세그먼트 테이블 룩업을 수행하는 것을 포함할 수 있는 메모리 세그먼트의 표준 상태 룩업을 수행한다. 일단 세그먼트 상태 룩업이 수행되어 있으면, 트랜잭션 어드레스(500)가 스케쥴러(506)에 송신된다(세그먼트의 상태가 결정된 후에 어드레스가 여전히 액세스 가능하면). 스케쥴러(506)는 타겟팅된 DIMM에 트랜잭션을 송신한다.
DIMM은 메모리 제어기에 트랜잭션의 결과를 반환하고, 이는 데이터를 ECC 로직(508)에 송신하는 것을 수반할 수 있다. ECC 로직(508)은 검색된 데이터 내의 에러가 존재하는지 여부를 판정하고, 만일 그러하면 트랜잭션 어드레스를 포함하는 재시도 요구를 트랜잭션 어드레스 큐(512)에 송신한다. 세그먼트 상태 룩업 로직(502)은 이어서 트랜잭션 어드레스 큐로부터 트랜잭션을 취출하고 트랜잭션을 재시도한다. 로직 및 프로세스의 이 부분은 표준 메모리 트랜잭션을 포함한다. 도시된 실시예에서, ECC 점검이 포함되는 것으로 도시되어 있지만, 도시되지 않은 다른 실시예에서, 시스템은 몇몇 다른 방식으로 메모리 세그먼트 에러를 검출할 수 있고, 이들 실시예에서 ECC 점검이 프로세스 내에 수반되지 않을 수도 있다.
표준 메모리 트랜잭션 로직 이외에, 메모리 요구를 갖고 도달하는 트랜잭션 어드레스(500)가 또한 불량 세그먼트 L/R 로직(504)에 송신된다. 표준 메모리 요구 트랜잭션 프로세스 중에, 불량 세그먼트 L/R 로직(504)은 트랜잭션 어드레스(500)의 룩업을 동시에 수행한다. 불량 세그먼트 L/R 로직(504)은 트랜잭션 어드레스(500)가 공지의 고장 어드레스인지를 판정하기 위해 어드레스 스왑 캐시(도 1의 160)를 탐색할 것이다. 만일 그렇지 않으면, 불량 세그먼트 L/R 로직(504)에 대해 할 것이 아무것도 없다. 다른 한편으로, 트랜잭션 어드레스(500)가 공지의 고장 메모리 세그먼트에 타겟팅하면(어드레스 스왑 캐시 탐색에 히트가 존재하였기 때문에), 공지의 불량 세그먼트 L/R 로직(504)은 트랜잭션 어드레스를 스왑 어드레스(514)(어드레스 스왑 캐시 엔트리로부터 수신됨)로 대체하고, 스왑 어드레스를 트랜잭션 어드레스 큐(512)로 송신하고, 강요된 재시도 명령(516)을 트랜잭션 어드레스 큐(512)로 송신하여 새로운 스왑 어드레스를 사용하여 메모리 트랜잭션의 재시도를 시도한다.
일반적으로, 원래 트랜잭션 어드레스가 스왑될 필요가 있으면, 트랜잭션 어드레스(512)는 메모리 트랜잭션을 무효화하고 재시도를 요구할 수 있고, 따라서 메모리 제어기는 재시도를 인식하게 되고 원래 트랜잭션 어드레스(500)와의 트랜잭션을 무효화한다.
도 5에 도시된 실시예는 표준 메모리 트랜잭션 프로세스에 병렬로 수행되기 때문에 불량 세그먼트 룩업 프로세스의 오버헤드를 배제한다. 불량 세그먼트 어드레스 룩업이 누락을 반환하면, 불량 세그먼트 어드레스 룩업에 관한 손실 지연이 없다. 불량 세그먼트 어드레스 룩업이 히트를 반환하면, 메모리에 스케쥴링될 파이프라인 내의 현재의 메모리 트랜잭션은 무효화되고, 트랜잭션은 이어서 새로운 어드레스를 이용하여 재시도된다.
도 6은 기본 메모리 트랜잭션에 앞서 직렬 방식으로 메모리 세그먼트 스왑을 수행할 때 이용되는 메모리 제어기 내에 있는 상세 로직의 실시예를 도시한다.
스왑을 포함할 수 있는 프로세스의 시작시에, 메모리 요구/트랜잭션이 메모리 제어기에 입력된다. 메모리 요구는 타겟 메모리 세그먼트의 트랜잭션 어드레스(600)를 갖는다.
트랜잭션 어드레스(600)는 공지의 불량 세그먼트 L/R 로직(602)에 도달한다. 표준 메모리 요구 트랜잭션 프로세스 중에, 불량 세그먼트 L/R 로직(602)을 트랜잭션 어드레스(600)의 룩업을 동시에 수행한다. 불량 세그먼트 L/R 로직(602)은 트랜잭션 어드레스(600)가 공지의 고장 어드레스인지를 판정하기 위해 어드레스 스왑 캐시(도 1의 160)를 탐색할 것이다. 만일 그렇지 않으면, 불량 세그먼트 L/R 로직(602)은 원래 트랜잭션 어드레스(604)에서와 같이 메모리 트랜잭션을 송신한다. 다른 한편으로, 트랜잭션 어드레스(600)가 공지의 고장 메모리 세그먼트에 타겟팅하면(어드레스 스왑 캐시 탐색 상에 히트가 존재하였기 때문에), 공지의 불량 세그먼트 L/R 로직(602)은 트랜잭션 어드레스를 스왑 어드레스(606)(어드레스 스왑 캐시 엔트리로부터 수신됨)로 대체하고 대체된 트랜잭션 어드레스를 갖는 세그먼트 상태 룩업 로직(608) 상에 메모리 트랜잭션을 송신한다.
세그먼트 상태 룩업 로직(608)은 도 5와 관련하여 전술된 바와 같이, 세그먼트에 관한 다수의 상태 지시기를 판정하기 위해 어드레스에서 세그먼트 테이블 룩업을 수행하는 것을 포함할 수 있는 메모리 세그먼트의 표준 상태 룩업을 수행한다. 일단 세그먼트 상태 룩업이 수행되어 있으면, 트랜잭션 어드레스는 이 어드레스가 원래 어드레스이건 스왑된 어드레스이건간에, 스케쥴러(610)에 송신된다. 스케쥴러(610)는 타겟팅된 DIMM에 트랜잭션을 송신한다.
DIMM은 ECC 로직(612)에 트랜잭션의 결과를 반환한다. ECC 로직(612)은 검색되었던 데이터 내에 에러가 존재하는지 여부를 판정하고, 만일 그러하면, 트랜잭션 어드레스를 포함하는 재시도 요구를 트랜잭션 어드레스 큐(616)에 송신한다. 세그먼트 상태 룩업 로직(608)은 이어서 트랜잭션 어드레스 큐로부터 트랜잭션을 취출하고 트랜잭션을 재시도한다.
도 6에 도시된 실시예는 불량 세그먼트 어드레스 룩업이 표준 메모리 트랜잭션의 세그먼트 상태 룩업부에 앞서 행해지기 때문에 도 5의 실시예와는 상이하다. 이는 불량 세그먼트 어드레스 룩업 지연이 메모리 트랜잭션 프로세스의 나머지 부분에 직렬로(그리고 먼저) 행해지기 때문에 임의의 소정의 메모리 트랜잭션의 완료를 유지하는 것을 의미한다.
도 7(a)는 고장 메모리 세그먼트를 판정하고 고장 메모리 세그먼트 어드레스를 어드레스 스왑 캐시 내의 새로운 엔트리에 추가하기 위한 프로세스의 실시예의 흐름도이다.
프로세스는 하드웨어 회로, 소프트웨어 애플리케이션, 펌웨어 코드 또는 상기 유형의 프로세싱 로직의 임의의 조합을 포함할 수 있는 프로세싱 로직에 의해 수행된다. 프로세스는 프로세싱 로직에 의해 재생가능 결함이 특정 메모리 세그먼트에 타겟팅하는 제 1 어드레스에서 발생하는지 여부를 판정하는 것으로 시작한다(프로세싱 블록 700). 이 판정은 제조업자에 의한 시험 중에 행해질 수 있고, 이는 OEM에 의해 행해질 수 있고, 부트 중에 메모리의 최초 초기화 중에 행해질 수 있고, 또는 메모리가 그 내에서 동작하는 컴퓨터 시스템의 동작 중에 동적으로 행해질 수도 있다.
일단 재생가능 결함이 판정되어 있으면, 프로세싱 로직은 상이한 메모리 세그먼트의 제 2 물리적 어드레스에 제 1 어드레스를 리맵핑한다(프로세싱 블록 702). 리맵핑은 어드레스 스왑 캐시 내의 제 1 및 제 2 어드레스를 저장하는 프로세싱 로직에 의해 완료된다(프로세싱 블록 704). 프로세스의 이 부분은 새로운 고장난 제 1 어드레스 및 대체 제 2 어드레스를 갖는 어드레스 스왑 캐시의 파퓰레이션을 완료한다.
도 7(b)는 고장 메모리 세그먼트의 어드레스에 대한 대체 메모리 세그먼트의 어드레스의 어드레스 스왑을 수행하기 위한 프로세스의 실시예의 흐름도이다.
이후의 시점에, 도 7(a)에 도시된 프로세스의 완료 후에, 프로세싱 로직은 메모리 트랜잭션을 수신한다(프로세싱 블록 706). 메모리 트랜잭션은 메모리 세그먼트에 지향하는 트랜잭션 어드레스를 포함한다. 프로세싱 로직은 이 트랜잭션 어드레스를 검색하고 어드레스가 고장 세그먼트에 타겟팅하는지 여부를 판정한다. 구체적으로, 도 7(a)에 전술된 단지 하나의 고장 세그먼트를 갖는 경우에, 프로세싱 로직은 상기에 언급된 제 1 어드레스가 트랜잭션 어드레스인지를 판정한다(프로세싱 블록 708). 다수의 실시예에서, 블록 708은 수신된 메모리 트랜잭션 어드레스가 캐시 내의 임의의 위치의 엔트리에 일치하는지를 발견하기 위해 어드레스 스왑 캐시를 통해 스캔한다. 도시된 현재 실시예에서, 프로세싱 로직은 어드레스 스왑 캐시 내의 제 1 어드레스를 특히 찾는다. 일치가 존재하지 않으면, 수신된 메모리 트랜잭션 어드레스가 고장난 이전의 지식이 존재하지 않기 때문에(이는 가능하게는 어드레스가 양호하고 유효한 것을 의미함) 프로세스가 완료된다.
다른 한편으로는, 메모리 트랜잭션 어드레스(제 1 어드레스)가 어드레스 스왑 캐시 내에 존재하면, 프로세싱 로직은 메모리 트랜잭션 내로 제 2 어드레스를 스왑하고 제 1 어드레스를 제거한다(프로세싱 블록 710). 전술된 바와 같이, 제 2 어드레스는 제 1 어드레스를 갖는 엔트리에서 어드레스 스왑 캐시로부터 검색된다. 프로세싱 로직은 이어서 스왑된 새로운 제 2 어드레스를 사용하여 메모리 트랜잭션을 서비스하는 것으로 진행하고(프로세싱 블록 712), 프로세스가 완료된다.
본 발명의 실시예의 요소는 또한 머신 실행 가능 명령을 저장하기 위한 머신 판독 가능 매체로서 제공될 수도 있다. 머신 판독 가능 매체는 이들에 한정되는 것은 아니지만, 플래시 메모리, 광학 디스크, 콤팩트 디스크 판독 전용 메모리(CD-ROM), 디지털 다기능/비디오 디스크(DVD) ROM, 랜덤 액세스 메모리(RAM), 소거 가능 프로그램 가능 판독 전용 메모리(EPROM), 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 자기 또는 광학 카드, 전파 매체 또는 전자 명령을 저장하기 위해 적합한 다른 유형의 머신 판독 가능 매체를 포함할 수 있다.
상기 설명 및 청구범위에서, 용어 "구비한다" 및 "포함한다"는 이들의 파생어와 함께 사용될 수 있고, 서로 동의어인 것으로서 취급되도록 의도된다. 게다가, 이하의 설명 및 청구범위에서, 용어 "결합된" 및 "접속된"은 이들의 파생어와 함께 사용될 수 있다. 이들 용어는 서로 동의어인 것으로서 의도된 것은 아니라는 것이 이해되어야 한다. 오히려, 특정 실시예에서, "접속된"은 2개 이상의 요소가 서로 직접적인 물리적 또는 전기적 접촉 상태에 있는 것을 지시하는데 사용될 수 있다. "결합된"은 2개 이상의 요소가 직접적인 물리적 또는 전기적 접촉 상태에 있는 것을 의미할 수 있다. 그러나, "결합된"은 또한 2개 이상의 요소가 서로 직접 접촉하지 않지만 여전히 서로 협동하고, 상호 작용하거나 통신하는 것을 의미할 수 있다.
상기 설명에서, 특정 용어가 본 발명의 실시예를 설명하는데 사용된다. 예를 들어, 용어 "논리"는 하나 이상의 기능을 수행하기 위한 하드웨어, 펌웨어, 소프트웨어(또는 이들의 임의의 조합)를 표현한다. 예를 들어, "하드웨어"의 예는 이들에 한정되는 것은 아니지만, 집적 회로, 유한 상태 머신 또는 심지어 조합 로직을 포함한다. 집적 회로는 마이크로프로세서, 응용 주문형 집적 회로, 디지털 신호 프로세서, 마이크로 제어기 등과 같은 프로세서의 형태를 취할 수 있다.
본 명세서 전체에 걸쳐 "일 실시예" 또는 "실시예"의 참조는 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다는 것이 이해되어야 한다. 따라서, 이 명세서의 다양한 부분에서 "실시예" 또는 "일 실시예" 또는 "대안 실시예"의 2개 이상의 참조는 반드시 모두 동일한 실시예를 언급하는 것은 아니라는 것이 강조되고 이해되어야 한다. 더욱이, 특정 특징, 구조 또는 특성은 본 발명의 하나 이상의 실시예에서 적합한 것으로서 조합될 수도 있다.
유사하게, 본 발명의 실시예의 상기 설명에서, 다양한 특징은 때때로 개시 내용이 다양한 발명적 양태의 하나 이상의 이해를 보조하는 것을 능률화하기 위해 그 단일의 실시예, 도면 또는 설명에서 함께 그룹화된다는 것이 이해되어야 한다. 그러나, 이 개시 방법은 청구된 요지가 각각의 청구항에 명시적으로 언급된 것보다 많은 특징을 요구하는 의도를 반영하는 것으로서 해석되어서는 안된다. 오히려, 이하의 청구범위가 반영하는 바와 같이, 발명적 양태는 단일의 상기 개시된 실시예의 모든 특징보다 적게 있다. 따라서, 상세한 설명에 이어지는 청구범위는 이 상세한 설명에 명시적으로 합체되어 있다.
100: 컴퓨터 시스템 102: CPU
104, 106, 108, 110: 코어 112: 캐시
114: 메모리 제어기 116: 시스템 메모리
118, 120, 122, 124, 126, 128, 130, 132: 디바이스
134: 플랫폼 제어기 허브 136: I/O 어댑터
138: I/O 디바이스 142: 인터-CPU 인터페이스
144: 그래픽 인터페이스 146: 시스템 관리 펌웨어
158: 불량 세그먼트 검출 캐시 160: 어드레스 스왑 캐시
200: 일반 메모리 저장 장치 202: 스왑 메모리 저장 장치

Claims (24)

  1. 어드레스 스왑 캐시와,
    메모리 세그먼트 스왑 로직을 포함하고,
    상기 메모리 세그먼트 스왑 로직은
    복수의 메모리 디바이스 중 하나 내의 제 1 물리적 메모리 세그먼트를 타겟팅하는 제 1 물리적 어드레스에서 재생가능 결함을 검출하고,
    상기 재생가능 결함의 검출에 응답하여, 상기 제 1 물리적 어드레스를 제 2 물리적 어드레스에 리맵핑하고 - 상기 제 2 물리적 어드레스는 복수의 메모리 디바이스 중 하나 내의 제 2 물리적 메모리 세그먼트를 타겟팅함 - ,
    상기 어드레스 스왑 캐시 내의 엔트리 내에 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 저장하고,
    상기 제 1 물리적 어드레스에 타겟팅하는 메모리 트랜잭션을 수신하고,
    상기 제 1 물리적 어드레스를 저장하는 상기 어드레스 스왑 캐시 내의 엔트리를 식별하도록 룩업을 수행하고,
    상기 식별에 응답하여, 상기 제 2 물리적 어드레스를 상기 제 1 물리적 어드레스를 위한 메모리 트랜잭션 내로 스왑하는
    장치.
  2. 제 1 항에 있어서,
    복수의 예비 메모리 세그먼트를 포함하는 메모리 스왑 풀을 추가로 포함하고, 상기 제 2 물리적 어드레스는 상기 메모리 스왑 풀 내의 메모리의 세그먼트를 타겟팅하는
    장치.
  3. 제 2 항에 있어서,
    상기 메모리 세그먼트 스왑 로직은,
    상기 리맵핑 후에, 상기 메모리 스왑 풀로부터 상기 제 2 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 제거하도록 또한 동작 가능한
    장치.
  4. 제 2 항에 있어서,
    상기 메모리 스왑 풀 내의 복수의 예비 메모리 세그먼트는 운영 체제-가시화 메모리 어드레스 공간(operating system-visible memory address space)의 외부에 있는
    장치.
  5. 제 1 항에 있어서,
    상기 메모리 세그먼트 스왑 로직은,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하는 메모리 제어기와 병렬로 룩업을 수행하고,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 무효로 플래그하고,
    상기 메모리 트랜잭션의 재시도를 위해 상기 리맵핑된 제 2 물리적 어드레스를 메모리 제어기에 제공하도록 또한 동작 가능한
    장치.
  6. 제 1 항에 있어서,
    상기 메모리 세그먼트 스왑 로직은,
    메모리 제어기가 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하기에 앞서 룩업을 수행하고,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 송신하기 위해 상기 리맵핑된 제 2 물리적 어드레스를 상기 메모리 제어기에 제공하도록 또한 동작 가능한
    장치.
  7. 제 1 항에 있어서,
    메모리 에러 검출 로직을 추가로 포함하고,
    상기 메모리 에러 검출 로직은,
    소정 시간 기간에 걸쳐 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트에 대해 검출된 에러의 수를 추적하고,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트가 임계치를 초과하는 에러의 수에 응답하여 재생가능 결함을 갖는다고 간주하는
    장치.
  8. 제 1 항에 있어서,
    상기 어드레스 스왑 캐시는 복수의 메모리 디바이스를 포함하는 메모리 모듈 상에 존재하는
    장치.
  9. 제 1 항에 있어서,
    상기 어드레스 스왑 캐시는 메모리 제어기 내에 통합되는
    장치.
  10. 복수의 메모리 디바이스 중 하나 내의 제 1 물리적 메모리 세그먼트를 타겟팅하는 제 1 물리적 어드레스에서 재생가능 결함을 검출하는 단계와,
    상기 재생가능 결함의 검출에 응답하여, 상기 제 1 물리적 어드레스를 제 2 물리적 어드레스에 리맵핑하는 단계 - 상기 제 2 물리적 어드레스는 복수의 메모리 디바이스 중 하나 내의 제 2 물리적 메모리 세그먼트를 타겟팅함 - 와,
    상기 어드레스 스왑 캐시 내의 엔트리 내에 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 저장하는 단계와,
    상기 제 1 물리적 어드레스에 타겟팅하는 메모리 트랜잭션을 수신하는 단계와,
    상기 제 1 물리적 어드레스를 저장하는 상기 어드레스 스왑 캐시 내의 엔트리를 식별하도록 룩업을 수행하는 단계와,
    상기 식별에 응답하여, 상기 제 2 물리적 어드레스를 상기 제 1 물리적 어드레스를 위한 메모리 트랜잭션 내로 스왑하는 단계를 포함하는
    방법.
  11. 제 10 항에 있어서,
    상기 리맵핑 후에, 메모리 스왑 풀로부터 상기 제 2 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 제거하는 단계를 추가로 포함하고, 상기 메모리 스왑 풀은 복수의 예비 메모리 세그먼트를 포함하고, 상기 제 2 물리적 어드레스는 메모리 스왑 풀로부터 상기 제 2 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트의 제거에 앞서 상기 메모리 스왑 풀 내의 메모리의 세그먼트를 타겟팅하는
    방법.
  12. 제 11 항에 있어서,
    상기 메모리 스왑 풀 내의 복수의 예비 메모리 세그먼트는 운영 체제-가시화 메모리 어드레스 공간의 외부에 있는
    방법.
  13. 제 10 항에 있어서,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하는 메모리 제어기와 병렬로 룩업을 수행하는 단계와,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 무효로 플래그하는 단계와,
    상기 메모리 트랜잭션의 재시도를 위해 상기 리맵핑된 제 2 물리적 어드레스를 메모리 제어기에 제공하는 단계를 추가로 포함하는
    방법.
  14. 제 10 항에 있어서,
    메모리 제어기가 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하기에 앞서 룩업을 수행하는 단계와,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 송신하기 위해 상기 리맵핑된 제 2 물리적 어드레스를 상기 메모리 제어기에 제공하는 단계를 추가로 포함하는
    방법.
  15. 제 10 항에 있어서,
    소정 시간 기간에 걸쳐 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트에 대해 검출된 에러의 수를 추적하는 단계와,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트가 임계치를 초과하는 에러의 수에 응답하여 재생가능 결함을 갖는다고 간주하는 단계를 추가로 포함하는
    방법.
  16. 명령어가 저장되어 있는 머신 판독 가능 매체에 있어서,
    상기 명령어는 머신에 의해 실행되는 경우에 상기 머신으로 하여금,
    복수의 메모리 디바이스 중 하나 내의 제 1 물리적 메모리 세그먼트를 타겟팅하는 제 1 물리적 어드레스에서 재생가능 결함을 검출하는 단계와,
    상기 재생가능 결함의 검출에 응답하여, 상기 제 1 물리적 어드레스를 제 2 물리적 어드레스에 리맵핑하는 단계 - 상기 제 2 물리적 어드레스는 복수의 메모리 디바이스 중 하나 내의 제 2 물리적 메모리 세그먼트를 타겟팅함 - 와,
    상기 어드레스 스왑 캐시 내의 엔트리 내에 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 저장하는 단계와,
    상기 제 1 물리적 어드레스에 타겟팅하는 메모리 트랜잭션을 수신하는 단계와,
    상기 제 1 물리적 어드레스를 저장하는 상기 어드레스 스왑 캐시 내의 엔트리를 식별하도록 룩업을 수행하는 단계와,
    상기 식별에 응답하여, 상기 제 2 물리적 어드레스를 상기 제 1 물리적 어드레스를 위한 메모리 트랜잭션 내로 스왑하는 단계를 포함하는 방법을 수행하게 하는
    머신 판독 가능 매체.
  17. 제 16 항에 있어서,
    상기 수행되는 방법은,
    상기 리맵핑 후에, 메모리 스왑 풀로부터 상기 제 2 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 제거하는 단계를 추가로 포함하고, 상기 메모리 스왑 풀은 복수의 예비 메모리 세그먼트를 포함하고, 상기 제 2 물리적 어드레스는 메모리 스왑 풀로부터 상기 제 2 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트의 제거에 앞서 상기 메모리 스왑 풀 내의 메모리의 세그먼트를 타겟팅하는
    머신 판독 가능 매체.
  18. 제 17 항에 있어서,
    상기 메모리 스왑 풀 내의 복수의 예비 메모리 세그먼트는 운영 체제-가시화 메모리 어드레스 공간의 외부에 있는
    머신 판독 가능 매체.
  19. 제 16 항에 있어서,
    상기 수행되는 방법은,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하는 메모리 제어기와 병렬로 룩업을 수행하는 단계와,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 무효로 플래그하는 단계와,
    상기 메모리 트랜잭션의 재시도를 위해 상기 리맵핑된 제 2 물리적 어드레스를 메모리 제어기에 제공하는 단계를 추가로 포함하는
    머신 판독 가능 매체.
  20. 제 16 항에 있어서,
    상기 수행되는 방법은,
    메모리 제어기가 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하기에 앞서 룩업을 수행하는 단계와,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 송신하기 위해 상기 리맵핑된 제 2 물리적 어드레스를 상기 메모리 제어기에 제공하는 단계를 추가로 포함하는
    머신 판독 가능 매체.
  21. 제 16 항에 있어서,
    상기 수행되는 방법은,
    소정 시간 기간에 걸쳐 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트에 대해 검출된 에러의 수를 추적하는 단계와,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트가 임계치를 초과하는 에러의 수에 응답하여 재생가능 결함을 갖는다고 간주하는 단계를 추가로 포함하는
    머신 판독 가능 매체.
  22. 복수의 메모리 디바이스를 포함하는 메모리 모듈과,
    메모리 제어기를 포함하고,
    상기 메모리 제어기는,
    어드레스 스왑 캐시와,
    메모리 세그먼트 스왑 로직을 포함하고,
    상기 메모리 세그먼트 스왑 로직은,
    복수의 메모리 디바이스 중 하나 내의 제 1 물리적 메모리 세그먼트를 타겟팅하는 제 1 물리적 어드레스에서 재생가능 결함을 검출하고,
    상기 재생가능 결함의 검출에 응답하여, 상기 제 1 물리적 어드레스를 제 2 물리적 어드레스에 리맵핑하고 - 상기 제 2 물리적 어드레스는 복수의 메모리 디바이스 중 하나 내의 제 2 물리적 메모리 세그먼트를 타겟팅함 - ,
    상기 어드레스 스왑 캐시 내의 엔트리 내에 상기 제 1 물리적 어드레스 및 상기 제 2 물리적 어드레스를 저장하고,
    상기 제 1 물리적 어드레스에 타겟팅하는 메모리 트랜잭션을 수신하고,
    상기 제 1 물리적 어드레스를 저장하는 상기 어드레스 스왑 캐시 내의 엔트리를 식별하도록 룩업을 수행하고,
    상기 식별에 응답하여, 상기 제 2 물리적 어드레스를 상기 제 1 물리적 어드레스를 위한 메모리 트랜잭션 내로 스왑하는
    시스템.
  23. 제 22 항에 있어서,
    상기 메모리 세그먼트 스왑 로직은,
    상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하는 메모리 제어기와 병렬로 룩업을 수행하고,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 무효로 플래그하고,
    상기 메모리 트랜잭션의 재시도를 위해 상기 리맵핑된 제 2 물리적 어드레스를 메모리 제어기에 제공하도록 또한 동작 가능한
    시스템.
  24. 제 22 항에 있어서,
    메모리 세그먼트 스왑 로직은,
    메모리 제어기가 상기 제 1 물리적 어드레스에 의해 타겟팅된 메모리 세그먼트를 포함하는 복수의 메모리 디바이스 중 하나에 상기 메모리 트랜잭션을 송신하기에 앞서 룩업을 수행하고,
    상기 제 1 물리적 어드레스가 상기 어드레스 스왑 캐시 내에 존재하는 것으로 확실하게 식별하는 상기 룩업에 응답하여 상기 메모리 트랜잭션을 송신하기 위해 상기 리맵핑된 제 2 물리적 어드레스를 상기 메모리 제어기에 제공하도록 또한 동작 가능한
    시스템.
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