KR20130048690A - 연속 근사 아날로그-디지털 변환 - Google Patents

연속 근사 아날로그-디지털 변환 Download PDF

Info

Publication number
KR20130048690A
KR20130048690A KR1020120117899A KR20120117899A KR20130048690A KR 20130048690 A KR20130048690 A KR 20130048690A KR 1020120117899 A KR1020120117899 A KR 1020120117899A KR 20120117899 A KR20120117899 A KR 20120117899A KR 20130048690 A KR20130048690 A KR 20130048690A
Authority
KR
South Korea
Prior art keywords
dac
current
signal
circuit
comparator
Prior art date
Application number
KR1020120117899A
Other languages
English (en)
Other versions
KR101914533B1 (ko
Inventor
아크-츄 웡
올리비에 작크 니스
Original Assignee
셈테크 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 셈테크 코포레이션 filed Critical 셈테크 코포레이션
Publication of KR20130048690A publication Critical patent/KR20130048690A/ko
Application granted granted Critical
Publication of KR101914533B1 publication Critical patent/KR101914533B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H03M1/742—Simultaneous conversion using current sources as quantisation value generators
    • H03M1/747—Simultaneous conversion using current sources as quantisation value generators with equal currents which are switched by unary decoded digital signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

아날로그 입력 신호를 디지털 출력 신호로 변환하는 예를 제공한다. 시스템은 DAC 전류를 제공하기 위해 전류 모드(CM) 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 비교기 회로는 DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여, 비교기 신호를 생성하도록 구성될 수 있다. 연속 근사 레지스터(SAR) 회로는 비교기 신호에 응답하여, DAC-코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성될 수 있다. DAC-코드 신호는 DAC 전류를 제어하기 위해 CM DAC 회로에 의해 사용될 수 있다.

Description

연속 근사 아날로그-디지털 변환{SUCCESSIVE APPROXIMATION ANALOG-TO-DIGITAL CONVERSION}
본 개시는 아날로그-디지털 변환(ADC)에 관한 것으로서, 더 구체적으로는 연속 근사 ADC에 관한 것이다.
아날로그-디지털 변환(ADC: analog-to-digital conversion)은 아날로그 신호를 샘플링해서 디지털화하는 데에 사용될 수 있다. 아날로그 신호의 디지털화는 디지털 통신 수신기 등의 다양한 애플리케이션에서 필요하다.
ADC를 수행하는 다양한 기술이 주지되어 있다. 그 중에서, 연속 근사(SA: successive approximation) 방식의 ADC 회로 및 플래시(flash) 방식의 ADC 회로라는 2가지 기술이 일반적으로 알려져 있다. 연속 근사 아날로그-디지털 변환(SA ADC) 회로는 일반적으로 아날로그 입력 신호를 연속 단에 의해 처리함으로써 디지털 표현을 생성하는 것으로서, 각 단은 아날로그 입력 신호의 더 정확한 디지털 표현을 연속해서 얻을 수 있도록 구성된 비교기를 구비한다. 통상적인 플래시 방식의 ADC 회로에서는, 아날로그 입력 신호 값을 다양한 기준 레벨과 비교하는데, 다수의 비교기를 사용해서 한번에 수행한다. 그외에는 동일한데, 플래시 ADC 회로는, SA ADC 회로에서와 같이 비교기의 다수 단 대신에 비교기의 하나의 단을 갖기 때문에, 플래시 ADC 회로는 아날로그 입력 신호의 디지털 표현을 생성함에 있어서, SA ADC 회로에 비해 레이턴시(latency)가 작다. 따라서, 플래시 ADC 기술이 고속 애플리케이션에 더 적합한 것으로 일반적으로 간주되고 있다.
아날로그 입력 신호를 디지털 출력 신호로 변환하는 예를 제공한다. 시스템은 DAC 전류를 제공하는 전류 모드(CM: current mode) 디지털-아날로그 변환기(DAC)를 포함할 수 있다. 비교기 회로는 DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여, 비교기 신호를 생성하도록 구성될 수 있다. 연속 근사 레지스터(SAR:successive approximation register) 회로는 비교기 신호에 응답하여, DAC-코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성될 수 있다. DAC-코드 신호는 DAC 전류를 제어하는 CM DAC 회로에 의해 사용될 수 있다.
주제 기술의 다른 구성은 이하의 상세한 설명으로부터 당업자에게 명백하다는 것이 용이하게 이해될 것이며, 주제 기술의 다양한 기술은 예시에 의해 나타내고 개시하고 있다. 실현될 것이기 때문에, 주제 기술은 다른 상이한 구성이 가능하며, 그 몇 가지 구체적인 예는 다양한 다른 관점의 변형이 가능한데, 모두 본 주제 기술의 범위로부터 벗어남이 없이 가능하다. 따라서, 도면 및 상세한 설명은 예시에 불과하며 제한적이 아니라는 것으로 간주되어야 한다.
도 1은 연속 근사(SA) 아날로그-디지털 변환기(ADC) 회로의 예를 나타내는 블록도이다.
도 2는 본 개시의 소정의 구성에 의해, 전류 모드(CM) SA ADC 회로의 예를 나타내는 블록도이다.
도 3a는 본 개시의 소정의 구성에 따라, 도 2의 CM SA ADC 회로의 전류 모드(CM) 디지털-아날로그 변환기(DAC)의 예를 나타내는 높은 레벨의 도면이다.
도 3b는 본 개시의 소정의 구성에 따라, 도 3a의 CM DAC 회로의 구현 예를 개략적으로 나타내는 도면이다.
도 4는 본 개시의 소정의 구성에 따라, 도 2의 CM SA ADC 회로의 구현 예를 개략적으로 나타내는 도면이다.
도 5는 본 개시의 소정의 구성에 따라, 도 2의 CM SA ADC 회로의 다른 구현 예를 개략적으로 나타내는 도면이다.
도 6은 본 개시의 소정의 구성에 따라, 전류 비교기를 이용하는 CM SA ADC의 예를 나타내는 높은 레벨의 도면이다.
도 7은 본 개시의 소정의 구성에 따라, 도 2의 CM SA ADC 회로의 연속 근사 레지스터(SAR) 회로의 구현 예를 나타내는 블록도이다.
도 8은 본 개시의 소정의 구성에 따라, 도 2의 CM SA ADC 회로에 사용되는 SAR 회로의 시간 기간의 예를 나타내는 타이밍도이다.
도 9a는 본 개시의 소정의 구성에 따라, 샘플 및 홀드(SH) 회로의 예를 나타내는 도면이다.
도 9b는 본 개시의 소정의 구성에 따라, SH 회로의 다른 예를 나타내는 도면이다.
도 9c는 본 개시의 소정의 구성에 따라, 2배속 SH 회로의 예를 나타내는 도면이다.
도 9d는 본 개시의 소정의 구성에 따라, 2배속 SH 회로의 다른 예를 나타내는 도면이다.
도 10은 본 개시의 소정의 구성에 따라, 판정 검출 로직의 예를 나타내는 도면이다.
도 11은 본 개시의 소정의 구성에 따라, 도 4의 CM SA ADC 회로의 제어 신호 및 타이밍 기간을 나타내는 타이밍도이다.
도 12는 본 개시의 소정의 구성에 따라, CM SA ADC 회로의 동작 방법의 예를 나타내는 흐름도이다.
도 13은 본 개시의 소정의 구성에 따라, CM SA ADC 회로의 동작 방법의 다른 예를 나타내는 흐름도이다.
도 14 및 도 15는 SA 아날로그-디지털 변환을 수행하기 위한 장치의 예를 나타내는 블록도이다.
이하에 설명하는 상세한 설명은 주제 기술의 다양한 구성의 설명이며, 이러한 주제 기술이 실시될 수 있는 기술만을 나타내는 것을 의도한 것은 아니다. 첨부한 도면은 본 명세서에 포함되며 상세한 설명의 일부를 구성한다. 상세한 설명은 주제 기술의 충분한 이해를 제공하기 위한 구체적인 상세를 포함한다. 그러나, 주제 기술은 이들 구체적인 상세가 없이도 실시될 수 있다는 것이 당업자에게 명백할 것이다. 일부, 주지의 회로 소자나 구성요소가 블록도에 표시되어 있는데, 이는 주제 기술의 개념의 불명료를 피하기 위한 것이다. 유사한 구성요소에는 동일한 참조 부호를 사용해서 이해를 쉽게 하고 있다.
하나의 관점에서, 본 개시는 초고속 연속 근사 아날로그-디지털 변환(ultra high-speed successive approximation analog-to-digital conversion)에 관한 것이다. 기가 헤르츠(GHz) 범위의 신호 전송에서 높은 데이터 전송률 및 집적 밀도에 대한 요구가 증가함에 따라, 고속 및 정확한 아날로그-디지털 변환기(ADC) 회로에 대한 요구가 꾸준히 증가하고 있다. 또한, CMOS 기술의 급격한 축소는 현대 전자 서브시스템이 집약적인 디지털 계산과 연결된 더 단순한 아날로그 설계의 방향으로 가도록 요구하고 있는데, 이것은 시스템온칩(system-on-chip) 애플리케이션에 있어서는 매우 매력적이다. 이와 같이, 연속 근사(SA:successive approximation) ADC 회로가 사용되는 것이 바람직하다. 구체적으로, 더 작은 칩 면적과 낮은 소비 전력을 가진 고속 SA ADC 회로의 구현이 요구되고 있다.
하나의 관점에서, 본 개시는 SA ADC 회로의 동작 속도를 크게 개선하기 위해 SA ADC 회로의 피드백 루프 내에 전류 모드(CM: current mode) DAC 회로를 사용하는 기술을 설명한다. 하나의 관점에서, 저항성 또는 용량성 DAC 회로를 사용하는 많은 SA ADC 회로는 본 개시의 CM DAC 회로의 동작 속도에 필적할만한 속도에서 적절하게 동작할 수 없을 것이다. 또한, 제안된 구조의 단순한 특징에 의해, 제안된 CM SA ADC 회로의 몇몇은 고속 변환을 달성하기 위해 병렬로 동작될 수 있다.
도 1은 연속 근사(SA) 아날로그-디지털 변환기(ADC) 회로의 예를 나타내는 블록도이다. SA ADC 회로(100)는 샘플 및 홀드 증폭기(SHA: sample and hold amplifier)(110), 오차 회로(error circuit)(120), 비교기(130), 연속 근사 레지스터(SAR: successive approximation register)(140), 및 디지털-아날로그 변환기(DAC)(150)를 포함할 수 있다. SHA(110)는 샘플링 레이트 fs에서 입력 전압 신호 Vin을 샘플링해서, 초당 다수의 샘플을 구비하는, 샘플링된 입력 전압 신호(112)를 생성하도록 구성될 수 있다. 오차 회로(120) 내의 샘플링된 입력 신호(112)는 DAC 신호(152)와 조합되어, 비교기(130)에 의해 수신되는 오차 신호(122)를 생성할 수 있다. 오차 신호(122)가 미리 정해진 임계 전압(예를 들어, 몇 mV)을 초과하면, 비교기(130)는 출력에서 비교 신호(132)를 생성하는 것에 의해 응답한다. SAR(140)은 N*fs의 속도로 클록 발생기(간단히 나타내기 위해 도 1에는 도시하지 않음)에 의해 발생되는 클록 펄스(144)에 의해 동작이 제어되는 상태 머신(state machine)을 구비하며, 여기서 N은 하나의 샘플링 기간에서 SAR(140)에 의해 처리되는 최대 개수의 비트이다(즉, Ts = 1/fs). SAR(140)은 SA 사이클의 횟수 N을 통해 자신의 동작을 수행한다. 각각의 SA 사이클에서, 디지털 출력 신호(142)(예를 들어, 디지털 코드, 또는 출력 코드)의 N개의 비트 중의 하나가 분해된다. SAR(140)은, 비교기 신호(132)에 응답하여, N비트 디지털 신호(146)를 생성하는데, 이 신호는 DAC(150)에 의해 사용되어 DAC 신호(152)를 생성한다.
초기에(즉, 제1 사이클에서), SAR은 중간 코드(mid-code)를 나타내는 디지털 신호(146)를 생성할 수 있다. N비트 ADC의 경우에, 중간 코드는, 예를 들어, 2N-1 (e.g., 8비트 ADC의 경우 27=1000,0000)을 나타내는 디지털 코드를 포함할 수 있다. 연속 사이클에서, 이전 디지털 신호(146)가, 비교기 신호(132)에 응답하여, 현재의 디지털 신호(146)를 생성하도록 변경되는데, 이 신호는 DAC(150)에 의해 사용되어 현재의 DAC 신호(152)를 생성하고, 이어서 현재의 샘플링된 입력 전압 신호(112)와 비교되어, 현재의 오차 신호(122)를 생성한다. 현재의 사이클이 제2 사이클인 경우, 그리고 제1 사이클에서, 샘플링된 입력 전압 신호(112)는 중간 코드 1000,0000에 대응하는 DAC 신호(152)보다 컸던 경우, 다음 디지털 신호(146)는 1100,0000으로 설정된다. 즉, 다음 최상위 비트(MSB)는 1로 판정된다. 그렇지 않으면, 동일 비트가 0으로 설정되고 처리를 계속한다. 최종 사이클에서, 디지털 출력 신호(142)의 N비트 모두가 분해되면, 디지털 출력 신호(142)는 출력 코드로서 출력될 준비가 된 것이다.
DAC(150)는 저항기 또는 커패시터를 사용하여 구현될 수 있다. 그러나, 하나의 관점에서, 높은 정밀도의 저항기는 매우 낮은 피처(feature) 사이즈 기술에서는 구현될 수 없을 수 있다. 또한, 하나의 관점에서, 커패시터 DAC는 초고속 동작에는 적합하지 않을 수 있다. 본 개시의 관점은 이러한 문제점을 모두 해결할 수 있다.
도 12는 본 개시의 소정의 구성에 따라, 전류 모드(CM) SA ADC 회로의 예를 나타내는 블록도이다. CM SA ADC 회로(200)는 CM DAC 회로(예를 들어, 전류 스티어링 DAC)(210), 부하 저항기(220), 샘플 및 홀드(SH) 회로(240), 트랜스컨덕턴스 회로(230), 오차 회로(260), 비교기(250), 및 SAR(예를 들어, SAR 엔진)(270)을 포함할 수 있다. 도 1의 SA ADC 회로(100)와 CM SA ADC 회로(200) 간의 주요한 차이는 도 1의 이들의 대응하는 블록(예를 들어, DAC(150) 및 오차 회로(120))과 비교해서, CM DAC 회로(210)와 오차 회로(260)의 구조 및 동작으로부터 생길 수 있다. 추가의 유리한 관점으로서, 트랜스컨덕턴스 회로(230)(예를 들어, 트랜스컨덕턴스 레이트 Gm)는 SH 회로(240)에 의해 생성된 샘플링된 입력 전압 신호를 전류 신호 Iin으로 변환하는 데에 사용될 수 있다. CM DAC 회로(210)는 SAR(270)에 의해 생성된 디지털 신호(예를 들어, N비트 코드)(274)에 응답하여, DAC 전류 Idac를 생성하도록 구성된다. 하나의 관점에서, DAC 전류 Idac는 본질적으로 아날로그가 될 수 있으며, 오차 회로(260)에 조합될 때에, 입력 전류 Iin에 대항할 수 있도록 생성될 수 있다. 부하 저항기(220)(예를 들어, Rload)는, 필수적으로 오차 회로(260)의 일부가 되며, 전류-전압 변환기로서 사용될 때에 그 사용에 따라 개별적으로 빛을 내도록 도시되어 있다.
동작 중, 전류 Iin과 Idac 간의 차는, 부하 저항기(220)를 통과한 이후에, 오차 회로(260)에서 전압 신호로 변환될 수 있다. 비교기(250) 및 SAR(270)의 동작은 도 4의 비교기(130) 및 SAR(140)의 동작과 실질적으로 유사하다. 비교기(250)의 동작은 클록 신호(276)(예를 들어, SAR(270)이 취급할 수 있는 가장 많은 비트 수를 N이라고 할 때에, N*fs의 클록 레이트를 가짐)를 통해 SAR(270)의 동작과 동기된다. 일부의 구성(예를 들어, 도 6의 CM SA ADC 회로)에서, 비교기(250)가 전류 비교기를 구비하는 경우, 전류 Iin 및 Idac는 부하 저항(220)이 없이도 비교될 수 있다. CM SA ADC 회로(200)의 장점은, 많은 종래의 SA ADC 회로의 커패시터 DAC 회로의 동작이 기초하는 충전 및 방전용 커패시터에 비해, CM DAC 회로(210)의 동작이 기초하는, 전류원을 처리하는 속도에 있다.
CM SA ADC 회로(200)의 다른 장점은 CM SA ADC 회로(200)가 기준 전압을 필요로 하지 않으며, 참조의 면에서 자기 주도적(self-autonomous)이라는 것이다. 다른 장점은, 상이할 수 있는, 특히 매우 작은 피처 사이즈에서 상이할 수 있는 저항기 또는 커패시터로 구현되는 차동의 DAC 회로에서 저항기 또는 커패시터를 매칭하는 것에 비해, 차동 모드 DAC를 구현하기 위한 트랜지스터 매칭이 용이하고 동작 속도가 빠를 수 있다는 것이다.
도 3a는 본 개시의 소정의 구성에 따라, 도 2의 CM DAC 회로(210)의 구현 예(300a)의 높은 레벨의 도면이다. CM DAC 회로(210)는 다수(예를 들어, K개, 여기서, SA ADC 회로(200)가 N비트 ADC인 경우, K=2N)의 전류원 I1-IK를 포함하는데, 이들 전류원은 스위치(S1-SK)를 통해 DAC 전류 Idac를 형성하는 데에 참여하도록 각각 연결된다. 스위치(S1-SK)는 도 2의 SAR(270)에 의해 생성되는 디지털 신호(274)에 의해 제어된다. CM DAC 회로(210) 내의 디코더(340)는 디지털 신호(274)를 제어 신호(342)로 변환하며, 이 제어 신호는 스위치(S1-SK)를 제어하는 CM DAC 회로(210)에 의해 사용될 수 있다. 동작 중에, N비트 ADC 회로(예를 들어, 도 2의 CM SA ADC 회로(200))는 주지의 이진 검색 트리 알고리즘에 기초하여 동작할 수 있다. 실제로, N비트 ADC 회로(예를 들어, 도 2의 CM SA ADC 회로(200))는 K=2N개의 전류원(예를 들어, I1-IK)에 의해 구현될 수 있다. 스위치의 제어는 이진 코드, 온도계 코드, 또는 이들의 조합을 사용하여 수행될 수 있다. 예를 들어, 온도계 구현에 있어서, 4비트 ADC 회로의 경우, 15개의 스위치는, 사용되는 16개의 전류원 중에서 15개의 전류원(예를 들어, I1-I15)을 개별적으로 제어할 수 있다. 16번째 전류원(예를 들어, I0)는 정적 전류원으로서의 스위치 없이도 사용이 가능하다. 그러나, 이진 코드 구현에서는, 한 그룹의 전류원이 동시에 제어될 수 있다. 예를 들어, I1-I2(즉, 다음 2개의 전류원), I3-I6(즉, 다음 4개의 전류원), 및 I7-I15(즉, 다음 8개의 전류원)이 3개의 스위치에 의해 개별적으로 제어될 수 있다. 온도계 구현은 더 많은 스위치를 사용할 수 있으며, 제어 신호의 경로설정을 위해 더 많은 칩 면적을 필요로 하지만, 스위칭 글리치(switching glitch)는 적다.
전류원 I1-IK 및 스위치 S1-SK는 단일 또는 차동 모드에서 트랜지스터 요소(예를 들어, MOS 또는 BJT 트랜지스터)에 의해 구현될 수 있다. MOS 트랜지스터를 사용하는 차동 모드 구현의 예를 도 3b에 나타내고 이하에 설명한다.
도 3b는 본 개시의 소정의 구성에 따라, 도 3a의 CM DAC 회로의 구현 예(300b)를 개략적으로 나타낸다. 실제의 구현에 있어서, 차동 스위치에 다수의 전류원의 조합이 연결되어 사용될 수 있다. 도 3b에서는, 간단히 나타내기 위해, 이러한 조합들 중 2개만을 도시하고 있다. 전류원 IS1 및 IS2는 차동 스위치쌍 S11-S12 및 S21-S22를 거쳐 부하 저항기 R1 및 R2를 통해 선택적으로 구동할 수 있다. 각각의 스위치는 원형(310)에 나타낸 트랜지스터(T1) 등의 트랜지스터에 의해 구현될 수 있다. 각각의 전류원은 원형(320)으로 나타낸 것과 같이, 예를 들어 하나(예를 들어, NMOS 트랜지스터 T4) 또는 2개의 트랜지스터(예를 들어, NMOS 트랜지스터 T3 및 T4, 여기서 T4는 주지의 캐스코드 트랜지스터(cascode transistor)로서 작용함)에 의해 구현될 수 있다. 일부의 구성에서, 스위치(S11-S12 및 S21-S22) 및 전류원(IS1 및 IS2)은 PMOS 트랜지스터 또는 n형이나 p형의 바이폴라 트랜지스터로 구현될 수 있다.
도 4는 본 개시의 소정의 구성에 따라, CM SA ADC 회로의 예를 개략적으로 나타낸다. CM SA ADC 회로(400)는, CM DAC 회로(410), SAR(470), 비교기(450), 클록 발생기(480), 오차 회로(460), 캐스코드 회로(cascode circuit)(432), 스위치(S1), 및 트랜스컨덕턴스 회로(430) 중의 일부 또는 모두를 포함할 수 있다. 비교기(450) 및 SAR(470)은 도 2의 비교기(250) 및 SAR(270)과 유사하다. DAC(410)는 NMOS 트랜지스터로 구현되며, 오차 회로(460)로부터 전류를 제거하도록 구성된다. 오차 회로(460)는 2개의 부하 저항기(예를 들어, Rload)와 2개의 바이어스 전류원(예를 들어, Idc/2)으로 구현된다. 바이어스 전류원은, CM DAC(410)(예를 들어, NMOS 트랜지스터 T5 및 T6을 통해)에 의해 제거된 전류(steered away current)가 트랜스컨덕턴스 회로(430)에 의해 생성된 입력 신호 전류와 실질적으로 동일하게 되는 경우에, 비교기(450)의 입력 포트(예를 들어, 노드 Xn 및 Xp) 양단에 공통 모드 전압을 유지한다. 트랜스컨덕턴스 회로(430)는 PMOS 트랜지스터(T1, T2)에 의해 형성된 차동 트랜지스터 쌍을 포함하며, 샘플링된 입력 전압 신호 Vi-s에 응답하여, 차동의 입력 신호 전류(예를 들어, 샘플링된 입력 전압 신호 Vi-s가 실질적으로 0이 될 때와 같이, 안정 상태의 각 트랜지스터(T1 또는 T2)를 통과하는 Idc/2를 초과하거나 이보다 작게 되는 신호 전류)를 생성한다. 도 4에서, 전류 DI는 노드 XP 및 Xn을 통해 제공되는 총 DAC 전류를 나타낸다.
캐스코드 회로(432)는 PMOS 트랜지스터(T3, T4, T5, T6)를 포함한다. 이들 트랜지스터는 주로, CM DAC 회로(410)로부터 트랜스컨덕턴스 회로(430), 오차 회로(460), 및 비교기 회로(450)를 분리시키는 버퍼(buffer)로서 작용함으로써, CM DAC 회로(410)에 의한 이들 회로의 로딩(loading)을 방지한다. 이에 의해, CM SA ADC(400)의 고속 동작을 유지할 수 있게 된다. 임의의 사이클(예를 들어, SAR(470)의 연속 근사 사이클)에서, 비교기(450)에 의해 생성된 신호(452)는 노드 Xp 및 Xn의 전압 간의 차에 따라 달라지며, 결국 차동 부하 저항기(Rload)를 통과하는 전류의 차에 따라 달라진다. SAR 회로(470)는, 신호(452)에 응답하여, N비트 디지털 신호(474)의 값을 설정하는데, 이 신호는 CM DAC 회로(410)에 의해 수신되고 CM DAC 회로(410)에 의해 사용되어, 노드 Xp 및 Xn으로부터 제거되는(예를 들어, 캐스코드 NMOS 트랜지스터 T5 및 T6을 통해) 전류량을 제어할 수 있다. 또한, 수행되는 SAR 사이클에 따라, 출력 코드(472)의 각각의 비트가 설정된다. 최종 사이클(예를 들어, N비트 ADC의 경우, N번째 사이클)에서, 노드 Xp 및 Xn에서의 전압 간의 차가 실질적으로 0으로 수렴되면, 입력 신호 Vi-s의 다음 샘플을 추정하는 과정이 개시되기 전에, 디지털 출력 신호의 마지막 비트가 설정되고, 출력 코드(472)가 출력된다.
노드 Xp 및 Xn 간의 전압차를 0으로 리셋하기 위해, 스위치(S1)(예를 들어, 디글리처(deglitcher) 또는 영복귀(return-to-zero) 스위치)가 사용될 수 있다. 스위치(S1)의 동작은 판정 검출 로직(480, 도 10 참조)에 의해 발행된 제어 신호(484)에 의해 제어되는데, 이 판정 검출 로직은 비교기(450, 도 11 참조)의 재생성 단계 동안 비교기(450)의 출력의 변화를 검출하고, 노드 Xp 및 Xn에서의 전압을 리셋하는 신호(484)를 생성한다. 신호(484)가 0으로 복귀하면, 스위치(S1)가 오프로 된다. 클록 신호(482)(예를 들어, N*fs에서, 여기서 N은 SAR(470)에 의해 취급되는 비트의 가장 많은 개수이며, fs는 샘플링 주파수)는 비교기(450) 및 SAR 회로(270)의 동작을 제어한다. 간단히 나타내기 위해, 도 4에서, 펄스 N*fs를 생성하는 클록 발생기는 도시하고 있지 않다. 동작 중에, 스위치(S1)는 비교기(450)가 현재 샘플의 비교를 수행한 경우, CM SA ADC(400)의 동작의 현재 사이클의 단계 1(도 8 참조)의 완료 이후에 폐쇄될 수 있다. 다시 말해서, 스위치(S1)는 초고속 동작에서 중요한 역할을 할 수 있다. 첫째, CM DAC 회로(410)의 스위칭 동안, 스위치(S1)는 비교기(450)의 동작에 영향을 줄 수 있는, 노드 Xp 및 Xn의 글리치를 방지할 수 있다. 두 번째로, 고속 세틀링(fast settling)의 경우, 스위치(S1)는, 비교가 이루어졌으면, 이들 2개의 노드가 신속하게 정착될 수 있도록 노드 Xp 및 Xn가 이동하는 것을 방지하도록 폐쇄될 수 있다.
도 5는 본 개시의 소정의 구성에 따라, CM SA ADC 회로의 다른 예를 개략적으로 나타내는 도면이다. CM SA ADC 회로(500)는, SAR(570), 비교기(550), 오차 회로(560), 캐스코드 회로(532), 스위치(S1), 및 트랜스컨덕턴스 회로(530) 중의 일부 또는 모두를 포함할 수 있다. 비교기(550), SAR(570), 및 오차 회로(560)는 도 4의 비교기(450), SAR(470), 및 오차 회로(460)와 각각 유사하다. DAC(510)는 PMOS 트랜지스터로 구현되며, 트랜스컨덕턴스 회로(530)(예를 들어, Gm 셀)에 의해 생성되는 전류에 대항하도록 구성된다. 트랜스컨덕턴스 회로(530) 및 캐스코드 회로(532)는 NMOS 트랜지스터(T1, T2)와 NMOS 트랜지스터(T3, T4, T5, T6)에 의해 각각 구현된다. 그외에, CM SA ADC(500)의 동작은 도 4의 CM SA ADC(400)의 동작과 유사하다. 간단히 나타내기 위해, 도 5에서는, 펄스 Nfs를 생성하는 클록 발생기가 도시되어 있지 않다. 스위치(S1)의 동작은 판정 검출 로직(480, 도 10 참조)에 의해 발행된 제어 신호(484)에 의해 제어되는데, 이 판정 검출 로직은 비교기(550, 도 11 참조)의 재생성 단계 동안 비교기(550)의 출력의 변화를 검출하고, 노드 Xp 및 Xn에서의 전압을 리셋하는 신호(484)를 생성한다. 스위치(S1)는 신호(484)가 0으로 복귀하면 오프로 된다.
도 6은 본 개시의 소정의 구성에 따라, 전류 비교기를 사용하는 CM SA ADC 회로의 예를 나타내는 높은 레벨의 도면이다. CM SA ADC 회로(600)는 전류원(I2, I1), 전류 비교기(630), 및 SAR(640)을 포함한다. SAR(640)은 도 5의 SAR(570)과 유사하다. 전류 비교기(630)는 전압 신호 대신에 전류 신호를 비교하도록 구성된다. 전류원(I2)은 CM DAC 회로(예를 들어, 도 5의 CM DAC 회로(510))를 나타내는 가변 전류원이다. 전류원(I1)은 또한 가변 전류원이며, 트랜스컨덕턴스 회로(예를 들어, 도 5의 트랜스컨덕턴스 회로(530))에 의해 생성된 전류를 나타낸다. 그외에, CM SA ADC 회로(600)의 동작은 도 5의 CM SA ADC 회로(500)의 동작과 유사하다.
도 7은 본 개시의 소정의 구성에 따라, 연속 근사 레지스터(SAR) 회로의 구현 예를 나타내는 블록도이다. SAR(700)은, 예를 들어 D-플립플롭(DFF)에 의해 형성된 레지스터 회로(710)와 래치 회로(720)를 포함할 수 있다. 래치 회로(720)는 변환 완료 시점에서 N비트 디지털 출력 신호(예를 들어, 도 4의 디지털 출력 신호(472)) 중의 N비트를 홀드할 수 있는 N개의 래치(래치0-래치N-1)를 포함한다. 레지스터 회로(710)의 DFF 셀(FF0-FFN -1)은 DAC 전류를 제어하는 CM DAC 회로(410)에 의해 사용될 수 있는 N비트 디지털 신호(예를 들어, 도 4의 디지털 신호(474)) 중의 N개의 비트를 생성할 수 있다. 예를 들어, N=8이면, 초기에(즉, 제1 사이클에서), 레지스터 회로(710)의 비트 7이 1로 잠정적으로 설정되고, 다른 비트들은 0으로 설정(예를 들어, 중간 코드 1000,0000을 생성)된다. 이어서, 비교 결과는 비트 7이 하이 값을 유지하는지 아니면 다음 사이클에 있는지 여부를 판정한다. 다음 사이클에서는, 비트 7이 하이 값을 유지하는지 여부에 관계없이, 이전 비교 결과에 기초하여, 레지스터 회로(710)의 비트 6이 잠정적으로 1로 설정된다. 마지막으로, 8번째 사이클에서, 레지스터 회로(710)의 비트 0이 판정되는데, 샘플링된 입력 전압 신호의 전류 샘플을 추정하기 위한 SAR 사이클을 종료한다. 이 시점에서, N비트(716)가 변환 신호(714)의 끝에 응답하여, 래치 회로(720)의 래치에 저장되고, SAR(700)의 출력 포트에 연결된 임의의 회로에 의해 사용될 준비가 된다.
도 8은 본 개시의 소정의 구성에 따라, 도 4의 CM SA ADC 회로(400)에서 사용되는 SAR 회로의 시간 기간의 예를 나타내는 타이밍도이다. 시간 기간(time period)(800)은 SAR(470)의 N개의 사이클 중의 하나와 시간 TSAR= 1/Nfs의 마지막을 나타내는데, 여기서 fs는 샘플링 레이트(예를 들어, 도 2의 SH 회로(240)에 대한 것)이다. 각각의 기간(즉, 각각의 사이클)은 단계 1과 단계 2를 포함하는 2개의 단계를 포함한다. 현재 사이클의 단계 1에서, 도 4의 비교기(450)는 샘플링된 입력 전압 신호 Vi-s로부터의 전류와 현재의 DAC 전류 Idac를 완전히 비교할 수 있다. 단계 1의 끝에서, 도 4의 클록 발생기(480)는 도 4의 스위치(S1)를 폐쇄시키도록 도 4의 제어 신호(484)를 발송하는 것에 의해, 비교기 신호를 0으로 복귀시킬 수 있다. 단계 2에서, SAR(470) 및 CM DAC 회로(410)는 동작이 가능하며, 단계 2의 끝에서, CM DAC 회로(410)는 안정될 수 있고 SAR 동작의 다음 사이클을 대비할 수 있다.
도 9a는 본 개시의 소정의 구성에 따라, 샘플 및 홀드(SH) 회로의 예를 나타내는 도면이다. SH 회로(900a)는 스위치(S1), 샘플링 커패시터(Cs), 및 버퍼 회로(910)를 포함할 수 있다. 스위치(S1)는 샘플링 레이트 fs(즉, fsample)(예를 들어, 500MHz)에서 동작한다. 스위치(S1)가 폐쇄되면, 샘플링 기간 Ts(Ts=1/fs)의 제1 부분 중에, 입력 신호가, 샘플링 기간의 다음 부분 동안 전하를 홀드할 수 있는 커패시터(Cs)를 충전할 수 있다. 커패시터(Cs)의 전극 양단에서 생기는 전압은 버퍼 회로(910)의 출력 포트에서 샘플링된 입력 전압 신호인 것으로 보일 수 있다. 버퍼 회로(910)는 높은 입력 임피던스와 단위 이득을 갖는 증폭기를 포함할 수 있으며, 이 커패시터의 충전 기간 동안, 커패시터(Cs)로부터 트랜스컨덕턴스 회로(예를 들어, 도 2의 트랜스컨덕턴스 회로(230))를 분리시키도록 동작할 수 있다.
도 9b는 본 개시의 소정의 구성에 따라, SH 회로의 다른 예를 나타내는 도면이다. SH 회로(900b)는 스위치(S1), 샘플링 커패시터(Cs), 및 버퍼 회로(910)를 포함할 수 있다. SH 회로(900b)의 동작은, 버퍼 회로(910)가 스위치(S1)의 앞에 위치한다는 점을 제외하고는, SH 회로(900a)와 유사하다. 본 구성에서, 버퍼 회로(910)는 상기 커패시터의 충전 기간 동안, 커패시터(Cs)로부터 입력 전압원을 분리시키도록 동작할 수 있다. 다시 말하면, 버퍼 회로(910)는 커패시터(Cs)를 충전시키기 위해 요구되는 전류를 제공할 수 있으며, 입력 전압원은 이러한 전류를 제공할 수 없도록 해도 된다.
도 9c는 본 개시의 소정의 구성에 따라, 2배속 SH 회로의 예를 나타내는 도면이다. 2배속 SH 회로(900c)는 핑퐁 모드(ping-pong mode)에서 동작할 수 있는, 병렬로 접속된 SH 회로(900a)와 유사한 2개의 SH 회로를 포함할 수 있다. 이에 의해, SH 회로(900a)의 동작 주파수의 2배의 동작 주파수를 갖게 된다. 즉, 스위치(S11)가 폐쇄되고, 커패시터(Cs1)가 충전될 수 있는 경우, 스위치(S12)는 개방되고, 커패시터(Cs2)는 충전상태를 유지할 수 있으며, 그 반대의 경우도 성립한다.
도 9d는 본 개시의 소정의 구성에 따라, 2배속 SH 회로의 다른 예를 나타내는 도면이다. 2배속 SH 회로(900d)는 핑퐁 모드에서 동작할 수 있는, 병렬로 접속된 SH 회로(900a)와 유사한 2개의 SH 회로를 포함할 수 있다. 이에 의해, SH 회로(900b)의 동작 주파수의 2배의 동작 주파수를 갖게 된다.
도 10은 본 개시의 소정의 구성에 따라, 판정 검출 로직(1000)의 예를 나타내는 도면이다. 판정 검출 로직(1000)은 제어 신호(482)를 생성하여, 도 4 및 도 5의 스위치(S1)의 동작을 제어하는, 도 4 및 도 5의 판정 로직(480)의 구현 예이다. 로직(1010)은 도 4의 비교기(450)(또는 도 5의 비교기(550))의 출력의 변화를 검출하고, 비교기(450)의 재생성 단계 동안, 출력 펄스를 생성한다. 출력 펄스는 펄스 발생기 블록(1020)에 의해 수신되며, 여기서 출력 펄스의 폭(즉, 기간)은 일련의 인버터를 통해 프로그램가능하게 조정된다.
도 11은 본 개시의 소정의 구성에 따라, 도 4의 CM SA ADC 회로의 제어 신호 및 타이밍 기간의 예를 나타내는 타이밍도이다. 시간 기간(1100)은 도 8의 시간 기간(800)과 유사하다. 타이밍 기간(1110)은 비교기 리셋 단계 및 재생성 단계(예를 들어, 비교가 행해지는지에 대한 판정 동안의 단계)와 SAR(470)의 단계 1 및 단계 2의 관계를 각각 나타낸다. 비교기(450)의 리셋 단계 및 재생성 단계는 각각 SAR(470)의 단계 1 및 단계 2의 직후에 개시한다. 제어 신호(1120)는 도 10의 판정 검출 로직(1000)에 의해 생성된 제어 신호(482)와 동일하다. 제어 신호(482)는 리셋 단계로부터 재생성 단계로의 비교기(450) 천이의 바로 이후에 생성된다.
주제 개시의 추가 설명
본 개시의 관점의 여러 예를 이하에 설명한다. 이들은 일례에 불과하며 주제 기술을 제한하는 것이 아니다. 도면 및 참조 부호의 식별은 이하에 예로서 제공되어 있으며, 일례에 불과한 것이고, 이들에 의해 한정되는 것은 아니다.
일반적으로, 하나의 관점에서, 본 개시는 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위해 아날로그-디지털 변환기(ADC)(예를 들어, 도 2의 CM SA ADC 회로(200)) 회로를 제공한다. ADC 회로는 DAC 전류를 제공하도록 구성된 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로(예를 들어, 도 2의 CM DAC 회로(210))를 포함할 수 있다. 트랜스컨덕턴스 회로는 아날로그 입력 신호(예를 들어, 도 2의 트랜스컨덕턴스 회로(230))로부터 입력 전류를 유도하도록 구성될 수 있다. ADC 회로는 DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호에 응답하여, 비교기 신호를 생성하도록 구성된 비교기 회로(예를 들어, 도 2의 비교기 회로(250))를 포함할 수 있다. 연속 근사 레지스터(SAR) 회로는 비교기 신호를 수신하고 DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성될 수 있다(예를 들어, 도 2의 SAR 회로(270)). DAC 코드 신호(예를 들어, 도 2의 DAC 신호(274))는 DAC 전류를 제어하도록 CM DAC 회로에 의해 사용될 수 있다.
본 개시의 하나의 관점에서, 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 n비트 아날로그-디지털 변환기(ADC)(예를 들어, 도 2의 CM SA ADC 회로(200))는, DAC 전류를 제공하기 위한 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로(예를 들어, 도 2의 CM DAC 회로(210)), DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하도록 구성될 수 있는 비교기 회로(예를 들어, 도 2의 비교기 회로(250)), 비교기 신호에 응답하여 디지털 출력 신호 또는 DAC 코드 신호 중의 하나 이상을 생성하도록 구성될 수 있는 연속 근사 레지스터(SAR) 회로(예를 들어, 도 2의 SAR 회로(270)) 중의 하나 이상을 포함할 수 있다. DAC 코드 신호(예를 들어, 도 2의 DAC 신호(274))는 DAC 전류를 제어하도록 CM DAC 회로에 의해 사용될 수 있다.
본 개시의 다른 관점으로서, 아날로그 입력 신호를 디지털 출력 신호로 변환하기 위한 방법(예를 들어, 도 12의 1200)이 제공될 수 있다. 본 방법은 전류 변환 모드(current-conversion mode)에서 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 단계(예를 들어, 도 12의 1210)를 포함하며, ADC 회로를 동작시키는 단계는, 디지털-아날로그 변환기(DAC) 전류를 제공하도록 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로를 동작시키는 단계(예를 들어, 도 12의 1220); DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하도록 비교기 회로를 동작시키는 단계(예를 들어, 도 12의 1230); 및 비교기 신호에 응답하여, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 연속 근사 레지스터(SAR) 회로를 동작시키는 단계(예를 들어, 도 12의 1240)를 포함하며,CM DAC 회로를 동작시키는 단계는 DAC 코드 신호를 사용하는 것에 의해 DAC 전류를 제어하는 단계를 포함한다.
본 개시의 또 다른 관점에 있어서, 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법(예를 들어, 도 13의 방법(1300))이 제공될 수 있다. 본 방법은, 전류 변환 모드(current-conversion mode)에서 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 단계(예를 들어, 도 13의 1310)를 포함하며, ADC 회로를 동작시키는 단계는, 아날로그 입력 신호에 기초하여 입력 전류를 유도하는 단계(예를 들어, 도 13의 1320); 디지털-아날로그 변환기(DAC) 전류를 제공하도록 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로를 동작시키는 단계(예를 들어, 도 13의 1330); DAC 전류를 제공하도록 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로를 동작시키는 단계(예를 들어, 도 13의 1330); DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하도록 비교기 회로를 동작시키는 단계(예를 들어, 도 13의 1340); 및 비교기 신호를 수신하고, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 연속 근사 레지스터(SAR) 회로를 동작시키는 단계(예를 들어, 도 13의 1350)를 포함하며, CM DAC 회로를 동작시키는 단계는 DAC 코드 신호를 사용하는 것에 의해 DAC 전류를 제어하는 단계를 포함한다.
항을 이용하는 주제 개시의 예시
본 개시의 관점들의 다양한 예를 편의를 위해 번호를 붙인 항(1, 2, 3 등)으로서 설명한다. 이들은 일례로서 제공되며, 주제 기술을 한정하지 않는다. 도면 및 참조 부호의 식별은 이하에 예로서 제공되어 있으며, 일례에 불과한 것이고, 이들에 의해 한정되는 것은 아니다.
1. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기(ADC) 회로에 있어서,
디지털-아날로그 변환기(DAC) 전류를 제공하도록 구성된 전류 모드(CM: current mode) 디지털-아날로그 변환기(DAC) 회로;
아날로그 입력 신호에 기초하여 입력 전류(input current)를 유도(derive)하도록 구성된 트랜스컨덕턴스 회로(transconductance circuit);
DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호(error signal)에 응답하여 비교기 신호를 생성하도록 구성된 비교기 회로; 및
비교기 신호를 수신하고, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,
CM DAC 회로는 DAC 코드 신호를 사용하여 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 ADC 회로.
2. 제1항에 있어서, CM DAC 회로는 DAC 코드 신호를 제어 신호로 디코딩하도록 구성된 디코더 회로(decoder circuit)를 포함하는, ADC 회로.
3. 제2항에 있어서, CM DAC 회로는 제어 신호를 사용하여 DAC 전류를 제어하도록 구성된, ADC 회로.
4. 제2항에 있어서, CM DAC 회로는 다수의 전류원(current source)을 포함하며, 다수의 전류원 중의 적어도 하나 이상은 제어 신호에 기초하여, DAC 전류를 제공하도록 구성된, ADC 회로.
5. 제1항에 있어서, CM DAC 회로는 제1 캐스코드(cascode) 회로(예를 들어, 도 4 및 도 5의 432, 532, 또는 그 일부)를 통해 DAC 전류를 제공하도록 구성되며, DAC 전류는 차동 전류(differential current)인 것인, ADC 회로.
6. 제1항에 있어서, DAC 전류와 입력 전류 간의 차에 기초하여 판정된 전압 오차 신호를 제공하도록 구성된 오차 회로(error circuit)를 더 포함하며, 오차 회로는 전압 오차 신호에서의 글리치(glitch)를 감소시키기 위한 스위치를 구비하는, ADC 회로.
7. 제1항에 있어서, 아날로그 입력 신호로부터 샘플링된 입력 신호(sampled-input signal)를 유도하도록 구성된 샘플 및 홀드(SH: sample and hold) 회로를 더 포함하는 ADC 회로.
8. 제7항에 있어서, 트랜스컨덕턴스 회로는 샘플링된 입력 신호로부터 입력 전류를 유도하도록 구성된, ADC 회로.
9. 제8항에 있어서, 트랜스컨덕턴스 회로는 제2 캐스코드 회로(예를 들어, 도 4 및 도 5의 432, 532, 또는 그 일부)를 통해 차동의 입력 전류를 제공하도록 구성된, ADC 회로.
10. 제1항에 있어서, SAR 회로는 다수의 SAR 사이클 중의 최종 사이클에서 디지털 출력 신호를 생성하도록 구성된, ADC 회로.
11. 제10항에 있어서, SAR 회로는, 다수의 SAR 사이클 중의 최초 사이클에서, 중간 코드(mid-code)를 포함하는 DAC 코드 신호를 생성하도록 구성된, ADC 회로.
12. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기(ADC) 회로에 있어서,
디지털-아날로그 변환기(DAC) 전류를 제공하도록 구성된 전류 모드(CM: current mode) 디지털-아날로그 변환기(DAC) 회로;
DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하도록 구성된 비교기 회로; 및
비교기 신호에 응답하여, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,
CM DAC 회로는 DAC 코드 신호를 사용하여 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 ADC 회로.
본 개시의 관점들의 다양한 예를 편의를 위해 번호를 붙인 항(1, 2, 3 등)으로서 설명한다. 이들은 일례로서 제공되며, 주제 기술을 한정하지 않는다. 도면 및 참조 부호의 식별은 이하에 예로서 제공되어 있으며, 일례에 불과한 것이고, 이들에 의해 한정되는 것은 아니다.
1. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법에 있어서,
전류 변환 모드(current-conversion mode)에서 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 단계를 포함하며,
ADC 회로를 동작시키는 단계는,
아날로그 입력 신호에 기초하여 입력 전류를 유도하는 단계;
디지털-아날로그 변환기(DAC) 전류를 제공하도록 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로를 동작시키는 단계;
DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하는 단계; 및
비교기 신호를 수신하고, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하는 단계를 포함하며,
CM DAC 회로를 동작시키는 단계는 DAC 코드 신호를 사용하는 것에 의해 DAC 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
2. 제1항에 있어서, CM DAC 회로를 동작시키는 단계는 DAC 코드 신호를 제어 신호로 디코딩하는 단계를 포함하는, 방법.
3. 제2항에 있어서, CM DAC 회로를 동작시키는 단계는 제어 신호를 사용하여 DAC 전류를 제어하는 단계를 포함하는, 방법.
4. 제2항에 있어서, CM DAC 회로를 동작시키는 단계는 다수의 전류원(current source)을 동작시키는 단계를 포함하며, 제어 신호에 기초하여 DAC 전류를 제공하도록 다수의 전류원 중의 적어도 하나 이상을 동작시키는 단계를 더 포함하는 방법.
5. 제2항에 있어서, CM DAC 회로를 동작시키는 단계는 제1 캐스코드 회로를 통해 DAC 전류를 제공하는 단계를 포함하며, DAC 전류는 차동 전류인 것인, 방법.
6. 제1항에 있어서, DAC 전류와 입력 전류 간의 차에 기초하여 판정된 전압 오차 신호를 제공하는 단계를 더 포함하며, 전압 오차 신호를 제공하는 단계는 전압 오차 신호에서의 글리치를 감소시키기 위한 스위치를 동작시키는 단계를 포함하는, 방법.
7. 제1항에 있어서, 입력 전류를 유도하는 단계는 샘플링된 입력 신호로부터 입력 전류를 유도하는 단계를 포함하는, 방법.
본 개시의 관점들의 다양한 예를 편의를 위해 번호를 붙인 항(1, 2, 3 등)으로서 설명한다. 이들은 일례로서 제공되며, 주제 기술을 한정하지 않는다. 도면 및 참조 부호의 식별은 이하에 예로서 제공되어 있으며, 일례에 불과한 것이고, 이들에 의해 한정되는 것은 아니다.
1. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 있어서,
DAC 전류를 제공하는 수단(예를 들어, 도 15의 1510);
아날로그 입력 신호에 기초하여 입력 전류를 유도하는 수단(예를 들어, 도 15의 1520);
DAC 전류 및 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하는 수단(예를 들어, 도 15의 1530);
비교기 신호를 수신하는 수단(예를 들어, 도 15의 1540); 및
DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 15의 1540)을 포함하며,
DAC 전류를 제공하는 수단은 DAC 코드 신호를 사용하여 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 장치.
2. 제1항에 있어서, DAC 전류를 제공하는 수단은 DAC 코드 신호를 제어 신호로 디코딩하는 수단을 포함하는 장치.
3. 제2항에 있어서, DAC 전류를 제공하는 수단은 제어 신호를 사용하여 DAC 전류를 제어하도록 구성된, 장치.
4. 제2항에 있어서, DAC 전류를 제공하는 수단은 다수의 전류원을 포함하고, 다수의 전류원 중의 적어도 하나 이상은 전류 신호에 기초하여 DAC 전류를 제공하도록 구성된, 장치.
5. 제1항에 있어서, DAC 전류를 제공하는 수단은 제1 캐소코드 회로를 통해 DAC 전류를 제공하도록 구성되며, DAC 전류를 차동 전류인, 장치.
6. 제1항에 있어서, DAC 전류와 입력 전류 간의 차에 기초하여 판정된 전압 오차 신호를 제공하는 수단을 더 포함하며, 전압 오차 신호를 제공하는 수단은 전압 오차 신호에서의 글리치를 감소시키는 수단을 포함하는, 장치.
7. 제1항에 있어서, 아날로그 입력 신호로부터 샘플링된 입력 신호를 유도하는 수단을 더 포함하는 장치.
8. 제7항에 있어서, 아날로그 입력 신호에 기초하여 입력 전류를 유도하는 수단은 제2 캐스코드 회로를 통해 차동의 입력 전류를 제공하도록 구성된, 장치.
9. 제8항에 있어서, 아날로그 입력 신호에 기초하여 입력 전류를 유도하는 수단은 제2 캐소코드 회로를 통해 차동의 입력 전류를 제공하도록 구성된, 장치.
10. 제1항에 있어서, 비교기 신호를 수신하고 DAC 코드 신호 도는 디지털 출력 신호 중의 적어도 하나를 생성하는 수단은 다수의 SAR 사이클 중의 최종 사이클에서 디지털 출력 신호를 생성하도록 구성된, 장치.
11. 제10항에 있어서, DAC 코드 신호 도는 디지털 출력 신호 중의 적어도 하나를 생성하는 수단은, 다수의 SAR 사이클 중의 최초 사이클에서, 중간 코드(mid-code)를 포함하는 DAC 코드 신호를 생성하도록 구성된, 장치.
12. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 있어서,
DAC 전류를 제공하는 수단(예를 들어, 도 14의 1410);
DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하는 수단(예를 들어, 도 14의 1420); 및
비교기 신호에 응답하여, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하는 수단(예를 들어, 도 14의 1430)을 포함하며,
DAC 전류를 제공하는 수단은 DAC 코드 신호를 사용하여 DAC 전류를 제어하도록 구성된 장치.
기타
하나의 관점에서, 본 항 중의 임의의 것은 임의의 독립항 또는 임의의 종속항으로부터 인용될 수 있다. 하나의 관점에서, 임의의 항(예를 들어, 독립항 또는 종속항)은 임의의 다른 항(예를 들어, 독립항 또는 종속항)과 조합될 수 있다. 하나의 관점에서, 클레임은 항, 문장, 구, 단락에서 언급한 단어(예를 들어, 단계, 동작, 수단 또는 구성요소)의 일부 또는 모두를 포함할 수 있다. 하나의 관점에서, 클레임은 하나 이상의 항, 문장, 구 또는 단락에서 언급한 단어의 일부 또는 모두를 포함할 수 있다. 하나의 관점에서, 항, 문장, 구 또는 단락의 각각에서의 단어의 일부는 제거될 수 있다. 하나의 관점에서, 추가의 단어 또는 요소는 항, 문장, 구 또는 단락에 추가될 수 있다. 하나의 관점에서, 주제 기술은 본 명세서에 개시된 컴포넌트, 요소, 기능 또는 동작의 일부를 사용하지 않고도 구현될 수 있다. 하나의 관점에서, 주제 기술은 추가의 컴포넌트, 요소, 기능 또는 동작을 사용하여 구현될 수 있다.
하나의 관점에서, 본 명세서에 개시되거나 클레임에서 청구된 임의의 방법, 명령, 코드, 수단, 논리, 컴포넌트, 블록, 모듈 등(예를 들어, 소프트웨어 또는 하드웨어)은 도면(예를 들어, 플로차트, 블록도)으로 나타낼 수 있으며, 이러한 도면(명시적으로 도시된 것인지 여부는 불문)은 신규 사항을 구성하지 않고 본 개시에 추가될 수 있다. 간단히 나타내기 위해, 항/설명/클레임 중의 일부(반드시 모두일 필요는 없음)는 도면에 명시적으로 나타내고 있지만, 항/설명/클레임 중의 일부는 명시적으로 나타낸 이들 도면과 유사한 방식으로 도면에 표현될 수 있다. 예를 들어, 각 동작 또는 단계가 다음 동작이나 단계에 화살표로 연결되도록, 어느 방법에 대한 항, 문장 또는 클레임의 임의의 것에 대해 플로차트로서 나타낼 수 있다. 다른 예로서, 어느 요소를 위한 수단(예를 들어, 동작을 수행하기 위한 수단)이 해당 요소를 위한 모듈(예를 들어, 동작을 수행하기 위한 모듈)로서 표현될 수 있도록, 어느 요소를 위한 수단을 갖는 항, 문장 또는 클레임 중의 임의의 것에 대해 블록도로서 나타낼 수 있다.
당업자라면, 본 명세서에 개시된 다양한 예시적 블록, 모듈, 요소, 컴포넌트, 방법, 동작, 단계 및 알고리즘 등의 항목이 하드웨어 또는 하드웨어와 소프트웨어의 조합으로서 구현될 수 있다는 것을 알 수 있을 것이다.
하드웨어와 소프트웨어의 상호교환 특성을 나타내기 위해, 다양한 예시적 블록, 모듈, 요소, 컴포넌트, 방법, 동작, 단계 및 알고리즘 등의 항목을 이들의 기능성과 관련해서 일반적으로 개시하고 있다. 이러한 기능성이 하드웨어에 의해 구현되는지 소프트웨어에 의해 구현되는지는 전체 시스템에 부여되는 설계적 제한 및 특정의 애플리케이션에 따라 달라진다. 당업자는 각 특정의 애플리케이션에 대해 다양한 방식으로 상기 기능성을 구현할 수 있다.
하나의 관점에서, "수단", 블록, 모듈, 요소, 컴포넌트, 또는 프로세서는 하나 이상의 기능이나 동작을 수행하기 위한 항목(예를 들어, 하나 이상의 블록, 모듈, 요소, 컴포넌트 또는 프로세서)가 될 수 있다. 하나의 관점에서, 이러한 항목은 장치, 하드웨어 또는 그중 일부가 될 수 있다. 일례로, 항목은 기능이나 동작을 수행하도록 구성된 하나 이상의 회로로서 구현될 수 있다. 회로는 하나 이상의 회로 및/또는 로직을 포함할 수 있다. 회로는 전기 회로 및/또는 광학 회로가 될 수 있다. 회로는 트랜지스터를 포함할 수 있다. 일례로, 하나 이상의 항목이 처리 시스템(예를 들어, 디지털 신호 처리기(DSP), 특정용도용 집적회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA) 등)으로 구현될 수 있다. 일례로, 항목은 기능이나 동작을 수행하기 위한 명령(또는 명령어)의 형태로 된 구조를 포함할 수도 있으며, 이러한 명령(또는 명령어)은 부호화되어, 기계 판독가능한 매체, 다른 장치 또는 그 일부에 저장될 수 있고, 이러한 명령(또는 명령어)은 소프트웨어, 애플리케이션, 서브루틴 또는 그 일부가 될 수 있다. 당업자라면, 명령, 회로 및 처리 시스템을 구현하는 방법을 알 수 있을 것이다.
하나의 관점에서, "바이폴라 접합 트랜지스터(BJT)"는 전자와 정공 모두를 사용하여 전류를 전달하는 원리에 기초하여 일반적으로 동작하는 다양한 다수 단자 트랜지터 중의 임의의 것을 의미할 수 있으며, n-p-n BJT, p-n-p BJT, 및 헤테로접합 BJT(HBT)가 그 예로 될 수 있지만, 이에 한정되는 것은 아니다.
하나의 관점에서, "전계 효과 트랜지스터(FET)"라는 용어는 반도체 재료 내의 전하 캐리어의 한가지 타입의 채널의 형태 및 전도성을 제어하기 위해 전기장을 제어하는 원리에 기초하여 일반적으로 동작하는 다양한 다수 단자의 트랜지스터 중의 임의의 것을 의미할 수 있으며, 금속산화반도체 전계 효과 트랜지스터(MOSFEFT), 접합형 전계 효과 트랜지스터(JFET), 금속 반도체 FET(MESFET), 고전자 이동도 트랜지스터(HEMT), 변조 도핑 FET(MODFET), 절연 게이트 바이폴라 트랜지스터(IGBT), 고속반전 에피택셜 다이오드 FET(FREDFET), 및 이온 감응성 FET(ISFET) 등이 그 예로 될 수 있지만, 이에 한정되는 것은 아니다.
하나의 관점에서, "베이스", "에미터", 및 "콜렉터"라는 용어는 트랜지스터의 3개의 단자를 의미할 수 있으며, 바이폴라 접합 트랜지스터의 베이스, 에미터 및 콜렉터를 의미하거나, 전계 효과 트랜지스터의 게이트, 소스 및 드레인을 의미할 수도 있으며, 그 반대의 경우도 성립한다. 다른 관점에서, "게이트", "소스" 및 "드레인"이라는 용어는 트랜지스터의 "베이스", "에미터", 및 "콜렉터"를 의미할 수 있으며, 그 반대의 경우도 성립한다.
달리 언급하지 않는 한, 본 개시에 기재된 다양한 구성은 실리콘, 실리콘-게르마늄(SiGe), 갈륨 아제나이드(GaAs), 인듐 포스파이드(InP), 또는 인듐 갈륨 포스파이드(InGaP) 기재, 또는 임의의 다른 적절한 기재에 구현될 수 있다.
단수 형태의 요소의 인용은 특별히 언급하고 있지 않은 한, "하나 및 단지 하나"를 의미하는 것이라기보다는 "하나 이상"을 의미하는 것이라고 해석된다. 예를 들어, 클록 신호는 하나 이상의 클록 신호를 의미할 수 있으며, 제어 신호는 하나 이상의 제어 신호를 의미할 수 있으며, 입력 신호는 하나 이상의 입력 신호를 의미할 수 있고, 출력 신호는 하나 이상의 출력 신호를 의미할 수 있으며, 신호는 차동적인 전압 신호를 의미할 수 있다.
특정적으로 언급하고 있는 않는 한, "일부"라는 용어는 하나 이상을 의미한다. 남성 대명사(예를 들어, 그)는 여성 및 중성(예를 들어, 그녀 및 그것)을 포함하며, 그 반대의 경우도 성립한다. 제목 및 부제는, 그것이 존재하는 경우, 편의를 위한 것으로서 본 발명을 제한하는 것이 아니다.
"예"라는 용어는 "일례 또는 실례로서 사용된다"는 의미로서 본 명세서에서 사용된다. "예"로서 본 명세서에 개시된 임의의 관점 또는 설계는 다른 관점이나 설계보다 반드시 바람직하거나 유리한 것으로 해석될 필요는 없다. 하나의 관점에서, 본 명세서에 개시된 여러 대체 구성과 동작은 적어도 등가인 것으로 고려될 수 있다.
"관점" 등의 구는 이러한 관점이 주제 기술에 필수적이라거나 이러한 관점이 주제 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 관점과 관련된 개시는 모든 구성 또는 하나 이상의 구성에 적용할 수 있다. 관점은 하나 이상의 예를 제공할 수 있다. 관점 등의 구는 하나 이상의 관점을 의미하거나 그 반대의 경우에도 성립한다. "실시예" 등의 구는 이러한 실시예가 주제 기술에 필수적이라거나 이러한 실시예가 주제 기술이 모든 구성에 적용된다는 것을 의미하지는 않는다. 실시예에 관련된 개시는 모든 실시예 또는 하나 이상의 실시예에 적용될 수 있다. 실시예는 하나 이상의 예를 제공할 수 있다. 실시예 등의 구는 하나 이상의 실시예를 의미하고, 그 반대의 경우에도 성립한다. "구성"(configuration) 등의 구는 이러한 구성이 주제 기술에 필수적이라거나 주제 기술의 모든 구성에 적용된다는 것을 의미하지는 않는다. 구성과 관련된 개시는 모든 구성 또는 하나 이상의 구성에 적용될 수 있다. 구성은 하나 이상의 예를 제공할 수 있다. 구성 등의 구는 하나 이상의 구성을 의미하거나 그 반대의 경우에도 성립한다.
본 개시의 하나의 관점으로서, 작용 또는 기능이 항목(예를 들어, 수신하는, 판정하는, 제공하는, 생성하는, 변환하는, 표시하는, 통지하는, 수락하는, 선택하는, 제어하는, 전송하는, 보고하는, 발송하는, 또는 임의의 다른 작용이나 기능)에 의해 수행되는 것으로 개시되는 경우, 이러한 작용이나 기능은 항목에 의해 직접 또는 간접으로 수행될 수 있다는 것을 이해해야 한다. 하나의 관점으로서, 모듈이 작용을 수행하는 것으로 개시된 경우, 모듈은 그 작용을 직접 수행하는 것으로 이해하면 된다. 하나의 관점으로서, 모듈이 작용을 수행하는 것으로 개시된 경우, 이 모듈은 작용을 간접적으로, 예를 들어, 이러한 작용을 용이하게, 가능하게 또는 그렇게 하도록 함으로써 수행되는 것으로 이해하면 된다.
하나의 관점에서, 달리 언급하지 않는 한, 이하의 청구범위를 포함한 본 명세서에 개시된 모든 측정값, 값, 비율, 위치, 크기, 사이즈 및 다른 사양은 근사값이며 정확한 값이 아니다. 하나의 관점에서, 이들은 이들이 관련되는 그리고 이들이 속하는 기술분야에서 관례적인 기능과 일치하는 합리적인 범위를 갖는 것으로 해석된다.
하나의 관점에서, "연결" 등의 용어는 직접 연결되는 것을 의미할 수 있다. 다른 관점에서, "연결" 등의 용어는 간접적으로 연결되는 것을 의미할 수 있다.
"상단", "하단", "정면", "후면" 등의 용어는 본 명세서에서 일반적인 중력 방향이라기보다는, 임의의 기준 방향을 의미하는 것으로 해석되어야 한다. 따라서, 상면, 하면, 정면, 및 후면은 중력 방향을 기준으로 상방, 하방, 대각선 방향, 또는 수평 방향으로 연장될 수 있다.
여러 항목이 주제 기술의 범위를 벗어남이 없이 상이하게 정렬(예를 들어, 상이한 순서로 정렬되거나, 여러 방법으로 분할되는 등)될 수 있다. 본 개시의 하나의 관점에서, 첨부 클레임 내의 언급된 요소는 하나 이상의 모듈 또는 서브 모듈에 의해 수행될 수 있다.
개시된 단계, 동작 또는 처리의 특정의 순서 또는 계층은 예시적인 방식의 일례에 불과하다. 설계 방식에 따라, 단계, 동작 또는 처리의 특정의 순서 도는 계층은 재정렬될 수 있다. 단계, 동작 또는 처리 중의 일부는 동시에 수행될 수 있다. 첨부한 방법 클레임은 여러 단계, 동작 또는 처리의 요소를 샘플 순서로 제시하는데, 제시된 특정의 순서나 계층에 한정되는 것을 의미하는 것은 아니다.
본 개시에 의하면, 당업자는 본 명세서에 개시된 다양한 관점을 실시할 수 있도록 제공된다. 본 개시는 주제 기술의 다양한 예를 제공하며, 주제 기술은 이들 예에 한정되지 않는다. 이들 관점에 대한 다양한 변형예가 당업자에게 용이할 것이며, 본 명세서에서 정의하는 일반적인 원리는 다른 관점에 적용될 수 있다.
본 기술분야의 당업자에게 알려져 있거나 알려질, 본 개시에 언급된 다양한 관점의 요소에 대한 모든 구조적 및 기능적 등가물은 참조에 의해 본 명세서에 포함되고 클레임에 의해 포함되는 것으로 해석된다. 또한, 본 명세서에 개시되지 않은 것은 이러한 개시가 클레임에서 명시적으로 언급되어 있는지 여부에 관계없이 공공에 제공하기 위한 것이다. 어떤 클레임 요소도, , 이 요소가 "~하는 수단"의 구를 사용하여, 또는 방법 클레임의 경우에는, 이 요소는 "~하는 단계"를 이용하여, 명시적으로 개시되지 않는 한, 35 U.S.C §112, 제6 단락에 속하는 것으로 해석되지 않는다. 또한, "포함하는", "가지는" 등의 용어가 사용되는 범위에 대하여, 이러한 용어는 "구비하는"이 클레임 중의 이행 단어로서 사용될 때에 해석되기 때문에, 용어 "구비하는"(비한정적 표현)과 유사한 방법으로 포괄적인 것을 의도한 것이다.
본 개시의 명칭, 배경, 발명의 내용, 도면의 간단한 설명, 요약서 등은 본 개시에 포함되며, 본 개시의 예시적인 예로서 제공되며, 제한적인 설명이 아니다. 이것은 이들이 클레임 범위나 의미를 제한하기 위해 사용되지 않도록 된 것임을 이해시키기 위해 제출된다. 또한, 상세한 설명에서, 설명은 예시적이며, 다양한 특징은 본 개시의 흐름을 위해 다양한 실시예에 서로 그룹화될 수 있다. 이러한 개시 방법은 클레임된 주제가 각 클레임에서 명시적으로 언급한 것보다 많은 특징을 필요로 한다는 것을 반영하는 것으로 해석되어서는 안 된다. 이하의 클레임은 상세한 설명에 포함되며, 각 클레임은 개별적으로 클레임된 주제로서 독립성을 가진다.
클레임은 여기에 설명된 관점에 한정되는 것을 의도하는 것이 아니며, 언어적 클레임과 일치하는 전체 범위를 부여할 수 있으며 모든 법적 등가물을 포괄한다. 그럼에도, 클레임 중 어느 것도 35 U.S.C. 101, 102 또는 103의 요건을 만족하지 못하는 주제를 포함하는 것을 의도하지 않으며, 이러한 방식으로 해석되어서도 안 된다. 이러한 주제의 임의의 의도되지 않은 포함은 부정한다.

Claims (20)

  1. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기(ADC) 회로에 있어서,
    디지털-아날로그 변환기(DAC) 전류를 제공하도록 구성된 전류 모드(CM: current mode) 디지털-아날로그 변환기(DAC) 회로;
    상기 아날로그 입력 신호에 기초하여 입력 전류(input current)를 유도(derive)하도록 구성된 트랜스컨덕턴스 회로(transconductance circuit);
    상기 DAC 전류 및 상기 입력 전류에 기초하여 판정된 오차 신호(error signal)에 응답하여 비교기 신호를 생성하도록 구성된 비교기 회로; 및
    상기 비교기 신호를 수신하고, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,
    상기 CM DAC 회로는 상기 DAC 코드 신호를 사용하여 상기 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 ADC 회로.
  2. 제1항에 있어서,
    상기 CM DAC 회로는 상기 DAC 코드 신호를 제어 신호로 디코딩하도록 구성된 디코더 회로(decoder circuit)를 포함하는, ADC 회로.
  3. 제2항에 있어서,
    상기 CM DAC 회로는 상기 제어 신호를 사용하여 상기 DAC 전류를 제어하도록 구성된, ADC 회로.
  4. 제2항에 있어서,
    상기 CM DAC 회로는 다수의 전류원(current source)을 포함하며,
    상기 다수의 전류원 중의 적어도 하나 이상은 상기 제어 신호에 기초하여, 상기 DAC 전류를 제공하도록 구성된, ADC 회로.
  5. 제1항에 있어서,
    상기 CM DAC 회로는 제1 캐스코드(cascode) 회로를 통해 상기 DAC 전류를 제공하도록 구성되며, 상기 DAC 전류는 차동 전류(differential current)인 것인, ADC 회로.
  6. 제1항에 있어서,
    상기 DAC 전류와 입력 전류 간의 차에 기초하여 판정된 전압 오차 신호를 제공하도록 구성된 오차 회로(error circuit)를 더 포함하며,
    상기 오차 회로는 상기 전압 오차 신호에서의 글리치(glitch)를 감소시키기 위한 스위치를 구비하는, ADC 회로.
  7. 제1항에 있어서,
    상기 아날로그 입력 신호로부터 샘플링된 입력 신호(sampled-input signal)를 유도하도록 구성된 샘플 및 홀드(SH: sample and hold) 회로를 더 포함하는 ADC 회로.
  8. 제7항에 있어서,
    상기 트랜스컨덕턴스 회로는 상기 샘플링된 입력 신호로부터 입력 전류를 유도하도록 구성된, ADC 회로.
  9. 제8항에 있어서,
    상기 트랜스컨덕턴스 회로는 제2 캐스코드 회로를 통해 차동의 입력 전류를 제공하도록 구성된, ADC 회로.
  10. 제1항에 있어서,
    상기 SAR 회로는 다수의 SAR 사이클 중의 최종 사이클에서 상기 디지털 출력 신호를 생성하도록 구성된, ADC 회로.
  11. 제1항에 있어서,
    상기 SAR 회로는, 다수의 SAR 사이클 중의 최초 사이클에서, 중간 코드(mid-code)를 포함하는 DAC 코드 신호를 생성하도록 구성된, ADC 회로.
  12. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 아날로그-디지털 변환기(ADC) 회로에 있어서,
    디지털-아날로그 변환기(DAC) 전류를 제공하도록 구성된 전류 모드(CM: current mode) 디지털-아날로그 변환기(DAC) 회로;
    상기 DAC 전류와 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하도록 구성된 비교기 회로; 및
    상기 비교기 신호에 응답하여, DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하도록 구성된 연속 근사 레지스터(SAR: successive approximation register) 회로를 포함하며,
    상기 CM DAC 회로는 DAC 코드 신호를 사용하여 상기 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 ADC 회로.
  13. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 방법에 있어서,
    전류 변환 모드(current-conversion mode)에서 연속 근사 아날로그-디지털 변환기(ADC) 회로를 동작시키는 단계를 포함하며,
    상기 ADC 회로를 동작시키는 단계는,
    상기 아날로그 입력 신호에 기초하여 입력 전류를 유도하는 단계;
    디지털-아날로그 변환기(DAC) 전류를 제공하도록 전류 모드(CM) 디지털-아날로그 변환기(DAC) 회로를 동작시키는 단계;
    상기 DAC 전류 및 입력 전류에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하는 단계; 및
    상기 비교기 신호를 수신하고, DAC 코드 신호 또는 상기 디지털 출력 신호 중의 하나 이상을 생성하는 단계를 포함하며,
    상기 CM DAC 회로를 동작시키는 단계는 상기 DAC 코드 신호를 사용하는 것에 의해 상기 DAC 전류를 제어하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 CM DAC 회로를 동작시키는 단계는 상기 DAC 코드 신호를 제어 신호로 디코딩하는 단계를 포함하는, 방법.
  15. 제14항에 있어서,
    상기 CM DAC 회로를 동작시키는 단계는 상기 제어 신호를 사용하여 상기 DAC 전류를 제어하는 단계를 포함하는, 방법.
  16. 제14항에 있어서,
    상기 CM DAC 회로를 동작시키는 단계는 다수의 전류원(current source)을 동작시키는 단계를 포함하며,
    상기 제어 신호에 기초하여 상기 DAC 전류를 제공하도록 상기 다수의 전류원 중의 하나 이상을 동작시키는 단계를 더 포함하는 방법.
  17. 제13항에 있어서,
    상기 CM DAC 회로를 동작시키는 단계는 제1 캐스코드 회로를 통해 상기 DAC 전류를 제공하는 단계를 포함하며, 상기 DAC 전류는 차동 전류인 것인, 방법.
  18. 제13항에 있어서,
    상기 DAC 전류와 입력 전류 간의 차에 기초하여 판정된 전압 오차 신호를 제공하는 단계를 더 포함하며,
    상기 전압 오차 신호를 제공하는 단계는 상기 전압 오차 신호에서의 글리치를 감소시키기 위한 스위치를 동작시키는 단계를 포함하는, 방법.
  19. 제13항에 있어서,
    상기 입력 전류를 유도하는 단계는 제공된 샘플링된 입력 신호로부터 입력 전류를 유도하는 단계를 포함하는, 방법.
  20. 아날로그 입력 신호를 디지털 출력 신호로 변환하는 장치에 있어서,
    DAC 전류를 제공하는 수단;
    상기 DAC 전류 및 아날로그 입력 신호에 기초하여 판정된 오차 신호에 응답하여 비교기 신호를 생성하는 수단; 및
    상기 비교기 신호에 응답하여 DAC 코드 신호 또는 디지털 출력 신호 중의 하나 이상을 생성하는 수단을 포함하며,
    상기 DAC 전류를 제공하는 수단은 상기 DAC 코드 신호를 사용하여 상기 DAC 전류를 제어하도록 구성된 것을 특징으로 하는 장치.
KR1020120117899A 2011-11-02 2012-10-23 연속 근사 아날로그-디지털 변환 KR101914533B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/287,978 US8593325B2 (en) 2011-11-02 2011-11-02 Successive approximation analog-to-digital conversion
US13/287,978 2011-11-02

Publications (2)

Publication Number Publication Date
KR20130048690A true KR20130048690A (ko) 2013-05-10
KR101914533B1 KR101914533B1 (ko) 2018-11-02

Family

ID=47137604

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120117899A KR101914533B1 (ko) 2011-11-02 2012-10-23 연속 근사 아날로그-디지털 변환

Country Status (5)

Country Link
US (1) US8593325B2 (ko)
EP (1) EP2590331A3 (ko)
JP (1) JP2013102426A (ko)
KR (1) KR101914533B1 (ko)
CN (1) CN103095301B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150010867A (ko) * 2013-07-19 2015-01-29 에스케이하이닉스 주식회사 Ｓａｒ 아날로그-디지털 변환 장치와 그에 따른 씨모스 이미지 센서
KR101586407B1 (ko) * 2014-10-13 2016-01-18 광주과학기술원 Sar adc에서 캐패시터의 미스매치를 보정하는 방법
KR20160108943A (ko) 2015-03-09 2016-09-21 울산과학기술원 지연 고정 루프를 이용한 오프셋 보정 장치
KR102290002B1 (ko) * 2020-03-16 2021-08-17 고려대학교 산학협력단 오류에 둔감한 보간법을 이용한 축차 비교형 아날로그-디지털 변환기 및 그 동작 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2532972B (en) * 2014-12-03 2021-03-10 Atlantic Inertial Systems Ltd Successive approximation ADC
KR102276893B1 (ko) 2015-09-24 2021-07-12 삼성전자주식회사 축차 근사 레지스터 아날로그 디지털 변환기와 이를 포함하는 반도체 장치
US9698813B2 (en) * 2015-12-01 2017-07-04 Mediatek Inc. Input buffer and analog-to-digital converter
TWI594579B (zh) * 2016-06-13 2017-08-01 瑞昱半導體股份有限公司 連續逼近暫存器類比數位轉換器及其類比至數位訊號轉換方法
WO2018126427A1 (en) * 2017-01-06 2018-07-12 Texas Instruments Incorporated Area efficient digital to analog and analog to digital converters
EP3484053A1 (en) * 2017-11-14 2019-05-15 Nxp B.V. Successive approximation register analog-to-digital converter, electronic device and method therefor
US10644714B2 (en) * 2018-03-22 2020-05-05 Texas Instruments Incorporated Pipelined analog-to-digital converter
CN109286398B (zh) * 2018-09-19 2021-10-26 电子科技大学 一种用于电流舵数模转换器校正的电流比较器及比较方法
CN109101072A (zh) * 2018-10-25 2018-12-28 京信通信系统（中国）有限公司 一种方波信号发生器
CN109951188A (zh) * 2019-04-04 2019-06-28 杭州闪亿半导体有限公司 用于运算的存储器阵列的信号输入装置、存储器系统
US10790842B1 (en) * 2019-10-31 2020-09-29 Infineon Technologies Ag System and method for a successive approximation analog-to-digital converter
US11989440B2 (en) * 2021-08-11 2024-05-21 Silicon Storage Technology, Inc. Hybrid memory system configurable to store neural memory weight data in analog form or digital form

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055847A (en) * 1991-02-19 1991-10-08 Motorola, Inc. Differential sensing current-steering analog-to-digital converter
US5661483A (en) * 1996-02-29 1997-08-26 Western Digital Corporation Area integrator servo demodulator with on-chip CMOS analog-to-digital converter
JP2006517765A (ja) * 2003-02-11 2006-07-27 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 臨界的な連続時間用途における自動ゼロ化
US7170436B2 (en) * 2004-06-24 2007-01-30 Symwave, Inc. Current mode analog-to-digital converter using parallel, time-interleaved successive approximation subcircuits
EP1947769A1 (en) * 2007-01-18 2008-07-23 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Charge domain successive approximation A/D converter
US8022683B2 (en) * 2008-01-30 2011-09-20 Cirrus Logic, Inc. Powering a power supply integrated circuit with sense current
US7642946B2 (en) * 2008-04-07 2010-01-05 Broadcom Corporation Successive approximation analog to digital converter
EP2270986B1 (en) 2009-01-26 2012-01-25 Fujitsu Semiconductor Limited Sampling
US8284090B2 (en) * 2010-03-22 2012-10-09 Analog Devices, Inc. Method and apparatus for analog to digital conversion of small signals in the presence of a large DC offset

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150010867A (ko) * 2013-07-19 2015-01-29 에스케이하이닉스 주식회사 Ｓａｒ 아날로그-디지털 변환 장치와 그에 따른 씨모스 이미지 센서
KR101586407B1 (ko) * 2014-10-13 2016-01-18 광주과학기술원 Sar adc에서 캐패시터의 미스매치를 보정하는 방법
KR20160108943A (ko) 2015-03-09 2016-09-21 울산과학기술원 지연 고정 루프를 이용한 오프셋 보정 장치
KR102290002B1 (ko) * 2020-03-16 2021-08-17 고려대학교 산학협력단 오류에 둔감한 보간법을 이용한 축차 비교형 아날로그-디지털 변환기 및 그 동작 방법

Also Published As

Publication number Publication date
KR101914533B1 (ko) 2018-11-02
EP2590331A3 (en) 2014-11-19
US8593325B2 (en) 2013-11-26
CN103095301B (zh) 2014-12-17
US20130106630A1 (en) 2013-05-02
EP2590331A2 (en) 2013-05-08
JP2013102426A (ja) 2013-05-23
CN103095301A (zh) 2013-05-08

Similar Documents

Publication Publication Date Title
KR101914533B1 (ko) 연속 근사 아날로그-디지털 변환
Yoo et al. A 1-GSPS CMOS flash A/D converter for system-on-chip applications
US8183903B2 (en) Signal interpolation methods and circuits
US11088703B2 (en) Digital-to-analog conversion system with current-mode converter and voltage-mode converter
Taft et al. A 100-MS/s 8-b CMOS subranging ADC with sustained parametric performance from 3.8 V down to 2.2 V
Hashemi et al. A 7.1 mW 1 GS/s ADC with 48 dB SNDR at Nyquist rate
Chen et al. A 200MS/s, 11 bit SAR-assisted pipeline ADC with bias-enhanced ring amplifier
US20210234551A1 (en) Current steering digital-to-analog conversion systems
Jensen et al. A 16-GHz ultra-high-speed Si-SiGe HBT comparator
US8487800B2 (en) Resistive digital-to-analog conversion
US10476456B2 (en) Comparator having a high-speed amplifier and a low-noise amplifier
US8830109B1 (en) Switchable conductance pipeline analog-to-digital conversion
Surkar et al. Analysis of Analog to Digital Converter for Biomedical Applications
Liechti et al. A 1.8 V 12-bit 230-MS/s pipeline ADC in 0.18 μm CMOS technology
Waho et al. Application of resonant-tunneling quaternary quantizer to ultrahigh-speed A/D converter
US10037815B2 (en) Analog-to-digital converters
Uto et al. Stochastic subranging ADC using variable comparator offset technique
Minh et al. A design of 10-bit 25-MS/s SAR ADC using separated clock frequencies with high speed comparator in 180nm CMOS
Lai et al. SAR ADC with a body effect reduction T/H circuit for wireless power transfer applications
Zhao et al. A 14-bit 1-GS/s DAC with a programmable interpolation filter in 65 nm CMOS
Elkafrawy et al. Design of a high linearity Gm stage for a high speed current mode SAR ADC
KR102601697B1 (ko) 더블 에지 트리거를 이용한 고성능 sar adc 설계
Elkafrawy et al. A high resolution transimpedance amplifier for use in a 10-bit 200 MS/s current mode SAR ADC
US11095301B1 (en) Flash-successive approximation register (SAR) hybrid analog-to-digital converter (ADC)
El-Sawy et al. A 1GS/s, 9-bits DAC Interleaved (2+ 1)-bit Then 2-bit per Cycle SAR ADC

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant