KR20130048349A - 디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치 - Google Patents

디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치 Download PDF

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Abstract

디스플레이 컨트롤러는 프로세싱부, 메모리부, 메모리 관리부 및 제어부를 포함한다. 상기 프로세싱부는 입력 데이터를 처리하여 처리된 데이터로 제공한다. 상기 메모리부는 트랜지션 신호가 활성화되기 전에 상기 처리된 데이터의 일부를 미리 저장한다. 상기 메모리 관리부는 디스플레이 패널에 표시되는 이미지의 연속적인 가상 어드레스를 상기 메모리부에 저장된 데이터의 물리 어드레스로 매핑한다. 상기 제어부는 상기 트랜지션 신호의 활성화에 응답하여 상기 트랜지션 신호가 지정하는 범위의 가상 어드레스를 상기 메모리 관리부에 제공하여 상기 이미지가 상기 디스플레이 패널에 표시되도록 한다.

Description

디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치{Display controller and display device including the same}
본 발명은 디스플레이 분야에 관한 것으로, 보다 상세하게는 디스플레이 컨트롤러 및 이를 포함하는 디스플레이 장치에 관한 것이다.
액정 표시 장치 등에 의해 구성되는, 각종 전가 기기의 표시 장치는 해마다 고성능화되고 있다. 예를 들면 디스플레이 장치의 표사 성능으로는, 보다 고계조의 표시를 행하는 것이 요구되고 있다. 또한 표시 장치에 표시되는 내용도, 정지 화상 뿐만 아니라 동화상 표시도 요구되고 있다. 이러한 고기능화에 수반하여 표시에 필요한 정보량도 증대되고 있다.
디스플레이 장치의 고기능화에 수반하여 정보량이 증가하면, 디스플레이 패널에 표시되는 페이지간의 전환에 시간이 오래 걸리고, 더 많은 전류가 소모된다.
본 발명의 일 목적은 페이지 전환 성능을 향상시킬 수 있는 디스플레이 컨트롤러를 제공하는데 있다.
본 발명의 다른 목적은 상기 디스플레이 컨트롤러를 포함하는 디스플레이 장치를 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 컨트롤러는 프로세싱부, 메모리부, 메모리 관리부 및 제어부를 포함한다. 상기 프로세싱부는 입력 데이터를 처리하여 처리된 데이터로 제공한다. 상기 메모리부는 트랜지션 신호가 활성화되기 전에 상기 처리된 데이터의 일부를 미리 저장한다. 상기 메모리 관리부는 디스플레이 패널에 표시되는 이미지의 연속적인 가상 어드레스를 상기 메모리부에 저장된 데이터의 물리 어드레스로 매핑한다. 상기 제어부는 제어 신호에 응답하여 상기 프로세싱부와 상기 메모리 관리부를 제어하고, 상기 트랜지션 신호의 활성화에 응답하여 상기 트랜지션 신호가 지정하는 범위의 가상 어드레스를 상기 메모리 관리부에 제공하여 상기 이미지가 상기 디스플레이 패널에 표시되도록 한다.
실시예에 있어서, 상기 메모리 관리부는 상기 가상 어드레스를 연속적으로 상기 물리 어드레스로 매핑하는 어드레스 매퍼를 포함할 수 있다.
실시예에 있어서, 상기 메모리부는 서로 분리되는 적어도 제1 내지 제4 프레임 버퍼를 포함할 수 있다.
상기 프로세싱부는 상기 입력 데이터를 상기 디스플레이 패널의 해상도에 상응하는 연속되는 페이지들로 처리하고, 상기 트랜지션 신호가 활성화되기 전에 상기 제어부에 제어에 따라서 제1 페이지의 데이터는 상기 제1 프레임 버퍼에 저장하고, 제2 페이지의 데이터는 상기 제2 프레임 버퍼에 저장하고, 제3 페이지의 데이터는 상기 제3 프레임 버퍼에 저장할 수 있다.
상기 어드레스 매퍼는 상기 제1 내지 제3 페이지들의 데이터의 연속적인 가상 어드레스들을 상기 제1 내지 제3 프레임 버퍼의 물리 어드레스들에 매핑시킬 수 있다.
상기 프로세싱부는 상기 트랜지션 신호의 활성화에 응답하여 상기 제어부의 제어에 따라서 상기 제4 페이지의 데이터에 연속하는 제5 페이지의 데이터를 상기 제1 프레임 버퍼에 저장하고, 상기 어드레스 매퍼는 상기 제5 페이지의 데이터의 가상 어드레스들이 상기 제4 페이지의 데이터의 가상 어드레스들에 연속하도록 상기 제1 프레임 버퍼의 물리 어드레스들에 매핑시킬 수 있다.
실시예에 있어서, 상기 제1 내지 제4 프레임 버퍼는 각각 서로 연속되지 않는 물리 어드레스들을 갖을 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 장치는 디스플레이 패널 및 상기 디스플레이 패널을 제어하는 디스플레이 컨트롤러를 포함한다. 상기 디스플레이 컨트롤러는 프로세싱부, 메모리부, 메모리 관리부 및 제어부를 포함한다. 상기 프로세싱부는 입력 데이터를 처리하여 처리된 데이터로 제공한다. 상기 메모리부는 트랜지션 신호가 활성화되기 전에 상기 처리된 데이터의 일부를 미리 저장한다. 상기 메모리 관리부는 상기 디스플레이 패널에 표시되는 이미지의 연속적인 가상 어드레스를 상기 메모리부에 저장된 데이터의 물리 어드레스로 매핑한다. 상기 제어부는 제어 신호에 응답하여 상기 프로세싱부와 상기 메모리 관리부를 제어하고, 상기 트랜지션 신호의 활성화에 응답하여 상기 트랜지션 신호가 지정하는 범위의 가상 어드레스를 상기 메모리 관리부에 제공하여 상기 이미지가 상기 디스플레이 패널에 표시되도록 한다.
실시예에 있어서, 상기 메모리부는 서로 분리되는 적어도 제1 내지 제4 프레임 버퍼를 포함하고, 상기 프로세싱부는 상기 입력 데이터를 상기 디스플레이 패널의 해상도에 상응하는 연속되는 페이지들로 처리하고, 상기 트랜지션 신호가 활성화되기 전에 상기 제어부에 제어에 따라서 제1 페이지의 데이터는 상기 제1 프레임 버퍼에 저장하고, 제2 페이지의 데이터는 상기 제2 프레임 버퍼에 저장하고, 제3 페이지의 데이터는 상기 제3 프레임 버퍼에 저장할 수 있다.
상기 제어부는 활성화된 상기 트랜지션 신호가 상기 제1 페이지의 데이터와 상기 제2 페이지의 데이터 사이의 중간 페이지들을 지정하는 경우, 상기 어드레스 매퍼가 상기 중간 페이지들의 가상 어드레스들에 매핑되는 물리 어드레스들에 해당하는 이미지가 상기 디스플레이 패널에 출력되도록 상기 메모리 관리부를 제어할 수 있다.
상기 제어부는 활성화된 상기 트랜지션 신호가 상기 제1 페이지의 데이터와 상기 제2 페이지의 데이터 사이의 중간 페이지들을 지정하는 경우, 상기 제3 페이지의 데이터에 연속하는 제4 페이지의 데이터를 처리하여 상기 메모리부의 상기 제4 프레임 버퍼에 저장하도록 상기 프로세싱부를 제어할 수 있다.
실시예에 있어서, 상기 메모리 관리부는 상기 매핑되는 가상 어드레스의 영역이 상기 가상 어드레스의 엔드 어드레스를 포함하는 경우, 상기 매핑되는 가상 어드레스의 영역을 가상 어드레스의 센터 어드레스를 포함하는 센터 영역으로 리매핑할 수 있다.
상기 트랜지션 신호는 상기 디스플레이 패널에 표시되는 이미지의 범위를 지정할 수 있다.
본 발명의 실시예들에 따르면 디스플레이 패널에 표시되는 이미지의 페이지들간의 전환 속도를 증가시킬 수 있고 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디스플레이 컨트롤러를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 디스플레이 패널의 크기를 나타낸다.
도 4는 본 발명이 일 실시예에 따른 도 2의 메모리 관리부의 구성을 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 2의 메모리부의 구성을 나타낸다.
도 6은 본 발명의 일 실시예에 따라 메모리부에 미리 저장되는 데이터를 나타낸다.
도 7은 본 발명의 일 실시예에 따른 도 4의 매핑 테이블을 나타낸다.
도 8내지 도 10은 본 발명의 일 실시예에 따라 디스플레이 패널에 표시되는 이미지가 트랜지션 되는 것을 나타낸다.
도 11은 제1 페이지에서 제2 페이지로 트랜지션이 완료된 경우의 도 4의 매핑 테이블을 나타낸다.
도 12는 제2 페이지에서 제3 페이지로 트랜지션이 완료된 경우를 나타낸다.
도 13은 제2 페이지에서 제3 페이지로 트랜지션이 완료된 경우의 도 4의 매핑 테이블을 나타낸다.
도 14는 본 발명의 다른 실시예에 따라 메모리부에 미리 저장되는 데이터를 나타낸다.
도 15는 도 14의 실시예에 따른 도 4의 매핑 테이블을 나타낸다.
도 16은 본 발명의 다른 실시예에 따른 도 1의 디스플레이 컨트롤러의 구성을 나타내는 블록도이다.
도 17은 본 발명이 일 실시예에 따른 도 15의 메모리 관리부의 구성을 나타내는 블록도이다.
도 18은 본 발명의 일 실시예에 따른 도 16의 메모리부의 구성을 나타낸다.
도 19는 본 발명의 일 실시예에 따라 도 16의 메모리부에 미리 저장되는 데이터를 나타낸다.
도 20은 본 발명의 일 실시예에 따른 도 17의 매핑 테이블을 나타낸다.
도 21 내지 도 24는 본 발명의 일 실시예에 따라 디스플레이 패널에 표시되는 이미지가 트랜지션 되는 것을 나타낸다.
도 25는 본 발명의 일 실시예에 따른 데이터 표시 방법을 나타내는 흐름도이다.
도 26은 본 발명의 일 실시예에 따른 메모리 관리부에서 가상 어드레스가 리매핑되는 것을 나타낸다.
도 27은 본 발명의 실시예에 따른 디스플레이 장치를 포함하는 전자 기기의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 나타내는 블록도이다.
도 1을 참조하면, 디스플레이 장치(10)는 디스플레이 컨트롤러(100) 및 디스플레이 패널(10)을 포함한다.
디스플레이 컨트롤러(100)는 외부(인터넷 등)로부터 데이터(DTA)와 제어 신호(CTL)를 수신하고, 사용자등으로부터 트랜지션 커맨드(TRC)를 수신하여 디스플레이 패널(20)에 이미지(IMG)를 출력한다. 즉 디스플레이 컨트롤러(100)는 이미지(IMG)가 디스플레이 패널(20)에 표시되도록 디스플레이 패널(20)을 제어한다. 여기서 디스플레이 패널(20)은 입력되는 영상 신호(IMG)에 기초하여 실제로 이미지를 표시를 수행하고, 디스플레이 패널(20)은 액정 표시 장치와 유기 EL 패널과 같은 다양한 패널들을 포함할 수 있다.
외부로부터 디스플레이 컨트롤러(100)에 제공되는 데이터(DATA)는 표시하여야 할 화상에서의 각 화소의 RGB 각 색 성분의 휘도값을 나타내는 신호이다. 외부로부터 디스플레이 컨트롤러(100)에 제공되는 제어 신호(CTL)는 디스플레이 패널(20)에 표시되는 이미지(IMG)의 종횡 화소 수 정보를 포함하는 신호이다. 여기서 이미지(IMG)의 종횡 화소수 정보는 표시하고자 하는 화상의 종 방향 및 횡 방향의 화소수를 나타내는 정보이다. 또한 디스플레이 컨트롤러(100)에 제공되는 제어 신호(CTL)는 디스플레이 패널(20)에 표시되는 이미지(IMG)의 회전 정보를 포함할 수도 있다. 여기서, 이미지(IMG)의 회전 정보는 예를 들어 원래의 이미지가 랜드스케이프 형식이고, 디스플레이 패널(20)에서의 표시 화면이 포트레이트 형식인 경우에는 원래의 이미지를 예를 들면, 90도 회전시켜 표시시키는 등의 정보이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 디스플레이 컨트롤러를 나타내는 블록도이다.
도 2를 참조하면, 디스플레이 컨트롤러(100)는 제1 인터페이스(110), 제2 인터페이스(120), 제어부(130), 프로세싱부(140), 메모리 관리부(150) 및 메모리부(160)를 포함하여 구성될 수 있다.
제1 인터페이스(110)는 외부로부터 데이터(DTA)와 제어 신호(CTL)를 수신하고, 제어 신호(CTL)는 제어부(130)에 제공하고, 데이터(DTA)는 프로세싱부(140)에 제공한다. 제2 인터페이스(120)는 사용자로부터의 트랜지션 리퀘스트(TRQ)를 수신하고, 트랜지션 리퀘스트(TRQ)에 상응하는 트랜지션 신호(TRS)를 제어부(130)에 제공한다. 디스플레이 장치(10)가 노트북 컴퓨터나 랩탑 컴퓨터인 경우 제2 인터페이스(120)는 마우스일 수 있다. 디스플레이 장치(10)가 스마트폰이나, 터치폰, 터치패드인 경우에 제2 인터페이스(120)는 사용자의 접촉을 트랜지션 신호(TRS)로 변환시키는 장치일 수 있다.
제어부(130)는 제어 신호(CTL)에 응답하여 프로세싱부(140)와 메모리 관리부(150)를 제어한다. 또한 제어부(130)는 사용자로부터의 트랜지션 리퀘스트(TRQ)에 상응하는 트랜지션 신호(TRS)에 응답하여 디스플레이 패널(20)에 표시되는 이미지(IMG)가 이동되도록 트랜지션 신호(TRS)가 지정하는 가상 어드레스(VA)를 메모리 관리부(150)에 제공할 수 있다.
프로세싱부(140)는 제1 인터페이스(110)로부터의 데이터(DTA)를 처리하여 메모리 관리부(150)에서 제공되는 물리 어드레스(PA)에 따라 처리된 데이터(PDTA)로서 메모리부(160)에 저장한다. 이 때, 메모리 관리부(150)는 메모리부(160)에 저장되는 처리된 데이터(PDTA)의 물리 어드레스(PA)를 디스플레이 패널(20)에 표시되는 이미지(IMG)의 연속되는 가상 어드레스(VA)에 매핑시킨다. 즉 메모리부(160)에 저장되는 처리된 데이터(PDTA)의 물리 어드레스(PA)에 상응하는 가상 어드레스(VA)가 연속되는 값을 갖도록 한다. 이를 위하여 메모리부(160)는 가상 어드레스(VA)와 물리 어드레스(PA)를 매핑시키는 매핑 테이블 포함할 수 있다. 또한 프로세싱부(140)는 입력 데이터(DTA)를 디스플레이 패널(20)의 해상도에 상응하는 페이지들로 처리하고, 트랜지션 신호(TRS)가 활성화되기 전에 제어부(130)의 제어에 따라서 제1 내지 제3 페이지의 데이터를 메모리부(160)에 저장할 수 있다.
메모리부(160)는 트랜지션 신호(TRS)가 활성화되기 전에 제어부(130)의 제어에 따라 프로세싱부(140)로부터의 처리된 데이터(PDTA)의 일부를 미리 저장할 수 있다. 즉 본 발명의 실시예에 따르면, 트랜지션 신호(TRS)가 활성화되기 전에 처리된 데이터(PDTA)의 일부를 메모리부(160)에 미리 저장하고, 메모리부(160)에 미리 저장된 데이터의 물리 어드레스(PA)를 연속되는 가상 어드레스(VA)에 매핑시킨다. 사용자로부터의 트랜지션 리퀘스트(TRQ)에 의하여 트랜지션 신호(TRS)가 활성화되면, 디스플레이 패널(20)에 표시될 새로운 이미지를 드로잉할 필요 없이 메모리부(160)에 미리 저장된 데이터가 이미지(IMG)로서 디스플레이 패널(20)에 표시되도록 할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 1의 디스플레이 패널의 크기를 나타낸다.
도 3을 참조하면, 디스플레이 패널(20)은 폭(DPW)과 높이(DPH)에 의하여 정의되는 해상도를 가진다. 폭(DRW)은 로우 방향의 픽셀들의 수에 상응하고 높이(DPH)는 칼럼 방향의 픽셀들의 수에 상응할 수 있다. 또한 디스플레이 패널(20)은 픽셀의 시작 어드레스(Lsx, Lsy)와 픽셀의 마지막 어드레스(Lex, Ley) 사이의 어드레스를 갖는 픽셀들을 포함할 수 있다.
도 4는 본 발명이 일 실시예에 따른 도 2의 메모리 관리부의 구성을 나타내는 블록도이다.
도 4를 참조하면, 메모리 관리부(150)는 어드레스 카운터(151), 어드레스 매퍼(153) 및 매핑 테이블(155)을 포함하여 구성될 수 있다. 어드레스 카운터(151)는 클럭 신호(CLK)에 동기되어 디스플레이 패널(20)에 표시되는 이미지(IMG)의 가상 어드레스(VA)를 생성한다. 어드레스 매퍼(153)는 이미지(IMG)의 연속되는 가상 어드레스(VA)가 메모리부(160)에 저장되는 데이터의 물리 어드레스(PA)에 매핑되도록 물리 어드레스(PA)를 생성하여 메모리부(160)에 제공한다. 메모리부(160)는 물리 어드레스(PA)에 따라 처리된 데이터(PDTA)를 저장한다. 매핑 테이블(155)은 일종의 룩업 테이블로 구성되어 가상 어드레스(VA)와 이에 상응하는 물리 어드레스(PA)를 저장한다.
도 5는 본 발명의 일 실시예에 따른 도 2의 메모리부의 구성을 나타낸다.
도 5를 참조하면, 메모리부(160)는 제1 내지 제4 프레임 버퍼들(161~164)을 포함하여 구성될 수 있다. 제1 내지 제4 프레임 버퍼들(161~164)은 각각 폭(FBW)과 높이(FBH)에 의하여 정의되는 저장 용량을 갖을 수 있다. 여기서 제1 내지 제4 프레임 버퍼들(161~164)의 폭(FBW)은 하나의 로우에 포함되는 메모리 셀의 수에 상응할 수 있고, 제1 내지 제4 프레임 버퍼들(161~164)의 높이(FBH)는 하나의 칼럼에 포함되는 메모리 셀의 수에 상응할 수 있다. 제1 프레임 버퍼(161)의 첫 번째 메모리 셀은 어드레스(Psx1, Psy1)를 갖을 수 있고, 제1 프레임 버퍼(161)의 마지막 메모리 셀은 어드레스(Pex1, Pey1)를 갖을 수 있다. 제2 프레임 버퍼(162)의 첫 번째 메모리 셀은 어드레스(Psx2, Psy2)를 갖을 수 있고, 제2 프레임 버퍼(162)의 마지막 메모리 셀은 어드레스(Pex2, Pey2)를 갖을 수 있다. 제3 프레임 버퍼(163)의 첫 번째 메모리 셀은 어드레스(Psx3, Psy3)를 갖을 수 있고, 제3 프레임 버퍼(163)의 마지막 메모리 셀은 어드레스(Pex3, Pey3)를 갖을 수 있다. 제4 프레임 버퍼(164)의 첫 번째 메모리 셀은 어드레스(Psx4, Psy4)를 갖을 수 있고, 제4 프레임 버퍼(164)의 마지막 메모리 셀은 어드레스(Pex4, Pey4)를 갖을 수 있다. 또한 1 내지 제4 프레임 버퍼들(161~164) 각각은 서로 연속되지 않는 물리 어드레스를 갖을 수 있다. 또한 1 내지 제4 프레임 버퍼들(161~164)은 별도의 메모리로 구성되지 않고 하나의 메모리에서 별도의 저장 공간으로 구성될 수 있다.
도 6은 본 발명의 일 실시예에 따라 메모리부에 미리 저장되는 데이터를 나타낸다.
도 6에서는, 디스플레이 패널(20)의 높이(DPH)가 280인 경우를 가정한다. 즉, 디스플레이 패널(20)의 하나의 칼럼이 280개의 픽셀을 포함하는 경우를 가정한다.
도 6을 참조하면, 메모리부(160)에 미리 저장되는 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)는 각각 메모리부(160)의 제1 내지 제3 프레임 버퍼(161, 162, 163)에 각각 저장된다. 또한 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)의 연속되는 가상 어드레스들(VXA1~VXA840)은 제1 내지 제3 프레임 버퍼(161, 162, 163)의 물리 어드레스들에 매핑된다.
도 7은 본 발명의 일 실시예에 따른 도 4의 매핑 테이블을 나타낸다.
도 7을 참조하면, 트랜지션 신호(TRS)가 활성화되기 전에, 어드레스 매퍼(153)에 의하여 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)의 연속되는 가상 어드레스들(VXA1~VXA840) 중 제1 페이지의 데이터(PAGE1)의 가상 어드레스들(VXA1~VXA280)은 제1 프레임 버퍼(161)의 물리 어드레스들(Psx1~Pex1)에 각각 대응되도록 매핑되고, 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VXA281~VXA560)은 제2 프레임 버퍼(162)의 물리 어드레스들(Psx2~Pex2)에 각각 대응되도록 매핑되고, 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)은 제3 프레임 버퍼(163)의 물리 어드레스들(Psx3~Pex3)에 각각 대응되도록 매핑됨을 알 수 있다.
도 8내지 도 10은 본 발명의 일 실시예에 따라 디스플레이 패널에 표시되는 이미지가 트랜지션 되는 것을 나타낸다.
이하 도 1 내지 도 10을 참조하여, 본 발명의 실시예에 따른 디스플레이 장치(10)의 동작을 설명한다.
먼저 도 8을 참조하면, 트랜지션 신호(TRS)가 활성화되기 전에는, 즉 스크롤바(210)가 사용자에 의하여 이동되기 전에는 제1 페이지의 데이터(PAGE1)가 디스플레이 패널(20)에 이미지(IMG)로서 표시된다. 이 때, 디스플레이 패널(20)에 표시되지 않는 제2 페이지의 데이터(PAGE2)와 제3 페이지의 데이터(PAGE3)도 각각 제2 프레임 버퍼(162)와 제3 프레임 버퍼(163)에 저장되어 있다. 또한 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VXA281~VXA560)은 제1 페이지의 데이터(PAGE1)의 가상 어드레스들(VXA1~VXA280)에 연속하도록 제2 프레임 버퍼(162)의 물리 어드레스들(Psy2~Pey2)에 매핑되어 있고, 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)은 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VXA281~VXA560)에 연속하도록 제3 프레임 버퍼(163)의 물리 어드레스들(Psy3~Pey3)에 매핑되어 있다.
다음에 도 9를 참조하면, 사용자에 의하여 스크롤바(210)가 이동하여 트랜지션 신호(TRS)가 활성화되면, 제어부(130)는 스크롤바(210)의 이동에 상응하는 트랜지션 신호(TRS)가 지정하는 가상 어드레스(VA)의 범위를 메모리 관리부(150)에 제공하고, 메모리 관리부(150)는 매핑 테이블(155)을 참조하여 트랜지션 신호(TRS)가 지정하는 가상 어드레스(VA)의 범위에 상응하는 물리 어드레스(PA)들이 나타내는 데이터를 디스플레이 패널(20)에 출력한다. 도 8과 도 9에서 리얼 뷰 화면(RV)이 디스플레이 패널(20)에 실제로 표시되는 이미지이다. 종래에는 제1 페이지의 데이터(PAGE1)만을 프레임 버퍼에 저장하고, 스크롤바(210)가 이동하기 시작하면, 이에 상응하는 데이터를 프레임 버퍼에 드로잉하여 디스플레이 패널(20)에 출력하였으므로 반응 속도가 느리고, 데이터를 프레임 버퍼에 드로잉할 때 전류가 소모되었다. 하지만 본 발명의 실시예에 따르면, 프레임 버퍼에 제1 내지 제3 페이지의 데이터를 미리 드로잉하고, 스크롤바(210)가 이동하여 트랜지션 신호(TRS)가 활성화되면, 이에 상응하는 데이터를 어드레스 매핑을 이용하여 즉시 디스플레이 패널(20)에 출력할 수 있으므로, 반응 속도를 증가시킬 수 있고, 전류 소모를 감소시킬 수 있다. 즉 본 발명의 실시예에 따르면, 페이지 사이의 중간 페이지에 해당하는 데이터를 디스플레이 패널(20)에 출력할 때, 프레임 버퍼에 드로잉하여 출력하는 것이 아니라 어드레스 매핑을 통하여 하드웨어적인 뷰 포인트(view point)만을 변경하여 디스플레이 패널(20)에 출력할 수 있다.
또한 도 9에는 도시되지 않았지만, 스크롤바(210)가 이동하여 트랜지션 신호(TRS)가 활성화되어, 제1 페이지의 데이터(PAGE1)와 제2 페이지의 데이터(PAGE2) 사이의 중간 페이지의 데이터가 디스플레이 패널(20)에 출력되는 동안 제3 페이지의 데이터(PAGE3)에 연속하는 제4 페이지의 데이터가 제4 프레임 버퍼(164)에 저장될 수 있다. 또한 제4 페이지의 데이터의 가상 어드레스들은 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)에 연속하도록 제4 프레임 버퍼(164)의 물리 어드레스들에 매핑될 수 있다.
이어서 도 10을 참조하면, 스크롤바(210)의 이동에 의하여 활성화된 트랜지션 신호(TRS)에 응답하여 제2 페이지의 데이터(PAGE2)로 트랜지션이 완료되면, 디스플레이 패널(20)에는 제2 페이지의 데이터(PAGE2)가 이미지(IMG)로서 표시된다. 또한 이 때, 제3 페이지의 데이터(PAGE3)에 연속하는 제4 페이지의 데이터(PAGE4)가 제4 프레임 버퍼(164)에 저장되고, 제4 페이지의 데이터(PAGE4)의 가상 어드레스들(VXA841~VXA1120)은 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)에 연속하도록 제4 프레임 버퍼(164)의 물리 어드레스들(Psx4~Pex4)에 매핑될 수 있다.
도 11은 제1 페이지에서 제2 페이지로 트랜지션이 완료된 경우의 도 4의 매핑 테이블을 나타낸다.
도 11을 참조하면, 활성화된 트랜지션 신호(TRS)에 응답하여 제1 페이지의 데이터(PAGE1)로부터 제2 페이지의 데이터(PAGE2)로 트랜지션이 완료된 경우, 디스플레이 패널(20)에는 제2 페이지의 데이터(PAGE2)가 이미지(IMG)로서 출력된다. 또한 프로세싱부(140)에 의하여 처리되어 제4 프레임 버퍼(164)에 저장된 제4 페이지의 데이터(PAGE4)의 가상 어드레스들(VXA841~VXA1120)은 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)에 연속하도록 제4 프레임 버퍼(164)의 물리 어드레스들(Psx4~Pex4)에 매핑되었음을 알 수 있다.
도 12는 제2 페이지에서 제3 페이지로 트랜지션이 완료된 경우를 나타내고, 도 13은 제2 페이지에서 제3 페이지로 트랜지션이 완료된 경우의 도 4의 매핑 테이블을 나타낸다.
도 12 및 도 13을 참조하면, 활성화된 트랜지션 신호(TRS)에 응답하여 리얼뷰 화면(RV)이 제2 페이지의 데이터(PAGE2)에서 제3 페이지의 데이터(PAGE3)로 트랜지션되는 동안에, 제1 프레임 버퍼(161)는 프리 버퍼가 되고, 제4 페이지의 데이터(PAGE4)에 연속되는 제5 페이지의 데이터(PAGE5)가 프로세싱부(140)에 의하여 처리되어 제1 프레임 버퍼(161)에 저장된다. 또한 제1 프레임 버퍼(161)에 저장된 제5 페이지의 데이터(PAGE5)의 가상 어드레스들(VXA1121~VXA1400)은 제4 페이지의 데이터(PAGE4)의 가상 어드레스들(VXA841~VXA1120)에 연속하도록 제1 프레임 버퍼(164)의 물리 어드레스들(Psx1~Pex1)에 매핑된다. 즉 제2 페이의 데이터(PAGE2)에서 제3 페이지의 데이터(PAGE3)로 트랜지션되는 동안에, 제2 프레임 버퍼(162)와 제3 프레임 버퍼(163)에 이미 저장된 데이터들을 이용하여 제2 페이지의 데이터(PAGE2)와 제3 페이지의 데이터(PAGE3) 사이의 중간 데이터들을 프레임 버퍼에 새로 드로잉하지 않고, 트랜지션 신호(TRS)에 응답하여 즉시 디스플레이 패널(20)에 출력할 수 있다.
도 1 내지 도 13을 참조한 디스플레이 장치(10)의 동작에 대한 설명에서는 트랜지션 신호(TRS)가 활성화되기 전에, 제1 내지 제3 프레임 버퍼(161~163)에 각각 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)를 미리 저장하고, 제1 내지 제3 페이지(PAGE1~PAGE3)의 연속되는 가상 어드레스들이 제1 내지 제3 프레임 버퍼(161~163)의 물리 어드레스에 매핑되도록 메모리 관리부(150)가 어드레스 매핑을 수행하는 것에 대하여 설명하였다. 하지만 본 발명의 실시예는 이에 한정되니 아니하고, 트랜지션 신호(TRS)가 활성화되기 전에, 제1 및 제2 프레임 버퍼(161, 162)에 각각 제1 및 제2 페이지(PAGE1, PAGE2)의 데이터를 미리 저장하는 경우에도 적용될 수 있다. 즉 제2 페이지(PAGE2)의 데이터의 가상 어드레스들(VXA281~VXA560)은 제1 페이지의 데이터(PAGE1)의 가상 어드레스들(VXA1~VXA280)에 연속하도록 제2 프레임 버퍼(162)의 물리 어드레스들(Psy2~Pey2)에 매핑한다. 스크롤바(210)가 이동하여 트랜지션 신호(TRS)가 활성화되어, 제1 페이지의 데이터(PAGE1)와 제2 페이지의 데이터(PAGE2) 사이의 중간 페이지의 데이터가 디스플레이 패널(20)에 출력되는 동안, 제3 페이지의 데이터(PAGE3)를 제3 프레임 버퍼에 저장한다. 또한 메모리 관리부(150)의 어드레스 매퍼(153)에서는 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)이 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VXA281~VXA560)에 연속하도록 제3 프레임 버퍼(163)의 물리 어드레스들(Psy3~Pey3)에 매핑할 수 있다.
도 14는 본 발명의 다른 실시예에 따라 메모리부에 미리 저장되는 데이터를 나타낸다.
도 14에서는 디스플레이 패널(20)이 폭(DPW)가 240인 경우를 가정한다. 즉 디스플레이 패널(20)의 하나의 로우가 240개의 픽셀을 포함하는 경우를 가정한다. 또한 도 14에서는 이미지(IMG)가 랜드스케이프 모드로 디스플레이 패널(20)에 표시되는 경우이다.
도 15는 도 14의 실시예에 따른 도 4의 매핑 테이블을 나타낸다.
도 14 및 도 15를 참조하면, 메모리부(160)에 미리 저장되는 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)는 각각 메모리부(160)의 제1 내지 제3 프레임 버퍼(161, 162, 163)에 각각 저장된다. 또한 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)는 연속되는 가상 어드레스들(VYA1~VYA720)은 제1 내지 제3 프레임 버퍼(161, 162, 163)의 물리 어드레스들에 매핑된다. 또한, 트랜지션 신호(TRS)가 활성화되기 전에, 어드레스 매퍼(153)에 의하여 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)의 연속되는 가상 어드레스들(VYA1~VYA720) 중 제1 페이지의 데이터(PAGE1)의 가상 어드레스들(VYA1~VYA240)은 제1 프레임 버퍼(161)의 물리 어드레스들(Psy1~Pey1)에 각각 대응되도록 매핑되고, 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VYA241~VYA480)은 제2 프레임 버퍼(162)의 물리 어드레스들(Psy2~Pey2)에 각각 대응되도록 매핑되고, 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VYA481~VYA720)은 제3 프레임 버퍼(163)의 물리 어드레스들(Psy3~Pey3)에 각각 대응되도록 매핑됨을 알 수 있다.
도 14 및 도 15를 참조한 이미지(IMG)가 랜드스케이프 모드로 디스플레이 패널(20)에 표시되는 경우의 디스플레이 장치(20)의 동작은 도 6 내지 도 13을 참조한 이미지(IMG)가 포트레이트 모드로 디스플레이 패널(20)에 표시되는 경우의 디스플레이 장치(20)의 동작과 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다.
도 16은 본 발명의 다른 실시예에 따른 도 1의 디스플레이 컨트롤러의 구성을 나타내는 블록도이다.
도 16을 참조하면, 디스플레이 컨트롤러(300)는 제1 인터페이스(310), 제2 인터페이스(320), 제어부(330), 프로세싱부(340), 메모리 관리부(350) 및 메모리부(360)를 포함하여 구성될 수 있다.
제1 인터페이스(310)는 외부로부터 데이터(DTA)와 제어 신호(CTL)를 수신하고, 제어 신호(CTL)는 제어부(330)에 제공하고, 데이터(DTA)는 프로세싱부(340)에 제공한다. 제2 인터페이스(320)는 사용자로부터의 트랜지션 리퀘스트(TRQ)를 수신하고, 트랜지션 리퀘스트(TRQ)에 응답하여 동시에 활성화되지 않는 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)를 제어부(330)에 제공한다.
제어부(330)는 제어 신호(CTL)에 응답하여 프로세싱부(340)와 메모리 관리부(350)를 제어한다. 또한 제어부(330)는 사용자로부터의 트랜지션 리퀘스트(TRQ)에 응답하여 동시에 활성화되지 않는 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)에 응답하여 디스플레이 패널(20)에 표시되는 이미지(IMG)가 이동되도록 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2) 중 활성화된 하나의 신호가 지정하는 가상 어드레스(VA)를 메모리 관리부(350)에 제공할 수 있다.
프로세싱부(340)는 제1 인터페이스(310)로부터의 데이터(DTA)를 처리하여 메모리 관리부(350)에서 제공되는 물리 어드레스(PA)에 따라 처리된 데이터(PDTA)로서 메모리부(360)에 저장한다. 이 때, 메모리 관리부(350)는 메모리부(360)에 저장되는 처리된 데이터(PDTA)의 물리 어드레스(PA)를 디스플레이 패널(20)에 표시되는 이미지(IMG)의 연속되는 가상 어드레스(VA)에 매핑시킨다. 즉 메모리부(360)에 저장되는 처리된 데이터(PDTA)의 물리 어드레스(PA)에 상응하는 가상 어드레스(VA)가 연속되는 값을 갖도록 한다. 이를 위하여 메모리부(360)는 가상 어드레스(VA)와 물리 어드레스(PA)를 매핑시키는 매핑 테이블 포함할 수 있다. 또한 프로세싱부(340)는 입력 데이터(DTA)를 디스플레이 패널(20)의 해상도에 상응하는 페이지들로 처리하고, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화되기 전에 제어부(330)의 제어에 따라서 제1 내지 제4 페이지의 데이터를 메모리부(360)에 저장할 수 있다.
메모리부(360)는 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화되기 전에 제어부(330)의 제어에 따라 프로세싱부(340)로부터의 처리된 데이터(PDTA)의 일부를 미리 저장할 수 있다. 즉 본 발명의 실시예에 따르면, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화되기 전에 처리된 데이터(PDTA)의 일부를 메모리부(360)에 미리 저장하고, 메모리부(360)에 미리 저장된 데이터의 물리 어드레스(PA)를 연속되는 가상 어드레스(VA)에 매핑시킨다. 사용자로부터의 트랜지션 리퀘스트(TRQ)에 의하여 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2) 중 하나가 활성화되면, 디스플레이 패널(20)에 표시될 새로운 이미지를 드로잉할 필요 없이 메모리부(360)에 미리 저장된 데이터가 이미지(IMG)로서 디스플레이 패널(20)에 표시되도록 할 수 있다.
도 17은 본 발명이 일 실시예에 따른 도 15의 메모리 관리부의 구성을 나타내는 블록도이다.
도 17을 참조하면, 메모리 관리부(350)는 어드레스 카운터(351), 어드레스 매퍼(353) 및 매핑 테이블(355)을 포함하여 구성될 수 있다. 어드레스 카운터(351)는 클럭 신호(CLK)에 동기되어 디스플레이 패널(20)에 표시되는 이미지(IMG)의 가상 어드레스(VA)를 생성한다. 어드레스 매퍼(353)는 이미지(IMG)의 연속되는 가상 어드레스(VA)가 메모리부(360)에 저장되는 데이터의 물리 어드레스(PA)에 매핑되도록 물리 어드레스(PA)를 생성하여 메모리부(360)에 제공한다. 메모리부(360)는 물리 어드레스(PA)에 따라 처리된 데이터(PDTA)를 저장한다. 매핑 테이블(355)은 일종의 룩업 테이블로 구성되어 가상 어드레스(VA)와 이에 상응하는 물리 어드레스(PA)를 저장한다.
도 18은 본 발명의 일 실시예에 따른 도 16의 메모리부의 구성을 나타낸다.
도 18을 참조하면, 메모리부(360)는 제1 내지 제6 프레임 버퍼들(361~366)을 포함하여 구성될 수 있다. 제1 내지 제6 프레임 버퍼들(361~366)은 각각 폭(FBW)과 높이(FBH)에 의하여 정의되는 저장 용량을 갖을 수 있다. 여기서 제1 내지 제6 프레임 버퍼들(361~366)의 폭(FBW)은 하나의 로우에 포함되는 메모리 셀의 수에 상응할 수 있고, 제1 내지 제6 프레임 버퍼들(361~366)의 높이(FBH)는 하나의 칼럼에 포함되는 메모리 셀의 수에 상응할 수 있다. 제1 프레임 버퍼(361)의 첫 번째 메모리 셀은 어드레스(Psx1, Psy1)를 갖을 수 있고, 제1 프레임 버퍼(361)의 마지막 메모리 셀은 어드레스(Pex1, Pey1)를 갖을 수 있다. 제2 프레임 버퍼(362)의 첫 번째 메모리 셀은 어드레스(Psx2, Psy2)를 갖을 수 있고, 제2 프레임 버퍼(362)의 마지막 메모리 셀은 어드레스(Pex2, Pey2)를 갖을 수 있다. 제3 프레임 버퍼(363)의 첫 번째 메모리 셀은 어드레스(Psx3, Psy3)를 갖을 수 있고, 제3 프레임 버퍼(363)의 마지막 메모리 셀은 어드레스(Pex3, Pey3)를 갖을 수 있다. 제4 프레임 버퍼(364)의 첫 번째 메모리 셀은 어드레스(Psx4, Psy4)를 갖을 수 있고, 제4 프레임 버퍼(364)의 마지막 메모리 셀은 어드레스(Pex4, Pey4)를 갖을 수 있다. 제5 프레임 버퍼(365)의 첫 번째 메모리 셀은 어드레스(Psx5, Psy5)를 갖을 수 있고, 제5 프레임 버퍼(365)의 마지막 메모리 셀은 어드레스(Pex5, Pey5)를 갖을 수 있다. 제6 프레임 버퍼(366)의 첫 번째 메모리 셀은 어드레스(Psx6, Psy6)를 갖을 수 있고, 제6 프레임 버퍼(366)의 마지막 메모리 셀은 어드레스(Pex6, Pey6)를 갖을 수 있다. 또한 1 내지 제6 프레임 버퍼들(361~366) 각각은 서로 연속되지 않는 물리 어드레스를 갖을 수 있다. 또한 1 내지 제6 프레임 버퍼들(361~366)은 별도의 메모리로 구성되지 않고 하나의 메모리에서 별도의 저장 공간으로 구성될 수 있다.
도 19는 본 발명의 일 실시예에 따라 도 16의 메모리부에 미리 저장되는 데이터를 나타낸다.
도 19에서는, 디스플레이 패널(20)의 높이(DPH)가 280이고, 디스플레이 패널(20)의 폭(DPW)가 240인 경우를 가정한다. 즉, 디스플레이 패널(20)의 하나의 칼럼이 280개의 픽셀을 포함하고, 디스플레이 패널(20)의 하나의 로우가 240개의 픽셀을 포함하는 경우이다.
도 19를 참조하면, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화 되기 전에, 메모리부(360)에 미리 저장되는 제1 내지 제4 페이지의 데이터(PAGE1~PAGE4)는 각각 메모리부(360)의 제1 내지 제4 프레임 버퍼들(361, 362, 363, 364) 각각에 저장된다(드로잉된다). 여기서, 제1 및 제2 페이지 데이터(PAGE1, PAGE2)들의 가상 로우 어드레스들(VXA1~VXA280)은 제1 및 제2 프레임 버퍼들(361, 362)의 동일한 물리 로우 어드레스들에 매핑되고, 제1 및 제2 페이지 데이터(PAGE1, PAGE2)들의 연속적인 가상 칼럼 어드레스들(VYA1~VYA480)은 제1 및 제2 프레임 버퍼들(361, 362)의 물리 어드레스들에 매핑된다. 또한, 제1 및 제2 페이지 데이터(PAGE1, PAGE2)들의 가상 로우 어드레스들(VXA1~VXA280)에 연속되는 제3 및 제4 페이지 데이터(PAGE3, PAGE4)들의 가상 로우 어드레스들(VXA281~VXA560)은 제3 및 제4 프레임 버퍼들(363, 364)의 동일한 물리 로우 어드레스들에 매핑되고, 제3 및 제4 페이지 데이터(PAGE3, PAGE5)들의 연속적인 가상 칼럼 어드레스들(VYA1~VYA480)은 제1 및 제2 프레임 버퍼들(361, 362)과 동일하게 제3 및 제4 프레임 버퍼들(363, 364)의 물리 어드레스들에 매핑된다.
도 20은 본 발명의 일 실시예에 따른 도 17의 매핑 테이블을 나타낸다.
도 20을 참조하면, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화 되기 전에, 어드레스 매퍼(353)에 의하여 제1 내지 제 4 페이지 데이터(PAGE1~PAGE4)의 연속되는 가상 로우 어드레스들(VXA1~VXA560) 중 제1 페이지 및 제2 페이지 데이터(PAGE1, PAGE2)의 가상 로우 어드레스들(VXA1~VXA280)은 제1 및 제2 프레임 버퍼들(361, 362)의 물리 로우 어드레스들(Psx1~Pex1, Psx2~Pex2)에 각각 대응되도록 매핑되고, 제3 페이지 및 제4 페이지 데이터(PAGE3, PAGE4)의 가상 로우 어드레스들(VXA281~VXA560)은 제3 및 제4 프레임 버퍼들(363, 364)의 물리 로우 어드레스들(Psx3~Pex3, Psx4~Pex4)에 각각 대응되도록 매핑된다. 또한, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화 되기 전에, 어드레스 매퍼(353)에 의하여 제1 내지 제 4 페이지 데이터(PAGE1~PAGE4)의 연속되는 가상 칼럼 어드레스들(VYA1~VYA480) 중 제1 페이지 및 제3 페이지 데이터(PAGE1, PAGE3)의 가상 칼럼 어드레스들(VYA1~VYA240)은 제1 및 제3 프레임 버퍼들(361, 363)의 물리 칼럼 어드레스들(Psx1~Pex1, Psx3~Pex3)에 각각 대응되도록 매핑되고, 제2 페이지 및 제4 페이지 데이터(PAGE2, PAGE4)의 가상 칼럼 어드레스들(VYA241~VYA480)은 제2 및 제4 프레임 버퍼들(362, 364)의 물리 칼럼 어드레스들(Psx2~Pex2, Psx4~Pex4)에 각각 대응되도록 매핑된다.
도 21 내지 도 24는 본 발명의 일 실시예에 따라 디스플레이 패널에 표시되는 이미지가 트랜지션 되는 것을 나타낸다.
도 21 내지 도 24에서 리얼 뷰 화면(RV)은 디스플레이 패널(20)에 실제로 표시되는 이미지를 나타낸다.
이하 도 16 내지 도 24를 참조하여, 본 발명의 실시예에 따른 디스플레이 컨트롤러(300)의 동작을 설명한다.
먼저, 도 21을 참조하면, 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화되기 전에는, 즉 제1 스크롤바(410) 및 제2 스크롤바(420)가 사용자에 의하여 이동되기 전에는 제1 페이지의 데이터(PAGE1)가 디스플레이 패널(20)에 이미지(IMG)로서 표시된다. 이 때, 디스플레이 패널(20)에 표시되지 않는 제2 페이지 내지 제4 페이지의 데이터들(PAGE2~PAGE4)도 각각 제2 내지 제4 프레임 버퍼들(362, 363, 364)에 이미 저장되어 있다. 여기서, 제2 페이지의 데이터(PAGE2)의 데이터는 제1 페이지의 데이터(PAGE1)에 로우 방향으로 연속되는 데이터이고, 제3 페이지 데이터(PAGE3)는 제1 페이지의 데이터(PAGE1)에 칼럼 방향으로 연속되는 데이터이고, 제4 페이지 데이터(PAGE4)는 제2 페이지의 데이터(PAGE2)에 칼럼 방향으로 연속되고, 제3 페이지의 데이터(PAGE3)에 로우 방향으로 연속되는 데이터이다.
다음에 도 22를 참조하면, 사용자에 의하여 제1 스크롤바(410)가 이동하여 제1 트랜지션 신호(TRS1)가 활성화되면, 제어부(330)는 제1 스크롤바(410)의 이동에 상응하는 제1 트랜지션 신호(TRS1)가 지정하는 가상 로우 어드레스(VXA)의 범위를 메모리 관리부(350)에 제공하고, 메모리 관리부(350)는 제1 트랜지션 신호(TRS1)가 지정하는 가상 로우 어드레스(VXA)의 범위에 상응하는 물리 로우 어드레스들(PXA)들이 나타내는 데이터를 디스플레이 패널(20)에 출력한다.
도 23을 참조하면, 사용자에 의하여 제2 스크롤바(420)가 이동하여 제2 트랜지션 신호(TRS2)가 활성화되면, 제어부(330)는 제2 스크롤바(420)의 이동에 상응하는 제2 트랜지션 신호(TRS2)가 지정하는 가상 칼럼 어드레스(VYA)의 범위를 메모리 관리부(350)에 제공하고, 메모리 관리부(350)는 제2 트랜지션 신호(TRS2)가 지정하는 가상 칼럼 어드레스(VYA)의 범위에 상응하는 물리 칼럼 어드레스들(PYA)들이 나타내는 데이터를 디스플레이 패널(20)에 출력한다.
도 24를 참조하면, 사용자에 의하여 제1 스크롤바(410) 및 제2 스크롤바(420)가 이동하여(동시에 이동되지는 않음), 제1 트랜지션 신호(TRS1) 및 제2 트랜지션 신호(TRS2)가 활성화되면(동시에 활성화되지는 않음), 제어부(330)는 제1 스크롤바(410)의 이동에 상응하는 제1 트랜지션 신호(TRS1)가 지정하는 가상 로우 어드레스(VXA)의 범위와 제2 스크롤바(420)의 이동에 상응하는 제2 트랜지션 신호(TRS2)가 지정하는 가상 칼럼 어드레스(VYA)를 메모리 관리부(350)에 제공하고, 메모리 관리부(350)는 제1 트랜지션 신호(TRS1)가 지정하는 가상 로우 어드레스(VXA)의 범위에 상응하는 물리 로우 어드레스들(PXA)들과 제2 트랜지션 신호(TRS2)가 지정하는 가상 칼럼 어드레스(VYA)의 범위에 상응하는 물리 칼럼 어드레스들(PYA)들이 나타내는 데이터를 디스플레이 패널(20)에 출력한다.
종래에는 제1 페이지(PAGE)의 데이터만을 프레임 버퍼에 저장하고, 제1 및 제2 스크롤바들(410, 420)이 이동하기 시작하면, 이에 상응하는 데이터를 프레임 버퍼에 드로잉하여 디스플레이 패널(20)에 출력하였으므로 반응 속도가 느리고, 데이터를 프레임 버퍼에 드로잉할 때 전류가 소모되었다. 하지만 본 발명의 실시예에 따르면, 프레임 버퍼에 제1 내지 제4 페이지의 데이터를 미리 드로잉하고, 제1 및 제2 스크롤바들(410, 420) 중 적어도 하나가 이동하여 제1 및 제2 트랜지션 신호들(TRS1, TRS2) 중 적어도 하나가 활성화되면, 이에 상응하는 데이터를 어드레스 매핑을 이용하여 즉시 디스플레이 패널(20)에 출력할 수 있으므로, 반응 속도를 증가시킬 수 있고, 전류 소모를 감소시킬 수 있다. 즉 본 발명의 실시예에 따르면, 페이지 사이의 중간 페이지에 해당하는 데이터를 디스플레이 패널(20)에 출력할 때, 프레임 버퍼에 드로잉하여 출력하는 것이 아니라 어드레스 매핑을 통하여 하드웨어적인 뷰 포인트(view point)만을 변경하여 디스플레이 패널(20)에 출력할 수 있다.
또한, 도시되지는 않았지만, 도 21 내지 24에서 제1 및 제2 트랜지션 신호들(TRS1, TRS2) 중 적어도 하나가 활성화되어 이에 상응하는 데이터가 디스플레이 패널(20)에 출력되는 동안, 제3 페이지에 칼럼 방향으로 연속하는 제5 페이지의 데이터 및 제4 페이지에 칼럼 방향으로 연속하는 제6 페이지의 데이터를 각각 제5 프레임 버퍼(365) 및 제6 프레임 버퍼(366)에 저장할 수 있다. 이 때, 제5 페이지의 데이터 및 제6 페이지의 데이터의 가상 로우 어드레스들은 제3 페이지 및 제4 페이지 데이터(PAGE3, PAGE4)의 가상 로우 어드레스들(VXA281~VXA560)에 연속하도록 제5 프레임 버퍼(365) 및 제6 프레임 버퍼(366)의 물리 로우 어드레스들에 매핑될 수 있다.
도 25는 본 발명의 일 실시예에 따른 데이터 표시 방법을 나타내는 흐름도이다.
이하 도 1 내지 도 15 및 도 25를 참조하여 본 발명의 일 실시예에 따른 데이터 표시 방법을 상세히 설명한다.
먼저 메모리부(160)에 제1 내지 제4 프레임 버퍼들(161~14-64)을 제공한다(S310). 여기서 제1 내지 제4 프레임 버퍼들(161~164)의 폭(FBW)은 하나의 로우에 포함되는 메모리 셀의 수에 상응할 수 있고, 제1 내지 제4 프레임 버퍼들(161~164)의 높이(FBH)는 하나의 칼럼에 포함되는 메모리 셀의 수에 상응할 수 있다. 또한 1 내지 제4 프레임 버퍼들(161~164) 각각은 서로 연속되지 않는 물리 어드레스를 갖을 수 있다. 또한 1 내지 제4 프레임 버퍼들(161~164)은 별도의 메모리로 구성되지 않고 하나의 메모리에서 별도의 저장 공간으로 구성될 수 있다. 다음에 도 7에서와 같이, 1 내지 제3 프레임 버퍼들(161~163)의 물리 어드레스들(PA)을 디스플레이 패널(20)에 표시되는 이미지의 연속적인 가상 어드레스들(VA)에 매핑시킨다(S320). 즉, 제1 내지 제3 페이지의 데이터(PAGE1~PAGE3)의 연속되는 가상 어드레스들(VXA1~VXA840) 중 제1 페이지의 데이터(PAGE1)의 가상 어드레스들(VXA1~VXA280)은 제1 프레임 버퍼(161)의 물리 어드레스들(Psx1~Pex1)에 각각 대응되도록 매핑되고, 제2 페이지의 데이터(PAGE2)의 가상 어드레스들(VXA281~VXA560)은 제2 프레임 버퍼(162)의 물리 어드레스들(Psx2~Pex2)에 각각 대응되도록 매핑되고, 제3 페이지의 데이터(PAGE3)의 가상 어드레스들(VXA561~VXA840)은 제3 프레임 버퍼(163)의 물리 어드레스들(Psx3~Pex3)에 각각 대응되도록 매핑된다. 연속되는 3페이지의 이미지를 1 내지 제3 프레임 버퍼들(161~163)에 드로잉한다(S330). 즉, 트랜지션 신호(TRS)가 활성화되기 전에 연속되는 3페이지의 이미지를 1 내지 제3 프레임 버퍼들(161~163)에 드로잉한다. 다음에, 트랜지션 신호(TRS)가 활성화되면 트랜지션 신호(TRS)가 지정하는 영역을 디스플레이 패널(20)에 출력한다(S340). 트랜지션 신호(TRS)가 지정하는 영역을 디스플레이 패널(20)에 출력하면서, 도 10과 같이 3번째 페이지에 연속되는 4번째 페이지의 이미지를 제4 프레임 버퍼(164)에 드로잉한다(S350). 여기서 4번째 페이지의 데이터의 가상 어드레스는 4번째 페이지의 데이터의 가상 어드레스들에 연속하도록 제4 프레임 버퍼(164)의 물리 어드레스들에 매핑된다.
도 26은 본 발명의 일 실시예에 따른 메모리 관리부에서 가상 어드레스가 리매핑되는 것을 나타낸다.
도 26을 참조하면, 프레임 버퍼의 물리 어드레스들로 매핑되는 가상 어드레스(VA)는 시작 어드레스(VAs)와 끝 어드레스(VAe)로 정의되는 범위를 가지고 있다. 프레임 버퍼의 물리 어드레스들에 매핑되는 가상 어드레스(VA)의 영역(430)이 끝 어드레스(VAe)를 포함하는 영역(430)에 해당하는 경우에는, 더 이상 어드레스 매핑을 수행할 수 없으므로, 메모리 관리부(150, 350)는 가상 어드레스(VA)의 영역(430)을 가상 어드레스(VA)의 센터 어드레스(VAc)를 포함하는 센터 영역(440)으로 리매핑할 수 있다. 가상 어드레스(VA)의 영역(430)이 가상 어드레스(VA)의 센터 영역(440)으로 리매핑되는 경우, 대응되는 프레임 버퍼의 물리 어드레스들은 그대로 유지된다.
도 27은 본 발명의 실시예에 따른 디스플레이 장치를 포함하는 전자 기기의 일 예를 나타내는 블록도이다.
도 27을 참조하면, 전자 기기(500)는 멀티코어 프로세서(510), 메모리 장치(520), 저장 장치(530), 입출력 장치(550), 전원 장치(560) 및 디스플레이 장치(540)를 포함할 수 있다. 디스플레이 장치(540)는 디스플레이 컨트롤러(541) 및 디스플레이 패널(542)을 포함하여 구성될 수 있다. 디스플레이 장치(540)의 도 1의 디스플레이 장치(10)와 실질적으로 동일할 수 있다. 디스플레이 장치(540)는 프레임 버퍼에 제1 내지 제3 페이지의 데이터를 미리 드로잉하고, 스크롤바가 이동하여 트랜지션 신호가 활성화되면, 이에 상응하는 데이터를 어드레스 매핑을 이용하여 즉시 디스플레이 패널(20)에 출력할 수 있으므로, 반응 속도를 증가시킬 수 있고, 전류 소모를 감소시킬 수 있다.
도 27에는 도시되지 않았지만, 전자 기기(500)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치와 데이터 통신을 수행하거나, 또는 다른 전자 기기들과 통신을 수행하기 위한 복수의 포트들을 더 포함할 수 있다. 전자 기기(500)는 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 피엠피(potable multimedia player; PMP), 피디에이(personal digital assistant; PDA), MP3 플레이어, 차량용 네비게이션 등일 수 있다.
멀티코어 프로세서(510)는 중앙 처리 유닛, 디지털 신호 처리 유닛, 마이크로 콘트롤러 등일 수 있으며, 전자 기기(500) 내부에서 특정 태스크를 수행할 수 있다. 이를 위하여, 멀티코어 프로세서(510)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 멀티코어 프로세서(610)는 복수의 코어들을 포함할 수 있다.
멀티코어 프로세서(510)는 적어도 하나 이상의 메모리 장치(520), 적어도 하나 이상의 저장 장치(530) 및 적어도 하나 이상의 입출력 장치(550) 및 디스플레이 장치(540) 등을 제어할 수 있다. 적어도 하나 이상의 메모리 장치(520)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 멀티코어 프로세서(510)에 연결될 수 있다. 예를 들어, 적어도 하나 이상의 메모리 장치(520)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 또는 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치일 수 있다. 적어도 하나 이상의 저장 장치(530)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브 및 씨디롬(CD-ROM) 등과 같은 저장 장치일 수 있다. 적어도 하나 이상의 입출력 장치(550)는 키보드, 키패드, 터치 패드, 마우스 등과 같은 입력 장치 및 프린터, 디스플레이, 스피커 등과 같은 출력 장치일 수 있다. 전원 장치(560)는 전자 기기(500)에 요구되는 동작 전압을 공급할 수 있다.
이상 본 발명의 실시예들을 참조하여 디스플레이 컨트롤러 및 디스플레이 장치에 대하여 설명하였지만, 상기에서 설명된 구조 등은 예시적인 것들로서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있다.
본 발명의 실시예들은 노트북 컴퓨터, 랩탑 컴퓨터, 스마트 폰과 같은 모바일 장치에 폭넓게 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 입력 데이터를 처리하여 처리된 데이터로 제공하는 프로세싱부;
    트랜지션 신호가 활성화되기 전에 상기 처리된 데이터의 일부를 미리 저장하는 메모리부;
    디스플레이 패널에 표시되는 이미지의 가상 어드레스를 연속적으로 상기 메모리부에 저장된 데이터의 물리 어드레스로 매핑하는 메모리 관리부; 및
    제어 신호에 응답하여 상기 프로세싱부와 상기 메모리 관리부를 제어하고, 상기 트랜지션 신호의 활성화에 응답하여 상기 트랜지션 신호가 지정하는 범위의 가상 어드레스를 상기 메모리 관리부에 제공하여 상기 이미지가 상기 디스플레이 패널에 표시되도록 하는 제어부를 포함하는 디스플레이 컨트롤러.
  2. 제1항에 있어서, 상기 메모리 관리부는 상기 가상 어드레스를 연속적으로 상기 물리 어드레스로 매핑하는 어드레스 매퍼를 포함하는 것을 특징으로 하는 디스플레이 컨트롤러.
  3. 제1항에 있어서, 상기 메모리부는,
    서로 분리되는 적어도 제1 내지 제4 프레임 버퍼를 포함하고,
    상기 프로세싱부는,
    상기 입력 데이터를 상기 디스플레이 패널의 해상도에 상응하는 연속되는 페이지들로 처리하고, 상기 트랜지션 신호가 활성화되기 전에 상기 제어부에 제어에 따라서 제1 페이지의 데이터는 상기 제1 프레임 버퍼에 저장하고, 제2 페이지의 데이터는 상기 제2 프레임 버퍼에 저장하고, 제3 페이지의 데이터는 상기 제3 프레임 버퍼에 저장하는 것을 특징으로 하는 디스플레이 컨트롤러.
  4. 제3항에 있어서, 상기 어드레스 매퍼는,
    상기 제1 내지 제3 페이지들의 데이터의 연속적인 가상 어드레스들을 상기 제1 내지 제3 프레임 버퍼의 물리 어드레스들에 매핑시키는 것을 특징으로 하는 디스플레이 컨트롤러.
  5. 제4항에 있어서, 상기 프로세싱부는
    상기 트랜지션 신호의 활성화에 응답하여 상기 제어부의 제어에 따라서 상기 제3 페이지의 데이터에 연속하는 제4 페이지의 데이터를 상기 제4 프레임 버퍼에 저장하고,
    상기 어드레스 매퍼는 상기 제4 페이지의 데이터의 가상 어드레스들이 상기 제3 페이지의 데이터의 가상 어드레스들에 연속하도록 상기 제4 프레임 버퍼의 물리 어드레스들에 매핑시키는 것을 특징으로 하는 디스플레이 컨트롤러.
  6. 제5항에 있어서, 상기 프로세싱부는,
    상기 트랜지션 신호의 활성화에 응답하여 상기 제어부의 제어에 따라서 상기 제4 페이지의 데이터에 연속하는 제5 페이지의 데이터를 상기 제1 프레임 버퍼에 저장하고,
    상기 어드레스 매퍼는 상기 제5 페이지의 데이터의 가상 어드레스들이 상기 제4 페이지의 데이터의 가상 어드레스들에 연속하도록 상기 제1 프레임 버퍼의 물리 어드레스들에 매핑시키는 것을 특징으로 하는 디스플레이 컨트롤러.
  7. 제1항에 있어서, 상기 제1 내지 제4 프레임 버퍼는 각각 서로 연속되지 않는 물리 어드레스들을 갖는 것을 특징으로 하는 디스플레이 컨트롤러.
  8. 디스플레이 패널; 및
    상기 디스플레이 패널을 제어하는 디스플레이 컨트롤러를 포함하고,
    상기 디스플레이 컨트롤러는,
    입력 데이터를 처리하여 처리된 데이터로 제공하는 프로세싱부;
    트랜지션 신호가 활성화되기 전에 상기 처리된 데이터의 일부를 미리 저장하는 메모리부;
    상기 디스플레이 패널에 표시되는 이미지의 가상 어드레스를 연속적으로 상기 메모리부에 저장된 데이터의 물리 어드레스로 매핑하는 메모리 관리부; 및
    제어 신호에 응답하여 상기 프로세싱부와 상기 메모리 관리부를 제어하고, 상기 트랜지션 신호의 활성화에 응답하여 상기 트랜지션 신호가 지정하는 범위의 가상 어드레스를 상기 메모리 관리부에 제공하여 상기 이미지가 상기 디스플레이 패널에 표시되도록 하는 제어부를 포함 디스플레이 장치.
  9. 제8항에 있어서, 상기 메모리부는
    서로 분리되는 적어도 제1 내지 제4 프레임 버퍼를 포함하고,
    상기 프로세싱부는,
    상기 입력 데이터를 상기 디스플레이 패널의 해상도에 상응하는 연속되는 페이지들로 처리하고, 상기 트랜지션 신호가 활성화되기 전에 상기 제어부에 제어에 따라서 제1 페이지의 데이터는 상기 제1 프레임 버퍼에 저장하고, 제2 페이지의 데이터는 상기 제2 프레임 버퍼에 저장하고, 제3 페이지의 데이터는 상기 제3 프레임 버퍼에 저장하고,
    상기 제어부는 활성화된 상기 트랜지션 신호가 상기 제1 페이지의 데이터와 상기 제2 페이지의 데이터 사이의 중간 페이지들을 지정하는 경우, 상기 어드레스 매퍼가 상기 중간 페이지들의 가상 어드레스들에 매핑되는 물리 어드레스들에 해당하는 이미지가 상기 디스플레이 패널에 출력되도록 상기 메모리 관리부를 제어하는 것을 특징으로 하는 디스플레이 장치.
  10. 제9항에 있어서, 상기 제어부는 활성화된 상기 트랜지션 신호가 상기 제1 페이지의 데이터와 상기 제2 페이지의 데이터 사이의 중간 페이지들을 지정하는 경우, 상기 제3 페이지의 데이터에 연속하는 제4 페이지의 데이터를 처리하여 상기 메모리부의 상기 제4 프레임 버퍼에 저장하도록 상기 프로세싱부를 제어하고,
    상기 메모리 관리부는 상기 가상 어드레스가 엔드 어드레스에 도달하였을 경우, 상기 연속되는 이미지의 가상 어드레스를 센터 어드레스로 리매핑하는 것을 특징으로 하는 디스플레이 장치.
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