KR20130047558A - 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법 - Google Patents

금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법 Download PDF

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Abstract

본 발명은 Hole-driven MIT 이론에 근거한 MIT 3 단자 소자인 t-switch의 구현과 t-switch의 응용인 ElectroStatic Discharge (ESD) 잡음 신호를 제거하는 기술을 보여준다. t-switch는 Inlet, Outlet, Control의 3단자로 구성되며 MIT(금속-절연체 전이, 불연속 점프)는 Control 단자에 흐르는 전류에 의해 Outlet 층에서 일어난다. t-switch는 Control 단자에 고저항이 연결되어 Inlet-Outlet으로 소자의 파괴없이 고전류 고전압의 ESD신호가 흐르도록 한다.

Description

금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템 및 그에 따른 정전기 잡음 신호 제거 방법{Technology for reducing high speed voltage noise in the metal-insulator transition device and electronic system}
본 발명은 금속-절연체 전이 3 단자 소자를 이용하여 전기 전자 시스템에 유입 가능한 정전기를 효과적으로 제거하는 기술에 관한 것이다.
정전기 (Electro-Static Discharge: ESD) 잡음 신호가 전기 전자 시스템(4)에 고전압 고속으로 들어오면 그 시스템의 부품 중 약한 소자는 파괴된다. 따라서 ESD 잡음 신호를 제거하는 기술은 계속 새롭게 개발되어왔다. ESD 잡음 신호는 일률 Power(=W/Dt, W is Work in physics, Dt is time duration for work)가 크다, 즉 도 1a에서 보여지는 바와 같이, W=IV가 크고, Dt은 매우 작다.
도 1a는 ESD(Electrostatic Discharge) 잡음 신호의 특성곡선을 시간 대 전류(또는 전압)의 그래프 상에서 보인 것이다. 가로축은 시간이고 세로축은 전류 또는 전압을 가리킨다. 도 1a내에서 시점 a에서의 ESD 잡음 신호의 전압은 시점 b 또는 시점 c에서의 ESD 잡음 신호의 전압 보다 월등하게 높다. 시점 a에서 발생되는 ESD 잡음 신호를 효과적으로 빠르게 제거하는 것이 관건이다.
한편, 도 1b는 MIT 소자가 적용된 ESD 응용시스템을 도식적으로 나타낸다. 전원(2)을 공급하는 전원 라인(PL)에 발생되는 ESD 잡음 신호는 노드(NO1)과 접지간에 설치된 MIT 소자(3)에 의해 제거될 수 있으므로 전기 전자 시스템(4)의 내부 부품들이 정전기로부터 보호될 수 있다.
ESD 잡음 신호를 제거하기 위한 잡음 제거 소자는 대기전류가 적어야 하고, 고전압 고속 ESD 잡음 신호를 효율적으로 제거하기 위해 고 신뢰성이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는 대기 전류가 작은 금속-절연체 전이 3 단자 소자와 그를 구비한 전기 전자 시스템을 제공함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 금속-절연체 전이 (Metal-Insulator Transition: MIT) 현상을 일으키는 MIT 3 단자 소자로써 고속 고전압의 ESD 잡음 신호를 제거하는 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 일 양상에 따라, 금속-절연체 전이 3 단자형 스위치 소자는,
아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역;
상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 형성된 제2 도전형 제2 반도체 영역; 및
상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 다른 양상에 따라,금속-절연체 전이 3 단자형 멀티 스위치 소자는,
아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역; 상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 형성된 제2 도전형 제2 반도체 영역; 및 상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함하는 금속-절연체 전이 3 단자형 스위치 소자를, M x N (여기서, M,N은 각기 1이상의 자연수)의 매트릭스 형태로 가진다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지는,
아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역; 상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 도핑된 제2 도전형 제2 반도체 영역; 및 상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함하는 금속-절연체 전이 3 단자형 스위치 소자를, M x N (여기서, M,N은 각기 1이상의 자연수)의 매트릭스 형태로 가지며, 패시베이션 막으로써 패키지된다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라, 전기 전자 시스템은,
전기 전자 시스템의 전기 전자 회로부; 및
상기 전기 전자 회로부의 파워 라인과 접지 라인 사이에 접속되며, 아웃 렛, 콘트롤, 및 인렛으로서의 3단자를 가지고, 아웃 렛과 인렛의 영역들이 접촉되는 경계면에서 불연속 금속 절연체 전이가 발생되어 정전기 잡음 신호를 제거하도록 구성된 금속-절연체 전이 3 단자형 스위치 소자를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시 예의 또 다른 양상에 따라,
전기 전자 회로부를 가지는 전기 전자 시스템에서 파워 라인을 통해 유입 가능한 ESD 잡음 신호를 제거하는 방법은:
아웃 렛, 콘트롤, 및 인렛으로서의 3단자를 가지고, 아웃 과 인렛의 영역들이 접촉되는 경계면에서 불연속 금속 절연체 전이가 발생되어 잡음 신호를 제거하도록 구성된 금속-절연체 전이 3 단자형 스위치 소자를 준비하는 단계; 및
상기 파워 라인에 상기 인렛 단자를, 상기 전기 전자 회로부의 접지 라인에 상기 아웃 렛 단자를, 상기 파워 라인에 저항을 통하여 상기 콘트롤 단자를 연결하여 상기 ESD 잡음 신호를 Hole-driven MIT 이론에 근거하여 제거하는 단계를 포함한다.
금속-절연체 전이 3 단자 소자, 전기 전자 시스템, 또는 정전기 잡음 신호 제거방법에 따르면, 대기 전류가 상대적으로 작은 MIT 3 단자 소자로써 고속 고전압의 ESD 잡음 신호가 효과적으로 제거된다. 따라서, 전기 전자 시스템의 회로나 부품이 ESD 잡음 신호로부터 신뢰성 있게 보호된다.
도 1a는 ESD(Electrostatic Discharge) 잡음 신호의 특성곡선을 나타낸 그래프도,
도 1b는 MIT 소자가 적용된 ESD 응용시스템을 나타낸 도면,
도 2는 바리스터(Varistor)의 전류-전압 특성곡선을 나타낸 그래프도,
도 3은 제너다이오드의 전류-전압 특성곡선을 나타낸 그래프도,
도 4는 2단자 MIT 소자의 특성곡선을 나타낸 그래프도,
도 5는 다양한 MIT 소자들의 I-V 특성 곡선을 구별적으로 나타낸 그래프도,
도 6은 Hole-driven MIT 이론의 결과를 보여주는 그래프도,
도 7은 본 발명의 실시 예에 따른 금속-절연체 전이 3 단자형 스위치 소자(t-switch)의 기본 구조도,
도 8은 도 7에 따른 t-switch의 I-V 특성곡선을 보여주는 그래프도,
도 9는 도 7에 따른 t-switch의 스위칭 특성곡선을 나타낸 그래프도,
도 10a는 도 7에 따른 t-switch가 회로에 설치된 경우를 나타내는 도면,
도 10b는 도 7에 따른 t-switch에서 콘트롤 저항별 대기전류 의존성을 나타내는 테이블도,
도 11은 도 7에 따른 t-switch가 직렬로 연결된 경우를 나타낸 회로도,
도 12는 도 7에 따른 t-switch가 매트릭스 형태로 연결된 경우를 나타낸 회로도, 및
도 13a 내지 도 13c는 도 7에 따른 t-switch의 다양한 시험 결과들을 나타낸 그래프도들.
위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 층이나 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.
또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 층, 또는 소자나 회로블록들이 더 구비될 수 있다.
여기에 설명되고 예시되는 실시 예는 그것의 상보적인 실시 예도 포함될 수 있음을 유의(note)하라.
본 발명의 소자에 대한 이해를 보다 철저히 돕기 위해, 본 발명에 따른 ESD 잡음 신호 제거 소자인 도 7을 설명하기 전에, ESD 잡음 신호의 제거를 위한 종래 기술들의 변천과정이 먼저 설명될 것이다.
ESD 잡음 신호를 제거하기 위하여 초기에는 산화물 바리스터 (ZnO)나 제너다이오드가 노이즈 제거소자로서 이용되어 왔다. 바리스터의 전류 대 전압 특성은 도 2에서와 같은 곡선 형태로서 나타난다. 도 2는 바리스터의 전류-전압 특성곡선을 보인 것으로, 가로축은 전압을 가리키고 세로축은 전류를 나타낸다. 그러나 ESD 잡음 신호가 반복적으로 들어올 경우 바리스터는 깨지는 경향이 있으므로 장기적으로는 잡음 제거의 신뢰성이 떨어진다. 또한 바리스터는 작은 전압에도 누설전류가 매우 크다는 단점이 있다.
한편, 도 3에서와 같이 pn 접합 다이오드의 브렉다운 (Breakdown)을 이용하여 저전압 ESD 신호를 제거할 수 있으므로, 제너 다이오드는 ESD 잡음 신호의 제거에 사용되어 왔다. 도 3은 제너다이오드의 전류-전압 특성 곡선으로서, 가로축은 전압을 나타내고 세로축은 전류를 가리킨다.
도 3을 참조하면, ESD 잡음 신호는 일률 Power이 크기 때문에 제너 브렉다운 전압이 크면 잡음 제거를 하기가 어렵다. 제너 다이오드와 유사한 특성을 보이는 TVS(Transient Voltage Supression)가 있는데 일명 아벨란치 제너다이오드라고도 부른다. 이것도 제너 다이오드와 같이, 큰 전압이면서 빠른 노이즈 신호를 제거하기에는 여전히 미흡하다. 제너 다이오드를 이용한 잡음 제거는 도 3과 같이 파괴(Breakdown) 특성을 이용하는 것인데, 큰 전압 고속 잡음에는 파괴될 가능성이 매우 크다. 따라서, 아벨란치 제너 다이오드 역시 고전압 고속의 ESD 노이즈 제거에 적당하지 않다.
따라서, 위와 같은 소자들은 ESD 잡음 제거 보다는 소자보호를 위해 스파이크 전압 제거용으로 이용된다. 즉, 일명 서지라고도 하는 약 1KV 이하의 스파이크 전압은 바리스터나 제너 다이오드를 통해 제거될 수 있다. 그러므로, 바리스터와 제너다이오드는 ESD 잡음 신호를 안정하고 신뢰성 있게 제거하는 소자로서는 적합하지 않다. 그 이유는 바리스터와 제너다이오드가 파괴전압 특성 이후에 금속특성을 가지지 않기 때문이다.
한편, 금속-절연체 전이 (Metal-Insulator Transition: MIT) 2 단자 소자로서의 잡음 제거 소자 및 기술이 한국등록특허 0714115와 PCT/KR2006/001249에서 개시되었다. 종래 기술로서 2단자 MIT 소자의 MIT 특성은 도 4에서 보여진다.
도 4는 2단자 MIT 소자의 특성곡선을 나타낸 그래프로서, 가로축은 전압을 나타내고 세로축은 전류를 가리킨다.
도 4와 같은 전류-전압 특성을 갖는 MIT 2 단자 소자를 ESD 잡음 제거 소자로 사용할 경우에 대기전류가 커야 한다는 연구 결과가 본 발명자들에 의해 논문으로서 발표되었다 (IEEE Electron Device Letters 31 (2010) 14).
그 논문의 내용은 도 5에서 나타낸 바와 같은 특성을 개시한다. 도 5는 다양한 MIT 소자들의 I-V 특성 곡선을 구별적으로 나타낸 그래프로서, 가로축은 전압을 세로축은 전류를 각기 가리킨다. 도 5의 그래프 데이터는 상기 논문'EEE Electron Device Letters 31 (2010) 14'의 Figure 1에서 인용된 것이다.
도 5에서 가장 상단의 Black line (a)과 같이 점프 폭이 작은 I-V 특성을 갖는 소자는 ESD 신호를 잘 통과시키지만, 가장 하단의 Red line(e)과 같이 Jump 폭이 큰 소자는 ESD 신호에 쉽게 파괴된다. 대기전류가 커야 된다는 것은 소자에서 치명적인 결점이 된다. 이것은 바리스터의 단점과 유사하다. 그리고 VO2 재료로 제조된 MIT 2 단자 소자는 68oC에서 MIT가 일어나서 60oC 이상에서는 ESD 잡음 제거 소자로 사용하기 어렵다. 결국 상기 논문(IEEE Electron Device Letters 31 (2010) 14)에 개시된 소자는 위와 같은 문제를 가지고 있다.
한편, 바이폴라 접합 트랜지스터가 ESD 잡음 신호의 제거에 이용되기도 하였다. 이 경우 ESD 제거용 시스템에서 NPN 트랜지스터의 베이스는 파워선과 연결된 제너다이오드에, 콜렉터는 파워선에, 에미터는 접지로 연결되었으며, ESD 잡음신호는 콜렉터에서 에미터로 빠져나간다(예, 미국특허, US5,276,582). PNP 트랜지스터가 순방향(에미터->콜렉터) 방식으로 ESD 잡음 신호 제거에 사용된 예도 있다 (미국특허 US 7,291,888 B2). 그런데 바이폴라 트랜지스터는 제너 다이오드와 같은 Breakdown 현상이 없어서 ESD 잡음 신호에 순방향으로 걸린 트랜지스터의 파괴가 일어나는 경우도 많다.
그리고 금속-절연체 전이 (metal-Insulator Transition: MIT) 2단자 스위치를 이용한 3 단자 기능의 구현도 개시되어 있다. 이는 한국등록특허 0859717과 PCT 특허 WC2009027826-A2에 개시되어 있다. 그러나 MIT 2단자 스위치를 이용한 3 단자 소자의 경우에도 MIT 2단자 소자의 특성을 기본으로 한 것이므로, 신뢰성이 미흡할 수 있다.
따라서 대기전류가 작으면서 큰 ESD 잡음 신호에도 이겨낼 수 있는 고 신뢰성 소자가 요구된다.
MIT는 도 4를 통해 설명된 바와 같이 불연속 점프현상이다. MIT소자에서는 MIT 이후에 옴의 법칙을 만족하는 금속특성이 나타난다. ESD 잡음 신호가 고속 고전압으로 들어올 때 MIT 소자는 ESD 잡음 신호가 금속을 따라 흐르도록 함에 의해 ESD 잡음 신호를 제거한다.
본 발명의 경우에는 낮은 대기 전력과, 고 신뢰성을 구현하기 위해 MIT 2 단자 소자에서 탈피하여, 도 7에서 나타낸 바와 같은 MIT 3 단자 소자를 창안하였다.
도 7은 본 발명의 실시 예에 따른 금속-절연체 전이 3 단자형 스위치 소자(이하 t-switch)의 기본 구조도이다.
도 7을 참조하면, t(tri)-switch는, 아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역(10), 상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면(15)에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 형성된 제2 도전형 제2 반도체 영역(20), 및 상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역(30)을 포함한다.
상기 제1 도전형이 n형인 경우에 상기 제2 도전형은 p형이 될 수 있다.
도 7의 MIT 3 단자 소자(t-switch 라고도 부름)는 반도체 소자인 트랜지스터와 달리 인렛(Inlet: I), 아울렛(Outlet: O), 콘트롤(control: C) 의 3 단자들(12,22,32)을 가진다. 소자이다. C 영역(20)에 전류가 흐르면 MIT가 일어나서 I 영역(30)에서 O 영역(10)으로 MIT에 의한 전류가 금속 수준의 특성으로 흐른다.
상기 t-스위치는 Turn-on 시 불연속 점프현상이 나타나며 절연체(혹은 반도체)-금속 전이(MIT) 현상에 기인하여 절연체에서 금속으로 스위칭된다. 도 7의 t-switch는 Hole-driven MIT 이론(Physica C 460-462 (2007) 1076-1078)에 근거하여 동작된다. 상기 Hole-driven MIT 이론(Physica C 341-348 (2000) 259; Physica C 460-462 (2007) 1076-1078)은 도 6을 통해 설명될 수 있다. 도 6은 Hole-driven MIT 이론의 결과를 보여주는 그래프도로서, 가로축은 전도 띠 채우기 인자를, 세로축은 전기 전도도를 나타낸다. 그 이론에서는 금속의 전자구조를 갖는 모트 절연체(금속의 전자들 사이에 큰 쿨롱 상호작용에 의해 절연체가 된 것)에 작은 농도의 정공을 nc 만큼 도핑하면 모트 절연체가 강상관 타입의 금속으로 불연속으로 전이되는 것이 나타나 있다. 결국, 도 6은 Hole-driven MIT 이론의 결과를 나타내며, 상기 이론'physica C 460-462(2007) 1076-1078'에서 인용되어 있다.
도 6에서 금속의 캐리어는 전자이다. 만약 MIT가 일어난 후 캐리어가 정공인 경우에는 절연체가 정공형 절연체이며, 이 경우에는 절연체에 전자를 도핑하면 절연체에서 금속으로 쿨롱 에너지의 파괴에 의하여 MIT가 일어난다. 이러한 것은 김현탁 박사에 의해 제출된(Submitted on 5 Oct 2001 (v1), last revised 22 Apr 2002 (this version, v2))논문 제목 "Extended Brinkman-Rice Picture and Its Application to High-Tc Superconductors" 하의 lines 18 ~ 21 in page 8 of the paper내에 개시되어 있다.
다시 도 7을 참조하면, t-switch의 기본구조는 절연체 혹은 매우 작은 농도의 전자가 도핑된 절연체 수준의 반도체 영역(10)이 정공이 도핑된 신호 콘트롤용 반도체 영역(20))의 한 면에 접합된 구조를 가진다. 또한, 상기 신호 콘트롤용 반도체 영역(20)의 다른 한 면에는 상대적으로 큰 농도의 전자가 도핑된 반도체 영역(거의 금속 수준임, 30)이 접합된다.
결국, 제2 반도체 영역(20)의 한 면은 절연체 수준의 제1 반도체 영역(10)과 접합되고, 다른 한 면은 금속 수준의 제3 반도체 영역(30)과 접합된다. 여기서, 상기 금속 수준의 제3 반도체 영역(30)은 Inlet 영역에 해당되고, 절연체 수준의 상기 제1 반도체 영역(10)은 Outlet 영역으로 간주된다. 한편, 정공이 도핑된 제2 반도체 영역(20)은 Control 영역에 해당된다.
Control 단자가 형성되는 상기 제2 반도체 영역(20)의 정공 도핑량은 nc≒(0.25/ao)3 정도다 (Mott N F 1990 Metal-insulator Transition (London: Taylor and Francis)). 여기서 ao 는 수소원자의 보어 반지름을 의미한다. 일반적으로 nc≒1x 1018 cm-3 정도이다.
본 발명의 실시 예로서 도 7의 구조의 t-switch는 다음과 같이 제작될 수 있다.
먼저, 제1 반도체 영역(10)은 0.3mm 두께의 고저항 n 형 실리콘 단결정 웨이퍼로 만들어질 수 있다. 상기 제1 반도체 영역(10)에는 어느 정도 저농도 (~ 1 x1015~16 cm-3 )의 전자가 도핑된다.
상기 제1 반도체 영역(10)의 상부에는 모트 기준 nc~1x 1018 cm-3 정도의 정공을 도핑한 Si 박막이 상기 제2 반도체 영역(20)으로서 형성될 수 있다. 여기서, 상기 제2 반도체 영역(20)의 두께는 약 100nm 로 증착될 수 있다.
상기 제2 반도체 영역(20)의 상부에는 Inlet 층으로서 사용되는 제3 반도체 영역(30)이 형성된다. 여기서, 상기 제3 반도체 영역(30)은 1x 1019 cm-3 정도의 전자가 도핑된 Si 박막일 수 있다. 이 경우에 상기 Si 박막의 두께는 약 200nm 정도도로서, 공지의 증착법을 통해 형성될 수 있다.
상기한 바와 같이 제조된 박막-웨이퍼는 이온 스퍼터링(sputtering)으로 식각되어 일정한 형태로 패터닝될 수 있다. 이어서, 전극 형성 공정과 일련의 소자 제조 후공정을 거치게 되면, 면적 약 400 x 400 mm의 3단자 소자가 얻어질 수 있다.
여기서, 상기 실리콘 단결정 웨이퍼는 보다 얇은 Outlet 층의 제조를 위해, 150nm의 두께로 그라인딩(Grinding)될 수 있다.
도 7에서, 상기 제1,2,3 반도체 영역들(10,20,30)은 각기, 전자 혹은 정공이 도핑 된 Si, SiC, GaN, VO2, V2O3, 및 탄소계 물질 (Graphite, Graphene)들 중의 하나일 수 있다.
또한, 상기 제1,2,3 반도체 영역들(10,20,30)은 각기, IV 족, III-V족, 및 II-VI 족 원소 중의 하나 또는 상기 족 원소들 간의 선택적 결합으로 구성된 화합물 반도체로 이루어질 수 있다.
도 8은 도 7에 따른 t-switch의 I-V 특성곡선을 보여주는 그래프도이다. 도 8에서 가로축은 전압을 가리키고, 세로축은 출력 전류를 나타낸다.
Control 영역(20)의 전류를 증가시키면서 Inlet 영역(30)에서 Outlet 영역(10)으로 흐르는 전류 (IIO)가 나타나 있다. 도 8에서 Control 영역(20)에 전류가 흐르지 않을 때는 IIO 전류는 흐르지 않음을 볼 수 있다. 이것은 누설전류가 거의 없다는 것을 의미한다. Vin - Out≡VMIT=4.3V에서 IC=2.5mA에서 IOC의 전류 점프가 보이며, Vin - Out>4.3V에서 옴의 법칙을 따르는 직선성이 보인다. 이것은 MIT가 4.3V에서 일어났다는 것을 뜻한다. 그런데 점프 이후 금속특성인 옴의 법칙의 기울기(Red line)가 I-V의 원점과 일치하지 않는 것으로 보아 그 Outlet 영역(10)이 불균일한 것으로 추측된다. Ic의 증가에 따라 MIT 점프 전압 VMIT이 감소하고 Ijump의 크기가 감소하며 그 점프가 없는 옴의 법칙(금속 특성)만 남게 된다. 이것은 일반적으로 알려진 전형적인 MIT 특성들이다. 이것은 제조된 소자가 제대로 제조되었다는 것을 의미하기도 한다. 결국, t-switch의 소자 관점에서 볼 때, 전류가 C 영역(20)에서 전류가 O 영역(10)으로 흐르면 C 영역(20)에 있던 정공이 O 영역(10)으로 흘러 들어가 Hole-driven MIT가 일어난다. 따라서, I 영역(30)에서 O 영역(10)으로 전류가 금속 수준의 특성으로 흐른다. MIT는 O 영역(10)과 C 영역(20)의 계면에서 일어났다. C 영역(20)에서의 전류가 증가하면 정공 도핑이 보다 많아져서 절연체-금속 전이가 보다 넓은 면적으로 일어난다. 따라서, I 영역(30)에서 O 영역(10)으로 전류가 금속 수준의 특성으로 흐르면서 MIT 점프의 크기는 점점 줄어든다. 이러한 현상은 Hole-driven MIT 이론에 근거하여 설명될 수 있다.
도 9는 도 7에 따른 t-switch의 스위칭 특성곡선을 나타낸 그래프도이다.
도면에서 가로축은 시간을 나타내고, 세로축은 전류를 가리킨다.
t-switch의 Control 단자(22)에 15KHz의 Icontrol =20mA의 Sign wave의 신호를 연속적으로 입력하였을 경우에 VIO=7V에서 IIO에 흐르는 MIT 스위칭 파형이 출력 파형으로서 나타나 있다. 여기서, 약 200mA의 전류가 흐른다. 증폭율은 5정도로 크지 않으며, heat gun을 통해서는 반도체 소자에 나타나는 thermal runaway가 나타나지 않았다. t-switch의 표면온도는 30~40도 정도 되었다. 이와 같이 제조된 t-switch는 개선의 여지는 많이 있지만 본 발명의 목적에 맞는 실험결과를 보여주었다. 이것은 세계에서 처음 관측된 MIT switching 실험결과이다.
t-switch의 Inlet-Outlet 단자들 사이에 걸리는 전압이 7V이므로, 트랜지스터의 경우에 비해 매우 크다.
t-switch는 트랜지스터 보다 높은 전압 VMIT 에서 Turn-on(Jump) 되고 스위칭 되며 큰 전류가 흘러서 Joule열이 발생하는 단점이 있다. 반면에, 트랜지스터의 발열시 존재하는 열폭주(Thermal Runaway)현상은 t-switch에서는 일어나지 않는 장점도 있다. 그런데 ESD 잡음 신호는 약 50 나노초(nano second) 이내에 큰 전압 큰 전류가 대부분 흐른다. 따라서, t-switch의 Control 전류를 ESD의 큰 전압과 전류로써 제어할 경우에 I 영역에서 O영역으로 흐르는 금속전류의 점프가 용이하게 제어된다. 이와 같이, 본 발명에 따른 t-switch는 대기전류를 거의 소모함이 없이 ESD 잡음 신호를 효과적으로 제거할 수 있다. 또한 열폭주에도 강하므로 소자의 고신뢰성이 확보될 수 있다
도 7의 t-switch 구조와 도 8과 9의 특성은 트랜지스터의 구조에서는 볼 수 없는 새로운 동작의 스위치이다. 이 t-스위치는 MoBRiK t-switch에서 개량 또는 응용된 것이다. MoBRiK은 MIT 이론을 개발한 물리학자들 이름의 첫 글자이다 (Physica C 460-462 (2007) 1076-1078). 여기에서 t-switch는 IBM에서 개발한 불연속 점프가 없는 반도체 특성만 보이는 모트 트랜지스터(Appl. Phys. Lett. 70 (1997) 598) 혹은 전계효과 MIT 3 단자 소자와 차별 (Figure 11 of New Journal of Physics 6 (2004) 52) 된다.
도 7의 t-switch는 바이폴라 트랜지스터의 구조와 비슷하지만 동작 메카니즘은 전혀 다르다. NPN 트랜지스터의 경우 콜렉터는 Outlet에, 에미터는 Inlet에, 베이스는 Control에 대응되며, PNP 트랜지스터의 경우 콜렉터는 Inlet에, 에미터는 Outlet에, 베이스는 Control에 대응될 수 있다.
도 7의 t-switch 구조는 바이폴라 트랜지스터 구조에 비해 I, O, C 단자와 접속된 반도체 영역들의 도핑농도에도 차이점이 있다. 바이폴라 트랜지스터의 경우에는 t-switch와는 도핑농도가 다르다. 바이폴라 트랜지스터의 경우에는 Si 재료속에서 도핑량의 불균일로 인해 소자 Breakdown과 고 발열이 일어날 수 있다. 따라서, 소자가 쉽게 파괴되어 신뢰성이 떨어진다. 위와 같은 이유에 기인하여, t-switch 특성이 바이폴라 트랜지스터에서는 발견되지 않았던 것으로 생각된다.
또 다른 차이점을 보면, 도 9에서 VIO 전압이 7V라는 것이다. 트랜지스터의 콜렉터-에미터 전압이 VCE < 1V 이하인데 비해, t-switch의 Inlet-Outlet 단자들 사이에 걸리는 전압은 7V이다.
또한, 차이점으로서, 트랜지스터의 경우에는 입력부분(NPN에서 콜렉터, PNP에서 에미터)은 low doping되고, 출력부분(NPN에서 에미터, PNP에서 콜렉터)은 High doping 되며, MIT 현상의 발생 없이 tunneling(NPN에서 콜렉터-베이스 사이, PNP에서 에미터-베이스)현상이 이용된다. 이에 비해, t-switch는 입력부분이 High doping되고, 출력부분이 거의 무시될 정도로 Low doping되며, MIT 현상이 소자의 동작에 이용된다. 따라서, 도 7의 구조의 소자를 정교하게 만들면 고신뢰성의 t-switch가 얻어질 수 있다. I, O, C 단자들(32,12,22)은 각기 대응되는 반도체 영역들에 접촉되는 알루미늄 재질의 전극들일 수 있다.
본 발명자들에 의해 개시된 2단자 소자를 이용한 3단자 소자의 적층형 구조는 절연체 기판 구조 위에 형성된 하부전극 상에 MIT 박막을 적층한 구조이다. 이는 한국등록특허 0859717과 PCT 특허 WC2009027826-A2에 개시되어 있다. 상기 종래 기술의 구조는 다시 말해, 기판/하부전극 박막(Outlet)/MIT 박막(정공이 도핑된)/전극박막(Control)/MIT 박막(정공이 도핑된)/전극박막(Inlet)의 구조를 갖는다. 특징은 정공이 모트 기준 nc 정도 도핑된 MIT 박막 층이 2개로 구성되는 점이다.
이에 비해, 본 발명의 t-switch 구조는 정공이 모트 기준 nc 정도 도핑된 Control 층이 Inlet 층과 Outlet 층 사이에 놓이게 되고, Turn-on시 MIT가 일어나는 MIT 층이 Control 층과 Outlet 층(거의 절연체 수준의 단결정) 사이에 형성된다는 구조적 특징을 갖는다. 구조 측면에서 볼 때 정공을 갖는 Control-Inlet 사이에 MIT 층이 추가적으로 존재하는 것으로 보일 수 있지만 하나의 MIT 층만이 존재한다. 즉, Control 층과 Inlet 층이 어느 정도의 도핑량을 가지기 때문에 둘 사이의 계면에서는 MIT가 일어나지 않는다. 본 발명의 3 단자 소자는 한 개의 MIT 층을 갖는 것으로 간주되는 구조이다. Outlet 층은 박막이 아닌 매우 얇은 웨이퍼 단결정 층을 사용하기 때문에 소자를 튼튼하게 하고 열내구성도 좋게 한다. 본 발명의 소자 구조에서 Control 층과 Inlet 층은 박막층이다. 이 역시 상기한 선행기술과의 차이점이다.
도 10a는 도 7에 따른 t-switch가 회로에 설치된 경우를 나타내는 도면이다.
도 10a를 참조하면, 금속-절연체 전이 3 단자형 스위치 소자인 상기 t-switch(100)는 파워 라인과 접지 라인 사이에 연결된다. 여기서, 콘트롤 단자는 저항(R)을 통해 상기 파워 라인에 연결된다.
이와 같이, ESD 잡음 신호의 제거시 t-switch의 Control 단자와 파워 라인 사이에 저항을 더 설치할 수 있다. 여기서, 상기 저항(R)은 대기전류의 허용 정도나 잡음 신호의 세기에 따라 가변될 수 있다.
도 10b는 도 7에 따른 t-switch에서 콘트롤 저항별 대기전류 의존성을 나타내는 테이블이다. 상기 테이블은 Inlet과 Outlet 사이에 5V가 걸렸을 때 대기전류의 Control 저항 의존성을 보여준다.
도 11은 도 7에 따른 t-switch가 직렬로 연결된 경우를 나타낸 회로도이다.
t-switch를 직렬로 연결할 시 합성저항은 증가하므로 대기전류가 감소되는 경향이 있다. RLOAD 는 보호 하고자 하는 전기 전자 시스템의 합성저항을 의미할 수 있다. 도 11에서, 각각의 t-switch(100-1,100-2,100-3,100-n)의 콘트롤 단자(C1,C2,C3,Cn)은 각기 대응되는 저항(R1,R2,R3,Rn)을 통해 상기 파워 라인과 연결됨을 알 수 있다.
도 12는 도 7에 따른 t-switch가 매트릭스 형태로 연결된 경우를 나타낸 회로도이다. 유사하게, RLOAD 는 보호 하고자 하는 전기 전자 시스템의 합성저항을 의미할 수 있다. t-switch가 M x N (여기서, M,N은 각기 1이상의 자연수)의 매트릭스 (Matrix) 형태로 연결되면 전체 합성저항은 1 개의 t-switch 저항값이 된다. 그러나, 전체적으로는 직렬로 큰 전압, 병렬로 큰 전류의 ESD 잡음신호를 제거할 수 있게 된다. 직렬 및 병렬로 연결되는 t-switch들은 IC처럼 보호막이나 패시베이션 막을 통해 하나의 패키지로 될 수 있다.
도 12에서, 직렬 그룹 스위치들(1000-1,1000-2,1000-n)은 각기 도 11의 직렬 스위치에 대응된다.
도 13a 내지 도 13c는 도 7에 따른 t-switch의 다양한 시험 결과들을 나타낸 그래프도들이다. 각 그래프에서 가로축은 시간이고, 세로축은 전압을 각기 나타낸다.
도 13a는 점프 이후의 금속특성을 이용하는 ESD 실험결과이다. 본 발명의 t-switch에 Control C 단자를 Open하고 5kV ESD 전압으로 측정한 시험 결과가 나타나 있다.
도 13b는 C 단자에 100kW을 걸고 5kV ESD 전압으로 측정한 시험 결과를 보여준다. t-스위치 금속 특성에 따라 ESD 잡음 신호의 제거가 가능한 것을 보여준다.
도 13c는 T-switch가 5개 직렬연결시 대기전류의 감소를 관측하였고 고전압 ESD 신호를 효과적으로 제거하였다 즉, t-switch 5개를 직렬로 연결하여 Rc=10kW을 걸었으며, 5kV ESD 에 대한 시험결과이다.
이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이, 3단자 스위치 소자의 층 구성이나 형태, 개수, 또는 도핑의 농도를 다양하게 변경 및 변형할 수 있을 것이다.
10: 아웃 렛(Outlet)
20: 콘트롤(Control)
30: 인렛(Inlet)

Claims (44)

  1. 아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역;
    상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 형성된 제2 도전형 제2 반도체 영역; 및
    상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함하는 금속-절연체 전이 3 단자형 스위치 소자.
  2. 제1항에 있어서, 상기 제1 도전형이 p형인 경우에 상기 제2 도전형은 n형인 금속-절연체 전이 3 단자형 스위치 소자.
  3. 제1항에 있어서, 상기 제1 도전형이 n형인 경우에 상기 제2 도전형은 p형인 금속-절연체 전이 3 단자형 스위치 소자.
  4. 제1항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, 전자 혹은 정공이 도핑 된 Si, SiC, GaN, VO2, V2O3, 및 탄소계 물질 (Graphite, Graphene)들 중의 하나인 금속-절연체 전이 3 단자형 스위치 소자.
  5. 제1항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, IV 족, III-V족, 및 II-VI 족 원소 중의 하나 또는 상기 족 원소들 간의 선택적 결합으로 구성된 화합물 반도체로 이루어진 금속-절연체 전이 3 단자형 스위치 소자.
  6. 제1항에 있어서, 상기 제1,2,3 반도체 영역들 중 적어도 한 영역은 단결정 기판인 금속-절연체 전이 3 단자형 스위치 소자.
  7. 제1항에 있어서, 상기 제1,2,3 반도체 영역들은 각기 대응되는 영역에 형성된 금속 전극을 가지는 금속-절연체 전이 3 단자형 스위치 소자.
  8. 제1항에 있어서, 상기 제1,3 반도체 영역들이 파워와 접지에 각기 대응적으로 접속될 경우에 상기 제2 반도체 영역은 저항을 통해 상기 파워에 연결되는 금속-절연체 전이 3 단자형 스위치 소자.
  9. 제1항에 있어서, 상기 제3 반도체 영역의 전자 혹은 정공 도핑 농도는 상기 제1 반도체 영역의 전자 혹은 정공 도핑 농도보다 큰 금속-절연체 전이 3 단자형 스위치 소자.
  10. 제9항에 있어서, 상기 제2 반도체 영역의 정공 혹은 전자 도핑 농도는 1x 1018 cm-3 이상인 금속-절연체 전이 3 단자형 스위치 소자.
  11. 아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역; 상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 형성된 제2 도전형 제2 반도체 영역; 및 상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함하는 금속-절연체 전이 3 단자형 스위치 소자를, M x N (여기서, M,N은 각기 1이상의 자연수)의 매트릭스 형태로 가지는 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  12. 제11항에 있어서, 상기 제1 도전형이 p형인 경우에 상기 제2 도전형은 n형인 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  13. 제11항에 있어서, 상기 제1 도전형이 n형이고, 상기 제2 도전형은 p형인 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  14. 제11항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, 전자 혹은 정공이 도핑된 Si, SiC, GaN, VO2, V2O3, 및 탄소계 물질 (Graphite, Graphene)들 중의 하나인 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  15. 제11항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, IV 족, III-V족, 및 II-VI 족 원소 중의 하나 또는 상기 족 원소들 간의 선택적 결합으로 구성된 화합물 반도체로 이루어진 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  16. 제11항에 있어서, 상기 제1,2,3 반도체 영역들 중 적어도 한 영역은 단결정 기판인 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  17. 제11항에 있어서, 상기 제1,2,3 반도체 영역들은 각기 대응되는 영역에 형성된 금속 전극을 가지는 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  18. 제11항에 있어서, 상기 제1,3 반도체 영역들이 파워와 접지에 각기 대응적으로 접속될 경우에 상기 제2 반도체 영역은 저항을 통해 상기 파워에 연결되는 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  19. 제11항에 있어서, 상기 제3 반도체 영역의 전자 혹은 정공 도핑 농도는 상기 제1 반도체 영역의 전자 혹은 정공 도핑 농도보다 큰 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  20. 제19항에 있어서, 상기 제2 반도체 영역의 정공 도핑 농도는 1x 1018 cm-3 이상인 금속-절연체 전이 3 단자형 멀티 스위치 소자.
  21. 아웃 렛 영역으로서 기능하는 제1 도전형 제1 반도체 영역; 상기 제1 도전형 제1 반도체 영역과 접촉되는 경계면에서 일어나는 불연속 금속 절연체 전이를 제어하는 콘트롤 영역으로서 기능하며 상기 제1 도전형 제1 반도체 영역의 상부에 모트 임계 농도 Nc를 갖도록 도핑된 제2 도전형 제2 반도체 영역; 및 상기 제2 도전형 제2 반도체 영역의 상부에 배치되며 인렛 영역으로서 기능하는 제1 도전형 제3 반도체 영역을 포함하는 금속-절연체 전이 3 단자형 스위치 소자를, M x N (여기서, M,N은 각기 1이상의 자연수)의 매트릭스 형태로 가지며, 상기 매트릭스 형태로 된 금속-절연체 전이 3 단자형 스위치 소자를 전기 전자 시스템에 적용할 수 있도록 하기 위해 외부 단자들이 노출된 상태에서 패시베이션 막으로써 패키지한 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  22. 제21항에 있어서, 상기 제1 도전형이 p형인 경우에 상기 제2 도전형은 n형인 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  23. 제21항에 있어서, 상기 제1 도전형이 n형이고, 상기 제2 도전형은 p형인 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  24. 제23항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, 전자 혹은 정공이 도핑된 Si, SiC, GaN, VO2, V2O3, 및 탄소계 물질 (Graphite, Graphene)들 중의 하나인 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  25. 제23항에 있어서, 상기 제1,2,3 반도체 영역들은 각기, IV 족, III-V족, 및 II-VI 족 원소 중의 하나 또는 상기 족 원소들 간의 선택적 결합으로 구성된 화합물 반도체로 이루어진 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  26. 제25항에 있어서, 상기 제1,2,3 반도체 영역들은 절연체 수준의 단결정 기판, 정공이 도핑된 제1 증착 박막, 전자가 도핑된 제2 증착 박막으로 각기 이루어진 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  27. 제26항에 있어서, 상기 제1,2,3 반도체 영역들은 각기 대응되는 영역의 일부에 형성된 알루미늄 전극을 가지는 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  28. 제27항에 있어서, 상기 제1,3 반도체 영역들이 파워와 접지에 각기 대응적으로 접속될 경우에 상기 제2 반도체 영역은 저항을 통해 상기 파워에 연결되는 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  29. 제28항에 있어서, 상기 제3 반도체 영역의 전자 도핑 농도는 상기 제1 반도체 영역의 전자 도핑 농도보다 큰 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  30. 제29항에 있어서, 상기 제2 반도체 영역의 정공 도핑 농도는 1x 1018 cm-3 이상인 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  31. 제30항에 있어서, 상기 제3 반도체 영역은 강 상관 금속 수준의 영역 특성을 가지는 금속-절연체 전이 3 단자형 멀티 스위치 소자 패키지.
  32. 전기 전자 시스템의 전기 전자 회로부; 및
    상기 전기 전자 회로부의 파워 라인과 접지 라인 사이에 접속되며, 아웃 렛, 콘트롤, 및 인렛으로서의 3단자를 가지고, 아웃 렛과 인렛의 영역들이 접촉되는 경계면에서 불연속 금속 절연체 전이가 발생되어 정전기 잡음 신호를 제거하도록 구성된 금속-절연체 전이 3 단자형 스위치 소자를 포함하는 전기 전자 시스템.
  33. 제32항에 있어서, 상기 인렛은 상기 파워 라인에, 상기 아웃 렛은 상기 접지 라인에, 상기 콘트롤은 저항을 통하여 상기 파워 라인에 연결되는 전기 전자 시스템.
  34. 제33항에 있어서, 상기 3 단자형 스위치 소자는 수 나노 초 내지 수백 나노 초 범위의 정전기 잡음 신호를 제거하여 상기 전기 전자 회로부를 보호하는 전기 전자 시스템.
  35. 제33항에 있어서, 상기 3 단자형 스위치 소자는 상기 파워 라인에 인가되는 전압 보다 높은 전압 레벨로 인가되는 정전기 잡음 신호를 제거하여 상기 전기 전자 회로부를 보호하는 전기 전자 시스템.
  36. 제33항에 있어서, 상기 3 단자형 스위치 소자는 보호막으로 패키징되는 전기 전자 시스템.
  37. 제33항에 있어서, 상기 3 단자형 스위치 소자는 상기 전기 전자 시스템의 전단에서 직렬, 병렬, 혹은 직병렬로 더 배치되는 전기 전자 시스템.
  38. 제33항에 있어서, 상기 아웃 렛, 콘트롤, 인렛의 영역들은 절연체 수준의 단결정 기판, 정공이 도핑된 제1 실리콘 증착 박막, 전자가 도핑된 제2 실리콘 증착 박막으로 각기 이루어진 전기 전자 시스템.
  39. 제38항에 있어서, 상기 인렛의 영역은 강 상관 금속 수준의 영역 특성을 가지는 전기 전자 시스템.
  40. 제38항에 있어서, 상기 콘트롤의 영역에 도핑된 정공의 농도는 1x 1018 cm-3 이상인 전기 전자 시스템.
  41. 제33항에 있어서, 상기 3 단자형 스위치 소자는 0.7 내지 2 나노 초 범위의 정전기 잡음 신호를 제거할 수 있는 능력을 갖는 전기 전자 시스템.
  42. 전기 전자 회로부를 가지는 전기 전자 시스템에서 파워 라인을 통해 유입 가능한 ESD 잡음 신호를 제거하는 방법에 있어서:
    아웃 렛, 콘트롤, 및 인렛으로서의 3단자를 가지고, 아웃 렛과 인렛의 영역들이 접촉되는 경계면에서 불연속 금속 절연체 전이가 발생되어 잡음 신호를 제거하도록 구성된 금속-절연체 전이 3 단자형 스위치 소자를 준비하는 단계; 및
    상기 파워 라인에 상기 인렛 단자를, 상기 전기 전자 회로부의 접지 라인에 상기 아웃 렛 단자를, 상기 파워 라인에 저항을 통하여 상기 콘트롤 단자를 연결하여 상기 ESD 잡음 신호를 제거하는 단계를 포함하는 방법.
  43. 제42항에 있어서, 상기 콘트롤의 영역에 도핑된 정공의 농도는 1x 1018 cm-3 이상인 방법.
  44. 제43항에 있어서, 상기 전기 전자 시스템은 가전 제품이나 휴대용 기기인 방법.


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