KR20130035802A - Semiconductor package and method for fabricating of the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 특히 관통 몰드 비아가 형성되는 적층 반도체 패키지 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a laminated semiconductor package in which a through mold via is formed and a method of manufacturing the same.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 소자의 고집적화 및 소형화가 요구되고 있다. 또한 전자 제품의 기능이 복합화됨에 반도체 소자의 기능 또한 복잡해지면서 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. Electronic products are getting smaller and bulkier and require higher data throughput. Accordingly, high integration and miniaturization of semiconductor devices used in such electronic products are required. In addition, as the functions of electronic products are combined, the functions of semiconductor devices are also complicated, and a semiconductor package including a plurality of semiconductor chips is required.
그러나 복수의 반도체 칩을 포함하는 반도체 패키지를 제조하기 위해서는 단순히 복수의 반도체 칩을 적층하는 경우, 기술적 구현이 어렵고 불량 발생이 높아질 수 있고, 신뢰성을 가지도록 하는 경우 포함되는 반도체 칩의 수만큼 보조 기판이 필요해지므로 비용 및 부피의 증가가 초래된다.However, in order to manufacture a semiconductor package including a plurality of semiconductor chips, in the case of simply stacking a plurality of semiconductor chips, technical implementation is difficult, defects may be increased, and reliability may be increased. This becomes necessary, resulting in an increase in cost and volume.
본 발명의 기술적 과제는, 상기한 문제점을 해결하기 위하여 신뢰성을 가지며 부피 증가를 최소화하는 복수의 반도체 칩을 포함하며, 관통 몰드 비아가 형성되는 반도체 패키지 및 그 제조 방법에 관한 것이다. In order to solve the above problems, the present invention relates to a semiconductor package including a plurality of semiconductor chips that have reliability and minimize volume increase, and a through mold via is formed, and a method of manufacturing the same.
본 발명의 일 실시 예에 따른 반도체 패키지는, 상면 및 하면을 가지며, 상기 하면 상에 외부 연결 단자가 부착된 주 인쇄회로기판, 상기 주 인쇄회로기판의 상기 상면 상에 순차적으로 적층되는 복수의 적층 반도체 구조체 및 복수의 적층 반도체 구조체를 관통하여 상기 주 인쇄회로기판과 전기적으로 연결되는 관통 몰드 비아를 포함하며, 복수의 상기 적층 반도체 구조체는 각각, 서로 비활성면을 마주보도록 부착된 상부 반도체 칩 및 하부 반도체 칩을 포함하는 반도체 칩 배향체 상기 반도체 칩 배향체 중 상기 상부 반도체 칩의 활성면 상에 부착되어 상기 상부 반도체 칩과 전기적으로 연결되는 보조 인쇄회로기판 및 상기 반도체 칩 배향체의 주변을 감싸는 몰드층을 포함하고, 복수의 상기 적층 반도체 구조체는 각각, 하부 반도체 칩의 활성면이 상기 주 인쇄회로기판의 상기 상면을 향하도록 적층된다. A semiconductor package according to an embodiment of the present disclosure has a top surface and a bottom surface, and a plurality of stacks sequentially stacked on the top surface of the main printed circuit board having an external connection terminal attached to the bottom surface, and the main printed circuit board. A through-mold via penetrating through the semiconductor structure and the plurality of stacked semiconductor structures and electrically connected to the main printed circuit board, wherein the plurality of stacked semiconductor structures each have an upper semiconductor chip and a lower portion attached to face an inactive surface. A semiconductor chip aligner including a semiconductor chip. An auxiliary printed circuit board attached to an active surface of the upper semiconductor chip among the semiconductor chip aligners and electrically connected to the upper semiconductor chip, and a mold surrounding the semiconductor chip aligner. And a plurality of the stacked semiconductor structures each having an active surface of a lower semiconductor chip. The main printed circuit board is stacked to face the upper surface of the main printed circuit board.
상기 반도체 칩 배향체는, 상기 상부 반도체 칩의 활성면 및 상기 하부 반도체 칩의 활성면 상에 각각 부착되는 상부 연결 범프 및 하부 연결 범프를 포함할 수 있다. The semiconductor chip aligning body may include an upper connection bump and a lower connection bump respectively attached to an active surface of the upper semiconductor chip and an active surface of the lower semiconductor chip.
복수의 상기 적층 반도체 구조체는 각각, 상기 상부 연결 범프를 통하여 상기 상부 반도체 칩과 상기 보조 인쇄회로기판이 전기적으로 연결될 수 있다. Each of the plurality of stacked semiconductor structures may be electrically connected to the upper semiconductor chip and the auxiliary printed circuit board through the upper connection bumps.
복수의 상기 적층 반도체 구조체 중 최하단의 적층 반도체 구조체는, 상기 하부 연결 범프를 통하여 상기 하부 반도체 칩과 상기 주 인쇄회로기판이 전기적으로 연결될 수 있다. In the lowermost stacked semiconductor structure of the plurality of stacked semiconductor structures, the lower semiconductor chip and the main printed circuit board may be electrically connected to each other through the lower connection bumps.
복수의 상기 적층 반도체 구조체 중, 다른 적층 반도체 구조체 상에 적층되는 반도체 구조체는, 상기 하부 연결 범프를 통하여, 상기 하부 반도체 칩과 상기 다른 적층 반도체 구조체의 보조 인쇄회로기판과 전기적으로 연결될 수 있다.Among the plurality of stacked semiconductor structures, a semiconductor structure stacked on another stacked semiconductor structure may be electrically connected to the lower semiconductor chip and an auxiliary printed circuit board of the other stacked semiconductor structure through the lower connection bumps.
보조 반도체 칩을 더 포함하며, 상기 보조 반도체 칩은 활성면이, 복수의 상기 적층 반도체 구조체 중 최상단의 적층 반도체 구조체를 향하도록 적층될 수 있다. The semiconductor device may further include an auxiliary semiconductor chip, and the auxiliary semiconductor chip may be stacked such that an active surface thereof faces the uppermost stacked semiconductor structure among the plurality of stacked semiconductor structures.
본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법은 연결 범프가 부착된 활성면 및 비활성면을 각각 가지는 제1 내지 제4 반도체 칩을 준비하는 단계, 주 인쇄회로기판 상에 상기 제1 반도체 칩의 활성면이 상기 주 인쇄회로기판을 향하도록 상기 제1 반도체 칩을 부착하는 단계, 상기 제1 반도체 칩의 비활성면 상에, 상기 제2 반도체 칩의 비활성면이 상기 제1 반도체 칩을 향하도록 상기 제2 반도체 칩을 부착하는 단계, 상기 제2 반도체 칩의 활성면 상에 제1 보조 인쇄회로기판을 부착하는 단계, 상기 제1 보조 인쇄회로기판 상에 상기 제3 반도체 칩의 활성면이 상기 제1 보조 인쇄회로기판을 향하도록 상기 제3 반도체 칩을 부착하는 단계, 상기 제3 반도체 칩의 비활성면 상에, 상기 제4 반도체 칩의 비활성면이 상기 제3 반도체 칩을 향하도록 상기 제4 반도체 칩을 부착하는 단계, 상기 제4 반도체 칩의 활성면 상에 제2 보조 인쇄회로기판을 부착하는 단계, 상기 주 인쇄회로기판과 상기 제1 보조 인쇄회로기판의 사이, 그리고 상기 제1 보조 인쇄회로기판과 상기 제2 보조 인쇄회로기판의 사이에 형성되며, 상기 제1 내지 제4 반도체 칩을 감싸도록 몰드층을 형성하는 단계 및 상기 제1 및 제2 보조 인쇄회로기판과 상기 몰드층을 관통하여, 상기 제1 및 제2 보조 인쇄회로기판과 상기 주 인쇄회로기판을 전기적으로 연결하는 관통 몰드 비아를 형성하는 단계를 포함한다.According to an embodiment of the present disclosure, a method of manufacturing a semiconductor package may include preparing first to fourth semiconductor chips each having an active surface and an inactive surface to which a connection bump is attached, and the first semiconductor chip on a main printed circuit board. Attaching the first semiconductor chip such that an active surface of the second semiconductor chip faces the main printed circuit board, wherein the non-active surface of the second semiconductor chip faces the first semiconductor chip on the inactive surface of the first semiconductor chip. Attaching the second semiconductor chip, attaching a first auxiliary printed circuit board to an active surface of the second semiconductor chip, and forming an active surface of the third semiconductor chip on the first auxiliary printed circuit board. Attaching the third semiconductor chip to face the first auxiliary printed circuit board, and on the inactive surface of the third semiconductor chip, the inactive surface of the fourth semiconductor chip to face the third semiconductor chip Attaching a fourth semiconductor chip, attaching a second auxiliary printed circuit board to an active surface of the fourth semiconductor chip, between the main printed circuit board and the first auxiliary printed circuit board, and the first Forming a mold layer formed between the auxiliary printed circuit board and the second auxiliary printed circuit board to surround the first to fourth semiconductor chips, and the first and second auxiliary printed circuit boards and the mold layer. Forming a through mold via electrically connecting the first and second auxiliary printed circuit boards to the main printed circuit board.
상기 제2 보조 인쇄회로기판을 부착하는 단계 후에, 상기 제2 보조 인쇄회로기판 상에, 상기 제2 보조 인쇄회로기판과 전기적으로 연결되는 보조 반도체 칩을 부착하는 단계를 더 포함할 수 있다. After attaching the second auxiliary printed circuit board, the method may further include attaching an auxiliary semiconductor chip electrically connected to the second auxiliary printed circuit board on the second auxiliary printed circuit board.
상기 몰드층을 형성하는 단계는, 상기 몰드층이 상기 제2 보조 인쇄회로기판 상에서 상기 보조 반도체 칩을 더 감싸도록 형성할 수 있다. The forming of the mold layer may include forming the mold layer to further surround the auxiliary semiconductor chip on the second auxiliary printed circuit board.
상기 제1 반도체 칩을 부착하는 단계는, 상기 제1 반도체 칩의 연결 범프를 통하여 상기 제1 반도체 칩과 상기 주 인쇄회로기판이 전기적으로 연결되도록 하며, 상기 제1 보조 인쇄회로기판을 부착하는 단계는, 상기 제2 반도체 칩의 연결 범프를 통하여 상기 제2 반도체 칩과 상기 제1 보조 인쇄회로기판이 전기적으로 연결되도록 하며, 상기 제3 반도체 칩을 부착하는 단계는, 상기 제3 반도체 칩의 연결 범프를 통하여 상기 제3 반도체 칩과 상기 제1 보조 인쇄회로기판이 전기적으로 연결되도록 하며, 상기 제2 보조 인쇄회로기판을 부착하는 단계는, 상기 제4 반도체 칩의 연결 범프를 통하여 상기 제4 반도체 칩과 상기 제2 보조 인쇄회로기판이 전기적으로 연결되도록 할 수 있다. The attaching of the first semiconductor chip may include electrically connecting the first semiconductor chip and the main printed circuit board through a connection bump of the first semiconductor chip, and attaching the first auxiliary printed circuit board. The second semiconductor chip and the first auxiliary printed circuit board are electrically connected to each other through a connection bump of the second semiconductor chip, and the attaching of the third semiconductor chip may include connecting the third semiconductor chip. The third semiconductor chip and the first auxiliary printed circuit board is electrically connected to each other through a bump, and the attaching of the second auxiliary printed circuit board is performed by connecting the fourth semiconductor chip to the fourth semiconductor chip through a connection bump of the fourth semiconductor chip. A chip and the second auxiliary printed circuit board may be electrically connected to each other.
본 발명에 따른 반도체 패키지 및 그 제조 방법은, 연결 범프가 형성되는 복수의 반도체 칩을 적층하는 경우, 적층되는 반도체 칩의 수에 따라서 보조 인쇄회로기판(중간재)을 사용하지 않고, 2개의 반도체 칩이 하나의 보조 인쇄회로기판을 공유하게 할 수 있다. In the semiconductor package and the manufacturing method thereof according to the present invention, in the case of stacking a plurality of semiconductor chips on which connection bumps are formed, two semiconductor chips are used without using an auxiliary printed circuit board (intermediate material) according to the number of stacked semiconductor chips. This one auxiliary printed circuit board can be shared.
또한, 추가적으로 콘트롤러 반도체 칩을 더 포함하고자 할 경우에는 별도의 보조 인쇄회로기판을 더 추가하지 않고도 반도체 패키지를 형성할 수 있어, 반도체 패키지에 포함되는 반도체 칩들을 자유롭게 선택하여 배치할 수 있다. In addition, in the case of additionally including a controller semiconductor chip, the semiconductor package may be formed without adding an additional auxiliary printed circuit board, and thus the semiconductor chips included in the semiconductor package may be freely selected and disposed.
이에 따라 반도체 패키지의 부피 및 제조 비용을 최소화할 수 있다. Accordingly, the volume and manufacturing cost of the semiconductor package can be minimized.
도 1은 본 발명에 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지를 제조하는 방법은 단계적으로 나타내는 단면도들이다.
도 11 내지 도 14은 본 발명의 다른 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 15 및 도 16은 본 발명의 또 다른 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 17은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 흐름도이다. 1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
2 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
11 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention.
15 and 16 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to still another embodiment of the inventive concept.
17 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 여러 실시예들을 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In addition, the thickness or size of each layer in the drawings is exaggerated for convenience and clarity of description.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", "적층되어" 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.It will be understood that throughout the specification, when referring to an element such as a film, an area or a substrate being "on", "connected", "laminated" or "coupled to" another element, It will be appreciated that elements may be directly "on", "connected", "laminated" or "coupled" to another element, or there may be other elements intervening therebetween. On the other hand, when one component is said to be located on another component "directly on", "directly connected", or "directly coupled", it is interpreted that there are no other components intervening therebetween. do. Like numbers refer to like elements. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various members, parts, regions, layers, and / or parts, these members, parts, regions, layers, and / or parts are defined by these terms. It is obvious that not. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, the first member, part, region, layer or portion, which will be discussed below, may refer to the second member, component, region, layer or portion without departing from the teachings of the present invention.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.Also, relative terms such as "top" or "above" and "bottom" or "bottom" may be used herein to describe the relationship of certain elements to other elements as illustrated in the figures. It may be understood that relative terms are intended to include other directions of the device in addition to the direction depicted in the figures. For example, if the device is turned over in the figures, elements depicted as present on the face of the top of the other elements are oriented on the face of the bottom of the other elements. Thus, the exemplary term "top" may include both "bottom" and "top" directions depending on the particular direction of the figure. If the device faces in the other direction (rotated 90 degrees relative to the other direction), the relative descriptions used herein can be interpreted accordingly.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, "comprise" and / or "comprising" specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and / or groups of these. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention should not be construed as limited to the particular shapes of the regions shown herein, but should include, for example, changes in shape resulting from manufacturing.
도 1은 본 발명에 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.
도 1을 참조하면, 반도체 패키지(1)는 주 인쇄회로기판(100) 및 주 인쇄회로기판(100) 상에 적층되는 복수의 적층 반도체 구조체(M-I, M-II)를 포함한다. Referring to FIG. 1, the semiconductor package 1 includes a main printed
제1 적층 반도체 구조체(M-I)는 하부 반도체 칩(10), 상부 반도체 칩(20), 보조 인쇄회로기판(210) 및 제1 몰드층(400a)을 포함할 수 있다. 제1 적층 반도체 구조체(M-I)의 하부 반도체 칩(10) 및 상부 반도체 칩(20)은 각각 제1 반도체 칩(10) 및 제2 반도체 칩(20)이라 병용될 수 있다. The first stacked semiconductor structure M-I may include a
제1 반도체 칩(10) 및 제2 반도체 칩(20)은 각각 활성면(10a, 20a) 및 비활성면(10b, 20b)을 가지며, 각각의 활성면(10a, 20a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제1 반도체 칩(10) 및 제2 반도체 칩(20)은 서로 비활성면(10b, 20b)이 마주보도록 부착되어, 활성면(10a, 20a)은 반대 방향을 향하도록 배치될 수 있다. 서로 비활성면(10b, 20b)이 마주보도록 부착된 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 함께 반도체 칩 배향체(10, 20)라 호칭할 수 있다. The
제1 반도체 칩(10)의 비활성면(10b)과 제2 반도체 칩(20)의 비활성면(20b) 사이에는 접착 부재(310)가 배치되어, 제1 반도체 칩(10)과 제2 반도체 칩(20)을 서로 부착되도록 할 수 있다. An
제1 반도체 칩(10), 즉 하부 반도체 칩(10)의 활성면(10a) 상에는 복수의 패드(미도시)가 형성되며, 상기 복수의 패드 상에는 하부 연결 범프(12)가 형성될 수 있다. 제2 반도체 칩(20), 즉 상부 반도체 칩(20)의 활성면(20a) 상에는 복수의 패드(미도시)가 형성되며, 상기 복수의 패드 상에는 상부 연결 범프(22)가 형성될 수 있다. A plurality of pads (not shown) may be formed on the
상부 반도체 칩(20)의 활성면(20a) 상에는 상부 반도체 칩(20)과 전기적으로 연결되는 보조 인쇄회로기판(210)이 부착될 수 있다. 보조 인쇄회로기판(210)은 하면(210b) 및 상면(210a)에 각각 본드 핑거(212b, 212a)가 형성될 수 있다. 또한 보조 회로기판(210)은 하면(210b) 및 상면(210a) 각각 연결 본딩 핑거(214b, 214a)가 더 형성될 수 있다. 보조 인쇄회로기판(210)의 하면(210b)에 형성된 본드 핑거(212b)는 하면(210b)에 형성된 연결 본딩 핑거(214b)와 전기적으로 연결될 수 있고, 상면(210a)에 형성된 본드 핑거(212a)는 상면(210a)에 형성된 연결 본딩 핑거(214a)와 전기적으로 연결될 수 있다. 보조 인쇄회로기판(210)의 하면(210b)에 형성된 본드 핑거(212b) 및 연결 본딩 핑거(214b)와 상면(210a)에 형성된 본드 핑거(212a) 및 연결 본딩 핑거(214a)는 서로 직접 연결되지 않고, 후술할 관통 몰드 비아(500)에 의하여 전기적으로 연결될 수 있다. 제1 적층 반도체 구조체(M-I)의 보조 인쇄회로기판(210)은 제1 보조 인쇄회로기판(210)이라 병용할 수 있다. An auxiliary printed
상부 반도체 칩(20)의 활성면(20a) 상에 형성된 상부 연결 범프(22)는 보조 인쇄회로기판(210)의 하면(210b)에 형성된 본드 핑거(214b)와 접촉하여, 상부 반도체 칩(20)과 보조 인쇄회로기판(210)을 전기적으로 연결할 수 있다. The
주 인쇄회로기판(100)은 상면(100a) 및 하면(100b)을 가지며, 하면(100b) 상에 외부 연결 단자(150)가 부착될 수 있다. The main printed
주 인쇄회로기판(100)은 베이스 기판(110) 및 상면(100a) 및 하면(100b)에 각각 형성되는 본드 핑거(142, 144), 연결 본드 핑거(132, 134) 및 솔더 레지스트층(122, 124)과 상면(100a)의 본드 핑거(142)와 하면(100b)의 본드 핑거(144) 사이 및 상면(100a)의 연결 본드 핑거(132)와 하면(100b)의 연결 본드 핑거(134) 사이에 각각 형성되는 도전 배선(146) 및 연결 도전 배선(136)을 포함할 수 있다. 베이스 기판(110)은 절연물질로 이루어져 있으며, BT(Bismaleimide Triazine) 수지 또는 FR4(Frame Retardant 4)와 같은 경성(rigid) 물질이거나, 폴리이미드(PI, Poly Imide) 또는 폴리에스테르(PET, Poly EsTer)와 같은 연성(flexible) 물질일 수 있다. The main printed
주 인쇄회로기판(100)의 본드 핑거(142, 144), 연결 본드 핑거(132, 134), 도전 배선(146) 및 연결 도전 배선(136)은 구리(Cu)와 같은 금속 물질로 이루어지거나, 구리와 같은 금속 물질로 이루어진 패턴 상에 니켈(Ni) 또는 금(Au)과 같은 다른 물질을 일부 도금하여 형성할 수 있다. 본드 핑거(142, 144), 연결 본드 핑거(132, 134), 도전 배선(146) 및 연결 도전 배선(136)은 함께 형성될 수 있으며, 그중 솔더 레지스트층(122, 124)에 의하여 노출되는 부분이 본드 핑거(142, 144) 및 연결 본드 핑거(132, 134)로 사용될 수 있다. The
솔더 레지스트층(122, 124)은 예를 들면, 필름형 솔더 레지스트를 부착하거나, 잉크형 솔더 레지스트를 분사한 후 가열 또는 압력 등의 처리를 가하여 형성할 수 있다. 주 인쇄회로기판(100)의 상면(100a)의 솔더 레지스트층(122)에 의하여 상면(100a)의 본드 핑거(142) 및 연결 본드 핑거(132)가 노출될 수 있고, 주 인쇄회로기판(100)의 하면(100b)의 솔더 레지스트층(124)에 의하여 하면(100b)의 본드 핑거(144) 및 연결 본드 핑거(134)가 노출될 수 있다. The solder resist
주 인쇄회로기판(100)의 하면(100b)의 연결 본드 핑거(134) 및 본드 핑거(144) 상에는 각각 제1 외부 연결 단자(150a) 및 제2 외부 연결 단자(150b)를 포함하는 외부 연결 단자(150)들이 형성될 수 있다. 외부 연결 단자(150)를 통하여 반도체 패키지(1)와 외부 장치(미도시)를 전기적으로 연결할 수 있다. External connection terminals including a first
제1 적층 반도체 구조체(M-I)는 주 인쇄회로기판(100) 상에 형성될 수 있다. 구체적으로는 제1 적층 반도체 구조체(M-I)의 제1 반도체 칩(10), 즉 하부 반도체 칩(10)이 주 인쇄회로기판(100) 상에 배치될 수 있다. 하부 반도체 칩(10)은 활성면(10a)이 주 인쇄회로기판(100)의 상면(100a)을 향하도록 주 인쇄회로기판(100) 상에 형성될 수 있다. 하부 반도체 칩(10)의 하부 연결 범프(12)는 주 인쇄회로기판(100)의 상면(100a)의 본딩 핑거(142)와 접하여, 하부 반도체 칩(10)과 주 인쇄회로기판(100)을 전기적으로 연결할 수 있다. The first stacked semiconductor structure M-I may be formed on the main printed
주 인쇄회로기판(100)과 제1 보조 인쇄회로기판(210) 사이에는 제1 몰드층(400a)이 형성될 수 있다. 제1 몰드층(400a)은 제1 적층 반도체 구조체(M-I)의 상부 및 하부 반도체 칩(20, 10), 즉 반도체 칩 배향체(10, 20)의 주변을 감싸도록 형성될 수 있다. The
제2 적층 반도체 구조체(M-II)는 하부 반도체 칩(30), 상부 반도체 칩(40), 보조 인쇄회로기판(220) 및 제2 몰드층(400b)을 포함할 수 있다. 제2 적층 반도체 구조체(M-II)의 하부 반도체 칩(30) 및 상부 반도체 칩(40)은 각각 제3 반도체 칩(30) 및 제4 반도체 칩(40)이라 병용될 수 있다. 또한 제2 적층 반도체 구조체(M-II)의 보조 인쇄회로기판(220)을 제2 보조 인쇄회로기판(220)이라 병용할 수 있다. The second stacked semiconductor structure M-II may include a
제2 적층 반도체 구조체(M-II)는 제1 보조 인쇄회로기판(210) 상에 적층된다는 점을 제외하고는 대부분 제1 적층 반도체 구조체(M-I)와 동일한 구조를 가질 수 있다. 선택적으로 제2 적층 반도체 구조체(M-II)의 보조 인쇄회로기판(220), 즉 제2 보조 인쇄회로기판(220)의 구조는 제1 적층 반도체 구조체(M-I)의 보조 인쇄회로기판(210), 즉 제1 보조 인쇄회로기판(210)의 구조와 일부 차이점이 있을 수 있다. 따라서, 제2 적층 반도체 구조체(M-II)의 구성과 관련하여, 제1 적층 반도체 구조체(M-I)와 동일한 부분은 생략 가능하다. 즉, 별도로 언급되지 않는한, 제2 적층 반도체 구조체(M-II)는 제1 적층 반도체 구조체(M-I)의 제1 반도체 칩(10), 제2 반도체 칩(20), 제1 보조 인쇄회로기판(210) 및 제1 몰드층(400a)을 제3 반도체 칩(30), 제4 반도체 칩(40), 제2 보조 인쇄회로기판(220) 및 제2 몰드층(400b)으로 대체한 경우에 해당할 수 있다. Most of the second stacked semiconductor structures M-II may have the same structure as the first stacked semiconductor structures M-I except that the second stacked semiconductor structures M-II are stacked on the first auxiliary printed
제2 적층 반도체 구조체(M-II)는 제1 보조 인쇄회로기판(210) 상에 적층될 수 있다. 구체적으로는 제2 적층 반도체 구조체(M-II)의 제3 반도체 칩(30), 즉 하부 반도체 칩(30)이 제1 보조 인쇄회로기판(210) 상에 배치될 수 있다. 하부 반도체 칩(30)은 활성면(30a)이 제1 보조 인쇄회로기판(210)의 상면(210a)을 향하도록 제1 보조 인쇄회로기판(210) 상에 형성될 수 있다. 하부 반도체 칩(30)의 하부 연결 범프(32)는 제1 보조 인쇄회로기판(210)의 상면(210a)의 본딩 핑거(212a)와 접하여, 하부 반도체 칩(30)과 제1 보조 인쇄회로기판(210)을 전기적으로 연결할 수 있다. The second stacked semiconductor structure M-II may be stacked on the first auxiliary printed
반도체 패키지(1)가 예를 들어, 2개의 적층 반도체 구조체(M-I, M-II)로 이루어지는 경우, 다른 적층 반도체 구조체, 즉 제1 적층 반도체 구조체(M-I) 상에 적층되는 적층 반도체 구조체, 즉 제2 적층 반도체 구조체(M-II)는 제2 적층 반도체 구조체(M-II)에 포함되는 하부 반도체 칩(30)의 하부 연결 범프(32)를 통하여 하부 반도체 칩(30)과 제1 적층 반도체 구조체(M-I)의 보조 인쇄회로기판인 제1 보조 인쇄회로기판(210)을 전기적으로 연결할 수 있다. 또한 최하단의 적층 반도체 구조체, 즉 제1 적층 반도체 구조체(M-I)는 제1 적층 반도체 구조체(M-I)에 포함되는 하부 반도체 칩(10)의 하부 연결 범프(12)를 통하여 하부 반도체 칩(10)과 주 인쇄회로기판(100)을 전기적으로 연결할 수 있다. 또한 2개의 적층 반도체 구조체(M-I, M-II)는 각각 상부 연결 범프(22, 42)를 통하여 각각의 상부 반도체 칩(20, 40)과 각각의 보조 인쇄회로기판(210, 220)을 전기적으로 연결할 수 있다. In the case where the semiconductor package 1 is made of, for example, two stacked semiconductor structures MI and M-II, another stacked semiconductor structure, that is, a stacked semiconductor structure laminated on the first stacked semiconductor structure MI, namely, The second stacked semiconductor structure M-II is connected to the
복수의 적층 반도체 구조체(M-I, M-II) 중 최상측의 적층 반도체 구조체, 예를 들어 2개의 적층 반도체 구조체(M-I, M-II)가 적층된 경우 제2 적층 반도체 구조체(M-II)의 보조 인쇄회로기판(220), 즉 제2 보조 인쇄회로기판(220)은 제1 보조 인쇄회로기판(210)의 상면의 본딩 핑거(212a)에 대응하는 구성 요소가 형성되지 않을 수 있다. 즉, 제2 보조 인쇄회로기판(220)의 상면(220a)에는 연결 본딩 핑거(224a)만이 형성될 수 있다. 그러나 후술하겠으나, 복수의 적층 반도체 구조체(M-I, M-II) 중 최상측의 적층 반도체 구조체 상에 별도의 반도체 칩이 더 적층되는 경우, 제2 보조 인쇄회로기판(220)의 상면(220a)에는 연결 본딩 핑거(224a) 외에 별도의 본딩 핑거가 더 형성될 수 있다. The second stacked semiconductor structure M-II of the second stacked semiconductor structure MI, M-II, for example, when the two stacked semiconductor structures MI, M-II are stacked. The auxiliary printed
제1 적층 반도체 구조체(M-I)의 제1 몰드층(400a) 및 제2 적층 반도체 구조체(M-II)의 제2 몰드층(400b)은 함께 일체로 형성되어 몰드층(400)을 이룰 수 있다. 몰드층(400)은 예를 들면 EMC(Epoxy Mold Compound)로 이루어질 수 있다. The
반도체 패키지(1)는 복수의 적층 반도체 구조체(M-I, M-II)를 관통하여 주 인쇄회로기판(100)을 노출시키는 관통 몰드 홀(510) 및 관통 몰드 홀(510)을 채우는 관통 몰드 비아(500)를 포함할 수 있다. 관통 몰드 홀(510)은 주 인쇄회로기판(100)의 상면(100a)의 연결 본드 핑거(132)를 노출시킬 수 있다. 관통 몰드 비아(500)는 주 인쇄회로기판(100)의 상면(100a)의 연결 본드 핑거(132)와 접하여 주 인쇄회로기판(100)과 전기적으로 연결될 수 있다. The semiconductor package 1 may include a through
관통 몰드 홀(510)은 제1 및 제2 보조 인쇄회로기판(210, 220)의 연결 본딩 핑거(214a, 214b, 224a, 224b)을 관통하도록 형성할 수 있다. 또한 관통 몰드 홀(510)을 채우는 관통 몰드 비아(500)는 제1 및 제2 보조 인쇄회로기판(210, 220)의 연결 본딩 핑거(214a, 214b, 224a, 224b)들과 접하여, 제1 및 제2 보조 인쇄회로기판(210, 220)의 연결 본딩 핑거(214a, 214b, 224a, 224b)와 전기적으로 연결될 수 있다. The through
전체적으로 살펴보면, 제1 반도체 칩(10)은 주 인쇄회로기판(100)의 상면(100a)의 본드 핑거(142)와 전기적으로 연결되어, 주 인쇄회로기판(100)을 통하여 외부 연결 단자(150)와 전기적으로 연결될 수 있다. 제2 반도체 칩(20)은 제1 보조 인쇄회로기판(210)의 하면(210b)의 본드 핑거(212b)와 전기적으로 연결되어, 제1 보조 인쇄회로기판(210)의 하면(210b)에 형성된 연결 본드 핑거(214b) 및 관통 몰드 비아(500)와 연결되며, 주 인쇄회로기판(100)을 통하여 외부 연결 단자(150)와 전기적으로 연결될 수 있다. 제3 반도체 칩(30)은 제1 보조 인쇄회로기판(210)의 상면(210a)의 본드 핑거(212a)와 전기적으로 연결되어, 제1 보조 인쇄회로기판(210)의 상면(210a)에 형성된 연결 본드 핑거(214a) 및 관통 몰드 비아(500)와 연결되며, 주 인쇄회로기판(100)을 통하여 외부 연결 단자(150)와 전기적으로 연결될 수 있다. 제4 반도체 칩(40)은 제2 보조 인쇄회로기판(220)의 하면(220b)의 본드 핑거(222b)와 전기적으로 연결되어, 제2 보조 인쇄회로기판(220)의 하면(220b)에 형성된 연결 본드 핑거(224b) 및 관통 몰드 비아(500)와 연결되며, 주 인쇄회로기판(100)을 통하여 외부 연결 단자(150)와 전기적으로 연결될 수 있다. As a whole, the
즉, 본 발명에 따른 반도체 패키지(1)는 3개의 인쇄회로기판, 즉 주 인쇄회로기판(100), 제1 및 제2 보조 인쇄회로기판(210, 220)을 이용하여 4개의 반도체 칩(10, 20, 30, 40)을 전기적으로 연결할 수 있다. 특히, 제1 및 제2 반도체 칩(10, 20)을 이외에 추가로 포함되는 제3 및 제4 반도체 칩(30, 40)을 전기적으로 연결하기 위하여, 추가로 1개의 인쇄회로기판인 제2 보조 인쇄회로기판(220)만을 더 필요로 한다. 따라서 적층되는 반도체 칩의 개수가 2개가 늘때마다 1개의 보조 인쇄회로기판만을 추가하면 되므로, 전체 반도체 패키지(1)의 두께를 감소시킬 수 있고 반도체 패키지(1)의 제조 원가를 절감할 수 있다. That is, the semiconductor package 1 according to the present invention uses four printed circuit boards, that is, four
도 2 내지 도 10은 본 발명의 실시 예에 따른 반도체 패키지를 제조하는 방법은 단계적으로 나타내는 단면도들이다. 2 to 10 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention.
도 2를 참조하면, 주 인쇄회로기판(100)을 준비한다. 주 인쇄회로기판(100)은 주 인쇄회로기판(100)은 상면(100a) 및 하면(100b)을 가지며, 하면(100b) 상에 외부 연결 단자(150)가 부착될 수 있다. Referring to FIG. 2, a main printed
주 인쇄회로기판(100)은 베이스 기판(110) 및 상면(100a) 및 하면(100b)에 각각 형성되는 본드 핑거(142, 144), 연결 본드 핑거(132, 134) 및 솔더 레지스트층(122, 124)과 상면(100a)의 본드 핑거(142)와 하면(100b)의 본드 핑거(144) 사이 및 상면(100a)의 연결 본드 핑거(132)와 하면(100b)의 연결 본드 핑거(134) 사이에 각각 형성되는 도전 배선(146) 및 연결 도전 배선(136)을 포함할 수 있다. 주 인쇄회로기판(100)의 상면(100a)의 솔더 레지스트층(122)에 의하여 상면(100a)의 본드 핑거(142) 및 연결 본드 핑거(132)가 노출될 수 있고, 주 인쇄회로기판(100)의 하면(100b)의 솔더 레지스트층(124)에 의하여 하면(100b)의 본드 핑거(144) 및 연결 본드 핑거(134)가 노출될 수 있다. 주 인쇄회로기판(100)의 하면(100b)의 연결 본드 핑거(134) 및 본드 핑거(144) 상에는 각각 제1 외부 연결 단자(150a) 및 제2 외부 연결 단자(150b)를 포함하는 외부 연결 단자(150)들이 형성될 수 있다. 외부 연결 단자(150)를 통하여 반도체 패키지(1)와 외부 장치(미도시)를 전기적으로 연결할 수 있다. The main printed
도 1 및 도 2에는 도전 배선(146)과 연결 도전 배선(136)이 각각 상면(100a) 및 하면(100b)에 형성되는 본드 핑거(142, 144) 사이와 연결 본드 핑거(132, 134)를 직접 연결하는 것으로 도시되었으나, 이는 예시적이며, 도전 배선(146)과 연결 도전 배선(136)은, 상면(100a)에 형성되는 본딩 핑거(142) 및 연결 본드 핑거(132)와 외부 연결 단자(150) 사이를 연결하도록 다른 형상을 가질 수 있다. 1 and 2, the
도 3을 참조하면, 주 인쇄회로기판(100) 상에 제1 반도체 칩(10)을 부착한다. 제1 반도체 칩(10)은 활성면(10a) 및 반대되는 면인 비활성면(10b)을 가지며, 활성면(10a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제1 반도체 칩(10)은 예를 들면, DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU 와 DSP의 조합 등의 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(optoelectronic) 소자 등을 이루는 개별 반도체 소자를 포함할 수 있다. 제1 반도체 칩(10)은 반도체 웨이퍼(미도시) 상에 개별 반도체 소자를 형성한 후, 상기 반도체 웨이퍼를 백그라인딩(backgrinding 또는 back lap)한 후 분리하여 형성할 수 있다. Referring to FIG. 3, the
제1 반도체 칩(10)의 활성면(10a) 상에는 복수의 패드(미도시)가 형성되며, 상기 복수의 패드 상에는 하부 연결 범프(12)가 형성될 수 있다. 제1 반도체 칩(10)은 제1 반도체 칩(10)의 하부 연결 범프(12)가 주 인쇄회로기판(100)의 상면(100a)의 본딩 핑거(142)와 접하도록, 제1 반도체 칩(10)의 활성면(10a)이 주 인쇄회로기판(100)을 향하도록 하여, 제1 반도체 칩(10)과 주 인쇄회로기판(100)을 전기적으로 연결할 수 있다. 즉, 제1 반도체 칩(10)과 주 인쇄회로기판(100)은 제1 반도체 칩(10)의 연결 범프인 하부 연결 범프(12)를 통하여 전기적으로 연결될 수 있다. A plurality of pads (not shown) may be formed on the
도 4를 참조하면, 제1 반도체 칩(10) 상에 제2 반도체 칩(20)을 부착한다. 제2 반도체 칩(20)은 활성면(20a) 및 반대되는 면인 비활성면(20b)을 가지며, 활성면(20a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제2 반도체 칩(20)은 제1 반도체 칩(10)과 동일한 종류이거나 다른 종류의 반도체 칩일 수 있다. 제2 반도체 칩(20)은 제1 반도체 칩(10)의 비활성면(10b) 상에 제2 반도체 칩(20)의 비활성면(20b)이 향하도록 부착될 수 있다. 제1 반도체 칩(10)의 비활성면(10b)과 제2 반도체 칩(20)의 비활성면(20b) 사이에는 접착 부재(310)가 배치되어, 제1 반도체 칩(10)과 제2 반도체 칩(20)을 서로 부착되도록 할 수 있다. Referring to FIG. 4, a
도 5를 참조하면, 제2 반도체 칩(20) 상에 제1 보조 인쇄회로기판(210)을 부착한다. 제1 보조 인쇄회로기판(210)은 제2 반도체 칩(20)의 활성면(20a) 상에 부착될 수 있다. 제1 보조 인쇄회로기판(210)은 하면(210b) 및 상면(210a)에 각각 본드 핑거(212b, 212a)가 형성될 수 있다. 제1 보조 인쇄회로기판(210)은 하면(210b)이 제2 반도체 칩(20)을 향하도록 하여, 제1 보조 인쇄회로기판(210)의 하면(210b)에 형성된 본드 핑거(212b)와 제2 반도체 칩(20)의 활성면(20a)에 형성된 상부 연결 범프(22)가 접하여, 제2 반도체 칩(20)과 제1 보조 인쇄회로기판(210)이 전기적으로 연결할 수 있다. 즉, 제2 반도체 칩(20)과 제1 보조 인쇄회로기판(210)은 제2 반도체 칩(20)의 연결 범프인 상부 연결 범프(22)를 통하여 전기적으로 연결될 수 있다. Referring to FIG. 5, a first auxiliary printed
도 6을 참조하면, 제1 보조 인쇄회로기판(210) 상에 제3 반도체 칩(30)을 부착한다. 제3 반도체 칩(30)은 활성면(30a) 및 반대되는 면인 비활성면(30b)을 가지며, 활성면(30a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제3 반도체 칩(30)은 제1 반도체 칩(10) 또는 제2 반도체 칩(20)과 동일한 종류이거나 다른 종류의 반도체 칩일 수 있다. Referring to FIG. 6, a
제3 반도체 칩(30)의 활성면(30a) 상에는 복수의 패드(미도시)가 형성되며, 상기 복수의 패드 상에는 하부 연결 범프(32)가 형성될 수 있다. 제3 반도체 칩(30)은 제3 반도체 칩(30)의 하부 연결 범프(32)가 제1 보조 인쇄회로기판(210)의 상면(210a)의 본딩 핑거(212a)와 접하도록, 제3 반도체 칩(30)의 활성면(30a)이 제1 보조 인쇄회로기판(210)을 향하도록 하여, 제3 반도체 칩(30)과 제1 보조 인쇄회로기판(210)을 전기적으로 연결할 수 있다. 즉, 제3 반도체 칩(30)과 제1 보조 인쇄회로기판(210)은 제3 반도체 칩(30)의 연결 범프인 하부 연결 범프(32)를 통하여 전기적으로 연결될 수 있다. A plurality of pads (not shown) may be formed on the
도 7을 참조하면, 제3 반도체 칩(30) 상에 제4 반도체 칩(40)을 부착한다. 제4 반도체 칩(40)은 활성면(40a) 및 반대되는 면인 비활성면(40b)을 가지며, 활성면(40a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 제4 반도체 칩(40)은 제1 반도체 칩(10), 제2 반도체 칩(20) 또는 제3 반도체 칩(30)과 동일한 종류이거나 다른 종류의 반도체 칩일 수 있다. 제4 반도체 칩(40)은 제3 반도체 칩(30)의 비활성면(30b) 상에 제4 반도체 칩(40)의 비활성면(40b)이 향하도록 부착될 수 있다. 제3 반도체 칩(30)의 비활성면(30b)과 제4 반도체 칩(40)의 비활성면(40b) 사이에는 접착 부재(320)가 배치되어, 제3 반도체 칩(30)과 제4 반도체 칩(40)을 서로 부착되도록 할 수 있다. Referring to FIG. 7, a
도 8을 참조하면, 제4 반도체 칩(40) 상에 제2 보조 인쇄회로기판(220)을 부착한다. 제2 보조 인쇄회로기판(220)은 제4 반도체 칩(40)의 활성면(40a) 상에 부착될 수 있다. 제2 보조 인쇄회로기판(220)은 하면(220b)에 본드 핑거(222b)가 형성될 수 있다. 제2 보조 인쇄회로기판(220)은 하면(220b)이 제4 반도체 칩(40)을 향하도록 하여, 제2 보조 인쇄회로기판(220)의 하면(220b)에 형성된 본드 핑거(222b)와 제4 반도체 칩(40)의 활성면(40a)에 형성된 상부 연결 범프(42)가 접하여, 제4 반도체 칩(40)과 제2 보조 인쇄회로기판(220)이 전기적으로 연결할 수 있다. 즉, 제4 반도체 칩(40)과 제2 보조 인쇄회로기판(220)은 제4 반도체 칩(40)의 연결 범프인 상부 연결 범프(42)를 통하여 전기적으로 연결될 수 있다. Referring to FIG. 8, a second auxiliary printed
도 9를 참조하면, 제1 내지 제4 반도체 칩(10, 20, 30, 40)을 감싸는 몰드층(400)을 주 인쇄회로기판(100) 상에 형성한다. 몰드층(400) 중 제1 및 제2 반도체 칩(10, 20)을 감싸는 부분을 제1 몰드층(400a), 제3 및 제4 반도체 칩(30, 40)을 감싸는 부분을 제2 몰드층(400b)이라 구분하여 호칭할 수 있다. 제1 몰드층(400a)은 주 인쇄회로기판(100)과 제1 보조 인쇄회로기판(210) 사이에서 제1 및 제2 반도체 칩(10, 20)을 감쌀 수 있다. 제2 몰드층(400b)은 제1 보조 인쇄회로기판(210)과 제2 보조 인쇄회로기판(220) 사이에서 제3 및 제4 반도체 칩(30, 40)을 감쌀 수 있다. Referring to FIG. 9, a
제1 및 제2 반도체 칩(10, 20), 제1 보조 인쇄회로기판(210) 및 제1 몰드층(400a)을 통칭하여 제1 적층 반도체 구조체(M-I)라 호칭할 수 있다. 제3 및 제4 반도체 칩(30, 40), 제2 보조 인쇄회로기판(220) 및 제2 몰드층(400b)을 통칭하여 제2 적층 반도체 구조체(M-II)라 호칭할 수 있다. The first and
도 10을 참조하면, 제1 및 제2 보조 인쇄회로기판(210, 220)과 몰드층(400)을 관통하는 관통 몰드 홀(510)을 형성한다. 즉, 관통 몰드 홀(510)은 제1 및 제2 적층 반도체 구조체(M-II)를 관통하도록 형성할 수 있다. 관통 몰드 홀(510)은 주 인쇄회로기판(100)의 상면(100a)의 연결 본드 핑거(132)를 노출시킬 수 있다. 관통 몰드 홀(510)은 제1 및 제2 보조 인쇄회로기판(210, 220)의 연결 본딩 핑거(214a, 214b, 224a, 224b)을 관통하도록 형성할 수 있다. Referring to FIG. 10, a through
이후 도 1에 보인 것과 같이 관통 몰드 홀(510)을 채우는 관통 몰드 비아(500)를 형성하여, 반도체 패키지(1)를 완성할 수 있다. 관통 몰드 비아(500)는 금속속으로 이루어질 수 있다. 관통 몰드 비아(500)는 예를 들면 Al, Cu, Au, Ag, Ti 등의 금속을 포함하여 이루어질 수 있다. Thereafter, as shown in FIG. 1, a through mold via 500 filling the through
도 11 내지 도 14은 본 발명의 다른 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 도 11 내지 도 14는 도 2 내지 도 7 이후의 단계를 나타내는 단면도들로, 도 1 내지 도 10과 중복되는 설명은 생략될 수 있다. 11 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with another embodiment of the present invention. 11 to 14 are cross-sectional views illustrating steps subsequent to FIGS. 2 to 7, and descriptions overlapping with FIGS. 1 to 10 may be omitted.
도 11을 참조하면, 제4 반도체 칩(40) 상에 제2 보조 인쇄회로기판(220)을 부착한다. 도 11에 보인 제2 보조 인쇄회로기판(220)은 도 8에 보인 제2 보조 인쇄회로기판(220)과 비교하여 상면(220a)에 형성된 본드 핑거(222a)를 더 포함할 수 있다. Referring to FIG. 11, a second auxiliary printed
도 12를 참조하면, 제2 보조 인쇄회로기판(220) 상에 보조 반도체 칩(90)을 부착한다. 보조 반도체 칩(90)은 활성면(90a) 및 반대되는 면인 비활성면(90b)을 가지며, 활성면(90a)에는 단위 능동 소자 및 수동 소자가 이루는 집적 회로가 형성될 수 있다. 보조 반도체 칩(90)은 제1 내지 제4 반도체 칩(10, 20, 30, 40)과 동일한 종류이거나 다른 종류의 반도체 칩일 수 있다. 제1 내지 제4 반도체 칩(10, 20, 30, 40)이 서로 동일한 종류이고, 보조 반도체 칩(90)은 다른 종류인 경우, 제1 내지 제4 반도체 칩(10, 20, 30, 40)은 메모리 반도체 칩이고, 보조 반도체 칩(90)은 제1 내지 제4 반도체 칩(10, 20, 30, 40)을 제어하기 위한 콘트롤러 반도체 칩일 수 있다. Referring to FIG. 12, the
보조 반도체 칩(90)의 활성면(90a) 상에는 복수의 패드(미도시)가 형성되며, 상기 복수의 패드 상에는 보조 연결 범프(92)가 형성될 수 있다. 보조 반도체 칩(90)은 보조 반도체 칩(90)의 보조 연결 범프(92)가 제2 보조 인쇄회로기판(220)의 상면(220a)의 본딩 핑거(222a)와 접하도록, 보조 반도체 칩(90)의 활성면(90a)이 제2 보조 인쇄회로기판(220)을 향하도록 하여, 보조 반도체 칩(90)과 제2 보조 인쇄회로기판(220)을 전기적으로 연결할 수 있다. 즉, 보조 반도체 칩(90)은 복수의 적층 반도체 구조체(M-I, M-II) 중 최상단의 적층 반도체 구조체인 제2 적층 반도체 구조체(M-II)를 보조 반도체 칩(90)의 활성면(90a)이 향하도록 적층될 수 있다. A plurality of pads (not shown) may be formed on the
도 13을 참조하면, 제1 내지 제4 반도체 칩(10, 20, 30, 40) 및 보조 반도체 칩(90)을 감싸는 몰드층(400)을 형성한다. 몰드층(400) 중 보조 반도체 칩(90)을 감싸는 부분을 보조 몰드층(400e)이라 구분하여 호칭할 수 있다. 몰드층(400) 중 보조 몰드층(400e)은 제2 보조 인쇄회로기판(220) 상에서 보조 반도체 칩(90)을 감싸도록 형성할 수 있다. 보조 몰드층(400e)은 보조 반도체 칩(90)을 완전히 감싼 것으로 도시되었으나, 선택적으로 보조 몰드층(400e)은 보조 반도체 칩(90)의 비활성면(90b)을 노출하도록 형성될 수도 있다. Referring to FIG. 13, a
도 14를 참조하면, 제1 및 제2 보조 인쇄회로기판(210, 220)과 몰드층(400)을 관통하는 관통 몰드 홀(510a)을 형성한다. 이후 관통 몰드 홀(510a)을 채우는 관통 몰드 비아(500a)를 형성하여, 반도체 패키지(2)를 완성할 수 있다. Referring to FIG. 14, a through
본 발명의 다른 실시 예에 따른 반도체 패키지(2)는 별도의 인쇄회로기판을 추가하지 않고도, 콘트롤러 칩과 같은 보조 반도체 칩(90)을 더 적층할 수 있다. The
도 15 및 도 16은 본 발명의 또 다른 실시 예에 따른 반도체 패키지를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 도 15 및 도 16은 도 2 내지 도 7과 도 11 이후의 단계를 나타내는 단면도들로, 도 1 내지 도 14와 중복되는 설명은 생략될 수 있다.15 and 16 are cross-sectional views illustrating a method of manufacturing a semiconductor package according to still another embodiment of the inventive concept. 15 and 16 are cross-sectional
도 15를 참조하면, 제2 보조 인쇄회로기판(220) 상에 제5 및 제6 반도체 칩(50, 60)을 적층한다. 그 후 제6 반도체 칩(60) 상에 제3 보조 인쇄회로기판(230)을 부착한다. 제2 보조 인쇄회로기판(220) 상에 제5 반도체 칩(50), 제6 반도체 칩(60) 및 제3 보조 인쇄회로기판(230)을 부착하는 것은 도 6 내지 도 8에서 설명한 제1 보조 인쇄회로기판(210) 상에 제3 반도체 칩(30), 제4 반도체 칩(40) 및 제2 보조 인쇄회로기판(220)을 부착하는 방법을 반복하여 이룰 수 있다. Referring to FIG. 15, fifth and
도 16을 참조하면, 제1 내지 제6 반도체 칩(10, 20, 30, 40, 50, 60)을 감싸는 몰드층(400)을 형성한다. 몰드층(400) 중 제5 및 제6 반도체 칩(50, 60)을 감싸는 부분을 제3 몰드층(400c)이라 구분하여 호칭할 수 있다. Referring to FIG. 16, a
이후 제1 내지 제3 보조 인쇄회로기판(210, 220, 230)과 몰드층(400)을 관통하는 관통 몰드 홀(510b)을 형성하고, 관통 몰드 홀(510b)을 채우는 관통 몰드 비아(500b)를 형성하여, 반도체 패키지(3)를 완성할 수 있다. Thereafter, a through
반도체 패키지(3)는 각각 제1 및 제2 반도체 칩(10, 20), 제3 및 제4 반도체 칩(30, 40), 그리고 제5 및 제6 반도체 칩(50, 60)을 포함하는 제1 내지 제3 적층 반도체 구조체(M-I, M-II, M-III)를 포함하며, 제1 내지 제3 적층 반도체 구조체(M-I, M-II, M-III)를 관통하는 관통 몰드 홀(510b) 및 관통 몰드 홀(510b)을 채우는 관통 몰드 비아(500b)를 포함한다. The
즉 본 발명의 또 다른 실시 예에 따른 반도체 패키지(3)는 하나의 보조 인쇄회로기판인 제3 보조 인쇄회로기판(230)을 추가하여 2개의 반도체 칩, 즉 제5 및 제6 반도체 칩(50, 60)을 적층할 수 있다. That is, the
도시하지는 않았으나, 3개의 적층 반도체 구조체(M-I, M-II, M-III)를 포함하는 반도체 패키지(3)에도 12 내지 도 14에서 도시한 것과 같은 보조 반도체 칩(90)이 더 적층되도록 변형하는 것은 가능하다. 또한 4개 이상의 적층 반도체 구조체를 포함하거나, 4개 이상의 적층 반도체 구조체에 보조 반도체 칩을 추가로 더 적층하여 반도체 패키지를 형성하도록 변형하는 것 또한 가능하다. Although not shown, the
도 17은 본 발명의 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 흐름도이다. 17 is a flowchart illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention.
도 1 내지 도 10과 도 17을 함께 참조하면, 제1 내지 제4 반도체 칩(10, 20, 30, 40), 주 인쇄회로기판(100), 제1 및 제2 보조 인쇄회로기판(210, 220)을 준비한다(S100). 먼저 주 인쇄회로기판(100) 상에, 제1 반도체 칩(10)을 활성면(10a)이 주 인쇄회로기판(100)을 향하도록 부착한다(S210). 그 후 제1 반도체 칩(10)의 비활성면(10b) 상에, 제2 반도체 칩(20)을 비활성면(20b)이 제1 반도체 칩(10)을 향하도록 부착하여, 제1 및 제2 반도체 칩(10, 20)이 서로 비활성면(10b, 20b)을 마주보도록 부착된 반도체 칩 배향체(10, 20)를 이루도록 한다(S220). 1 through 10 and 17, the first through fourth semiconductor chips 10, 20, 30, and 40, the main printed
제2 반도체 칩(20)의 활성면(20a) 상에는 제1 보조 인쇄회로기판(210)을 부착하고(S230), 제1 보조 인쇄회로기판(210) 상에는, 제3 반도체 칩(30)을 활성면(30a)이 제1 보조 인쇄회로기판(210)을 향하도록 부착한(S310). 그 후 제3 반도체 칩(30)의 비활성면(30b) 상에, 제4 반도체 칩(40)을 비활성면(40b)이 제3 반도체 칩(30)을 향하도록 부착하여, 제3 및 제4 반도체 칩(30, 40)이 서로 비활성면(30b, 40b)을 마주보도록 부착된 반도체 칩 배향체(30, 40)를 이루도록 한다(S320). The first auxiliary printed
제4 반도체 칩(40)의 활성면(40a) 상에는 제4 보조 인쇄회로기판(220)을 부착하고(S330), 제1 내지 제4 반도체 칩(10, 20, 30, 40)을 감싸는 몰드층(400)을 형성한다(S400). 이후 제1 및 제2 보조 인쇄회로기판(210, 220)과 몰드층(400)을 관통하여 주 인쇄회로기판(100)과 전기적으로 연결되는 관통 몰드 비아(500)를 형성하여, 주 인쇄회로기판(100), 제1 보조 인쇄회로기판(210) 및 제2 보조 인쇄회로기판(220)을 전기적으로 연결할 수 있다(S500)On the
1, 2, 3 : 반도체 패키지, 10, 20, 30, 40, 50, 60 : 제1 내지 제6 반도체 칩, 90 : 보조 반도체 칩, 100 : 주 인쇄회로기판, 210, 220, 230 : 제1 내지 제3 보조 인쇄회로기판, 400 : 몰드층, M-I, M-II, M-III : 제1 내지 제3 적층 반도체 구조체1, 2, 3: semiconductor package, 10, 20, 30, 40, 50, 60: first to sixth semiconductor chip, 90: auxiliary semiconductor chip, 100: main printed circuit board, 210, 220, 230: first To third auxiliary printed circuit board, 400: mold layer, MI, M-II, M-III: first to third laminated semiconductor structure
Claims (10)
상기 주 인쇄회로기판의 상기 상면 상에 순차적으로 적층되는 복수의 적층 반도체 구조체; 및
복수의 적층 반도체 구조체를 관통하여 상기 주 인쇄회로기판과 전기적으로 연결되는 관통 몰드 비아;를 포함하며,
복수의 상기 적층 반도체 구조체는 각각, 서로 비활성면을 마주보도록 부착된 상부 반도체 칩 및 하부 반도체 칩을 포함하는 반도체 칩 배향체; 상기 반도체 칩 배향체 중 상기 상부 반도체 칩의 활성면 상에 부착되어 상기 상부 반도체 칩과 전기적으로 연결되는 보조 인쇄회로기판; 및 상기 반도체 칩 배향체의 주변을 감싸는 몰드층;을 포함하고,
복수의 상기 적층 반도체 구조체는 각각, 하부 반도체 칩의 활성면이 상기 주 인쇄회로기판의 상기 상면을 향하도록 적층되는 반도체 패키지. A main printed circuit board having an upper surface and a lower surface and having an external connection terminal attached thereto;
A plurality of stacked semiconductor structures sequentially stacked on the top surface of the main printed circuit board; And
And a through mold via penetrating a plurality of stacked semiconductor structures and electrically connected to the main printed circuit board.
Each of the stacked semiconductor structures may include: a semiconductor chip alignment member including an upper semiconductor chip and a lower semiconductor chip attached to face inactive surfaces with each other; An auxiliary printed circuit board attached to an active surface of the upper semiconductor chip among the semiconductor chip alignment members and electrically connected to the upper semiconductor chip; And a mold layer surrounding the periphery of the semiconductor chip alignment member.
Each of the plurality of stacked semiconductor structures is stacked such that an active surface of a lower semiconductor chip faces the upper surface of the main printed circuit board.
상기 반도체 칩 배향체는, 상기 상부 반도체 칩의 활성면 및 상기 하부 반도체 칩의 활성면 상에 각각 부착되는 상부 연결 범프 및 하부 연결 범프를 포함하는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
The semiconductor chip aligner may include an upper connection bump and a lower connection bump attached to an active surface of the upper semiconductor chip and an active surface of the lower semiconductor chip, respectively.
복수의 상기 적층 반도체 구조체는 각각, 상기 상부 연결 범프를 통하여 상기 상부 반도체 칩과 상기 보조 인쇄회로기판이 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
Each of the plurality of stacked semiconductor structures is a semiconductor package, characterized in that the upper semiconductor chip and the auxiliary printed circuit board is electrically connected through the upper connection bump.
복수의 상기 적층 반도체 구조체 중, 최하단의 적층 반도체 구조체는,
상기 하부 연결 범프를 통하여 상기 하부 반도체 칩과 상기 주 인쇄회로기판이 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
Among the plurality of stacked semiconductor structures, the lowest stacked semiconductor structure includes
And the lower semiconductor chip and the main printed circuit board are electrically connected to each other through the lower connection bumps.
복수의 상기 적층 반도체 구조체 중, 다른 적층 반도체 구조체 상에 적층되는 반도체 구조체는,
상기 하부 연결 범프를 통하여, 상기 하부 반도체 칩과 상기 다른 적층 반도체 구조체의 보조 인쇄회로기판과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
Among the plurality of laminated semiconductor structures, a semiconductor structure laminated on another laminated semiconductor structure,
The semiconductor package of claim 1, wherein the lower connection bump is electrically connected to the lower semiconductor chip and the auxiliary printed circuit board of the other multilayer semiconductor structure.
보조 반도체 칩을 더 포함하며,
상기 보조 반도체 칩은 활성면이, 복수의 상기 적층 반도체 구조체 중 최상단의 적층 반도체 구조체를 향하도록 적층되는 것을 특징으로 하는 반도체 패키지.The method according to claim 1,
Further comprising an auxiliary semiconductor chip,
The auxiliary semiconductor chip is a semiconductor package, characterized in that the active surface is laminated so as to face the uppermost stacked semiconductor structure of the plurality of stacked semiconductor structures.
주 인쇄회로기판 상에 상기 제1 반도체 칩의 활성면이 상기 주 인쇄회로기판을 향하도록 상기 제1 반도체 칩을 부착하는 단계;
상기 제1 반도체 칩의 비활성면 상에, 상기 제2 반도체 칩의 비활성면이 상기 제1 반도체 칩을 향하도록 상기 제2 반도체 칩을 부착하는 단계;
상기 제2 반도체 칩의 활성면 상에 제1 보조 인쇄회로기판을 부착하는 단계;
상기 제1 보조 인쇄회로기판 상에 상기 제3 반도체 칩의 활성면이 상기 제1 보조 인쇄회로기판을 향하도록 상기 제3 반도체 칩을 부착하는 단계;
상기 제3 반도체 칩의 비활성면 상에, 상기 제4 반도체 칩의 비활성면이 상기 제3 반도체 칩을 향하도록 상기 제4 반도체 칩을 부착하는 단계;
상기 제4 반도체 칩의 활성면 상에 제2 보조 인쇄회로기판을 부착하는 단계;
상기 주 인쇄회로기판과 상기 제1 보조 인쇄회로기판의 사이, 그리고 상기 제1 보조 인쇄회로기판과 상기 제2 보조 인쇄회로기판의 사이에 형성되며, 상기 제1 내지 제4 반도체 칩을 감싸도록 몰드층을 형성하는 단계; 및
상기 제1 및 제2 보조 인쇄회로기판과 상기 몰드층을 관통하여, 상기 제1 및 제2 보조 인쇄회로기판과 상기 주 인쇄회로기판을 전기적으로 연결하는 관통 몰드 비아를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법.Preparing first to fourth semiconductor chips each having an active surface and an inactive surface to which a connection bump is attached;
Attaching the first semiconductor chip on a main printed circuit board such that an active surface of the first semiconductor chip faces the main printed circuit board;
Attaching the second semiconductor chip onto the inactive surface of the first semiconductor chip such that the inactive surface of the second semiconductor chip faces the first semiconductor chip;
Attaching a first auxiliary printed circuit board to an active surface of the second semiconductor chip;
Attaching the third semiconductor chip onto the first auxiliary printed circuit board such that an active surface of the third semiconductor chip faces the first auxiliary printed circuit board;
Attaching the fourth semiconductor chip onto the inactive surface of the third semiconductor chip such that the inactive surface of the fourth semiconductor chip faces the third semiconductor chip;
Attaching a second auxiliary printed circuit board to an active surface of the fourth semiconductor chip;
A mold formed between the main printed circuit board and the first auxiliary printed circuit board and between the first auxiliary printed circuit board and the second auxiliary printed circuit board to surround the first to fourth semiconductor chips. Forming a layer; And
Forming a through mold via penetrating the first and second auxiliary printed circuit boards and the mold layer to electrically connect the first and second auxiliary printed circuit boards to the main printed circuit board. Method of manufacturing a semiconductor package.
상기 제2 보조 인쇄회로기판을 부착하는 단계 후에,
상기 제2 보조 인쇄회로기판 상에, 상기 제2 보조 인쇄회로기판과 전기적으로 연결되는 보조 반도체 칩을 부착하는 단계;를 더 포함하는 반도체 패키지의 제조 방법.The method of claim 7, wherein
After attaching the second auxiliary printed circuit board,
Attaching an auxiliary semiconductor chip electrically connected to the second auxiliary printed circuit board on the second auxiliary printed circuit board.
상기 몰드층을 형성하는 단계는,
상기 몰드층이 상기 제2 보조 인쇄회로기판 상에서 상기 보조 반도체 칩을 더 감싸도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 8,
Forming the mold layer,
And the mold layer is formed to further enclose the auxiliary semiconductor chip on the second auxiliary printed circuit board.
상기 제1 반도체 칩을 부착하는 단계는, 상기 제1 반도체 칩의 연결 범프를 통하여 상기 제1 반도체 칩과 상기 주 인쇄회로기판이 전기적으로 연결되도록 하며,
상기 제1 보조 인쇄회로기판을 부착하는 단계는, 상기 제2 반도체 칩의 연결 범프를 통하여 상기 제2 반도체 칩과 상기 제1 보조 인쇄회로기판이 전기적으로 연결되도록 하며,
상기 제3 반도체 칩을 부착하는 단계는, 상기 제3 반도체 칩의 연결 범프를 통하여 상기 제3 반도체 칩과 상기 제1 보조 인쇄회로기판이 전기적으로 연결되도록 하며,
상기 제2 보조 인쇄회로기판을 부착하는 단계는, 상기 제4 반도체 칩의 연결 범프를 통하여 상기 제4 반도체 칩과 상기 제2 보조 인쇄회로기판이 전기적으로 연결되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.The method of claim 7, wherein
The attaching of the first semiconductor chip may allow the first semiconductor chip and the main printed circuit board to be electrically connected to each other through a connection bump of the first semiconductor chip.
The attaching of the first auxiliary printed circuit board may include electrically connecting the second semiconductor chip and the first auxiliary printed circuit board through connection bumps of the second semiconductor chip.
The attaching of the third semiconductor chip may include electrically connecting the third semiconductor chip and the first auxiliary printed circuit board through connection bumps of the third semiconductor chip.
The attaching of the second auxiliary printed circuit board may include manufacturing the semiconductor package to electrically connect the fourth semiconductor chip and the second auxiliary printed circuit board through connection bumps of the fourth semiconductor chip. Way.
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