KR20130025089A

KR20130025089A - 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법

Info

Publication number: KR20130025089A
Application number: KR1020110088413A
Authority: KR
Inventors: 김지선; 권영근; 채종철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-09-01
Filing date: 2011-09-01
Publication date: 2013-03-11
Also published as: US20130056736A1; US8742420B2; KR101891590B1

Abstract

게이트 구동회로는 복수의 스테이지들이 복수의 게이트 배선들에 게이트 신호들을 출력한다. 상기 스테이지들 각각은 회로 트랜지스터, 캐패시터부, 제1 연결 전극 및 제2 연결 전극을 포함한다. 상기 회로 트랜지스터는 제어 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 출력 전극으로 출력한다. 상기 캐패시터부는 상기 회로 트랜지스터에 인접하여 배치되고, 제1 전극, 상기 제1 전극 상에 형성된 제2 전극, 상기 제2 전극 상에 형성되는 제3 전극 및 제3 전극 상에 제4 전극을 포함한다. 상기 제1 연결 전극은 상기 제어 전극과 상기 제1 및 제3 전극들을 전기적으로 연결한다. 상기 제2 연결 전극은 상기 출력 전극과 상기 제2 및 제4 전극들을 전기적으로 연결한다.

Description

게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법{GATE DRIVING CIRCUIT, DISPLAY SUBSTRATE HAVING THE SAME AND METHOD OF MANUFACTURING THE DISPLAY SUBSTRATE}

본 발명은 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다. 특히, 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate: ASG) 형태의 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법에 관한 것이다.

일반적으로 액정 표시 패널은 표시 기판, 표시 기판과 마주하는 상부 기판, 및 표시 기판과 상부 기판 사이에 개재된 액정층으로 이루어진다. 표시 기판은 복수의 라인들과 상기 라인들에 연결된 복수의 트랜지스터들이 형성된 표시 영역과, 상기 라인들에 전기신호를 인가하는 패드들이 형성된 주변 영역을 포함한다.

일반적으로, 액정 표시 장치는 복수의 게이트 라인들 및 상기 게이트 라인들과 교차하는 데이터 라인들에 의해 복수의 화소부가 형성된 액정 표시 패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다.

상기 게이트 구동회로는 전체적인 사이즈를 감소시키면서 생산성을 증대시키기 위하여 표시 기판 상에 표시 영역의 트랜지스터와 동시에 형성된다.

최근 표시 패널의 대형화로 인하여, 게이트 구동회로의 로드가 증가함에 따라 게이트 구동회로에 포함된 부스팅 커패시터가 커질 필요가 있다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 장치의 베젤의 크기를 감소시키는 게이트 구동회로를 제공한다.

본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 기판을 제공한다.

본 발명의 또 다른 목적은 상기 표시 기판의 제조 방법을 제공한다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 게이트 구동회로는 복수의 스테이지들이 복수의 게이트 배선들에 게이트 신호들을 출력한다. 상기 스테이지들 각각은 회로 트랜지스터, 캐패시터부, 제1 연결 전극 및 제2 연결 전극을 포함한다. 상기 회로 트랜지스터는 제어 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 출력 전극으로 출력한다. 상기 캐패시터부는 상기 회로 트랜지스터에 인접하여 배치되고, 제1 전극, 상기 제1 전극 상에 형성된 제2 전극, 상기 제2 전극 상에 형성되는 제3 전극 및 제3 전극 상에 제4 전극을 포함한다. 상기 제1 연결 전극은 상기 제어 전극과 상기 제1 및 제3 전극들을 전기적으로 연결한다. 상기 제2 연결 전극은 상기 출력 전극과 상기 제2 및 제4 전극들을 전기적으로 연결한다.

일 실시예에 있어서, 상기 제1 연결 전극은 상기 제3 전극으로부터 연장되고 상기 제1 전극을 노출하는 제1 컨택홀을 통해 상기 제1 전극과 상기 제3 전극을 전기적으로 연결할 수 있다.

일 실시예에 있어서, 상기 제2 연결 전극은 상기 제4 전극으로부터 연장되고, 상기 제2 전극을 노출하는 제2 컨택홀을 통해 상기 제2 전극과 상기 제4 전극을 전기적으로 연결할 수 있다.

일 실시예에 있어서, 상기 제1 전극은 상기 제어 전극과 동일한 물질을 포함하고, 상기 제2 전극은 상기 출력 전극과 동일한 물질을 포함하며, 상기 제3 및 제4 전극은 투명 도전성 물질을 포함할 수 있다.

일 실시예에 있어서, 상기 게이트 구동회로는 상기 제1 전극 및 상기 제2 전극 사이에 배치된 게이트 절연막, 상기 제2 전극 및 상기 제3 전극 사이에 배치된 제1 패시베이션막 및 상기 제3 전극 및 상기 제4 전극 사이에 배치된 제2 패시베이션막을 더 포함할 수 있다.

일 실시예에 있어서, 상기 캐패시터부는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터를 포함할 수 있다. 상기 제1 캐패시터는 상기 제1 전극, 상기 제2 전극 및 상기 제1 및 제2 전극들 간의 상기 게이트 절연막을 포함할 수 있다. 상기 제2 캐패시터는 상기 제3 전극, 상기 제4 전극 및 상기 제3 및 제4 전극들 간의 상기 제2 패시베이션막을 포함할 수 있다. 상기 제3 캐패시터는 상기 제2 전극, 상기 제3 전극 및 상기 제2 및 제3 전극들 간의 제1 패시베이션막을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 패시베이션막 및 상기 제3 전극 사이에 배치된 유기막을 더 포함할 수 있다. 상기 캐패시터부는 제1 캐패시터, 제2 캐패시터 및 제3 캐패시터를 포함할 수 있다. 상기 제1 캐패시터는 상기 제1 전극, 상기 제2 전극 및 상기 제1 및 제2 전극들 간의 상기 게이트 절연막을 포함할 수 있다. 상기 제2 캐패시터는 상기 제3 전극, 상기 제4 전극 및 상기 제3 및 제4 전극들 간의 상기 제2 패시베이션막을 포함할 수 있다. 상기 제3 캐패시터는 상기 제2 전극, 상기 제3 전극 및 상기 제2 및 제3 전극들 간의 제1 패시베이션막과 유기막을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 전극에 인접하여 배치되고, 상기 제1 전극과 동일한 물질을 포함하고, 상기 제2 연결 전극과 전기적으로 연결되는 제3 연결 전극을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판은 베이스 기판, 화소부 및 게이트 구동회로를 포함한다. 상기 베이스 기판은 표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 화소부는 상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인과 데이터 라인에 연결된 화소 트랜지스터, 상기 화소 트랜지스터와 절연된 제1 화소 전극 및 상기 화소 트랜지스터들과 연결되고, 상기 제1 화소 전극 상부에 배치된 제2 화소 전극을 포함한다. 상기 게이트 구동회로는 상기 주변 영역에 형성되고, 복수의 스테이지들이 상기 게이트 라인들에 게이트 신호들을 출력한다. 상기 게이트 구동회로의 각 스테이지는 회로 트랜지스터, 캐패시터부, 제1 연결 전극 및 제2 연결 전극을 포함한다. 상기 회로 트랜지스터는 제어 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 출력 전극으로 출력한다. 상기 캐패시터부는 상기 회로 트랜지스터에 인접하여 배치되고, 제1 전극, 상기 제1 전극 상에 형성된 제2 전극, 상기 제2 전극 상에 형성되는 제3 전극 및 제3 전극 상에 제4 전극을 포함한다. 상기 제1 연결 전극은 상기 제어 전극과 상기 제1 및 제3 전극들을 전기적으로 연결한다. 상기 제2 연결 전극은 상기 출력 전극과 상기 제2 및 제4 전극들을 전기적으로 연결한다.

일 실시예에 있어서, 상기 제1 전극은 상기 게이트 라인 및 상기 제어 전극과 동일한 물질을 포함할 수 있다. 상기 제2 전극은 상기 데이터 라인 및 상기 출력 전극과 동일한 물질을 포함할 수 있다. 상기 제3 전극은 상기 제1 화소 전극과 동일한 물질을 포함할 수 있다. 상기 제4 전극은 상기 제2 화소 전극과 동일한 물질을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 연결 전극은 상기 제3 전극으로부터 연장되고, 상기 제1 전극을 노출하는 제1 컨택홀을 통해 상기 제1 전극과 상기 제3 전극을 전기적으로 연결할 수 있다.

일 실시예에 있어서, 상기 게이트 라인으로부터 연장되어 상기 제1 전극에 인접하게 배치되고, 상기 제2 연결 전극과 전기적으로 연결되는 제3 연결 전극을 더 포함할 수 있다.

상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 베이스 기판 상의 표시 영역에 게이트 라인 및 상기 게이트 라인으로부터 연장된 화소 트랜지스터의 제1 제어 전극 및 상기 표시 영역을 둘러싸는 주변 영역에 회로 트랜지스터의 제2 제어 전극 및 상기 제2 제어 전극으로부터 연장된 캐패시터부의 제1 전극을 포함하는 게이트 패턴이 형성된다. 상기 게이트 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 상기 게이트 라인과 교차하는 데이터 라인 및 상기 화소 트랜지스터의 제1 출력/입력 전극, 상기 주변 영역에 상기 회로 트랜지스터의 제2 출력/입력 전극 및 상기 제2 출력 전극으로부터 연장된 상기 캐패시터부의 제2 전극을 포함하는 데이터 패턴이 형성된다. 상기 데이터 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 제1 화소 전극, 상기 주변 영역에 상기 캐패시터부의 제3 전극 및 상기 제1 전극과 제3 전극을 전기적으로 연결하는 제1 연결 전극을 포함하는 제1 투명 전극 패턴이 형성된다. 상기 제1 투명 전극 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 상기 제1 화소 전극과 중첩하는 제2 화소 전극, 상기 주변 영역에 상기 캐패시터부의 제4 전극 및 상기 제2 전극과 제4 전극을 전기적으로 연결하는 제2 연결 전극을 포함하는 제2 투명 전극 패턴이 형성된다.

일 실시예에 있어서, 상기 데이터 패턴을 형성하기 전에, 상기 게이트 패턴이 형성된 상기 베이스 기판 상에 게이트 절연막 및 데이터 금속층이 형성될 수 있다. 상기 데이터 금속층이 패터닝될 수 있다.

일 실시예에 있어서, 상기 제1 투명 전극 패턴을 형성하기 전에, 상기 데이터 패턴이 형성된 상기 베이스 기판 상에 제1 패시베이션막 및 유기막이 순차적으로 형성될 수 있다. 상기 게이트 절연막, 제1 패시베이션막 및 유기막이 제거되어 상기 제1 전극이 부분적으로 노출될 수 있다. 상기 제1 투명 전극 패턴이 형성될 때, 상기 유기막 상에 상기 제2 전극과 중첩하는 상기 제3 전극 및 상기 제3 전극으로부터 연장되고 노출된 상기 제1 전극과 전기적으로 연결된 제1 연결 전극이 형성될 수 있다.

일 실시예에 있어서, 상기 유기막이 제거되어 상기 캐패시터부에 대응되는 상기 제1 패시베이션막이 노출될 수 있다. 상기 제3 전극 및 상기 제1 연결 전극이 형성될 때, 노출된 상기 제1 패시베이션막 상에 상기 제3 전극이 형성될 수 있다.

상기 유기막 상에 상기 제3 전극으로부터 연장되고 노출된 상기 제1 전극과 전기적으로 연결된 제1 연결 전극이 형성될 수 있다.

일 실시예에 있어서, 상기 제2 투명 전극 패턴을 형성하기 전에, 상기 제2 투명 전극 패턴이 형성된 상기 베이스 기판 상에 제2 패시베이션막이 형성될 수 있다. 상기 제1 패시베이션막, 유기막 및 제2 패시베이션막이 부분적으로 제거되어 상기 제2 전극이 부분적으로 노출될 수 있다. 상기 제2 투명 전극 패턴이 형성될 때, 상기 제2 패시베이션막 상에 상기 제3 전극과 중첩하는 상기 제4 전극 및 상기 제4 전극으로부터 연장되고 노출된 상기 제2 전극과 전기적으로 연결된 제2 연결 전극이 형성될 수 있다.

일 실시예에 있어서, 상기 게이트 패턴이 형성될 때, 상기 베이스 기판 상의 상기 주변 영역에 상기 게이트 라인으로부터 연장되어 상기 제1 전극에 인접하게 배치되는 제3 연결 전극이 형성될 수 있다.

일 실시예에 있어서, 상기 제2 투명 전극 패턴을 형성하기 전에, 상기 제2 투명 전극 패턴이 형성된 상기 베이스 기판 상에 제2 패시베이션막이 형성될 수 있다. 상기 게이트 절연막, 제1 패시베이션막, 유기막 및 제2 패시베이션막이 부분적으로 제거되어 상기 제3 연결 전극이 부분적으로 노출될 수 있다. 상기 제2 투명 전극 패턴이 형성될 때, 상기 제2 패시베이션막 상에 상기 제3 전극과 중첩하는 상기 제4 전극 및 상기 제4 전극으로부터 연장되고 노출된 상기 제3 연결 전극에 전기적으로 연결된 상기 제2 연결 전극이 형성될 수 있다.

이와 같은 게이트 구동회로, 이를 포함하는 표시 기판 및 표시 기판의 제조 방법에 따르면, 게이트 구동회로의 캐패시터부가 제1 내지 제4 전극들을 포함하여 병렬 연결된 복수의 캐패시터들을 형성함으로써, 게이트 구동회로의 집적 면적을 감소시킬 수 있다. 따라서, 표시 장치의 베젤의 크기를 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1에 도시된 스테이지에 대한 등가 회로도이다.
도 3은 도 1의 표시 기판에 형성된 화소부 및 게이트 구동회로의 부분적인 레이 아웃도이다.
도 4는 도 3의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.
도 5a, 6a 및 7a는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 5b, 6b 및 7b는 도 1의 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 8은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.
도 9a 내지 도 9c는 도 8의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.

도 1을 참조하면, 상기 표시 기판(1000)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함하는 베이스 기판(100), 상기 표시 영역(DA)에 형성된 화소부(P) 및 상기 주변 영역(PA)에 형성되는 게이트 구동회로(200)를 포함한다.

상기 화소부(P)는 게이트 라인들(GL)과 데이터 라인들(DL)에 전기적으로 연결된 화소 트랜지스터(TFT0)와, 상기 화소 트랜지스터(TFT0)와 전기적으로 연결된 공통 캐패시터(Ccom) 및 상기 공통 캐패시터(Ccom)와 병렬 연결된 스토리지 캐패시터(Cst)를 포함한다.

상기 게이트 구동회로(200)는 상기 게이트 라인들(GL)에 각각 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCn-1, SRCn, SRCn+1)(n은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 상기 게이트 라인들(GL)의 일단부에 대응하는 상기 주변 영역(PA)에 집적된다.

본 실시예에서는 상기 게이트 구동회로(200)가 상기 게이트 라인들(GL)의 일단부에 대응하여 집적되는 것으로 설명하였으나, 상기 게이트 구동회로(200)는 상기 게 게이트 라인들(GL)의 양단부에 대응하여 집적될 수도 있다.

도 2는 도 1에 도시된 스테이지에 대한 등가 회로도이다.

도 2를 참조하면, 제n 스테이지(SRCn)는 버퍼부(210), 캐패시터부(220), 풀업부(230), 캐리부(240), 방전부(250), 풀다운부(260), 스위칭부(270), 제1 유지부(280) 및 제2 유지부(290)를 포함한다.

상기 버퍼부(210)는 상기 풀업부(230)에 이전 스테이지 중 하나의 스테이지의 캐리 신호를 전달하거나, 수직 개시신호를 전달한다. 상기 버퍼부(210)는 제4 트랜지스터(TFT4)를 포함할 수 있다. 예를 들어, 상기 풀업부(230)는 상기 제n-1 캐리 신호(CRn-1)를 제공받을 수 있다. 본 실시예에서는, 상기 풀업부(230)가 제n-1 캐리 신호(CRn-1)을 전달받는 것으로 기술하겠으나, 이에 한정하는 것은 아니다.

상기 캐패시터부(220)는 상기 버퍼부(210)가 제공하는 상기 제n-1 캐리 신호(CRn-1)에 응답하여 충전된다. 상기 캐패시터부(220)는 상기 풀업부(230)의 제어 전극과 출력 전극 사이에 형성된다.

상기 캐패시터부(220)는 제1 캐패시터(Cgs1) 및 상기 제1 캐패시터(Cgs1)와 병렬 연결된 제2 캐패시터(Cgs2)를 포함한다. 상기 제1 캐패시터(Cgs1)의 일단과 상기 제2 캐패시터(Cgs2)의 일단은 Q 노드(Q)와 공통으로 연결되고, 상기 제1 캐패시터(Cgs1)의 타단과 상기 제2 캐패시터(Cgs2)의 타단은 상기 게이트 신호의 출력 노드(O)와 공통으로 연결된다.

또한, 상기 캐패시터부(220)는 상기 제1 및 제2 캐패시터(Cgs1, Cgs2)와 병렬 연결된 제3 캐패시터(Cgs3)를 더 포함할 수 있다. 상기 제3 캐패시터(Cgs3)의 일단은 상기 Q 노드(Q)와 공통으로 연결되고, 상기 제3 캐패시터(Cgs3)의 타단은 상기 게이트 신호의 출력 노드(O)와 공통으로 연결된다.

상기 버퍼부(210)에 상기 제n-1 캐리 신호(CRn-1)의 하이 전압이 수신되면, 상기 캐패시터부(220)는 상기 하이 전압에 대응하는 제1 전압(V1)을 충전한다. 상기 제1 캐패시터(Cgs1)는 제1 전극 및 상기 제1 전극 상에 형성되는 제2 전극 사이에 형성되는 제1 캐패시턴스를 갖고, 상기 제2 캐패시터(Cgs2)는 상기 제3 전극 및 상기 제3 전극 상에 형성되는 제4 전극 사이에 형성되는 제2 캐패시턴스를 갖는다.

상기 제3 캐패시터(Cgs3)는 상기 제2 전극 및 상기 제2 전극 상에 형성되는 제3 전극 사이에 형성되는 제3 캐패시턴스를 갖는다. 상기 제3 캐패시턴스는 상기 제1 및 제2 캐패시턴스들에 비해 작으므로, 무시될 수도 있다.

상기 제1 캐패시터(Cgs1)와 상기 제2 캐패시터(Cgs2)가 병렬로 연결됨으로써, 상기 캐패시터부(220)가 차지하는 면적을 감소시킬 수 있다. 이와 다르게, 상기 제1 캐패시터(Cgs1), 상기 제2 캐패시터(Cgs2) 및 상기 제3 캐패시터(Cgs3)가 병렬로 연결됨으로써, 상기 캐패시터부(220)가 차지하는 면적을 더 감소시킬 수 있다.

예를 들어, 상기 캐패시터부(220)가 단일 캐패시터를 포함하는 경우, 상기 캐패시터부(220)는 전체 게이트 구동회로(200) 면적의 약 20 ％를 차지할 수 있다.

반면, 본 발명에서와 같이 상기 캐패시터부(220)가 병렬 연결된 캐패시터들(Cgs1, Cgs2, Cgs3)을 포함하는 경우, 상기 캐패시터부(220)가 차지하는 면적을 전체 게이트 구동회로(200) 면적의 약 6.25 ％로 감소시킬 수 있다. 따라서, 전체 게이트 구동회로(200)의 집적 면적을 약 15 ％ 감소시킬 수 있다.

상기 풀업부(230)는 상기 게이트 신호를 출력한다. 상기 풀업부(230)는 제1 트랜지스터(TFT1)를 포함할 수 있다. 상기 제1 트랜지스터(TFT1)는 상기 Q 노드(Q)에 연결된 게이트 전극(이하, 제어 전극), 상기 제1 클럭 단자(CT1)와 연결된 드레인 전극(이하, 입력 전극) 및 상기 출력 노드(O)에 연결된 전극(이하, 출력 전극)을 포함한다. 상기 출력 노드(O)는 상기 제1 출력 단자(OT1)에 연결된다.

상기 제어 전극과 연결된 상기 Q 노드(Q)는 상기 캐패시터부(220)의 제1 전극 및 제3 전극과 전기적으로 연결되어 상기 제2 전극 및 제4 전극에 의해 외부의 전기적 영향이 차폐된다. 따라서, 상기 제1 트랜지스터(TFT1)는 안정된 게이트 신호를 출력할 수 있다.

상기 풀업부(230)의 제어 전극에 상기 캐패시터부(220)에 의해 충전된 상기 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 단자(CT1)에 상기 클럭 신호(CK)의 하이 전압(VDD)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 풀업부(230)의 제어 전극과 연결된 상기 Q 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 n-1 번째 구간에서는 상기 제1 전압(V1)을 갖고, n 번째 구간에서는 상기 부스팅 전압(VBT)을 갖는다.

상기 풀업부(230)의 제어 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 n 번째 구간 동안, 상기 풀업부(230)는 상기 클럭 신호(CK)의 하이 전압을 제n 게이트 신호(Gn)의 하이 전압으로 출력한다. 상기 제n 게이트 신호(Gn)는 상기 출력 노드(O)에 연결된 상기 제1 출력 단자(OT1)를 통하여 출력된다.

상기 풀다운부(260)는 상기 제2 입력 단자(IN2)에 이후 스테이지들 중 하나의 스테이지의 게이트 신호를 수신하면 상기 출력 노드(O)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 풀-다운(pull-down)한다. 상기 풀다운부(260)는 제2 트랜지스터(TFT2)를 포함할 수 있다. 예를 들어, 상기 이후 스테이지들 중 하나의 스테이지는 N+1번째 스테이지일 수 있으며, 상기 제2 입력 단자(IN2)에 상기 제N+1 게이트 신호(Gn+1)가 수신될 수 있다. 본 실시예에서는, 상기 풀다운부(260)가 상기 제N+1 게이트 신호(Gn+1)를 수신하는 것으로 기술하겠으나, 이에 한정하는 것은 아니다.

상기 캐리부(240)는 상기 Q 노드(Q)에 하이 전압이 인가되면 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)의 하이 전압(VDD)을 제n 캐리 신호(CRn)로 출력한다. 상기 제n 캐리 신호(CRn)는 상기 R 노드(R)에 연결된 상기 제2 출력 단자(OT2)를 통하여 출력된다. 상기 캐리부(240)는 제5 트랜지스터(TFT5)를 포함할 수 있다.

상기 제1 유지부(280)는 상기 제n 캐리 신호(CRn)의 출력 구간 이외의 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 R 노드(R)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다. 상기 제1 유지부(280)는 제11 트랜지스터(TFT11)를 포함할 수 있다.

상기 스위칭부(270)는 상기 제n 캐리 신호(CRn)의 출력 구간 이외의 구간 동안 상기 N 노드(N)에 상기 제1 클럭 단자(CT1)에 수신된 상기 클럭 신호(CK)와 위상이 동일한 신호를 인가한다. 상기 스위칭부(270)는 제12 트랜지스터(TFT12), 제7 트랜지스터(TFT7), 제13 트랜지스터(TFT13) 및 제8 트랜지스터(TFT8)를 포함할 수 있다.

상기 방전부(250)는 이후 스테이지 중 적어도 하나의 캐리 신호에 응답하여 상기 Q 노드(Q)의 하이 전압을 상기 제1 로우 전압(VSS1) 보다 낮은 레벨의 제2 로우 전압(VSS2)으로 방전한다. 상기 방전부(250)는 제9 트랜지스터(TFT9)를 포함하는 제1 방전부(251) 및 제6 트랜지스터(TFT6)를 포함하는 제2 방전부(252)를 포함한다.

상기 제1 방전부(251)는 상기 제2 입력 단자(IN2)로부터 상기 제n+1 게이트 신호(Gn+1)를 수신하면, 상기 Q 노드(Q)의 전압을 상기 제1 전압 단자(VT1)에 인가되는 상기 제1 로우 전압(VSS1)으로 방전한다.

상기 제2 방전부(252)는 상기 제3 입력 단자(IN3)에 상기 제n+2 캐리 신호(Gn+2)가 인가되면, 상기 Q 노드(Q)의 전압을 상기 제2 전압 단자(VT2)에 인가되는 상기 제2 로우 전압(VSS2)으로 방전한다.

상기 제2 유지부(290)는 상기 프레임의 나머지 구간 동안 상기 N 노드(N)의 신호에 응답하여 상기 Q 노드(Q)의 전압을 상기 제2 로우 전압(VSS2)으로 유지한다. 상기 제2 유지부(290)는 제10 트랜지스터(TFT10)를 포함할 수 있다.

본 발명의 도 2에 도시된 게이트 구동회로 및 각 스테이지는 일례에 불과하며, 본 발명은 상기 풀업부(230) 및 상기 캐패시터부(220)를 포함하는 게이트 구동회로에 모두 적용 가능하다.

도 3은 도 1의 표시 기판에 형성된 화소부 및 게이트 구동회로의 부분적인 레이 아웃도이다. 도 4는 도 3의 I-I'선 및 II-II'선을 따라 절단한 단면도이다.

도 3 및 도 4를 참조하면, 상기 베이스 기판(100)의 상기 표시 영역(DA)에 형성된 상기 화소부(P)는 사각 형상을 가질 수 있다.

상기 화소부(P)는 게이트 라인(GL), 게이트 절연막(120), 데이터 라인(DL), 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TFT0), 제1 패시베이션막(140), 유기막(150), 제1 화소 전극(PE1), 제2 패시베이션막(160) 및 제2 화소 전극(PE2)을 포함한다.

상기 게이트 라인(GL)은 제1 방향(D1)으로 연장하고, 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장한다.

상기 화소 트랜지스터(TFT0)는 게이트 전극(GE0, 이하, 제1 제어 전극), 채널층(130), 소스 전극(SE0, 이하, 제1 소스 전극) 및 드레인 전극(DE0, 이하, 제1 입력 전극)을 포함한다.

상기 제1 제어 전극(GE0)은 상기 게이트 라인(GL)으로부터 연장되고, 상기 게이트 라인(GL)과 동일한 게이트 금속을 포함한다.

상기 게이트 절연막(120)은 상기 제1 제어 전극(GE0) 및 상기 게이트 라인(GL)을 포함하는 게이트 패턴을 커버하도록 상기 베이스 기판(100) 상에 형성된다. 상기 게이트 절연막(120)은 실리콘 질화막(SiNx)을 포함할 수 있다. 상기 게이트 절연막(120)은 약 3500Å ~ 약 4500Å의 두께를 가질 수 있다.

상기 채널층(130)은 상기 제1 제어 전극(GE0)과 대응하여 상기 게이트 절연막(120) 상에 형성된다. 상기 채널부(130)는 활성층(131) 및 오믹 콘택층(132)을 포함한다.

예를 들어, 상기 활성층(131)은 아몰퍼스 실리콘을 포함할 수 있으며, 상기 오믹 콘택층(132)은 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)을 포함할 수 있다. 상기 오믹 콘택층(132)은 상기 제1 출력 전극(SE0) 및 상기 제1 입력 전극(DE0)과 중첩되는 영역에 형성된다.

상기 제1 출력 전극(SE0)은 상기 데이터 라인(DL)으로부터 연장되고, 상기 데이터 라인(DL)과 동일한 데이터 금속을 포함한다. 상기 제1 출력 전극(SE0)은 상기 제1 제어 전극(GE0)과 대응하여 상기 채널층(130) 상에 형성된다.

상기 제1 입력 전극(DE0)은 상기 제1 출력 전극(SE0)과 이격되고, 상기 데이터 라인(DL)과 동일한 데이터 금속을 포함한다. 상기 제1 입력 전극(DE0)은 상기 제2 화소 전극(PE2)과 전기적으로 연결된다. 상기 제1 입력 전극(DE0)은 상기 제1 제어 전극(GE0)과 대응하여 상기 채널층(130) 상에 형성된다.

상기 제1 패시베이션막(140)은 상기 제1 출력 전극(SE0), 제1 입력 전극(DE0) 및 데이터 라인(DL)을 포함하는 데이터 패턴을 커버하도록 상기 게이트 절연막(120) 상에 형성된다. 상기 제1 패시베이션막(140)은 상기 제1 입력 전극(DE0)을 부분적으로 노출한다. 상기 제1 패시베이션막(140)은 약 1000Å의 두께를 가질 수 있다.

상기 유기막(150)은 상기 표시 기판의 표면을 평탄화하고, 상기 표시 영역(DA)에서 상기 데이터 패턴과 상기 제1 화소 전극(PE1) 또는 상기 제2 화소 전극(PE2) 간의 기생 커패시턴스를 감소시키기 위해 상기 패시베이션막(140) 상에 형성된다. 상기 유기막(150)은 상기 제1 입력 전극(DE0)을 부분적으로 노출한다. 상기 유기막(150)은 약 2ㅼm의 두께를 가질 수 있다.

상기 제1 화소 전극(PE1)은 상기 유기막(150) 상에 형성된다. 상기 제1 화소 전극(PE1)은 투명 도전성 산화 물질을 포함할 수 있으며, 예를 들어, 산화인듐주석(indium tin oxide; ITO) 또는 산화인듐아연(indium zinc oxide; IZO) 등일 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 상기 제1 화소 전극(PE1)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 정의하는 영역 내에 배치되어 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 중첩하지 않을 수 있다. 이와 다르게, 상기 제1 화소 전극(PE1)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 정의하는 영역에 배치되어 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)과 중첩할 수도 있다.

상기 제1 화소 전극(PE1)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 별도로 형성된 공통 라인(미도시)으로부터 공통 전압을 제공받을 수 있다.

상기 제2 패시베이션막(160)은 상기 제1 화소 전극(PE1)을 커버하도록 상기 유기막(150) 상에 형성된다. 상기 제2 패시베이션막(160)은 상기 제1 입력 전극(DE0)을 부분적으로 노출한다. 상기 제2 패시베이션막(160)은 약 2000Å 이하의 두께를 가질 수 있으며, 예를 들어, 약 1000Å ~ 2000Å의 두께를 가질 수 있다.

상기 제2 화소 전극(PE2)은 상기 제1 화소 전극(PE1)과 중첩되도록 상기 제2 패시베이션막(160) 상에 형성된다. 상기 제2 화소 전극(PE2)은 상기 제1 패시베이션막(140), 상기 유기막(150) 및 상기 제2 패시베이션막(160)에 형성된 화소 컨택홀(CT0)을 통해 상기 제1 입력 전극(DE0)에 전기적으로 연결된다. 상기 제2 화소 전극(PE2)은 복수의 슬릿들(SL)을 포함한다. 상기 슬릿들(SL)은 상기 제2 방향(D2)으로 연장하고, 상기 제2 패시베이션막(160)을 노출한다. 상기 제2 화소 전극(PE2)은 투명 도전성 산화 물질을 포함할 수 있으며, 예를 들어, 산화인듐주석(Indium Tin Oxide; ITO) 또는 산화인듐아연(Indium Zinc Oxide; IZO) 등일 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.

상기 제2 화소 전극(PE2)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 정의하는 영역 내에 배치되어 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 중첩하지 않을 수 있다. 이와 다르게, 상기 제2 화소 전극(PE2)은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 정의하는 영역에 배치되어 상기 게이트 라인(GL) 또는 상기 데이터 라인(DL)과 중첩할 수도 있다.

이와 다르게, 상기 화소부(P)는 V자 형상을 가질 수 있다. 이때, 상기 화소부(P)에 대응하는 상기 데이터 라인(DL)이 절곡되어 V자 형상을 가질 수 있고, 상기 제1 화소 전극(PE1), 상기 제2 화소 전극(PE2) 및 상기 제2 화소 전극(PE2)의 슬릿(SL)도 V자 형상을 가질 수 있다.

상기 베이스 기판(100)의 상기 주변 영역(PA)에 형성된 게이트 구동회로(200)의 각 스테이지는 제1 트랜지스터(TFT1), 캐패시터부(220), 제1 연결 전극(CE1), 제2 연결 전극(CE2) 및 제3 연결 전극(CE3)를 포함한다.

상기 제1 트랜지스터(TFT1)는 제어 전극(GE1), 채널부(330), 출력 전극(SE1) 및 입력 전극(DE1)을 포함한다.

도 2에서 설명한 바와 같이, 상기 제1 트랜지스터(TFT1)의 상기 제어 전극(GE1)은 상기 Q 노드(Q)에 연결되어 상기 클럭 신호(CK)의 하이 전압(VDD)을 수신한다. 상기 제1 트랜지스터(TFT1)는 상기 클럭 신호(CK)의 하이 전압(VDD)에 응답하여, 상기 출력 전극(SE1)을 통하여 상기 게이트 신호(Gn)를 출력한다.

상기 제1 트랜지스터(TFT1)의 상기 제어 전극(GE1)은 상기 게이트 금속을 포함하며, 상기 게이트 라인(GL)이 형성될 때 동시에 형성될 수 있다.

상기 게이트 절연막(120)은 상기 제어 전극(GE1)을 커버하도록 상기 베이스 기판(100) 상에 형성된다.

상기 제1 트랜지스터(TFT1)의 상기 출력 전극(SE1) 및 상기 입력 전극(DE1)은 상기 데이터 금속을 포함하며, 상기 데이터 라인(DL)이 형성될 때 동시에 형성될 수 있다.

상기 채널부(330)는 상기 제1 트랜지스터(TFT1)의 상기 출력 전극(SE1) 및 상기 입력 전극(DE1)의 하부에 형성된다. 상기 채널부(330)는 활성층 및 오믹 콘택층을 포함한다. 예를 들어, 상기 활성층은 아몰퍼스 실리콘을 포함할 수 있으며, 상기 화소 트랜지스터(TFT0)의 상기 활성층(131)이 형성될 때 동시에 형성될 수 있다. 상기 오믹 콘택층은 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)을 포함할 수 있으며, 상기 화소 트랜지스터(TFT0)의 상기 오믹 콘택층(132)이 형성될 때 동시에 형성될 수 있다.

상기 캐패시터부(220)는 상기 제1 트랜지스터(TFT1)와 인접하여 형성되며, 상기 제1 트랜지스터(TFT1)와 상기 화소부(P)사이에 형성된다.

상기 캐패시터부(220)는 제1 전극(221), 제2 전극(223), 제3 전극(225) 및 제4 전극(227)을 포함한다.

상기 제1 전극(221)은 상기 베이스 기판(100) 상에 형성되며, 상기 제1 트랜지스터(TFT1)의 제2 제어 전극(GE1)으로부터 연장된다. 상기 제1 전극(221)은 상기 제1 금속 패턴을 포함하며, 상기 게이트 라인(GL)이 형성될 때 동시에 형성될 수 있다.

상기 게이트 절연막(120)은 상기 제1 전극(221)을 커버하도록 상기 베이스 기판(100) 상에 형성된다. 상기 게이트 절연막(120)은 상기 제1 전극(221)을 부분적으로 노출한다.

상기 제2 전극(223)은 상기 게이트 절연막(120)이 형성된 상기 베이스 기판(100) 상에 형성된다. 상기 제2 전극(223)은 상기 데이터 금속을 포함할 수 있으며, 상기 데이터 라인(DL)이 형성될 때 동시에 형성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 상기 제1 전극(221) 및 상기 제2 전극(223) 사이에는 상기 게이트 절연막(120) 이외에 제1 및 제2 액티브 패턴들(121, 122)이 배치될 수 있다. 이와 다르게, 상기 제1 전극(221) 및 상기 제2 전극(223) 사이의 제1 및 제2 액티브 패턴들(121, 122)이 제거될 수도 있다.

상기 제1 전극(221), 상기 제2 전극(223) 및 상기 제1 전극(221) 및 상기 제2 전극(223) 간의 상기 게이트 절연막(120)은 상기 제1 캐패시터(Cgs1)를 형성한다. 따라서, 상기 제1 캐패시터(Cgs1)은 제1 캐패시턴스를 갖는다.

상기 제1 패시베이션막(140)이 상기 제2 전극(223)을 커버하도록 상기 게이트 절연막(120) 상에 형성된다. 상기 유기막(150)이 상기 제1 패시베이션막(140) 상에 형성된다. 상기 게이트 절연막(120), 제1 패시베이션막(140) 및 상기 유기막(150)을 패터닝하여 상기 제1 전극(221)을 부분적으로 노출하는 제1 컨택홀(CT1)을 형성한다. 상기 유기막(150)은 약 2ㅼm의 두께를 가질 수 있다.

상기 제3 전극(225)은 상기 유기막(150) 상에 형성되며, 상기 제1 화소 전극(PE1)이 형성될 때 동시에 형성될 수 있다. 상기 제3 전극(225)은 상기 제1 컨택홀(CT1)을 통해 노출된 상기 제1 전극(221)에 전기적으로 연결된다. 상기 제3 전극(225)은 광이 투과할 수 있는 투명한 도전성 물질을 포함할 수 있으며, 투명한 도전성 물질은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함한다.

상기 제2 패시베이션막(160)이 상기 제3 전극(225)을 커버하도록 상기 유기막(150) 상에 형성된다. 상기 제2 패시베이션막(160)은 약 2000Å 이하의 두께를 가질 수 있으며, 예를 들어, 약 1000Å ~ 2000Å의 두께를 가질 수 있다.

상기 제4 전극(227)은 상기 제2 패시베이션막(160) 상에 형성되며, 상기 제2 화소 전극(PE2)이 형성될 때 동시에 형성될 수 있다.

상기 제3 전극(225), 상기 제4 전극(227) 및 상기 제3 전극(225) 및 상기 제4 전극(227) 간의 상기 제2 패시베이션막(160)은 상기 제2 캐패시터(Cgs2)를 형성한다. 따라서, 상기 제2 캐패시터(Cgs2)는 제2 캐패시턴스를 갖는다.

이와 다르게, 상기 제2 전극(223), 제3 전극(225) 및 상기 제2 전극(223) 및 상기 제3 전극(225) 간의 제1 패시베이션막(140) 및 유기막(150)은 제3 캐패시터(Cgs3)를 더 형성할 수 있다. 상기 제3 캐패시터(Cgs3)는 제3 캐패시턴스를 갖는다 상기 제2 전극(223) 및 상기 제3 전극(225) 간에 배치된 상기 제1 패시베이션막(140) 및 상기 유기막(150)의 두께로 인해, 상기 제3 캐패시턴스는 상기 제1 및 제2 캐패시턴스들에 비해 작으므로, 무시될 수도 있다.

상기 제1 연결 전극(CE1)는 상기 제1 전극(221)과 상기 제3 전극(225)을 전기적으로 연결한다. 상기 제1 연결 전극(CE1)은 상기 제3 전극(225)으로부터 연장된다. 상기 제1 연결 전극(CE1)은 상기 제1 전극(221)을 부분적으로 노출하도록 상기 게이트 절연막(120), 상기 제1 패시베이션막(140) 및 상기 유기막(150)에 형성된 제1 컨택홀(CT1)을 통해 상기 제1 전극(221)에 전기적으로 연결된다.

상기 제1 연결 전극(CE1)에 의해, 상기 제1 트랜지스터(TFT1)의 상기 제2 제어 전극(GE1)으로 인가되는 신호가 상기 제1 캐패시터(Cgs1)의 제1 전극(221) 및 상기 제2 캐패시터(Cgs2)의 제3 전극(223)으로 인가된다. 상기 제1 트랜지스터(TFT1)의 제2 제어 전극(GE1)으로 인가되는 신호는 상기 게이트 신호의 출력을 제어하는 제어 신호이다.

상기 제2 연결 전극(CE2)은 상기 제2 전극(223)과 상기 제4 전극(227)을 전기적으로 연결한다. 상기 제2 연결 전극(CE2)은 상기 제4 전극(227)으로부터 연장된다. 상기 제2 연결 전극(CE2)은 상기 제2 전극(223)을 부분적으로 노출하도록 상기 제1 패시베이션막(140) 및 상기 유기막(150)에 형성된 제2 컨택홀(CT2)을 통해 상기 제2 전극(223)에 전기적으로 연결된다.

상기 제3 연결 전극(CE3)은 상기 표시 영역(DA)의 게이트 라인(GL)과 상기 제2 전극(223) 및 제4 전극(227)을 전기적으로 연결한다. 상기 제3 연결 전극(CE3)은 상기 게이트 라인(GL)으로부터 연장된다. 상기 제3 연결 전극(CE2)을 부분적으로 노출하도록 상기 게이트 절연막(120), 상기 제1 패시베이션막(140) 및 상기 유기막(150)에 형성된 제3 컨택홀(CT3)을 통해 상기 제2 연결 전극(CE2)이 상기 제3 연결 전극(CE3)에 전기적으로 연결된다. 따라서, 상기 제3 연결 전극(CE3)은 상기 제2 연결 전극(CE2)에 전기적으로 연결된 상기 제2 전극(223) 및 제4 전극(227)에 전기적으로 연결된다.

상기 제2 및 제3 연결 전극들(CE2, CE3)에 의해, 상기 제1 트랜지스터(TFT1)의 제2 출력 전극(SE1)으로 인가되는 신호가 상기 제1 캐패시터(Cgs1)의 상기 제2 전극(223), 상기 제2 캐패시터(Cgs2)의 상기 제4 전극(227) 및 상기 게이트 라인(GL)으로 인가된다. 상기 제1 트랜지스터(TFT1)의 출력 전극(SE1)으로 인가되는 신호는 상기 게이트 신호이다. 따라서, 상기 게이트 신호는 상기 제1 캐패시터(Cgs1)의 상기 제2 전극(223) 및 상기 제2 캐패시터(Cgs2)의 상기 제4 전극(227)을 통하여 상기 게이트 라인(GL)으로 인가된다.

본 실시예에 따르면, 병렬 구조의 상기 캐패시터부(220)를 사용하여 상기 게이트 구동회로(200)의 집적 면적을 감소시킬 수 있다.

도 5a, 6a 및 7a는 도 1의 표시 기판의 제조 방법을 설명하기 위한 단면도들이고, 도 5b, 6b 및 7b는 도 1의 표시 기판의 제조 방법을 설명하기 위한 평면도들이다.

도 5a 및 도 5b를 참조하면, 베이스 기판(100) 상에 게이트 금속층을 형성한 후 패터닝하여, 게이트 패턴을 형성한다. 상기 게이트 패턴은 표시 영역(DA)의 게이트 라인(GL), 화소 트랜지스터(TFT0)의 제1 제어 전극(GE0) 및 공통 라인(미도시), 주변 영역(PA)의 제1 트랜지스터(TFT1)의 제어 전극(GE1), 캐패시터부(220)의 제1 전극(221) 및 제3 연결 전극(CE3)을 포함한다.

예를 들어, 상기 베이스 기판(100) 상에 스퍼터링 방법 등의 금속 증착 방법을 이용하여 게이트 금속층을 형성한다. 상기 게이트 금속층으로는 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 크롬(Cr) 등의 금속 또는 이들의 합금 등과 같은 금속 물질이 이용되며, 상기 게이트 금속층은 상기 금속 물질의 단일층 또는 이중층 이상이 적층된 형태로 형성될 수 있다. 이어서, 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 상기 게이트 금속층을 패터닝하여 상기 게이트 패턴을 형성한다.

도 6a 및 도 6b를 참조하면, 상기 게이트 패턴이 형성된 베이스 기판(100) 상에 화학 기상 증착(Chemical Vapor Deposition, CVD) 방법, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법 등을 이용하여 실리콘 질화막(SiNx)으로 이루어진 게이트 절연막(120)과, 아몰퍼스 실리콘(a-Si:H)층 및 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층을 순차적으로 형성한다.

이어서, 상기 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층 상에 스퍼터링 방법 등의 금속 증착 방법을 이용하여 데이터 금속층을 적층한다. 상기 데이터 금속층으로는 크롬(Cr), 알루미늄(Al), 탄탈륨(Ta), 몰리브덴(Mo), 티타튬(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 금속 또는 이들의 합금 등과 같은 금속 물질이 이용되며, 상기 금속 물질의 단일층 또는 이중층 이상이 적층된 형태로 형성될 수 있다.

이어서, 제2 마스크를 이용한 포토리소그라피 공정 및 식각 공정으로 상기 데이터 금속층를 패터닝하여 소스 패턴을 형성한다. 상기 소스 패턴은 상기 표시 영역(DA)의 데이터 라인(DL) 및 상기 화소 트랜지스터(TFT0)의 제1 출력 전극(SE0) 및 제1 입력 전극(DE0), 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 출력 전극(SE1) 및 입력 전극(DE1) 및 상기 캐패시터부(220)의 제2 전극(223)을 포함한다.

이에 따라, 상기 제1 전극(221), 제2 전극(223) 및 상기 제1 전극(221) 및 상기 제2 전극(223) 간의 상기 게이트 절연막(120)은 제1 캐패시터(Cgs1)를 형성한다.

상기 데이터 패턴 하부에는 상기 아몰퍼스 실리콘(a-Si:H)층 및 n형 불순물이 고농도로 도핑된 아몰퍼스 실리콘(n+a-Si)층이 패터닝된 액티브 패턴이 형성된다.

예를 들어, 상기 표시 영역(DA)의 상기 화소 트랜지스터(TFT0)의 제1 출력 전극(SE0) 및 제1 입력 전극(DE0)의 하부에는 상기 활성층(131) 및 상기 오믹 콘택층(132)을 포함하는 채널부(130)가 형성된다. 상기 주변 영역(PA)의 상기 제1 트랜지스터(TFT1)의 상기 출력 전극(SE1) 및 상기 입력 전극(DE1)의 하부에는 활성층 및 오믹 콘택층을 포함하는 채널부(도 3의 330)가 형성된다. 또한, 상기 주변 영역(PA)의 상기 캐패시터부(220)의 제2 전극(223)의 하부에는 제1 및 제2 액티브 패턴들(121, 122)이 형성된다. 이와 다르게, 상기 주변 영역(PA)에서는 별도의 공정을 통해 상기 제1 및 제2 액티브 패턴들(121, 122)을 제거할 수 있다.

도 7a 및 7b를 참조하면, 상기 데이터 패턴이 형성된 베이스 기판(100) 상에 제1 패시베이션막(140) 및 유기막(150)을 형성하고, 제3 마스크를 이용한 사진 식각 공정으로 상기 게이트 절연막(120), 상기 제1 패시베이션막(140) 및 상기 유기막(150)에 홀을 형성한다. 예를 들어, 상기 주변 영역(PA)의 상기 제1 전극(221)을 부분적으로 노출하는 제1 컨택홀(CT1)을 형성한다.

이어서, 상기 제1 컨택홀(CT1)이 형성된 상기 유기막(150) 상에 제1 투명 전극층을 형성한다. 상기 제1 투명 전극층은 투명한 도전성 물질을 포함할 수 있으며, 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)를 포함할 수 있다. 이어서, 제4 마스크를 이용하여 상기 제1 투명 전극층을 패터닝하여 제1 투명 전극 패턴을 형성한다. 상기 제1 투명 전극 패턴은 표시 영역(DA)의 제1 화소 전극(PE1), 주변 영역(PA)의 캐패시터부(220)의 제3 전극(225) 및 상기 제3 전극(225)으로부터 연장된 제1 연결 전극(CE1)을 포함한다.

상기 제1 화소 전극(PE1)은 상기 게이트 패턴의 공통 라인에 전기적으로 연결되어 상기 공통 라인으로부터 전압을 제공받는다.

이에 따라, 상기 제2 전극(223), 상기 제3 전극(225) 및 상기 제2 전극(223) 및 상기 제3 전극(225) 간의 상기 제1 패시베이션막(140) 및 상기 유기막(150)은 제3 캐패시터(Cgs3)를 형성할 수 있다. 상기 제3 캐패시터(Cgs3)의 제3 캐패시턴스는 상기 제1 패시베이션막(140) 및 상기 유기막(150)의 두께로 인해 너무 작아 무시될 수도 있다.

상기 주변 영역(PA)에는 상기 제1 연결 전극(CE1)이 상기 제1 컨택홀(CT1)을 통하여 상기 제1 전극(221)에 전기적으로 연결되고, 상기 제1 전극(221)이 상기 제1 연결 전극(CE1)에 의해 상기 제3 전극(225)에 전기적으로 연결된다.

다시 도 3 및 도 4를 참조하면, 상기 제1 투명 패턴이 형성된 베이스 기판(100) 상에 제2 패시베이션막(160)을 형성하고, 제5 마스크를 이용한 사진 식각 공정으로 상기 게이트 절연막(120), 상기 제1 패시베이션막(140), 상기 유기막(150) 및 제2 패시베이션막(160)에 홀을 형성한다.

예를 들어, 상기 표시 영역(DA)의 상기 화소 트랜지스터(TFT0)의 제1 입력 전극(DE0)을 부분적으로 노출하는 화소 컨택홀(CT0)을 형성한다. 또한, 상기 주변 영역(PA)의 상기 제2 전극(223)을 부분적으로 노출하는 제2 컨택홀(CT2) 및 상기 제3 연결 전극(CE3)을 부분적으로 노출하는 제3 컨택홀(CT3)을 형성한다.

이어서, 상기 표시 영역(DA)의 화소 컨택홀(CT0) 및 상기 주변 영역(PA)의 제2 및 제3 컨택홀(CT2, CT3)이 형성된 상기 제2 패시베이션막(160) 상에 제2 투명 전극층을 형성한다. 상기 제2 투명 전극층은 투명한 도전성 물질을 포함할 수 있으며, 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)를 포함할 수 있다. 이어서, 제6 마스크를 이용하여 상기 제2 투명 전극층을 패터닝하여 제2 투명 전극 패턴을 형성한다. 상기 제2 투명 전극 패턴은 표시 영역(DA)의 제2 화소 전극(PE2), 주변 영역(DA)의 캐패시터부(220)의 제4 전극(227) 및 상기 제4 전극(227)으로부터 연장된 제2 연결 전극(CE2)을 포함한다.

이에 따라, 상기 제3 전극(225), 상기 제4 전극(227) 및 상기 제3 전극(225) 및 상기 제4 전극(227) 간의 상기 제2 패시베이션막(160)은 제2 캐패시터(Cgs2)를 형성한다.

상기 표시 영역(DA)에서 상기 화소 컨택홀(CT0)을 통하여 상기 화소 트랜지스터(TFT0)의 제1 입력 전극(DE0)과 상기 제2 화소 전극(PE2)이 전기적으로 연결된다. 또한, 상기 주변 영역(PA)에서 상기 제2 연결 전극(CE2)이 상기 제2 컨택홀(CT2)을 통하여 상기 제2 전극(223)에 전기적으로 연결되어, 상기 제2 전극(223)은 상기 제4 전극(227)에 전기적으로 연결된다. 또한, 상기 주변 영역(PA)에는 상기 제2 연결 전극(CE2)이 상기 제3 컨택홀(CT3)을 통하여 상기 제3 연결 전극(CE3)에 전기적으로 연결되어, 상기 제3 연결 전극(CE3)은 상기 제4 전극(227)에 전기적으로 연결된다.

도 8은 본 발명의 다른 실시예에 따른 표시 기판의 단면도이다.

도 8에 도시된 실시예에 따른 표시 기판은 유기막을 제외하고 도 1에 도시된 실시예에 따른 표시 기판과 실질적으로 동일하므로, 도 1에 도시된 실시예에 따른 표시 기판과 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 설명을 생략한다.

도 8을 참조하면, 표시 기판(2000)의 베이스 기판(100)의 표시 영역(DA)에 형성된 화소부(P)는 게이트 라인(GL), 게이트 절연막(120), 데이터 라인(DL), 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TFT0), 제1 패시베이션막(140), 유기막(170), 제1 화소 전극(PE1), 제2 패시베이션막(160) 및 제2 화소 전극(PE2)을 포함한다.

상기 유기막(170)은 상기 표시 기판의 표시 영역(DA)에서 상기 패시베이션막(140) 상에 형성된다.

상기 유기막(170)은 상기 표시 영역(DA)에서 표면을 평탄화하고, 상기 데이터 패턴과 상기 제1 화소 전극(PE1) 또는 상기 제2 화소 전극(PE2) 간의 기생 커패시턴스를 감소시킨다. 상기 유기막(150)은 상기 표시 영역(DA)에서 약 2ㅼm의 두께를 가질 수 있다.

상기 유기막(170)은 상기 표시 기판의 주변 영역(PA)에서 상기 패시베이션막(140) 상에 형성된다. 상기 유기막(170)은 상기 캐패시터부(220)에 대응되는 상기 제1 패시베이션막(140)을 부분적으로 노출하는 개구부(OP)를 갖는다.

상기 제3 전극(225)은 상기 개구부(OP)를 갖는 상기 유기막(170) 상에 형성된다. 상기 제2 전극(223), 상기 제3 전극(225) 및 상기 제2 전극(223) 및 상기 제3 전극(225) 간의 상기 제1 패시베이션막(140)은 상기 제3 캐패시터(Cgs3)를 형성한다. 따라서, 상기 제3 캐패시터(Cgs3)는 제3 캐패시턴스를 갖는다. 상기 캐패시터(220)에 대응되는 상기 유기막(150)이 제거되어 상기 제2 전극(223) 및 상기 제3 전극(225) 간에는 상기 제1 패시베이션막(140)만 존재하므로, 상기 제3 캐패시터(Cgs3)가 상기 캐패시터(220)의 면적을 더 감소시킬 수 있다. 이와 다르게, 상기 주변 영역(PA)에서 상기 캐패시터부(220)에 대응되는 상기 유기막(150)이 완전히 제거하지 않고, 부분적으로 제거되어, 상기 캐패시터부(220)에 대응되는 상기 유기막(150)이 상기 캐패시터부(220)에 대응되지 않는 상기 유기막(150)보다 작은 두께를 가질 수 있다.

도 9a 내지 도 9c는 도 8의 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.

도 9a를 참조하면, 상기 데이터 패턴이 형성된 베이스 기판(100) 상에 제1 패시베이션막(140) 및 유기막(170)을 형성하고, 하프톤(half-tone) 마스크 또는 슬릿 마스크인 제3 마스크를 이용한 사진 식각 공정으로 상기 주변 영역(PA)의 제1 전극(221)을 부분적으로 노출하는 제1 컨택홀(CT1)을 형성하고, 이와 동시에 상기 캐패시터부(220)에 대응되는 제1 패시베이션막(140)을 부분적으로 노출하는 개구(OP)를 형성한다.

예를 들어, 상기 제3 마스크를 이용한 사진 식각 공정으로 상기 게이트 절연막(120), 상기 제1 패시베이션막(140) 및 상기 유기막(170)에 상기 제1 전극(221)을 부분적으로 노출하는 제1 컨택홀(CT1)을 형성한다. 동시에, 상기 제3 마스크를 이용한 사진 식각 공정으로 상기 캐패시터부(220)에 대응되는 상기 유기막(170)에 상기 캐패시터부(220)에 대응되는 상기 제1 패시베이션막(140)을 부분적으로 노출하는 개구(OP)를 형성한다.

도 9b를 참조하면, 상기 제1 컨택홀(CT1) 및 상기 개구(OP)가 형성된 상기 유기막(170) 상에 제1 투명 전극층을 형성한다. 상기 제1 투명 전극층은 투명한 도전성 물질을 포함할 수 있으며, 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)를 포함할 수 있다. 이어서, 제4 마스크를 이용하여 상기 제1 투명 전극층을 패터닝하여 제1 투명 전극 패턴을 형성한다. 상기 제1 투명 전극 패턴은 표시 영역(DA)의 제1 화소 전극(PE1), 주변 영역(PA)의 캐패시터부(220)의 제3 전극(225) 및 상기 제3 전극으로부터 연장된 제1 연결 전극(CE1)을 포함한다.

이에 따라, 상기 제2 전극(223), 상기 제3 전극(225) 및 상기 제2 전극(223) 및 상기 제3 전극(225) 간의 상기 제1 패시베이션막(140)은 제3 캐패시터(Cgs3)를 형성한다.

도 9c를 참조하면, 상기 제1 투명 패턴이 형성된 베이스 기판(100) 상에 제2 패시베이션막(160)을 형성하고, 제5 마스크를 이용한 사진 식각 공정으로 상기 게이트 절연막(120), 상기 제1 패시베이션막(140), 상기 유기막(150) 및 제2 패시베이션막(160)에 홀들을 형성한다.

예를 들어, 상기 표시 영역(DA)의 상기 화소 트랜지스터(TFT0)의 제2 입력 전극(DE1)을 부분적으로 노출하는 화소 컨택홀(CT0)을 형성한다. 또한, 상기 주변 영역(PA)의 상기 제2 전극(223)을 부분적으로 노출하는 제2 컨택홀(CT2) 및 상기 제3 연결 전극(CE3)을 부분적으로 노출하는 제3 컨택홀(CT3)을 형성한다.

다시 도 8을 참조하면, 상기 표시 영역(DA)의 화소 컨택홀(CT0) 및 상기 주변 영역(PA)의 제2 및 제3 컨택홀(CT2, CT3)이 형성된 상기 제2 패시베이션막(160) 상에 제2 투명 전극층을 형성한다. 상기 제2 투명 전극층은 투명한 도전성 물질을 포함할 수 있으며, 예를 들어, 인듐 틴 옥사이드(Indium Tin Oxide) 또는 인듐 징크 옥사이드(Indium Zinc Oxide)를 포함할 수 있다. 이어서, 제6 마스크를 이용하여 상기 제2 투명 전극층을 패터닝하여 제2 투명 전극 패턴을 형성한다. 상기 제2 투명 전극 패턴은 표시 영역(DA)의 제2 화소 전극(PE2), 주변 영역(DA)의 캐패시터부(22)의 제4 전극(227) 및 상기 제4 전극(227)으로부터 연장된 제2 연결 전극(CE2)을 포함한다.

이에 따라, 상기 표시 영역(DA)에서 상기 화소 컨택홀(CT0)을 통하여 상기 화소 트랜지스터(TFT0)의 제2 입력 전극(DE1)과 상기 제2 화소 전극(PE2)이 전기적으로 연결된다. 또한, 상기 주변 영역(PA)에는 상기 제2 연결 전극(CE2)이 상기 제2 컨택홀(CT2)을 통하여 상기 제2 전극(223)에 전기적으로 연결되어, 상기 제2 전극(223)은 상기 제4 전극(227)에 전기적으로 연결된다. 또한, 상기 주변 영역(PA)에는 상기 제2 연결 전극(CE2)이 상기 제3 컨택홀(CT3)을 통하여 상기 제3 연결 전극(CE3)에 전기적으로 연결되어, 상기 제3 연결 전극(CE3)은 상기 제4 전극(227)에 전기적으로 연결된다.

본 발명에 따르면, 게이트 구동회로의 캐패시터부가 제1 내지 제4 전극들을 포함하여 병렬 연결된 복수의 캐패시터들을 형성함으로써, 게이트 구동회로의 집적 면적을 감소시킬 수 있다. 따라서, 표시 장치의 베젤의 크기를 감소시킬 수 있다.

1000, 2000: 표시 기판 100: 베이스 기판
200: 게이트 구동회로 220: 캐패시터부
221: 제1 전극 223: 제2 전극
225: 제3 전극 227: 제4 전극
TFT0: 화소 트랜지스터 TFT1: 제1 트랜지스터
CE1: 제1 연결 전극 CE2: 제2 연결 전극
CE3: 제3 연결 전극

Claims

복수의 스테이지들이 복수의 게이트 배선들에 게이트 신호들을 출력하는 게이트 구동회로에서, 각 스테이지는
제어 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 출력 전극으로 출력하는 회로 트랜지스터;
상기 회로 트랜지스터에 인접하여 배치되고, 제1 전극, 상기 제1 전극 상에 형성된 제2 전극, 상기 제2 전극 상에 형성되는 제3 전극 및 제3 전극 상에 제4 전극을 포함하는 캐패시터부;
상기 제어 전극과 상기 제1 및 제3 전극들을 전기적으로 연결하는 제1 연결 전극; 및
상기 출력 전극과 상기 제2 및 제4 전극들을 전기적으로 연결하는 제2 연결 전극을 포함하는 게이트 구동회로.
제1항에 있어서, 상기 제1 연결 전극은 상기 제3 전극으로부터 연장되고 상기 제1 전극을 노출하는 제1 컨택홀을 통해 상기 제1 전극과 상기 제3 전극을 전기적으로 연결하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제2 연결 전극은 상기 제4 전극으로부터 연장되고, 상기 제2 전극을 노출하는 제2 컨택홀을 통해 상기 제2 전극과 상기 제4 전극을 전기적으로 연결하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 전극은 상기 제어 전극과 동일한 물질을 포함하고,
상기 제2 전극은 상기 출력 전극과 동일한 물질을 포함하며,
상기 제3 및 제4 전극은 투명 도전성 물질을 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서,
상기 제1 전극 및 상기 제2 전극 사이에 배치된 게이트 절연막;
상기 제2 전극 및 상기 제3 전극 사이에 배치된 제1 패시베이션막; 및
상기 제3 전극 및 상기 제4 전극 사이에 배치된 제2 패시베이션막을 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 캐패시터부는,
상기 제1 전극, 상기 제2 전극 및 상기 제1 및 제2 전극들 간의 상기 게이트 절연막을 포함하는 제1 캐패시터;
상기 제3 전극, 상기 제4 전극 및 상기 제3 및 제4 전극들 간의 상기 제2 패시베이션막을 포함하는 제2 캐패시터; 및
상기 제2 전극, 상기 제3 전극 및 상기 제2 및 제3 전극들 간의 제1 패시베이션막을 포함하는 제3 캐패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제1 패시베이션막 및 상기 제3 전극 사이에 배치된 유기막을 더 포함하고,
상기 캐패시터부는,
상기 제1 전극, 상기 제2 전극 및 상기 제1 및 제2 전극들 간의 상기 게이트 절연막을 포함하는 제1 캐패시터;
상기 제3 전극, 상기 제4 전극 및 상기 제3 및 제4 전극들 간의 상기 제2 패시베이션막을 포함하는 제2 캐패시터; 및
상기 제2 전극, 상기 제3 전극 및 상기 제2 및 제3 전극들 간의 제1 패시베이션막과 유기막을 포함하는 제3 캐패시터를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 전극에 인접하여 배치되고, 상기 제1 전극과 동일한 물질을 포함하고, 상기 제2 연결 전극과 전기적으로 연결되는 제3 연결 전극을 더 포함하는 것을 특징으로 하는 게이트 구동회로.
표시 영역과, 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 베이스 기판;
상기 표시 영역에 형성되고, 서로 교차하는 게이트 라인과 데이터 라인에 연결된 화소 트랜지스터, 상기 화소 트랜지스터와 절연된 제1 화소 전극 및 상기 화소 트랜지스터들과 연결되고, 상기 제1 화소 전극 상부에 배치된 제2 화소 전극을 포함하는 화소부; 및
상기 주변 영역에 형성되고, 복수의 스테이지들이 상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동회로를 포함하고, 상기 게이트 구동회로의 각 스테이지는,
제어 전극으로 입력되는 제어 신호에 응답하여 상기 게이트 신호를 출력 전극으로 출력하는 회로 트랜지스터;
상기 회로 트랜지스터에 인접하여 배치되고, 제1 전극, 상기 제1 전극 상에 형성된 제2 전극, 상기 제2 전극 상에 형성되는 제3 전극 및 제3 전극 상에 제4 전극을 포함하는 캐패시터부;
상기 제어 전극과 상기 제1 및 제3 전극들을 전기적으로 연결하는 제1 연결 전극; 및
상기 출력 전극과 상기 제2 및 제4 전극들을 전기적으로 연결하는 제2 연결 전극을 포함하는 표시 기판.
제9항에 있어서, 상기 제1 전극은 상기 게이트 라인 및 상기 제어 전극과 동일한 물질을 포함하고,
상기 제2 전극은 상기 데이터 라인 및 상기 출력 전극과 동일한 물질을 포함하고,
상기 제3 전극은 상기 제1 화소 전극과 동일한 물질을 포함하며,
상기 제4 전극은 상기 제2 화소 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 기판.
제9항에 있어서, 상기 제1 연결 전극은 상기 제3 전극으로부터 연장되고, 상기 제1 전극을 노출하는 제1 컨택홀을 통해 상기 제1 전극과 상기 제3 전극을 전기적으로 연결하는 것을 특징으로 하는 표시 기판.
제9항에 있어서, 상기 제2 연결 전극은 상기 제4 전극으로부터 연장되고, 상기 제2 전극을 노출하는 제2 컨택홀을 통해 상기 제2 전극과 상기 제4 전극을 전기적으로 연결하는 것을 특징으로 하는 표시 기판.
제12항에 있어서, 상기 게이트 라인으로부터 연장되어 상기 제1 전극에 인접하게 배치되고, 상기 제2 연결 전극과 전기적으로 연결되는 제3 연결 전극을 더 포함하는 것을 특징으로 하는 표시 기판.
베이스 기판 상의 표시 영역에 게이트 라인 및 상기 게이트 라인으로부터 연장된 화소 트랜지스터의 제1 제어 전극 및 상기 표시 영역을 둘러싸는 주변 영역에 회로 트랜지스터의 제2 제어 전극 및 상기 제2 제어 전극으로부터 연장된 캐패시터부의 제1 전극을 포함하는 게이트 패턴을 형성하는 단계;
상기 게이트 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 상기 게이트 라인과 교차하는 데이터 라인 및 상기 화소 트랜지스터의 제1 출력/입력 전극, 상기 주변 영역에 상기 회로 트랜지스터의 제2 출력/입력 전극 및 상기 제2 출력 전극으로부터 연장된 상기 캐패시터부의 제2 전극을 포함하는 데이터 패턴을 형성하는 단계;
상기 데이터 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 제1 화소 전극, 상기 주변 영역에 상기 캐패시터부의 제3 전극 및 상기 제1 전극과 제3 전극을 전기적으로 연결하는 제1 연결 전극을 포함하는 제1 투명 전극 패턴을 형성하는 단계;
상기 제1 투명 전극 패턴이 형성된 상기 베이스 기판 상의 상기 표시 영역에 상기 제1 화소 전극과 중첩하는 제2 화소 전극, 상기 주변 영역에 상기 캐패시터부의 제4 전극 및 상기 제2 전극과 제4 전극을 전기적으로 연결하는 제2 연결 전극을 포함하는 제2 투명 전극 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
제14항에 있어서, 상기 데이터 패턴을 형성하기 전에,
상기 게이트 패턴이 형성된 상기 베이스 기판 상에 게이트 절연막 및 데이터 금속층을 형성하는 단계; 및
상기 데이터 금속층을 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제14항에 있어서, 상기 제1 투명 전극 패턴을 형성하기 전에,
상기 데이터 패턴이 형성된 상기 베이스 기판 상에 제1 패시베이션막 및 유기막을 순차적으로 형성하는 단계; 및
상기 게이트 절연막, 제1 패시베이션막 및 유기막을 제거하여 상기 제1 전극을 부분적으로 노출하는 단계를 더 포함하고,
상기 제1 투명 전극 패턴을 형성하는 단계는,
상기 유기막 상에 상기 제2 전극과 중첩하는 상기 제3 전극 및 상기 제3 전극으로부터 연장되고 노출된 상기 제1 전극과 전기적으로 연결된 제1 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제16항에 있어서, 상기 유기막을 제거하여 상기 캐패시터부에 대응되는 상기 제1 패시베이션막을 노출하는 단계를 더 포함하고,
상기 제3 전극 및 상기 제1 연결 전극을 형성하는 단계는,
노출된 상기 제1 패시베이션막 상에 상기 제3 전극을 형성하는 단계; 및
상기 유기막 상에 상기 제3 전극으로부터 연장되고 노출된 상기 제1 전극과 전기적으로 연결된 제1 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제14항에 있어서, 상기 제2 투명 전극 패턴을 형성하기 전에,
상기 제2 투명 전극 패턴이 형성된 상기 베이스 기판 상에 제2 패시베이션막을 형성하는 단계; 및
상기 제1 패시베이션막, 유기막 및 제2 패시베이션막을 부분적으로 제거하여 상기 제2 전극을 부분적으로 노출하는 단계를 더 포함하고,
상기 제2 투명 전극 패턴을 형성하는 단계는,
상기 제2 패시베이션막 상에 상기 제3 전극과 중첩하는 상기 제4 전극 및 상기 제4 전극으로부터 연장되고 노출된 상기 제2 전극과 전기적으로 연결된 제2 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제14항에 있어서, 상기 게이트 패턴을 형성하는 단계는,
상기 베이스 기판 상의 상기 주변 영역에 상기 게이트 라인으로부터 연장되어 상기 제1 전극에 인접하게 배치되는 제3 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제19항에 있어서, 상기 제2 투명 전극 패턴을 형성하기 전에,
상기 제2 투명 전극 패턴이 형성된 상기 베이스 기판 상에 제2 패시베이션막을 형성하는 단계; 및
상기 게이트 절연막, 제1 패시베이션막, 유기막 및 제2 패시베이션막을 부분적으로 제거하여 상기 제3 연결 전극을 부분적으로 노출하는 단계를 더 포함하고,
상기 제2 투명 전극 패턴을 형성하는 단계는,
상기 제2 패시베이션막 상에 상기 제3 전극과 중첩하는 상기 제4 전극 및 상기 제4 전극으로부터 연장되고 노출된 상기 제3 연결 전극에 전기적으로 연결된 상기 제2 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.