KR20130009507A - Organic electroluminescence display device and method of manufacturing the same - Google Patents

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Abstract

PURPOSE: An organic light emitting display device and a manufacturing method thereof are provided to increase an emission area by commonly connecting a power supply line to a first pixel area and a second pixel area to decrease a non-emission area. CONSTITUTION: A first semiconductor pattern and a second semiconductor pattern are formed on a substrate(1). A first gate electrode, a second gate electrode, a second storage electrode(21), a first electrode(22), and a metal pattern(15a) are formed by patterning a first insulation layer(11), a conductive layer, and a first metal layer on the substrate. A first storage electrode(19) and a second semiconductor layer are formed on the substrate from the first semiconductor pattern and the second semiconductor pattern. A second insulation layer(23) including a plurality of contact holes and an open part is formed on the substrate. A first source electrode, a second source electrode, a first drain electrode, and a second drain electrode are formed on the second insulation layer.

Description

유기전계발광 표시장치 및 그 제조 방법{Organic electroluminescence display device and method of manufacturing the same}Organic electroluminescent display device and method of manufacturing the same {Organic electroluminescence display device and method of manufacturing the same}

실시예는 유기전계발광 표시장치에 관한 것이다.Embodiments relate to an organic light emitting display device.

실시예는 유기전계발광 표시장치의 제조 방법에 관한 것이다.Embodiments are directed to a method of manufacturing an organic light emitting display device.

정보를 표시하기 위한 표시 장치가 다양하게 개발되고 있다.Various display apparatuses for displaying information have been developed.

표시 장치는 유기전계발광 표시장치, 액정표시장치, 플라즈마 디스플레에 패널, 전기영동 표시장치, 전계발광 표시장치 등을 포함한다.The display device includes an organic light emitting display, a liquid crystal display, a plasma display panel, an electrophoretic display, an electroluminescent display, and the like.

유기전계발광 표시장치는 자발 발광, 넓은 시야각, 고 해상도, 용이한 제조 공정, 빠른 응답 속도, 저전압 구동 등의 장점을 가진다. The organic light emitting display device has advantages such as spontaneous light emission, wide viewing angle, high resolution, easy manufacturing process, fast response speed, low voltage driving, and the like.

이러한 장점으로 인해, 유기전계발광 표시장치는 차세대 표시장치로서 각광 받고 있다.Due to these advantages, the organic light emitting display device is in the spotlight as the next generation display device.

유기전계발광 표시장치는 박막 트랜지스터와 유기전계발광 소자를 형성해야 하므로, 공정 수가 많아지고 이에 따라 공정 시간이 길어지는 문제가 있다.The organic light emitting display device needs to form a thin film transistor and an organic light emitting element, and thus there is a problem in that the number of processes increases and thus the process time becomes long.

유기전계발광 표시장치는 박막 트랜지스터와 유기전계발광 소자를 형성해야 하므로, 전체적인 두께가 두꺼워지는 문제가 있다.The organic light emitting display device needs to form a thin film transistor and an organic light emitting display device, so that the overall thickness becomes thick.

실시예는 두께를 최소화하는 유기전계발광 표시장치를 제공한다.The embodiment provides an organic light emitting display device that minimizes thickness.

실시예는 공정 수를 최소화할 수 있는 유기전계발광 표시장치를 제공한다.The embodiment provides an organic light emitting display device capable of minimizing the number of processes.

실시예에 따르면, 유기전계발광 표시장치의 제조 방법은, 기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계; 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계; 상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 상에 제2 금속막을 형성하고 패터닝하여 제1 및 제2 소오스 전극 및 제1 및 제2 드레인 전극을 형성하는 단계를 포함하고, 상기 이중층에서 상기 제2 드레인 전극과 연결되는 상기 제1 전극 상에 상기 금속 패턴은 제거된다.According to an embodiment, a method of manufacturing an organic light emitting display device may include forming first and second semiconductor patterns on a substrate; Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern; Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns; Forming a second insulating layer including a plurality of contact holes and openings on the substrate; And forming and patterning a second metal film on the second insulating film to form first and second source electrodes and first and second drain electrodes, wherein the second layer is connected to the second drain electrode. The metal pattern is removed on the first electrode.

실시예에 따르면, 유기전계발광 표시장치의 제조 방법은, 기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계; 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계; 상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 상에 제2 금속막을 형성하고 상기 개구부에서 상기 제2 금속막과 상기 이중층의 금속 패턴을 패터닝하여 드레인 전극과 연결 전극을 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing an organic light emitting display device may include forming first and second semiconductor patterns on a substrate; Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern; Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns; Forming a second insulating layer including a plurality of contact holes and openings on the substrate; And forming a second metal film on the second insulating film and patterning the second metal film and the metal pattern of the double layer in the opening to form a drain electrode and a connection electrode.

실시예에 따르면, 유기전계발광 표시장치의 제조 방법은, 기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계; 상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계; 상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계; 상기 개구부의 상기 이중층의 금속 패턴을 제거하는 단계; 및 상기 제2 절연막 상에 제2 금속막을 형성하고 상기 개구부에서 상기 제2 금속막을 패터닝하여 상기 제1 전극에 연결된 드레인 전극을 형성하는 단계를 포함한다.According to an embodiment, a method of manufacturing an organic light emitting display device may include forming first and second semiconductor patterns on a substrate; Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern; Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns; Forming a second insulating layer including a plurality of contact holes and openings on the substrate; Removing the metal pattern of the bilayer of the opening; And forming a second metal film on the second insulating film and patterning the second metal film in the opening to form a drain electrode connected to the first electrode.

실시예에 따르면, 유기전계발광 표시장치는, 제1 트랜지스터; 상기 제1 트랜지스터와 연결된 제2 트랜지스터; 상기 제1 및 제2 트랜지스터 사이에 스토리지 캐패시터; 및 상기 제2 트랜지스터와 연결된 유기전계발광 소자를 포함하고, 상기 유기전계발광 소자의 제1 전극은 상기 제1 및 제2 트랜지스터의 제1 및 제2 게이트 전극과 동일층에 형성된다.According to an embodiment, the organic light emitting display device may include a first transistor; A second transistor connected to the first transistor; A storage capacitor between the first and second transistors; And an organic light emitting diode connected to the second transistor, wherein the first electrode of the organic light emitting diode is formed on the same layer as the first and second gate electrodes of the first and second transistors.

실시예에 의하면, 유기전계발광 소자의 제1 전극이 게이트 전극과 동일 층에 형성하고 그 위에 발광층 및 제2 전극을 더해 유기전계발광 소자를 형성함으로써, 유기전계발광 표시장치의 두께를 최소화할 수 있다. According to the embodiment, the thickness of the organic light emitting display device can be minimized by forming the first electrode of the organic light emitting device on the same layer as the gate electrode and adding the light emitting layer and the second electrode thereon to form the organic light emitting device. have.

실시예에 의하면, 인접하는 제1 및 제2 화소 영역 사이에 전원 공급 라인이 형성되고, 전원 공급 라인이 제1 및 제2 화소 영역에 공통으로 연결됨으로써, 전원 공급 라인의 개수를 줄이고 비 발광 영역의 면적을 줄여 발광 영역의 면적을 확대할 수 있어 개구율이 향상될 수 있다.In some embodiments, a power supply line is formed between adjacent first and second pixel regions, and the power supply line is commonly connected to the first and second pixel regions, thereby reducing the number of power supply lines and reducing the number of non-light emitting regions. The area of the light emitting area can be increased by reducing the area of the light emitting area, thereby improving the aperture ratio.

실시예에 의하면, 유기전계발광 소자의 제1 전극이 게이트 전극의 도전 패턴과 동일층에 형성되고, 구동 트랜지스터(제2 트랜지스터)의 드레인 전극이 개구부를 통해 유기전계발광 소자의 제1 전극에 연결되므로, 종래와 같이 절연막과 제1 전극이 추가적으로 형성되지 않아도 되므로 공정 수와 공정 시간이 현저히 줄어들 수 있다. According to the embodiment, the first electrode of the organic light emitting element is formed on the same layer as the conductive pattern of the gate electrode, and the drain electrode of the driving transistor (second transistor) is connected to the first electrode of the organic light emitting element through the opening. Therefore, since the insulating film and the first electrode do not need to be additionally formed as in the related art, the number of processes and the process time can be significantly reduced.

도 1은 실시예에 따른 유기전계발광 표시장치를 도시한 평면도이다.
도 2는 도 1의 유기전계발광 표시장치의 I-I' 라인을 따라 절단한 단면도이다.
도 3a 내지 도 3i는 제1 실시예에 따른 유기전계발광 표시장치를 제조하기 위한 공정을 도시한 도면이다.
도 4a 내지 도 4d는 제2 실시예에 따른 유기전계발광 표시장치를 제조하기 위한 공정을 도시한 도면이다.
도 5는 도 3e에서 개구부의 에지 영역에 있는 금속막이 제거된 모습을 도시한 평면도이다.1 is a plan view illustrating an organic light emitting display device according to an embodiment.
FIG. 2 is a cross-sectional view taken along the line II ′ of the organic light emitting display device of FIG. 1.
3A to 3I illustrate a process for manufacturing the organic light emitting display device according to the first embodiment.
4A to 4D illustrate a process for manufacturing the organic light emitting display device according to the second embodiment.
FIG. 5 is a plan view illustrating a metal film in the edge region of the opening of FIG. 3E being removed.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. In addition, when expressed as "up (up) or down (down)" may include the meaning of the down direction as well as the up direction based on one component.

도 1은 실시예에 따른 유기전계발광 표시장치를 도시한 평면도이다.1 is a plan view illustrating an organic light emitting display device according to an embodiment.

도 1을 참조하면, 실시예에 따른 유기전계발광 표시장치는 제1 및 제2 트랜지스터(10, 20), 스토리지 캐패시터(Cst) 및 유기전계발광 소자(80)를 포함할 수 있다.Referring to FIG. 1, an organic light emitting display device according to an embodiment may include first and second transistors 10 and 20, a storage capacitor Cst, and an organic light emitting display device 80.

상기 제1 트랜지스터(10)는 상기 게이트 라인(16), 데이터 라인(31) 및 상기 스토리지 캐패시터(Cst)에 전기적으로 연결될 수 있다. The first transistor 10 may be electrically connected to the gate line 16, the data line 31, and the storage capacitor Cst.

상기 게이트 라인(16)과 상기 데이터 라인(31)은 교차하여 화소 영역을 정의할 수 있다. 따라서, 상기 유기전계발광 표시장치에는 다수의 게이트 라인(16)과 다수의 데이터 라인(31)의 교차에 의해 정의된 다수의 화소 영역들이 배열될 수 있다. The gate line 16 and the data line 31 may cross each other to define a pixel area. Therefore, in the organic light emitting display device, a plurality of pixel areas defined by the intersection of the plurality of gate lines 16 and the plurality of data lines 31 may be arranged.

상기 화소 영역에는 제1 및 제2 트랜지스터(10, 20), 스토리지 캐패시터(Cst) 및 유기전계발광 소자(80)가 형성될 수 있다. First and second transistors 10 and 20, a storage capacitor Cst, and an organic light emitting diode 80 may be formed in the pixel region.

상기 제1 트랜지스터(10)는 각 화소 영역을 선택하여 주기 위한 기능을 할 수 있다. 예컨대, 상기 게이트 라인(16)으로 제공된 게이트 신호에 의해 상기 제1 트랜지스터(10)가 턴온되고, 상기 데이터 라인(31)으로 제공된 데이터 신호가 상기 제1 트랜지스터(10)를 경유하여 상기 스토리지 캐패시터(Cst)에 저장될 수 있다. The first transistor 10 may function to select each pixel region. For example, the first transistor 10 is turned on by the gate signal provided to the gate line 16, and the data signal provided to the data line 31 passes through the first transistor 10. Cst).

상기 제1 트랜지스터(10)는 화소 영역을 선택하기 위한 스위칭 트랜지스터일 수 있다. The first transistor 10 may be a switching transistor for selecting a pixel region.

상기 스토리지 캐패시터(Cst)는 제1 및 제2 트랜지스터(10, 20) 사이에 전기적으로 연결될 수 있다.The storage capacitor Cst may be electrically connected between the first and second transistors 10 and 20.

상기 제2 트랜지스터(20)에는 전원 공급 라인(28)이 전기적으로 연결될 수 있다. 상기 제2 트랜지스터(20)는 상기 게이트 라인(16)으로 제공된 게이트 신호에 의해 턴온될 수 있다. The power supply line 28 may be electrically connected to the second transistor 20. The second transistor 20 may be turned on by a gate signal provided to the gate line 16.

상기 제2 트랜지스터(20)가 턴온되면, 상기 전원 공급 라인(28)으로 제공된 전원 전압이 상기 스토리지 캐패시터(Cst)로 공급될 수 있다. When the second transistor 20 is turned on, a power supply voltage provided to the power supply line 28 may be supplied to the storage capacitor Cst.

따라서, 상기 스토리지 캐패시터(Cst)는 상기 데이터 신호와 상기 전원 전압을 포함하는 구동 전압이 상기 유기전계발광 소자(80)로 공급되어, 상기 유기전계발광 소자(80)로부터 광이 발광될 수 있다. Accordingly, the storage capacitor Cst may be supplied with a driving voltage including the data signal and the power supply voltage to the organic light emitting diode 80 to emit light from the organic light emitting diode 80.

상기 제1 및 제2 트랜지스터(10, 20)는 상기 게이트 라인(16)에 공통으로 연결되어, 상기 게이트 라인(16)으로 제공된 게이트 신호에 의해 동시에 턴온될 수 있다. The first and second transistors 10 and 20 may be connected to the gate line 16 in common, and may be simultaneously turned on by a gate signal provided to the gate line 16.

상기 제2 트랜지스터(20)는 상기 유기전계발광 소자(80)를 발광시키기 위한 구동 전압을 생성하기 위한 구동 트랜지스터일 수 있다. The second transistor 20 may be a driving transistor for generating a driving voltage for emitting the organic light emitting diode 80.

상기 전원 공급 라인(28)은 제1 콘택홀(26)을 통해 상기 제2 트랜지스터(20)의 드레인 영역에 전기적으로 연결될 수 있다. The power supply line 28 may be electrically connected to the drain region of the second transistor 20 through the first contact hole 26.

보조 전극 라인(18)이 상기 전원 공급 라인(28)과 평행하게 중첩되어 형성될 수 있다. 상기 보조 전극 라인(18)은 다수의 제2 콘택홀(12)을 통해 상기 전원 공급 라인(28)과 전기적으로 연결될 수 있다. The auxiliary electrode line 18 may be formed to overlap the power supply line 28 in parallel. The auxiliary electrode line 18 may be electrically connected to the power supply line 28 through a plurality of second contact holes 12.

상기 보조 전극 라인(18)은 전원 공급 라인(28)의 저항 성분을 보상하여 주어 보다 더 원활하게 전원 전압이 흐르도록 도와주는 역할을 할 수 있다. 즉, 상기 보조 전극 라인(18)은 상기 게이트 라인(16)과 동일층에 동일 금속 물질로 형성될 수 있다. 따라서, 상기 보조 전극 라인(18)이 상기 전원 공급 라인(28)의 전기적으로 연결됨에 따라, 상기 전원 공급 라인(28)의 전원 전압이 지연되지 않고 원활하게 흐를 수 있다. The auxiliary electrode line 18 may serve to compensate for the resistance component of the power supply line 28 so that the power voltage flows more smoothly. That is, the auxiliary electrode line 18 may be formed of the same metal material on the same layer as the gate line 16. Therefore, as the auxiliary electrode line 18 is electrically connected to the power supply line 28, the power supply voltage of the power supply line 28 may flow smoothly without delay.

상기 유기전계발광 소자(80)는 제1 전극 및 발광층 및 제2 전극(미도시)을 포함할 수 있다. The organic light emitting diode 80 may include a first electrode, a light emitting layer, and a second electrode (not shown).

상기 제1 전극은 아노드 전극의 기능을 갖고, 제2 전극은 캐소드 전극의 기능을 가질 수 있지만, 이에 한정하지 않는다. 즉, 상기 제1 전극은 캐소드 전극의 기능을 갖고, 상기 제2 전극은 아노드 전극의 기능을 가질 수도 있다.The first electrode may have a function of an anode electrode, and the second electrode may have a function of a cathode electrode, but is not limited thereto. That is, the first electrode may have a function of a cathode electrode, and the second electrode may have a function of an anode electrode.

실시예에서는 편의상 제1 전극은 아노드 전극의 기능을 갖고, 제2 전극은 캐소드 전극의 기능을 갖는 것으로 설명한다.In the embodiment, for convenience, the first electrode has a function of an anode electrode, and the second electrode has a function of a cathode electrode.

상기 제1 전극이 제1 및 제2 트랜지스터(10, 20)의 게이트 전극의 도전 패턴과 동일 층에 동일 물질로 형성될 수 있다. The first electrode may be formed of the same material on the same layer as the conductive patterns of the gate electrodes of the first and second transistors 10 and 20.

상기 제1 전극 상에 상기 발광층이 형성되고, 상기 발광층 상에 상기 제2 전극이 형성되어,화소 영역의 유기전계발광 소자(80)가 형성될 수 있다.The emission layer may be formed on the first electrode, and the second electrode may be formed on the emission layer to form an organic light emitting diode 80 in the pixel region.

상기 발광층은 적색 발광 물질에 의한 적색 광을 발광하는 적색 발광층, 녹색 발광 물질에 의한 녹색 광을 발광하는 녹색 발광층 및 청색 발광 물질에 의한 청색 광을 발광하는 청색 발광층을 포함할 수 있다. The light emitting layer may include a red light emitting layer emitting red light by a red light emitting material, a green light emitting layer emitting green light by a green light emitting material, and a blue light emitting layer emitting blue light by a blue light emitting material.

상기 발광층은 유기 발광 물질일 수 있다. The emission layer may be an organic emission material.

통상적으로 종래에는 구동 트랜지스터의 드레인 전극 위에 절연막을 형성하고, 절연막에 형성된 콘택홀을 통해 드레인 전극과 제1 전극이 연결되었다. In general, an insulating film is formed on the drain electrode of the driving transistor, and the drain electrode and the first electrode are connected through a contact hole formed in the insulating film.

실시예에 의하면, 제1 전극이 게이트 전극과 동일 층에 형성하고 그 위에 발광층 및 제2 전극을 더해 유기전계발광 소자(80)를 형성함으로써, 유기전계발광 표시장치의 두께를 최소화할 수 있다. According to the embodiment, the thickness of the organic light emitting display device can be minimized by forming the first electrode on the same layer as the gate electrode and adding the light emitting layer and the second electrode thereon to form the organic light emitting display device 80.

즉, 구동 트랜지스터(제2 트랜지스터)의 드레인 전극이 게이트 전극과 동일 층에 형성된 제1 전극에 연결됨으로써, 절연막과 절연막 위에 제1 전극을 추가로 형성할 필요가 없다.That is, since the drain electrode of the driving transistor (second transistor) is connected to the first electrode formed on the same layer as the gate electrode, it is not necessary to further form the first electrode on the insulating film and the insulating film.

한편, 제1 화소 영역의 왼측에 제1 화소 영역의 데이터 라인이 형성되고, 제2 화소 영역의 오른측에 제2 화소 영역의 데이터 라인이 형성되며, 상기 제1 및 제2 화소 영역 사이에 전원 공급 라인(28)이 형성될 수 있다. Meanwhile, a data line of the first pixel region is formed on the left side of the first pixel region, a data line of the second pixel region is formed on the right side of the second pixel region, and a power supply is formed between the first and second pixel regions. Supply line 28 may be formed.

상기 전원 공급 라인(28)은 좌우로 인접하는 제1 및 제2 화소 영역에 공통으로 연결될 수 있다. The power supply line 28 may be commonly connected to the first and second pixel areas adjacent to the left and right.

다시 말해, 상기 제1 화소 영역의 제2 트랜지스터의 제2 드레인 영역과 상기 제2 화소 영역의 제2 트랜지스터의 제2 드레인 영역은 일체로 형성될 수 있다. In other words, the second drain region of the second transistor of the first pixel region and the second drain region of the second transistor of the second pixel region may be integrally formed.

상기 제2 드레인 영역은 상기 제1 및 제2 화소 영역에 공통으로 형성될 수 있다. The second drain region may be formed in common with the first and second pixel regions.

상기 제2 드레인 영역은 상기 전원 공급 라인(28)을 교차할 수 있다. 즉, 상기 전원 공급 라인(28)은 상기 데이터 라인과 평행하게 형성되고, 상기 제2 드레인 영역은 상기 게이트 라인과 평행하게 형성될 수 있다. 따라서, 상기 제2 드레인 영역은 상기 전원 공급 라인(28)을 가로질러 형성될 수 있다. The second drain region may cross the power supply line 28. That is, the power supply line 28 may be formed in parallel with the data line, and the second drain region may be formed in parallel with the gate line. Thus, the second drain region may be formed across the power supply line 28.

상기 전원 공급 라인(28)은 상기 전원 공급 라인(28)과 제2 드레인 영역이 교차하는 영역에서 상기 제1 콘택홀(26)을 통해 상기 제2 드레인 영역과 전기적으로 연결될 수 있다. The power supply line 28 may be electrically connected to the second drain region through the first contact hole 26 in a region where the power supply line 28 and the second drain region cross each other.

상기 전원 공급 라인(28)을 기준으로 제1 화소 영역의 제1 및 제2 트랜지스터(10, 20)와 유기전계발광 소자(80)와 제2 화소 영역의 제1 및 제2 트랜지스터(10, 20)와 유기전계발광 소자(80)는 대칭적으로 형성될 수 있다. The first and second transistors 10 and 20 and the organic light emitting display device 80 and the first and second transistors 10 and 20 in the second pixel area of the first pixel area based on the power supply line 28. ) And the organic light emitting display device 80 may be formed symmetrically.

통상적으로 종래에는 각 화소 영역마다 전원 공급 라인이 형성되었다.In general, a power supply line is formed in each pixel area.

실시예에 의하면, 인접하는 제1 및 제2 화소 영역 사이에 전원 공급 라인(28)이 형성되고, 전원 공급 라인(28)이 제1 및 제2 화소 영역에 공통으로 연결됨으로써, 전원 공급 라인(28)의 개수를 줄이고 비 발광 영역의 면적을 줄여 발광 영역의 면적을 확대할 수 있어 개구율이 향상될 수 있다, According to the embodiment, a power supply line 28 is formed between adjacent first and second pixel regions, and the power supply line 28 is commonly connected to the first and second pixel regions, thereby providing a power supply line ( By reducing the number of 28) and the area of the non-light emitting area can be increased the area of the light emitting area can be improved, the aperture ratio can be improved,

도 2는 도 1의 유기전계발광 표시장치의 I-I' 라인을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II ′ of the organic light emitting display device of FIG. 1.

도 2를 참조하면, 기판(1) 상에 제1 트랜지스터(10)를 위한 제1 반도체층(9a)과 제2 트랜지스터(20)를 위한 제2 반도체층(9b)이 형성될 수 있다.Referring to FIG. 2, a first semiconductor layer 9a for the first transistor 10 and a second semiconductor layer 9b for the second transistor 20 may be formed on the substrate 1.

상기 제1 및 제2 반도체층(9a, 9b)은 폴리 실리콘으로 이루어질 수 있다. 상기 폴리 실리콘은 레이저 등을 이용하여 비정질 실리콘(amorphous silicon)을 결정화하여 형성될 수 있다. The first and second semiconductor layers 9a and 9b may be made of polysilicon. The polysilicon may be formed by crystallizing amorphous silicon using a laser or the like.

상기 제1 반도체층(9a)은 제1 활성 영역(3a), 제1 소오스 영역(5a) 및 제1 드레인 영역(7a)을 포함할 수 있다. 상기 제2 반도체층(9b)은 제2 활성 영역(3b), 제2 소오스 영역(5b) 및 제2 드레인 영역(7b)을 포함할 수 있다. The first semiconductor layer 9a may include a first active region 3a, a first source region 5a, and a first drain region 7a. The second semiconductor layer 9b may include a second active region 3b, a second source region 5b, and a second drain region 7b.

상기 제1 및 제2 활성 영역(3a, 3b)은 폴리 실리콘으로 이루어질 수 있다. 다시 말해, 제1 및 제2 활성 영역(3a, 3b)은 어떠한 도펀트도 포함되지 않는다.The first and second active regions 3a and 3b may be made of polysilicon. In other words, the first and second active regions 3a and 3b do not contain any dopant.

상기 제1 및 제2 소오스 영역(5a, 5b)과 상기 제1 및 제2 드레인 영역(7a, 7b)은 폴리 실리콘에 이온 도핑된 도펀트가 포함되어 형성될 수 있다. The first and second source regions 5a and 5b and the first and second drain regions 7a and 7b may be formed by including dopants ion-doped with polysilicon.

상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)은 연장되어 제1 스토리지 전극(19)으로 형성될 수 있다. The first drain region 7a of the first semiconductor layer 9a may extend to form the first storage electrode 19.

상기 제1 및 제2 반도체층(9a, 9b) 및 상기 기판(1) 상에 제1 절연막(11)이 형성될 수 있다. 상기 제1 절연막(11)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제1 절연막(11)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.A first insulating layer 11 may be formed on the first and second semiconductor layers 9a and 9b and the substrate 1. The first insulating layer 11 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the first insulating layer 11 may be an organic insulating material such as benzocyclobutene (BCB).

상기 제1 절연막(11) 상에 게이트 라인(도 1의 16), 제1 및 제2 게이트 전극(17a, 17b), 보조 전극 라인(도 1의 18), 제2 스토리지 전극(21), 제1 전극(22) 및 연결 전극(24)이 형성될 수 있다. On the first insulating layer 11, a gate line (16 in FIG. 1), first and second gate electrodes 17a and 17b, an auxiliary electrode line (18 in FIG. 1), a second storage electrode 21, and The first electrode 22 and the connection electrode 24 may be formed.

상기 제1 게이트 전극(17a)은 상기 제1 반도체층(9a)의 제1 활성 영역(3a)에 대응하는 상기 제1 절연막(11) 상에 형성되고, 상기 제2 게이트 전극(17b)은 상기 제2 반도체층(9b)의 제2 활성 영역(3b)에 대응하는 상기 제1 절연막(11) 상에 형성될 수 있다. The first gate electrode 17a is formed on the first insulating layer 11 corresponding to the first active region 3a of the first semiconductor layer 9a, and the second gate electrode 17b is formed on the first insulating layer 11a. It may be formed on the first insulating layer 11 corresponding to the second active region 3b of the second semiconductor layer 9b.

상기 제1 게이트 전극(17a)은 제1 도전 패턴(13a)과 상기 제1 도전 패턴(13a) 상에 제1 금속 패턴(15a)을 포함할 수 있다. The first gate electrode 17a may include a first conductive pattern 13a and a first metal pattern 15a on the first conductive pattern 13a.

상기 제1 게이트 전극(17a)은 게이트 라인(도 1의 16)으로부터 연장 형성될 수 있다. The first gate electrode 17a may extend from the gate line 16 of FIG. 1.

상기 제2 게이트 전극(17b)은 제2 도전 패턴(13b)과 상기 제2 도전 패턴(13b) 상에 제2 금속 패턴(15b)을 포함할 수 있다. The second gate electrode 17b may include a second conductive pattern 13b and a second metal pattern 15b on the second conductive pattern 13b.

상기 보조 전극 라인은 제3 도전 패턴 및 상기 제3 도전 패턴 상에 제3 금속 패턴을 포함할 수 있다. The auxiliary electrode line may include a third conductive pattern and a third metal pattern on the third conductive pattern.

상기 제2 스토리지 전극(21)은 상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)으로부터 연장된 상기 제1 스토리지 전극(19)에 중첩하여 형성될 수 있다. The second storage electrode 21 may be formed to overlap the first storage electrode 19 extending from the first drain region 7a of the first semiconductor layer 9a.

따라서, 상기 제1 스토리지 전극(19)과 상기 제2 스토리지 전극(21)은 상기 제1 스토리지 전극(19)과 상기 제2 스토리지 전극(21) 사이의 제1 절연막(11)과 함께 스토리지 캐패시터(Cst)를 형성할 수 있다. Therefore, the first storage electrode 19 and the second storage electrode 21 together with the first insulating layer 11 between the first storage electrode 19 and the second storage electrode 21 together with a storage capacitor ( Cst) can be formed.

상기 연결 전극(24)은 상기 제1 전극(22) 상의 에지 영역을 따라 폐루프(closed loop)로 형성될 있다(도 1 참고).The connection electrode 24 may be formed in a closed loop along an edge area on the first electrode 22 (see FIG. 1).

상기 연결 전극(24)은 상기 제1 전극(22) 상의 에지 영역을 따라 형성된 라인 형상을 가질 수 있다. The connection electrode 24 may have a line shape formed along an edge area on the first electrode 22.

상기 제1 전극(22)은 제1 개구부(69)에 형성되고, 상기 제2 스토리지 전극(21)은 제2 개구부(67)에 형성될 수 있다. The first electrode 22 may be formed in the first opening 69, and the second storage electrode 21 may be formed in the second opening 67.

상기 제1 및 제2 도전 패턴(13a, 13b), 상기 제2 스토리지 전극(21) 및 상기 제1 전극(22)은 동일 층에 투명한 도전 물질로 형성될 수 있다. The first and second conductive patterns 13a and 13b, the second storage electrode 21, and the first electrode 22 may be formed of a transparent conductive material on the same layer.

상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. At least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and GZO may be used as the conductive material.

상기 제1 및 제2 금속 패턴(15a, 15b)은 동일 층에 금속 물질로 형성될 수 있다. The first and second metal patterns 15a and 15b may be formed of a metal material on the same layer.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. As the metal material, at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu, and Mo, or an alloy thereof may be used.

상기 제1 및 제2 게이트 전극(17a, 17b), 상기 제2 스토리지 전극(21), 상기 제1 전극(22), 상기 연결 전극(24) 및 상기 제1 절연막(11) 상에 제2 절연막(23)이 형성될 수 있다. A second insulating layer on the first and second gate electrodes 17a and 17b, the second storage electrode 21, the first electrode 22, the connection electrode 24, and the first insulating layer 11. 23 can be formed.

상기 제2 절연막(23)은 투명한 절연 물질로 형성될 수 있다. 상기 제2 절연막(23)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제2 절연막(23)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.The second insulating layer 23 may be formed of a transparent insulating material. The second insulating layer 23 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the second insulating layer 23 may be an organic insulating material such as benzocyclobutene (BCB).

상기 제2 절연막(23)에는 제1 및 제2 소오스 콘택홀(63a, 65a), 제1 및 제2 드레인 콘택홀, 제1 및 제2 콘택홀(도 1의 26, 12) 및 제1 및 제2 개구부(69, 67)가 형성될 수 있다. The second insulating layer 23 may include first and second source contact holes 63a and 65a, first and second drain contact holes, first and second contact holes 26 and 12 of FIG. Second openings 69 and 67 may be formed.

상기 제1 소오스 콘택홀(63a)은 상기 제1 반도체층(9a)의 상기 제1 소오스 영역(5a)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first source contact hole 63a may be formed through the second insulating layer 23 and the first insulating layer 11 to expose the first source region 5a of the first semiconductor layer 9a. Can be.

상기 제1 드레인 콘택홀(65a)은 상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first drain contact hole 65a may be formed through the second insulating layer 23 and the first insulating layer 11 to expose the first drain region 7a of the first semiconductor layer 9a. Can be.

상기 제2 소오스 콘택홀(63b)은 상기 제2 반도체층(9b)의 상기 제2 소오스 영역(5b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The second source contact hole 63b may be formed through the second insulating layer 23 and the first insulating layer 11 so that the second source region 5b of the second semiconductor layer 9b is exposed. Can be.

상기 제2 드레인 콘택홀(65b)은 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The second drain contact hole 65b may be formed through the second insulating film 23 and the first insulating film 11 to expose the second drain region 7b of the second semiconductor layer 9b. Can be.

상기 제1 콘택홀(26)은 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first contact hole 26 may be formed through the second insulating film 23 and the first insulating film 11 so that the second drain region 7b of the second semiconductor layer 9b is exposed. have.

상기 제2 콘택홀(12)은 보조 전극 라인(도 1의 18)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있다. The second contact hole 12 may be formed through the second insulating layer 23 so that the auxiliary electrode line 18 of FIG. 1 is exposed.

상기 제1 개구부(69)는 상기 제1 전극(22)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있다. The first opening 69 may be formed through the second insulating layer 23 to expose the first electrode 22.

상기 제2 개구부(67)는 상기 제2 스토리지 전극(21)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있지만, 이에 한정하지 않는다. The second opening 67 may be formed through the second insulating layer 23 to expose the second storage electrode 21, but is not limited thereto.

도면에는 상기 제2 스토리지 전극(21)의 상면의 전 영역이 노출된 제2 개구부(67)가 도시되고 있지만, 상기 제2 스토리지 전극(21)의 상면의 전 영역이 노출되지 않을 수도 있다. 즉, 상기 제2 스토리지 전극(21)의 상면의 일부 영역이 노출되도록 제2 개구부(67)보다 작은 폭을 갖는 또 다른 콘택홀이 형성될 수도 있다. Although the second opening 67 shows the entire area of the upper surface of the second storage electrode 21 in the drawing, the entire area of the upper surface of the second storage electrode 21 may not be exposed. That is, another contact hole having a width smaller than the second opening 67 may be formed to expose a portion of the upper surface of the second storage electrode 21.

상기 제2 절연막(23) 상에 데이터 라인(도 1의 31), 제1 및 제2 소오스 전극(25a, 25b), 제1 및 제2 드레인 전극(27a, 27b) 및 전원 공급 라인(도 1의 28)이 형성될 수 있다. A data line (31 in FIG. 1), first and second source electrodes 25a and 25b, first and second drain electrodes 27a and 27b, and a power supply line (FIG. 1) are formed on the second insulating layer 23. 28) may be formed.

상기 제1 소오스 전극(25a)은 상기 데이터 라인으로부터 연장 형성될 수 있다. The first source electrode 25a may extend from the data line.

상기 제1 소오스 전극(25a)은 상기 제1 소오스 콘택홀(63a)을 통해 상기 제1 반도체층(9a)의 상기 제1 소오스 영역(5a)과 전기적으로 연결될 수 있다. The first source electrode 25a may be electrically connected to the first source region 5a of the first semiconductor layer 9a through the first source contact hole 63a.

상기 제1 드레인 전극(27a)은 상기 제1 드레인 콘택홀(65a)을 통해 상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)과 전기적으로 연결될 수 있다.The first drain electrode 27a may be electrically connected to the first drain region 7a of the first semiconductor layer 9a through the first drain contact hole 65a.

상기 제1 반도체층(9a), 상기 제1 게이트 전극(17a), 상기 제1 소오스 전극(25a) 및 상기 제1 드레인 전극(27a)에 의해 제1 트랜지스터(10)가 형성될 수 있다.A first transistor 10 may be formed by the first semiconductor layer 9a, the first gate electrode 17a, the first source electrode 25a, and the first drain electrode 27a.

상기 제2 소오스 전극(25b)은 상기 제2 소오스 콘택홀(63b)을 통해 상기 제2 반도체층(9b)의 상기 제2 소오스 영역(5b)과 전기적으로 연결될 수 있다.The second source electrode 25b may be electrically connected to the second source region 5b of the second semiconductor layer 9b through the second source contact hole 63b.

상기 제2 드레인 전극(27b)은 상기 제2 드레인 콘택홀(65b)을 통해 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)과 전기적으로 연결될 수 있다. The second drain electrode 27b may be electrically connected to the second drain region 7b of the second semiconductor layer 9b through the second drain contact hole 65b.

상기 제2 반도체층(9b), 상기 제2 게이트 전극(17b), 상기 제2 소오스 전극(25b) 및 상기 제2 드레인 전극(27b)에 의해 제2 트랜지스터(20)가 형성될 수 있다. The second transistor 20 may be formed by the second semiconductor layer 9b, the second gate electrode 17b, the second source electrode 25b, and the second drain electrode 27b.

상기 전원 공급 라인은 상기 제1 콘택홀(26)을 통해 상기 제2 반도체층(9b)의 제2 드레인 영역(7b)과 전기적으로 연결되고 상기 제2 콘택홀(12)을 통해 상기 보조 전극 라인과 전기적으로 연결될 수 있다.The power supply line is electrically connected to the second drain region 7b of the second semiconductor layer 9b through the first contact hole 26 and the auxiliary electrode line through the second contact hole 12. And can be electrically connected.

상기 제1 및 제2 소오스 전극(25a, 25b), 상기 제1 및 제2 드레인 전극(27a, 27b) 및 상기 전원 공급 라인은 금속 물질로 형성될 수 있다.The first and second source electrodes 25a and 25b, the first and second drain electrodes 27a and 27b, and the power supply line may be formed of a metal material.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. As the metal material, at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu, and Mo, or an alloy thereof may be used.

상기 제1 및 제2 소오스 전극(25a, 25b), 상기 제1 및 제2 드레인 전극(27a, 27b) 및 상기 전원 공급 라인은 상기 게이트 라인의 금속 패턴, 제1 및 제2 게이트 전극(17a, 17b)의 제1 및 제2 금속 패턴(15a, 15b), 보조 전극 라인의 제3 금속 패턴 및 상기 연결 전극(24)과 동일한 금속 물질로 형성되거나 상이한 금속 물질로 형성될 수 있다. The first and second source electrodes 25a and 25b, the first and second drain electrodes 27a and 27b, and the power supply line may include a metal pattern of the gate line, first and second gate electrodes 17a, The first and second metal patterns 15a and 15b of 17b, the third metal pattern of the auxiliary electrode line, and the connection electrode 24 may be formed of the same metal material or different metal materials.

도 3a 내지 도 3i는 제1 실시예에 따른 유기전계발광 표시장치를 제조하기 위한 공정을 도시한 도면이다.3A to 3I illustrate a process for manufacturing the organic light emitting display device according to the first embodiment.

도3a에 도시한 바와 같이, 기판(1) 상에 제1 및 제2 반도체 패턴(51a, 51b)이 형성되고, 상기 제1 및 제2 반도체 패턴(51a, 51b) 상에 제1 절연막(11)이 형성될 수 있다.As shown in FIG. 3A, first and second semiconductor patterns 51a and 51b are formed on a substrate 1, and a first insulating layer 11 is formed on the first and second semiconductor patterns 51a and 51b. ) May be formed.

상기 제1 및 제2 반도체 패턴(51a, 51b)은 상기 기판(1)의 전 영역 상에 비정질 실리콘을 형성하고, 상기 비정질 실리콘을 결정화하여 폴리실리콘으로 형성한 다음, 상기 폴리실리콘을 패턴하여 형성될 수 있다. The first and second semiconductor patterns 51a and 51b are formed by forming amorphous silicon on the entire region of the substrate 1, crystallizing the amorphous silicon to form polysilicon, and then patterning the polysilicon. Can be.

상기 결정화 방법에는 엑시머 레이저 어닐링(Eximer Laser Annealing: ELA), 고상 결정화(Solid Phase Crystallization: SPC), 연속측면 결정화(Sequential Lateral Solidification: SLS), 금속유도 결정화(Metal Induced Crystallization: MIC), 금속유도 측면결정화(Metal Induced Lateral Crystallization: MILC) 및 교번자장 결정화(Alternative Magnetic Lateral Crystallization: AMLC) 중 어느 하나가 이용될 수 있지만, 이에 한정하지 않는다. The crystallization method includes Eximer Laser Annealing (ELA), Solid Phase Crystallization (SPC), Sequential Lateral Solidification (SLS), Metal Induced Crystallization (MIC), Metal Induction Side Any one of crystallized (Metal Induced Lateral Crystallization (MILC)) and Alternating Magnetic Lateral Crystallization (AMLC) may be used, but is not limited thereto.

따라서, 상기 제1 및 제2 반도체 패턴(51a, 51b)은 폴리 실리콘을 포함할 수 있다. Therefore, the first and second semiconductor patterns 51a and 51b may include polysilicon.

비정질 실리콘에 비해 폴리 실리콘의 전자와 정공 이동도가 수천 배 빠르므로, 스위칭이나 구동을 위한 트랜지스터를 형성하기 위해 비정질 실리콘이 결정화 공정을 통해 폴리 실리콘으로 변환될 수 있다. Since electrons and hole mobility of polysilicon are thousands of times faster than amorphous silicon, amorphous silicon can be converted to polysilicon through a crystallization process to form transistors for switching or driving.

상기 제1 절연막(11)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제1 절연막(11)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.The first insulating layer 11 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the first insulating layer 11 may be an organic insulating material such as benzocyclobutene (BCB).

도 3b에 도시한 바와 같이, 상기 제1 절연막(11) 상에 투명한 도전 물질로 이루어진 도전막(53)과 금속 물질로 이루어진 제1 금속막(55)이 형성될 수 있다. As shown in FIG. 3B, a conductive film 53 made of a transparent conductive material and a first metal film 55 made of a metal material may be formed on the first insulating film 11.

상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. At least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and GZO may be used as the conductive material.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. As the metal material, at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu, and Mo, or an alloy thereof may be used.

이어서, 상기 제1 금속막(55) 상에 감광막(57)이 형성되며, 상기 감광막(57) 상에 하프톤 마스크(halftone mask)(100)가 배치될 수 있다. Subsequently, a photoresist layer 57 may be formed on the first metal layer 55, and a halftone mask 100 may be disposed on the photoresist layer 57.

상기 감광막(57)은 자외선이나 가시광선에 감광될 수 있는 물질로 형성될 수 있다. 예컨대, 상기 감광막(57)은 포토 레지스트일 수 있다. The photoresist layer 57 may be formed of a material that can be exposed to ultraviolet light or visible light. For example, the photoresist 57 may be a photoresist.

상기 하프톤 마스크(100)는 하나의 마스크를 이용하여 서로 상이한 층들을 형성할 때 사용될 수 있다.The halftone mask 100 may be used when forming different layers from each other using one mask.

상기 하프톤 마스크(100)는 차단 영역(110), 반투과 영역(120) 및 투과 영역(130)을 포함할 수 있다. The halftone mask 100 may include a blocking region 110, a transflective region 120, and a transmissive region 130.

상기 차단 영역(110)은 나중에 형성될 제1 및 제2 게이트 전극(17a, 17b) 및 제1 전극(22)이 형성될 위치에 대응되며, 상기 반투과 영역(120)은 나중에 형성될 제2 스토리지 전극(21) 등이 형성될 위치에 대응될 수 있다. The blocking region 110 corresponds to a position where the first and second gate electrodes 17a and 17b and the first electrode 22 to be formed later are formed, and the transflective region 120 is a second to be formed later. The storage electrode 21 may correspond to a position where the storage electrode 21 is to be formed.

이어서, 상기 하프톤 마스크(100)를 대상으로 광을 조사한다. 상기 광은 자외선이나 가시광선일 수 있다.Subsequently, light is irradiated onto the halftone mask 100. The light may be ultraviolet light or visible light.

도 3c에 도시한 바와 같이, 상기 조사된 광에 의해 상기 감광막(57)이 감광되고, 상기 감광막(57)을 현상하여 제1 감광 패턴(57a)이 형성될 수 있다. As illustrated in FIG. 3C, the photosensitive layer 57 may be exposed by the irradiated light, and the first photosensitive pattern 57a may be formed by developing the photosensitive layer 57.

상기 제1 감광 패턴(57a)에서 하프톤 마스크(100)의 차단 영역(110)과 반투과 영역(120)에 대응하는 감광막이 완전하게 남거나 부분적으로 남게 되고, 상기 하프톤 마스크(100)의 투과 영역(130)에 대응하는 감광막은 완전하게 제거될 수 있다. In the first photosensitive pattern 57a, a photoresist layer corresponding to the blocking region 110 and the transflective region 120 of the halftone mask 100 remains or partially remains, and the transmission of the halftone mask 100 is performed. The photoresist film corresponding to the region 130 may be completely removed.

상기 하프톤 마스크(100)의 차단 영역(110)에 대응하는 제1 감광 패턴(57a)의 높이는 상기 하프톤 마스크(100)의 반투과 영역(120)에 대응하는 제1 감광 패턴(57a)의 높이보다 클 수 있다. The height of the first photosensitive pattern 57a corresponding to the blocking region 110 of the halftone mask 100 is equal to that of the first photosensitive pattern 57a corresponding to the transflective region 120 of the halftone mask 100. It can be larger than the height.

상기 반투과 영역(120)의 회전 패턴의 설계에 따라, 상기 반투과 영역(120)에 대응하는 제1 감광 패턴(57a)의 높이가 상이해질 수 있다. 예컨대, 상기 반투과 영역(120)에 대응하는 제1 감광 패턴(57a)은 상기 차단 영역(110)에 대응하는 제1 감광 패턴(57a)의 반의 높이를 가질 수 있지만, 이에 한정하지 않는다. According to the design of the rotation pattern of the transflective region 120, the height of the first photosensitive pattern 57a corresponding to the transflective region 120 may be different. For example, the first photosensitive pattern 57a corresponding to the transflective region 120 may have a height of half of the first photosensitive pattern 57a corresponding to the blocking region 110, but is not limited thereto.

상기 제1 감광 패턴(57a)을 마스크로 하여 상기 제1 금속막(55)과 상기 도전막(53)을 식각하여 상기 제1 및 제2 반도체 패턴(51a, 51b) 상에 제1 및 제2 게이트 전극(17a, 17b)이 형성될 수 있다. Using the first photosensitive pattern 57a as a mask, the first metal layer 55 and the conductive layer 53 are etched to form first and second semiconductor layers 51a and 51b on the first and second semiconductor patterns 51a and 51b. Gate electrodes 17a and 17b may be formed.

도시되지 않았지만, 상기 제1 및 제2 게이트 전극(17a, 17b)과 함께 게이트 라인 및 보조 전극 라인도 형성될 수 있다. Although not shown, a gate line and an auxiliary electrode line may also be formed along with the first and second gate electrodes 17a and 17b.

상기 제1 게이트 전극(17a)은 상기 게이트 라인으로부터 연장되어 형성될 수 있다. 상기 게이트 라인은 제1 절연막(11)과 접하는 제1 도전 패턴(13a)과 상기 제2 도전 패턴(13b) 상에 제1 금속 패턴(15a)을 포함할 수 있다. The first gate electrode 17a may be formed to extend from the gate line. The gate line may include a first conductive pattern 13a contacting the first insulating layer 11 and a first metal pattern 15a on the second conductive pattern 13b.

상기 제1 게이트 전극(17a)은 상기 제1 도전 패턴(13a)과 상기 제1 금속 패턴(15a)을 포함할 수 있다.The first gate electrode 17a may include the first conductive pattern 13a and the first metal pattern 15a.

상기 보조 전극 라인은 상기 제1 절연막(11)과 접하는 제3 도전 패턴과 상기 제3 도전 패턴 상에 제3 금속 패턴을 포함할 수 있다. The auxiliary electrode line may include a third conductive pattern contacting the first insulating layer 11 and a third metal pattern on the third conductive pattern.

상기 제2 게이트 전극(17b)은 상기 제1 절연막(11)과 접하는 제2 도전 패턴(13b)과 상기 제2 도전 패턴(13b) 상에 제2 금속 패턴(15b)을 포함할 수 있다. The second gate electrode 17b may include a second conductive pattern 13b contacting the first insulating layer 11 and a second metal pattern 15b on the second conductive pattern 13b.

도 3d에 도시한 바와 같이, Ox 플라즈마나 Nx 플라즈마에 의한 애싱(ashing) 공정이 수행되어, 제1 감광 패턴(57a)의 높이를 제거하여 제2 감광 패턴(57b)이 형성될 수 있다. As shown in FIG. 3D, an ashing process using an Ox plasma or an Nx plasma may be performed to remove the height of the first photosensitive pattern 57a to form the second photosensitive pattern 57b.

상기 하프톤 마스크(100)의 반투과 영역(110)에 대응하는 제1 감광 패턴(57a)이 제거될 때까지, 다시 말해 제1 감광 패턴(57a)의 아래에 형성된 제1 금속막(55)이 노출될 때까지, 상기 애싱 공정이 계속 수행될 수 있다. The first metal film 55 formed under the first photosensitive pattern 57a until the first photosensitive pattern 57a corresponding to the transflective region 110 of the halftone mask 100 is removed. The ashing process can continue to be performed until it is exposed.

상기 제2 감광 패턴(57b)은 상기 제1 및 제2 게이트 전극(17a, 17b)과 나중에 제1 전극과 연결 전극이 형성될 영역 상에 형성될 수 있다. The second photosensitive pattern 57b may be formed on the first and second gate electrodes 17a and 17b and a region where a first electrode and a connection electrode are to be formed later.

상기 제2 감광 패턴(57b)을 마스크로 하여 식각 공정이 수행되어 상기 제1 게이트 전극(17a)에 인접하고 상기 제1 반도체 패턴(51a) 상에 형성된 금속 패턴이 제거되어 그 아래에 도전 패턴, 즉 제2 스토리지 전극(21)이 노출되고, 나중에 제1 전극과 연결 전극이 형성될 영역의 금속 패턴의 일부가 제거되어 그 아래 제1 전극(22)의 일부가 노출될 수 있다. An etching process is performed using the second photosensitive pattern 57b as a mask to remove the metal pattern adjacent to the first gate electrode 17a and formed on the first semiconductor pattern 51a to remove the conductive pattern, That is, the second storage electrode 21 may be exposed, and a part of the metal pattern of the region where the first electrode and the connection electrode will be formed later may be removed to expose a portion of the first electrode 22 below it.

도 3e에 도시한 바와 같이, 제1 전극(22)과 금속 패턴(61)이 중첩되는 영역에서는 제1 전극(22)과 금속 패턴(61)의 이중층이 형성될 수 있다. As shown in FIG. 3E, a double layer of the first electrode 22 and the metal pattern 61 may be formed in a region where the first electrode 22 and the metal pattern 61 overlap each other.

상기 제2 감광 패턴(57b)이 제거되어, 상기 제1 절연막(11) 상에 제1 및 제2 게이트 전극(17a, 17b), 제2 스토리지 전극(21), 제1 전극(22) 및 제1 전극(22)과 금속 패턴(61)의 이중층이 형성될 수 있다. The second photosensitive pattern 57b is removed to form first and second gate electrodes 17a and 17b, a second storage electrode 21, a first electrode 22, and a first layer on the first insulating layer 11. The double layer of the first electrode 22 and the metal pattern 61 may be formed.

상기 제1 게이트 전극(17a)은 제1 도전 패턴(13a)과 제1 금속 패턴(15a)을 포함하고, 상기 제1 반도체 패턴(51a)에 대응하는 제1 절연막(11) 상에 형성될 수 있다. The first gate electrode 17a may include a first conductive pattern 13a and a first metal pattern 15a, and may be formed on the first insulating layer 11 corresponding to the first semiconductor pattern 51a. have.

상기 제2 스토리지 전극(21)은 상기 제1 게이트 전극(17a)과 인접하도록 형성되고, 상기 제1 반도체 패턴(51a)에 대응하는 제1 절연막(11) 상에 형성될 수 있다. The second storage electrode 21 may be formed to be adjacent to the first gate electrode 17a and may be formed on the first insulating layer 11 corresponding to the first semiconductor pattern 51a.

상기 제2 게이트 전극(17b)은 제2 도전 패턴(13b)과 제2 금속 패턴(15b)을 포함하고, 상기 제2 반도체 패턴(51b)에 대응하는 제1 절연막(11) 상에 형성될 수 있다. The second gate electrode 17b may include a second conductive pattern 13b and a second metal pattern 15b, and may be formed on the first insulating layer 11 corresponding to the second semiconductor pattern 51b. have.

도 5에 도시한 바와 같이, 제1 전극(22) 상에 금속 패턴(61)이 형성될 수 있다. 상기 금속 패턴(61)은 상기 제1 전극(22)보다 작은 면적을 가질 수 있다. 상기 금속 패턴(61)은 상기 제1 전극(22)보다 작은 폭을 가질 수 있다. As shown in FIG. 5, a metal pattern 61 may be formed on the first electrode 22. The metal pattern 61 may have an area smaller than that of the first electrode 22. The metal pattern 61 may have a width smaller than that of the first electrode 22.

상기 금속 패턴(61)은 상기 제1 전극(22)과 중첩되며, 상기 제1 전극(22)의 에지 영역은 상기 금속 패턴(61)에 의해 노출될 수 있다. 즉, 상기 제1 전극(22)의 에지 영역 상에는 상기 금속 패턴(61)이 형성되지 않을 수 있다. The metal pattern 61 may overlap the first electrode 22, and an edge region of the first electrode 22 may be exposed by the metal pattern 61. That is, the metal pattern 61 may not be formed on the edge region of the first electrode 22.

상기 제1 전극(22)의 에지 영역을 따라 금속 패턴(61)이 형성되지 않을 수 있다.The metal pattern 61 may not be formed along the edge area of the first electrode 22.

상기 제1 전극(22)의 에지 영역 상에 상기 금속 패턴(61)이 형성되지 않게 됨으로써, 상기 제1 전극(22)의 에지 영역은 노출될 수 있다. Since the metal pattern 61 is not formed on the edge region of the first electrode 22, the edge region of the first electrode 22 may be exposed.

도면에 도시되지 않았지만, 상기 제1 전극(22)의 일부 영역 상에 금속 패턴(61)이 제거되어 상기 제1 전극(22)의 일부 영역이 국부적으로 노출될 수도 있다. 즉, 상기 국부적으로 노출된 제1 전극(22)의 일부 영역을 제외한 제1 전극(22)의 나머지 영역 상에는 모두 금속 패턴(61)이 형성될 수 있다. Although not shown in the drawing, the metal pattern 61 may be removed on a portion of the first electrode 22 to partially expose the region of the first electrode 22. That is, the metal pattern 61 may be formed on all of the remaining regions of the first electrode 22 except for the partially exposed portion of the first electrode 22.

상기 국부적으로 노출된 제1 전극(22)에 인접한 금속 패턴(61)은 나중에 형성될 제2 트랜지스터의 제2 드레인 전극(27b)과 전기적으로 연결될 수 있다. The metal pattern 61 adjacent to the locally exposed first electrode 22 may be electrically connected to the second drain electrode 27b of the second transistor to be formed later.

상기 제1 및 제2 게이트 전극(17a, 17b)을 마스크로 하여 이온 도핑이 수행될 수 있다. Ion doping may be performed using the first and second gate electrodes 17a and 17b as masks.

도 3f에 도시한 바와 같이, 이온들이 제1 게이트 전극(17a)의 좌우측에 있는 제1 반도체 패턴(51a)으로 도핑되어, 제1 소오스 영역(5a)과 제1 드레인 영역(7a)으로 형성될 수 있다. 상기 제1 게이트 전극(17a)에 대응하는 제1 반도체 패턴(51a)은 상기 제1 게이트 전극(17a)에 의해 이온 도핑이 차단되어 어떠한 도펀트도 포함하지 않는 제1 활성 영역(3a)으로 형성될 수 있다. As shown in FIG. 3F, ions are doped with the first semiconductor pattern 51a on the left and right sides of the first gate electrode 17a to be formed as the first source region 5a and the first drain region 7a. Can be. The first semiconductor pattern 51a corresponding to the first gate electrode 17a may be formed as a first active region 3a that is not doped with any dopants by blocking ion doping by the first gate electrode 17a. Can be.

상기 제1 활성 영역(3a), 상기 제1 소오스 영역(5a) 및 상기 제1 드레인 영역(7a)에 의해 제1 반도체층(9a)이 형성될 수 있다. A first semiconductor layer 9a may be formed by the first active region 3a, the first source region 5a, and the first drain region 7a.

상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)으로부터 연장되고 상기 제2 스토리지 전극(21)와 중첩되어 제1 스토리지 전극(19)이 형성될 수 있다. The first storage electrode 19 may be formed to extend from the first drain region 7a of the first semiconductor layer 9a and overlap the second storage electrode 21.

상기 제1 스토리지 전극(19)과 상기 제2 스토리지 전극(21)은 상기 제1 및 제2 스토리지 전극(19, 21) 사이의 제1 절연막(11)과 함께 스토리지 캐패시터(Cst)가 형성될 수 있다. A storage capacitor Cst may be formed on the first storage electrode 19 and the second storage electrode 21 together with the first insulating layer 11 between the first and second storage electrodes 19 and 21. have.

이온들이 제2 게이트 전극(17b)의 좌우측에 있는 제2 반도체 패턴(51b)으로 도핑되어, 제2 소오스 영역(5b)과 제2 드레인 영역(7b)으로 형성될 수 있다. 상기 제2 게이트 전극(17b)에 대응하는 제2 반도체 패턴(51b)은 상기 제2 게이트 전극(17b)에 의해 이온 도핑이 차단되어 어떠한 도펀트도 포함하지 않는 제2 활성 영역(3b)으로 형성될 수 있다. Ions may be doped into the second semiconductor pattern 51b on the left and right sides of the second gate electrode 17b to form the second source region 5b and the second drain region 7b. The second semiconductor pattern 51b corresponding to the second gate electrode 17b may be formed as a second active region 3b which is not doped with any dopants by blocking ion doping by the second gate electrode 17b. Can be.

상기 제2 활성 영역(3b), 상기 제2 소오스 영역(5b) 및 상기 제2 드레인 영역(7b)에 의해 제2 반도체층(9b)이 형성될 수 있다. The second semiconductor layer 9b may be formed by the second active region 3b, the second source region 5b, and the second drain region 7b.

도 3g에 도시한 바와 같이, 상기 제1 및 제2 게이트 전극(17a, 17b), 상기 제2 스토리지 전극(21), 상기 금속 패턴(61), 상기 제1 전극(22) 및 상기 제1 절연막(11) 상에 제2 절연막(23)이 형성될 수 있다. As shown in FIG. 3G, the first and second gate electrodes 17a and 17b, the second storage electrode 21, the metal pattern 61, the first electrode 22, and the first insulating layer are illustrated. The second insulating film 23 may be formed on the (11).

상기 제2 절연막(23)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제2 절연막(23)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.The second insulating layer 23 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the second insulating layer 23 may be an organic insulating material such as benzocyclobutene (BCB).

상기 제2 절연막(23)이 패턴되어, 제1 및 제2 소오스 콘택홀(63a, 63b), 제1 및 제2 드레인 콘택홀(65a, 65b), 제1 및 제2 콘택홀(도 1의 26, 12) 및 제1 및 제2 개구부(69, 67)가 형성될 수 있다. The second insulating layer 23 is patterned to form first and second source contact holes 63a and 63b, first and second drain contact holes 65a and 65b, and first and second contact holes (refer to FIG. 1). 26 and 12 and first and second openings 69 and 67 may be formed.

상기 제1 소오스 콘택홀(63a)은 상기 제1 반도체층(9a)의 상기 제1 소오스 영역(5a)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first source contact hole 63a may be formed through the second insulating layer 23 and the first insulating layer 11 to expose the first source region 5a of the first semiconductor layer 9a. Can be.

상기 제1 드레인 콘택홀(65a)은 상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first drain contact hole 65a may be formed through the second insulating layer 23 and the first insulating layer 11 to expose the first drain region 7a of the first semiconductor layer 9a. Can be.

상기 제2 소오스 콘택홀(63b)은 상기 제2 반도체층(9b)의 상기 제2 소오스 영역(5b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The second source contact hole 63b may be formed through the second insulating layer 23 and the first insulating layer 11 so that the second source region 5b of the second semiconductor layer 9b is exposed. Can be.

상기 제2 드레인 콘택홀(65b)은 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The second drain contact hole 65b may be formed through the second insulating film 23 and the first insulating film 11 to expose the second drain region 7b of the second semiconductor layer 9b. Can be.

상기 제1 콘택홀(26)은 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)이 노출되도록 상기 제2 절연막(23) 및 상기 제1 절연막(11)을 관통하여 형성될 수 있다. The first contact hole 26 may be formed through the second insulating film 23 and the first insulating film 11 so that the second drain region 7b of the second semiconductor layer 9b is exposed. have.

상기 제2 콘택홀(12)은 보조 전극 라인(도 1의 18)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있다. The second contact hole 12 may be formed through the second insulating layer 23 so that the auxiliary electrode line 18 of FIG. 1 is exposed.

상기 제1 개구부(69)는 상기 제1 전극(22) 상의 금속 패턴(61)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있다. The first opening 69 may be formed through the second insulating layer 23 to expose the metal pattern 61 on the first electrode 22.

상기 제1 개구부(69)를 형성하는 상기 제2 절연막(23)의 끝단은 상기 이중층의 금속 패턴(61)의 끝단에 형성될 수 있다.An end of the second insulating layer 23 forming the first opening 69 may be formed at an end of the metal pattern 61 of the double layer.

상기 제2 개구부(67)는 상기 제2 스토리지 전극(21)이 노출되도록 상기 제2 절연막(23)을 관통하여 형성될 수 있지만, 이에 한정하지 않는다. The second opening 67 may be formed through the second insulating layer 23 to expose the second storage electrode 21, but is not limited thereto.

도 3h에 도시한 바와 같이, 상기 제1 및 제2 소오스 콘택홀(63a, 63b) 안, 상기 제1 및 제2 드레인 콘택홀(65a, 65b) 안, 상기 제1 및 제2 콘택홀(26, 12) 안, 상기 제2 스토리지 캐패시터(Cst) 위, 상기 제1 전극(22) 상의 금속 패턴(61) 위 및 상기 제2 절연막(23) 위에 금속 물질로 이루어진 제2 금속막(73)이 형성되고, 상기 제2 금속막(73) 상에 감광막이 형성된 후, 감광막이 패턴된 감광 패턴(71)이 형성될 수 있다. As shown in FIG. 3H, inside the first and second source contact holes 63a and 63b and inside the first and second drain contact holes 65a and 65b and the first and second contact holes 26. 12, a second metal layer 73 made of a metal material is formed on the second storage capacitor Cst, on the metal pattern 61 on the first electrode 22, and on the second insulating layer 23. After the photosensitive layer is formed on the second metal layer 73, a photosensitive pattern 71 may be formed by patterning the photosensitive layer.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. As the metal material, at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu, and Mo, or an alloy thereof may be used.

상기 감광 패턴(71)을 마스크로 하여 식각 공정이 수행될 수 있다. An etching process may be performed using the photosensitive pattern 71 as a mask.

도 3i에 도시한 바와 같이, 상기 제2 절연막(23) 상에 데이터 라인(도 1의 31), 제1 및 제2 소오스 전극(25a, 25b), 제1 및 제2 드레인 전극(27a, 27b), 전원 공급 라인(도 1의 28) 및 연결 전극(24)(도 1의 24)이 형성될 수 있다. As shown in FIG. 3I, a data line (31 in FIG. 1), first and second source electrodes 25a and 25b, and first and second drain electrodes 27a and 27b are disposed on the second insulating layer 23. ), A power supply line 28 of FIG. 1, and a connection electrode 24 (24 of FIG. 1) may be formed.

상기 제1 소오스 전극(25a)은 상기 데이터 라인으로부터 연장 형성될 수 있다. The first source electrode 25a may extend from the data line.

상기 제1 소오스 전극(25a)은 상기 제1 소오스 콘택홀(63a)을 통해 상기 제1 반도체층(9a)의 상기 제1 소오스 영역(5a)과 전기적으로 연결될 수 있다. The first source electrode 25a may be electrically connected to the first source region 5a of the first semiconductor layer 9a through the first source contact hole 63a.

상기 제1 드레인 전극(27a)은 상기 제1 드레인 콘택홀(65a)을 통해 상기 제1 반도체층(9a)의 상기 제1 드레인 영역(7a)과 전기적으로 연결될 수 있다.The first drain electrode 27a may be electrically connected to the first drain region 7a of the first semiconductor layer 9a through the first drain contact hole 65a.

상기 제1 반도체층(9a), 상기 제1 게이트 전극(17a), 상기 제1 소오스 전극(25a) 및 상기 제1 드레인 전극(27a)에 의해 제1 트랜지스터(10)가 형성될 수 있다.A first transistor 10 may be formed by the first semiconductor layer 9a, the first gate electrode 17a, the first source electrode 25a, and the first drain electrode 27a.

상기 게이트 라인으로 제공된 게이트 신호에 의해 상기 제1 트랜지스터(10)가 턴온되면, 상기 데이터 라인으로 제공된 데이터 신호가 상기 제1 트랜지스터(10)를 경유하여 하부 스토리지 전극으로 인가되어 상기 스토리지 캐패시터(Cst)에 저장될 수 있다.When the first transistor 10 is turned on by the gate signal provided to the gate line, the data signal provided to the data line is applied to the lower storage electrode via the first transistor 10 to allow the storage capacitor Cst. Can be stored in.

상기 제2 소오스 전극(25b)은 상기 제2 소오스 콘택홀(63b)을 통해 상기 제2 반도체층(9b)의 상기 제2 소오스 영역(5b)과 전기적으로 연결되고, 상기 제2 개구부(67)를 통해 상기 제2 스토리지 전극(21)과 전기적으로 연결될 수 있다. The second source electrode 25b is electrically connected to the second source region 5b of the second semiconductor layer 9b through the second source contact hole 63b and the second opening 67. It may be electrically connected to the second storage electrode 21 through.

상기 제2 드레인 전극(27b)은 상기 제2 드레인 콘택홀(65b)을 통해 상기 제2 반도체층(9b)의 상기 제2 드레인 영역(7b)과 전기적으로 연결되고, 상기 제1 개구부(69)를 통해 상기 제1 전극(22) 상의 연결 전극(24)과 전기적으로 연결될 수 있다. The second drain electrode 27b is electrically connected to the second drain region 7b of the second semiconductor layer 9b through the second drain contact hole 65b and the first opening 69. It may be electrically connected to the connection electrode 24 on the first electrode 22 through.

상기 제2 반도체층(9b), 상기 제2 게이트 전극(17b), 상기 제2 소오스 전극(25b) 및 상기 제2 드레인 전극(27b)에 의해 제2 트랜지스터(20)가 형성될 수 있다. The second transistor 20 may be formed by the second semiconductor layer 9b, the second gate electrode 17b, the second source electrode 25b, and the second drain electrode 27b.

상기 게이트 라인으로 제공된 게이트 신호에 의해 상기 제2 트랜지스터(20)가 턴온되면, 상기 전원 공급 라인으로 제공된 전원 전압이 상기 제2 트랜지스터(20)를 경유하여 상기 제2 스토리지 전극(21)으로 인가되어 상기 스토리지 캐패시터(Cst)에 저장될 수 있다. When the second transistor 20 is turned on by the gate signal provided to the gate line, a power supply voltage provided to the power supply line is applied to the second storage electrode 21 via the second transistor 20. The storage capacitor Cst may be stored.

따라서, 상기 스토리지 캐패시터(Cst)에 저장된 데이터 신호와 상기 전원 전압에 의한 구동 전압이 상기 제2 트랜지스터(20)를 통해 상기 제1 전극(22)으로 인가될 수 있다. Accordingly, a data signal stored in the storage capacitor Cst and a driving voltage by the power supply voltage may be applied to the first electrode 22 through the second transistor 20.

상기 연결 전극(24)은 상기 제1 전극(22)의 에지 영역을 따라 폐루프로 이루어진 라인 형상을 가질 수 있지만, 이에 한정하지 않는다.The connection electrode 24 may have a line shape formed of a closed loop along an edge area of the first electrode 22, but is not limited thereto.

상기 연결 전극(24)에서 상기 제1 전극(22) 상의 금속 패턴(61)의 에지 영역을 제외한 나머지 영역을 제거함으로써 폐루프의 라인 형상이 형성될 수 있다. A closed loop line shape may be formed by removing the remaining area of the connection electrode 24 except for the edge area of the metal pattern 61 on the first electrode 22.

상기 제1 개구부(69)에서 상기 금속 패턴(61)의 에지 영역을 제외한 나머지 영역의 제2 금속막(73)과 상기 금속 패턴(61)을 식각 공정에 의해 연속으로 제거함으로써, 연결 전극(24)과 함께 상기 연결 전극(24)과 전기적으로 연결된 제2 드레인 전극(27b)이 형성될 수 있다. The connection electrode 24 is formed by continuously removing the second metal film 73 and the metal pattern 61 in the remaining areas except the edge area of the metal pattern 61 in the first opening 69 by an etching process. ) And a second drain electrode 27b electrically connected to the connection electrode 24 may be formed.

상기 금속 패턴(61)과 상기 제2 금속막(73)이 동일한 금속 물질로 형성되는 경우, 동일 식각 용액에 의해 상기 금속 패턴(61)과 상기 제2 금속막(73)이 일괄적으로 제거될 수 있다.When the metal pattern 61 and the second metal layer 73 are formed of the same metal material, the metal pattern 61 and the second metal layer 73 may be collectively removed by the same etching solution. Can be.

상기 연결 전극(24)은 상기 제1 전극(22)의 상면에 접하도록 형성될 수 있다. The connection electrode 24 may be formed to contact the upper surface of the first electrode 22.

상기 제1 및 제2 소오스 전극(25a, 25b), 상기 제1 및 제2 드레인 전극(27a, 27b), 상기 제2 스토리지 전극(21), 상기 제1 전극(22) 및 상기 제2 절연막(23) 상에 제3 절연막(29)이 형성되고, 상기 제1 전극(22)의 일부 영역 상의 제3 절연막(29)은 제거될 수 있다. 상기 제3 절연막(29)이 제거되어 제1 전극(22)이 노출된 영역이 실질적인 영상을 표시하기 위한 개구부가 될 수 있다. The first and second source electrodes 25a and 25b, the first and second drain electrodes 27a and 27b, the second storage electrode 21, the first electrode 22, and the second insulating film ( The third insulating layer 29 may be formed on the 23, and the third insulating layer 29 on the partial region of the first electrode 22 may be removed. Since the third insulating layer 29 is removed, a region where the first electrode 22 is exposed may be an opening for displaying a substantial image.

상기 제3 절연막(29)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제3 절연막(29)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.The third insulating layer 29 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the third insulating layer 29 may be an organic insulating material such as benzocyclobutene (BCB).

상기 제1 개구부(69)에서 상기 제3 절연막(29)의 끝단은 상기 제1 전극(22) 상의 상기 연결 전극(24) 및 상기 제2 드레인 전극(27b)을 커버하도록 형성될 수 있다. An end of the third insulating layer 29 in the first opening 69 may be formed to cover the connection electrode 24 and the second drain electrode 27b on the first electrode 22.

상기 노출된 제1 전극(22) 상에 발광층(75)과 제2 전극(77)이 형성되어, 상기 제1 전극(22), 상기 발광층(75) 및 상기 제2 전극(77)을 포함하는 유기전계발광 소자(80)가 형성될 수 있다. A light emitting layer 75 and a second electrode 77 are formed on the exposed first electrode 22 to include the first electrode 22, the light emitting layer 75, and the second electrode 77. The organic electroluminescent device 80 may be formed.

상기 제1 전극(22)으로 데이터 신호와 전원 전압에 의한 구동 전압이 인가되고, 제2 전극(77)으로 공통 전압, 예컨대 그라운드 전압이 인가되는 경우, 상기 구동 전압에 의해 발광층(75)에서 광이 발광될 수 있다. When a driving voltage based on a data signal and a power supply voltage is applied to the first electrode 22 and a common voltage, for example, a ground voltage is applied to the second electrode 77, light is emitted from the light emitting layer 75 by the driving voltage. Can be emitted.

상기 제1 전극(22)이 아노드 전극의 기능을 갖는 경우, 상기 제2 전극(77)은 캐소드 전극의 기능을 가질 수 있다. When the first electrode 22 has a function of an anode, the second electrode 77 may have a function of a cathode.

이와 반대로, 상기 제1 전극(22)이 캐소드 전극의 기능을 갖는 경우, 상기 제2 전극(77)은 아노드 전극의 기능을 가질 수 있다. On the contrary, when the first electrode 22 has a function of a cathode, the second electrode 77 may have a function of an anode.

하부 발광 방식의 유기전계발광 표시장치인 경우, 상기 제1 전극(22)은 투명 도전 물질로 형성되고, 제2 전극(77)은 불투명한 금속 물질로 형성될 수 있다. In the OLED display of the bottom emission type, the first electrode 22 may be formed of a transparent conductive material, and the second electrode 77 may be formed of an opaque metal material.

상부 발광 방식의 유기전계발광 표시장치인 경우, 상기 제1 전극(22)의 위 또는 아래에 광을 반사시킬 수 있는 반사 물질로 이루어진 반사막이 형성되고, 제2 전극(77)은 투명한 도전 물질로 형성될 수 있다. In the organic light emitting display of the top emission type, a reflective film made of a reflective material capable of reflecting light is formed on or below the first electrode 22, and the second electrode 77 is made of a transparent conductive material. Can be formed.

상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다. As the metal material, at least one selected from the group consisting of Cr, Ti, Ni, Al, Pt, Au, W, Cu, and Mo, or an alloy thereof may be used.

상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. At least one selected from the group consisting of ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO and GZO may be used as the conductive material.

상기 반사 물질로는 은(Ag), 알루미늄(Al), 백금(Pt) 및 팔라딘(Pd)로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다. At least one selected from the group consisting of silver (Ag), aluminum (Al), platinum (Pt), and paladin (Pd) may be used as the reflective material.

상기 전원 공급 라인은 상기 제1 콘택홀(26)을 통해 상기 제2 반도체층(9b)의 제2 드레인 영역(7b)과 전기적으로 연결되고 상기 제2 콘택홀(12)을 통해 상기 보조 전극 라인과 전기적으로 연결될 수 있다.The power supply line is electrically connected to the second drain region 7b of the second semiconductor layer 9b through the first contact hole 26 and the auxiliary electrode line through the second contact hole 12. And can be electrically connected.

통상적으로 종래에는 유기전계발광 소자의 제1 전극이 유기전계발광 소자의 아래에 형성된 절연막을 관통하여 구동 트랜지스터의 드레인 전극에 전기적으로 연결될 수 있다. 따라서, 드레인 전극 위에 절연막과 유기전계발광 소자의 제1 전극이 형성되므로, 공정 수와 공정 시간이 증가되었다.In general, the first electrode of the organic light emitting diode may be electrically connected to the drain electrode of the driving transistor by passing through an insulating layer formed under the organic light emitting diode. Therefore, since the insulating film and the first electrode of the organic light emitting device are formed on the drain electrode, the number of steps and the time are increased.

실시예에 의하면, 유기전계발광 소자(80)의 제1 전극(22)이 제1 및 제2 트랜지스터(10, 20)의 게이트 전극(17a, 17b)의 도전 패턴(13a, 13b)과 동일층에 형성되고, 제2 트랜지스터(20)의 제2 드레인 전극(27b)이 제1 개구부(69)를 통해 유기전계발광 소자(80)의 제1 전극(22)에 연결되므로, 종래와 같이 절연막과 제1 전극이 추가적으로 형성되지 않아도 되므로 공정 수와 공정 시간이 현저히 줄어들 수 있다. According to the embodiment, the first electrode 22 of the organic electroluminescent element 80 is the same layer as the conductive patterns 13a and 13b of the gate electrodes 17a and 17b of the first and second transistors 10 and 20. And the second drain electrode 27b of the second transistor 20 is connected to the first electrode 22 of the organic light emitting diode 80 through the first opening 69, so that the insulating film and Since the first electrode does not need to be additionally formed, the number of processes and the process time may be significantly reduced.

도 4a 내지 도 4d는 제2 실시예에 따른 유기전계발광 표시장치를 제조하기 위한 공정을 도시한 도면이다.4A to 4D illustrate a process for manufacturing the organic light emitting display device according to the second embodiment.

제2 실시예는 금속 패턴(61)과 금속막(73)을 개별적으로 제거하는 것을 제외하고는 제1 실시예와 거의 유사하다.The second embodiment is almost similar to the first embodiment except that the metal pattern 61 and the metal film 73 are individually removed.

제2 실시예에서 제1 실시예와 동일한 구성 요소에 대한 설명은 생략한다.In the second embodiment, descriptions of the same components as in the first embodiment will be omitted.

도 4a는 제1 실시예의 도 3g와 동일하다.4A is the same as FIG. 3G of the first embodiment.

따라서, 제2 실시예에서 제2 절연막(23)을 형성하기 전까지의 제조 공정에 대해서는 제1 실시예의 도 3a 내지 도 3f를 참조할 수 있다.Therefore, referring to FIGS. 3A to 3F of the first embodiment, the manufacturing process until the second insulating film 23 is formed in the second embodiment may be referred to.

도 4a에 도시한 바와 같이, 제1 및 제2 게이트 전극(17a, 17b), 제2 스토리지 전극(21), 금속 패턴(61)과 제1 전극(22)의 이중 층 및 제1 절연막(11) 상에 제2 절연막(23)이 형성될 수 있다. As shown in FIG. 4A, the first and second gate electrodes 17a and 17b, the second storage electrode 21, the double layer of the metal pattern 61 and the first electrode 22, and the first insulating layer 11. The second insulating layer 23 may be formed on the.

상기 제2 절연막(23)은 SiNx 또는 SiOx와 같은 투명한 무기 절연 물질일 수 있지만, 이에 한정하지 않는다. 즉, 상기 제2 절연막(23)은 BCB(Benzocyclobutene)와 같은 유기 절연 물질일수 있다.The second insulating layer 23 may be a transparent inorganic insulating material such as SiNx or SiOx, but is not limited thereto. That is, the second insulating layer 23 may be an organic insulating material such as benzocyclobutene (BCB).

상기 제2 절연막(23)이 패턴되어, 제1 및 제2 소오스 콘택홀(63a, 63b), 제1 및 제2 드레인 콘택홀(65a, 65b), 제1 및 제2 콘택홀(도 1의 26, 12) 및 제1 및 제2 개구부(69, 63)가 형성될 수 있다.The second insulating layer 23 is patterned to form first and second source contact holes 63a and 63b, first and second drain contact holes 65a and 65b, and first and second contact holes (refer to FIG. 1). 26 and 12 and first and second openings 69 and 63 may be formed.

도 4b에 도시한 바와 같이, 식각 공정을 수행하여, 상기 제1 개구부(69)의 상기 이중 층에서 상기 제1 개구부(69)에 노출된 금속 패턴(61)이 제거되어 제1 전극(22)만 남게 된다.As shown in FIG. 4B, by performing an etching process, the metal pattern 61 exposed to the first openings 69 is removed from the double layer of the first openings 69 so that the first electrode 22 is removed. Only remains.

도 4c에 도시한 바와 같이, 상기 제1 및 제2 소오스 콘택홀(63a, 63b) 안, 상기 제1 및 제2 드레인 콘택홀(65a, 65b) 안, 상기 제1 및 제2 콘택홀(26, 12) 안, 상기 제2 스토리지 캐패시터(Cst) 위, 상기 제1 전극(22) 위 및 상기 제2 절연막(23) 위에 금속 물질로 이루어진 제2 금속막(73)이 형성되고, 상기 제2 금속막(73) 상에 감광막이 형성된 후, 감광막이 패턴된 감광 패턴(71)이 형성될 수 있다. As shown in FIG. 4C, inside the first and second source contact holes 63a and 63b and inside the first and second drain contact holes 65a and 65b and the first and second contact holes 26. 12, a second metal film 73 made of a metal material is formed on the second storage capacitor Cst, on the first electrode 22, and on the second insulating film 23. After the photoresist is formed on the metal layer 73, a photoresist pattern 71 may be formed by patterning the photoresist.

상기 감광 패턴(71)을 마스크로 하여 식각 공정이 수행될 수 있다. An etching process may be performed using the photosensitive pattern 71 as a mask.

도 4d에 도시한 바와 같이, 상기 제2 절연막(23) 상에 데이터 라인(도 1의 31), 제1 및 제2 소오스 전극(25a, 25b), 제1 및 제2 드레인 전극(27a, 27b) 및 전원 공급 라인이 형성될 수 있다. As shown in FIG. 4D, a data line (31 in FIG. 1), first and second source electrodes 25a and 25b, and first and second drain electrodes 27a and 27b are formed on the second insulating layer 23. ) And a power supply line can be formed.

도 4b에서 금속 패턴(61)이 제거되었으므로, 제1 실시예의 연결 전극(24)은 도 4d의 식각 공정에서 형성되지 않는다.Since the metal pattern 61 is removed in FIG. 4B, the connection electrode 24 of the first embodiment is not formed in the etching process of FIG. 4D.

상기 제2 드레인 전극(27b)은 제2 드레인 콘택홀(65b)을 통해 제2 반도체층(9b)의 제2 드레인 영역(7b)과 전기적으로 연결되고, 상기 제1 개구부(69)를 통해 상기 제1 전극(22)과 전기적으로 연결될 수 있다. The second drain electrode 27b is electrically connected to the second drain region 7b of the second semiconductor layer 9b through the second drain contact hole 65b and through the first opening 69. It may be electrically connected to the first electrode 22.

상기 제1 반도체층(9a), 상기 제1 게이트 전극(17a), 상기 제1 소오스 전극(25a) 및 상기 제1 드레인 전극(27a)에 의해 제1 트랜지스터(10)가 형성될 수 있다.A first transistor 10 may be formed by the first semiconductor layer 9a, the first gate electrode 17a, the first source electrode 25a, and the first drain electrode 27a.

상기 제2 반도체층(9b), 상기 제2 게이트 전극(17b), 상기 제2 소오스 전극(25b) 및 상기 제2 드레인 전극(27b)에 의해 제2 트랜지스터(20)가 형성될 수 있다. The second transistor 20 may be formed by the second semiconductor layer 9b, the second gate electrode 17b, the second source electrode 25b, and the second drain electrode 27b.

상기 제1 및 제2 소오스 전극(25a, 25b), 상기 제1 및 제2 드레인 전극(27a, 27b), 상기 제2 스토리지 전극(21), 상기 제1 전극(22) 및 상기 제2 절연막(23) 상에 제3 절연막(29)이 형성되고, 상기 제1 전극(22)의 일부 영역 상의 제3 절연막(29)은 제거될 수 있다. 상기 제3 절연막(29)이 제거되어 제1 전극(22)이 노출된 영역이 실질적인 영상을 표시하기 위한 개구부가 될 수 있다. The first and second source electrodes 25a and 25b, the first and second drain electrodes 27a and 27b, the second storage electrode 21, the first electrode 22, and the second insulating film ( The third insulating layer 29 may be formed on the 23, and the third insulating layer 29 on the partial region of the first electrode 22 may be removed. Since the third insulating layer 29 is removed, a region where the first electrode 22 is exposed may be an opening for displaying a substantial image.

상기 제1 개구부(69)에서 상기 제3 절연막(29)의 끝단은 상기 제1 전극(22) 상의 상기 제2 드레인 전극(27b)을 커버하도록 형성될 수 있다. An end of the third insulating layer 29 in the first opening 69 may be formed to cover the second drain electrode 27b on the first electrode 22.

상기 노출된 제1 전극(22) 상에 발광층(75)과 제2 전극(77)이 형성되어, 상기 제1 전극(22), 상기 발광층(75) 및 상기 제2 전극(77)을 포함하는 유기전계발광 소자(80)가 형성될 수 있다. A light emitting layer 75 and a second electrode 77 are formed on the exposed first electrode 22 to include the first electrode 22, the light emitting layer 75, and the second electrode 77. The organic electroluminescent device 80 may be formed.

통상적으로 종래에는 유기전계발광 소자의 제1 전극이 유기전계발광 소자의 아래에 형성된 절연막을 관통하여 구동 트랜지스터의 드레인 전극에 전기적으로 연결될 수 있다. 따라서, 드레인 전극 위에 절연막과 유기전계발광 소자의 제1 전극이 형성되므로, 공정 수와 공정 시간이 증가되었다.In general, the first electrode of the organic light emitting diode may be electrically connected to the drain electrode of the driving transistor by passing through an insulating layer formed under the organic light emitting diode. Therefore, since the insulating film and the first electrode of the organic light emitting device are formed on the drain electrode, the number of steps and the time are increased.

실시예에 의하면, 유기전계발광 소자(80)의 제1 전극(22)이 게이트 전극의 도전 패턴과 동일층에 형성되고, 구동 트랜지스터(제2 트랜지스터)의 드레인 전극이 개구부를 통해 유기전계발광 소자(80)의 제1 전극(22)에 연결되므로, 종래와 같이 절연막과 제1 전극이 추가적으로 형성되지 않아도 되므로 공정 수와 공정 시간이 현저히 줄어들 수 있다. According to the embodiment, the first electrode 22 of the organic electroluminescent element 80 is formed on the same layer as the conductive pattern of the gate electrode, and the drain electrode of the driving transistor (second transistor) is formed through the opening. Since it is connected to the first electrode 22 of 80, the insulating film and the first electrode do not need to be additionally formed as in the prior art, and thus the number of processes and the process time can be significantly reduced.

1: 기판 3a, 3b: 활성 영역
5a, 5b: 소오스 영역 7a, 7b: 드레인 영역
9a, 9b: 반도체층 10: 제1 트랜지스터
11: 제1 절연막 13a, 13b: 도전 패턴
15a, 15b: 금속 패턴 17a, 17b: 게이트 전극
18: 보조 전극 라인 19: 제1 스토리지 전극
20: 제2 트랜지스터 21: 제2 스토리지 전극
22: 제1 전극 23: 제2 절연막
24: 연결 전극 25a, 25b: 소오스 전극
27a, 27b: 드레인 전극 29: 제3 절연막
12, 26, 63a, 63b, 65a, 65b: 콘택홀 28: 전원 공급 라인
67, 69: 개구부 75: 발광층
77: 제2 전극 80: 유기전계발광 소자
Cst: 스토리지 캐패시터1: substrate 3a, 3b: active region
5a, 5b: source region 7a, 7b: drain region
9a and 9b: semiconductor layer 10: first transistor
11: first insulating film 13a, 13b: conductive pattern
15a, 15b: metal pattern 17a, 17b: gate electrode
18: auxiliary electrode line 19: first storage electrode
20: second transistor 21: second storage electrode
22: first electrode 23: second insulating film
24: connection electrode 25a, 25b: source electrode
27a, 27b: drain electrode 29: third insulating film
12, 26, 63a, 63b, 65a, 65b: contact hole 28: power supply line
67, 69: opening 75: light emitting layer
77: second electrode 80: organic electroluminescent device
Cst: storage capacitor

Claims (20)

기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계;
상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계;
상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계;
상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계; 및
상기 제2 절연막 상에 제2 금속막을 형성하고 패터닝하여 제1 및 제2 소오스 전극 및 제1 및 제2 드레인 전극을 형성하는 단계
를 포함하고,
상기 이중층에서 상기 제2 드레인 전극과 연결되는 상기 제1 전극 상에 상기 금속 패턴은 제거되는 유기전계발광 표시장치의 제조 방법.Forming first and second semiconductor patterns on the substrate;
Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern;
Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns;
Forming a second insulating layer including a plurality of contact holes and openings on the substrate; And
Forming and patterning a second metal layer on the second insulating layer to form first and second source electrodes and first and second drain electrodes
Including,
And removing the metal pattern on the first electrode connected to the second drain electrode in the double layer. 제1항에 있어서,
상기 제1 및 제2 소오스 전극 및 상기 제1 및 제2 드레인 전극을 형성하는 단계는,
상기 개구부에서 상기 제2 금속막과 상기 이중층의 금속 패턴을 패터닝하여 상기 제2 드레인 전극과 상기 제1 전극 사이에 연결 전극을 형성하는 단계를 포함하는 유기전계발광 표시장치의 제조 방법.The method of claim 1,
Forming the first and second source electrodes and the first and second drain electrodes,
And forming a connection electrode between the second drain electrode and the first electrode by patterning the metal pattern of the second metal layer and the double layer in the opening. 제2항에 있어서,
상기 제1 및 제2 소오스 전극 및 상기 제1 및 제2 드레인 전극을 형성하는 단계 전에,
상기 개구부에서 상기 이중층의 금속 패턴을 제거하는 단계를 더 포함하는 유기전계발광 표시장치의 제조 방법.The method of claim 2,
Before forming the first and second source electrodes and the first and second drain electrodes,
And removing the metal pattern of the double layer from the opening. 제3항에 있어서,
상기 제1 및 제2 소오스 전극 및 상기 제1 및 제2 드레인 전극을 형성하는 단계는,
상기 개구부에서 상기 제2 금속막을 패터닝하여 상기 제1 전극에 접하도록 상기 제2 드레인 전극을 형성하는 단계를 포함하는 유기전계발광 표시장치의 제조 방법.The method of claim 3,
Forming the first and second source electrodes and the first and second drain electrodes,
And forming the second drain electrode to contact the first electrode by patterning the second metal layer in the opening. 제4항에 있어서,
유기전계발광 소자를 형성하기 위해 상기 제1 전극 상에 발광층 및 제2 전극을 형성하는 단계를 더 포함하는 유기전계발광 표시장치의 제조 방법.5. The method of claim 4,
And forming a light emitting layer and a second electrode on the first electrode to form an organic light emitting device. 제5항에 있어서,
상기 제1 및 제2 소오스 전극 및 상기 제1 및 제2 드레인 전극 상에 제3 절연막을 더 포함하는 유기전계발광 표시장치의 제조 방법.The method of claim 5,
And a third insulating layer formed on the first and second source electrodes and the first and second drain electrodes. 제6항에 있어서,
상기 제3 절연막의 끝단은,
상기 제1 전극 상의 상기 연결 전극 및 상기 제2 드레인 전극을 커버하는 유기전계발광 표시장치의 제조 방법.The method according to claim 6,
An end of the third insulating film,
A method of manufacturing an organic light emitting display device to cover the connection electrode and the second drain electrode on the first electrode. 제7항에 있어서,
상기 제1 스토리지 전극은 상기 제1 반도체층으로부터 형성되고,
상기 제2 스토리지 전극은 상기 제2 소오스 전극과 연결되며,
상기 제1 및 제2 스토리지 전극은 상기 제1 절연막과 함께 스토리지 캐패시터를 형성하는 유기전계발광 표시장치의 제조 방법.The method of claim 7, wherein
The first storage electrode is formed from the first semiconductor layer,
The second storage electrode is connected to the second source electrode,
And the first and second storage electrodes form a storage capacitor together with the first insulating layer. 제8항에 있어서,
상기 제1 및 제2 게이트 전극은 상기 도전막과 상기 제1 금속막을 포함하고,
상기 제2 스토리지 전극과 상기 제1 전극은 상기 도전막을 포함하는 유기전계발광 표시장치의 제조 방법.9. The method of claim 8,
The first and second gate electrodes include the conductive layer and the first metal layer.
The second storage electrode and the first electrode of the organic light emitting display device comprising the conductive layer. 제9항에 있어서,
상기 이중층에서 상기 제1 전극의 에지 영역 상의 금속 패턴은 제거되는 유기전계발광 표시장치의 제조 방법.10. The method of claim 9,
The metal pattern on the edge region of the first electrode in the double layer is removed. 제10항에 있어서,
상기 이중층의 금속 패턴은 상기 제1 전극보다 작은 사이즈를 갖는 유기전계발광 표시장치의 제조 방법.The method of claim 10,
The metal pattern of the bilayer has a size smaller than that of the first electrode. 제11항에 있어서,
상기 개구부를 형성하는 상기 제2 절연막의 끝단은 상기 이중층의 금속 패턴의 끝단에 형성되는 유기전계발광 표시장치의 제조 방법.The method of claim 11,
And an end of the second insulating layer forming the opening is formed at an end of the metal pattern of the double layer. 기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계;
상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계;
상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계;
상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계; 및
상기 제2 절연막 상에 제2 금속막을 형성하고 상기 개구부에서 상기 제2 금속막과 상기 이중층의 금속 패턴을 패터닝하여 드레인 전극과 연결 전극을 형성하는 단계
를 포함하는 유기전계발광 표시장치의 제조 방법.Forming first and second semiconductor patterns on the substrate;
Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern;
Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns;
Forming a second insulating layer including a plurality of contact holes and openings on the substrate; And
Forming a second metal film on the second insulating film and patterning the metal pattern of the second metal film and the double layer in the opening to form a drain electrode and a connection electrode;
Method of manufacturing an organic light emitting display device comprising a. 기판 상에 제1 및 제2 반도체 패턴을 형성하는 단계;
상기 기판 상에 제1 절연막, 도전막 및 제1 금속막을 형성하고 패터닝하여 제1 및 제2 게이트 전극, 제2 스토리지 전극 및 제1 전극과 금속 패턴의 이중층을 형성하는 단계;
상기 제1 및 제2 게이트 전극을 마스크로 하여 이온 도핑을 수행하여 상기 제1 및 제2 반도체 패턴으로부터 제1 및 제2 반도체층 및 제1 스토리지 전극을 형성하는 단계;
상기 기판 상에 다수의 콘택홀과 개구부를 포함하는 제2 절연막을 형성하는 단계;
상기 개구부의 상기 이중층의 금속 패턴을 제거하는 단계; 및
상기 제2 절연막 상에 제2 금속막을 형성하고 상기 개구부에서 상기 제2 금속막을 패터닝하여 상기 제1 전극에 연결된 드레인 전극을 형성하는 단계
를 포함하는 유기전계발광 표시장치의 제조 방법.Forming first and second semiconductor patterns on the substrate;
Forming and patterning a first insulating film, a conductive film, and a first metal film on the substrate to form a double layer of first and second gate electrodes, a second storage electrode, and a first electrode and a metal pattern;
Performing ion doping using the first and second gate electrodes as masks to form first and second semiconductor layers and first storage electrodes from the first and second semiconductor patterns;
Forming a second insulating layer including a plurality of contact holes and openings on the substrate;
Removing the metal pattern of the bilayer of the opening; And
Forming a second metal film on the second insulating film and patterning the second metal film in the opening to form a drain electrode connected to the first electrode
Method of manufacturing an organic light emitting display device comprising a. 제13항 또는 제14항에 있어서,
상기 이중층에서 상기 제1 전극의 에지 영역 상의 금속 패턴은 제거되는 유기전계발광 표시장치의 제조 방법.The method according to claim 13 or 14,
The metal pattern on the edge region of the first electrode in the double layer is removed. 제15항에 있어서,
상기 이중층의 금속 패턴은 상기 제1 전극보다 작은 사이즈를 갖는 유기전계발광 표시장치의 제조 방법.16. The method of claim 15,
The metal pattern of the bilayer has a size smaller than that of the first electrode. 제16항에 있어서,
상기 개구부를 형성하는 상기 제2 절연막의 끝단은 상기 이중층의 금속 패턴의 끝단에 형성되는 유기전계발광 표시장치의 제조 방법.17. The method of claim 16,
And an end of the second insulating layer forming the opening is formed at an end of the metal pattern of the double layer. 제17항에 있어서,
상기 이중층에서 상기 제2 드레인 전극과 연결되는 상기 제1 전극 상에 상기 금속 패턴은 제거되는 유기전계발광 표시장치의 제조 방법.18. The method of claim 17,
And removing the metal pattern on the first electrode connected to the second drain electrode in the double layer. 제1 트랜지스터;
상기 제1 트랜지스터와 연결된 제2 트랜지스터;
상기 제1 및 제2 트랜지스터 사이에 스토리지 캐패시터; 및
상기 제2 트랜지스터와 연결된 유기전계발광 소자를 포함하고,
상기 유기전계발광 소자의 제1 전극은 상기 제1 및 제2 트랜지스터의 제1 및 제2 게이트 전극과 동일층에 형성되는 유기전계발광 표시장치.A first transistor;
A second transistor connected to the first transistor;
A storage capacitor between the first and second transistors; And
An organic electroluminescent device connected to the second transistor,
The first electrode of the organic light emitting display device is formed on the same layer as the first and second gate electrodes of the first and second transistors. 제19항에 있어서,
상기 이중층에서 상기 제2 드레인 전극과 연결되는 상기 제1 전극 상에 상기 금속 패턴은 제거되는 유기전계발광 표시장치.20. The method of claim 19,
And the metal pattern is removed on the first electrode connected to the second drain electrode in the double layer.
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