KR20130006205A - 액정표시장치 및 액정표시장치의 제조방법 - Google Patents

액정표시장치 및 액정표시장치의 제조방법 Download PDF

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Abstract

실시 예에 따르면 액정표시장치는, 박막 트랜지스터가 형성된 제1 기판; 상기 제1 기판상에 형성된 게이트 라인, 데이터 라인 및 공통라인; 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 화소 전극; 상기 공통라인과 전기적으로 연결된 공통전극; 및 외부 광을 흡수하기 위해 상기 화소 전극 및 상기 공통전극 중 적어도 하나의 전극 상에 형성된 광흡수막을 포함한다.

Description

액정표시장치 및 액정표시장치의 제조방법{liquid crystal display device and method of fabrication the same}
실시 예는 액정표시장치에 관한 것이다.
실시 예는 액정표시장치의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가되고 있다. 종래의 음극선관 표시장치(CRT)에 비해 박형, 경량화된 액정표시장치(LCD), 플라즈마표시장치(PDP) 또는 유기전계발광소자(OLED)를 포함하는 평판표시장치가 활발하게 연구 및 제품화되고 있다. 이 중에서 액정표시장치는 소형화, 경량화, 박형화 및 저전력 구동의 장점이 있어 현재 널리 사용되고 있다.
현재 주로 사용되고 있는 액정표시장치 중 하나로 트위스트 네마틱(TN: twisted nematic) 방식의 액정표시장치를 들 수 있다. 상기 트위스트 네마틱 방식은 두 기판에 각각 전극을 설치하고 액정 방향자가 90°트위스트 되도록 배열한 다음 전극에 전압을 가하여 액정 방향자를 구동하는 방식이다. 그러나 상기 TN방식 액정표시장치는 시야각이 좁다는 큰 단점이 있다.
상기 TN방식의 액정표시장치의 시야각이 좁다는 단점을 해결하기 위하여 새로운 방식을 채용한 액정표시장치에 대한 연구가 활발하게 진행되고 있는데, 상기 방식으로 IPS방식(in-plane switching) 및 FFS방식(fringe field switching) 등이 있다.
도 1은 종래의 IPS방식의 액정표시장치의 구동원리에 대한 도면이다. 도 1의 a는 오프상태에서의 액정의 동작을 나타내고 도 1의 b는 온 상태에서의 액정의 동작을 나타낸다.
도 1을 참조하면 IPS방식의 액정표시장치는 제1 기판(100), 제2 기판(110) 및 액정층(120)을 포함한다. 상기 제1 기판(100) 및 제2 기판(110)은 서로 대향 되어 배치되고, 상기 제1 기판(100) 및 제2 기판(110) 사이에 액정(121)들로 구성된 상기 액정층(120)이 게재된다. 상기 제1 기판(100)상에는 다수의 화소 전극(101) 및 다수의 공통전극(103)이 형성된다. 상기 다수의 화소 전극(101) 및 상기 다수의 공통전극(103)에 인가되는 전위차에 의한 전계에 의해 상기 액정층(120)이 변위 하여 화상을 표시한다.
도 1의 a에서 오프 상태일 때 상기 화소 전극(101) 및 상기 공통전극(103)의 전위차는 없고 상기 액정(121)은 전후방향으로 배열된다. 노멀리 블랙 모드일 때 전후방향으로 배열된 상기 액정(121)에 의해 백라이트(미도시)로부터의 빛이 차단되고 블랙의 화상이 표시된다. 도 1의 b에서 온 상태일 때 상기 화소 전극(101) 및 상기 공통전극(103)은 다른 크기의 전위가 인가되고 상기 화소 전극(101) 및 상기 공통전극(103)에 인가되는 전위차에 의해 화살표(123) 방향으로 전계가 발생한다. 상기 화살표(123) 방향의 전계에 의해 액정(121)은 좌우방향으로 배열된다. 노멀리 블랙모드일 때 좌우방향으로 배열된 상기 액정(121)에 의해 백라이트(미도시)로부터의 빛이 투과되고 화이트의 화상이 표시된다. 상기 IPS방식의 액정표시장치의 경우 시야각이 넓은 장점이 있으나 휘도의 문제가 있어 FFS(fringe field switching)방식이 고안되었다.
도 2는 종래의 FFS방식의 액정표시장치의 구동원리에 대한 도면이다. 도 2의 a는 오프상태에서의 액정의 동작을 나타내고 도 2의 b는 온 상태에서의 액정의 동작을 나타낸다.
도 2를 참조하면 FFS방식의 액정표시장치는 상기 IPS방식과 비교하여 화소 전극과 공통전극이 상이한 층에 형성되는 것을 제외하면 거의 동일하다. 따라서 동일한 도 1과 동일한 구성에 대해서는 동일한 도면번호를 부여하고 자세한 설명은 생략한다.
도 2의 FFS방식의 액정표시장치는 제1 기판(100)상에 형성된 절연막(105)을 더 포함한다. 상기 제1 기판(100)상에 공통전극(103)이 형성되고 상기 절연막(105) 상에 화소 전극(101)이 형성된다. 도 2의 a에서 오프 상태일 때 상기 화소 전극(101) 및 상기 공통전극(103)의 전위차는 없고 상기 액정(121)은 전후방향으로 배열된다. 노멀리 블랙모드 일 때 전후방향으로 배열된 상기 액정(121)에 의해 백라이트(미도시)로부터의 빛이 차단되고 블랙의 화상아 표시된다. 도 2의 b에서 온 상태일 때 상기 화소 전극(101) 및 상기 공통 전극(103)에 인가되는 전위차에 의해 화살표(123)방향으로 전계가 발생한다. 상기 화살표(123)방향의 전계에 의해 액정(121)은 좌우방향으로 배열된다. 노멀리 블랙모드일 때 좌우방향으로 배열된 상기 액정(121)에 의해 백라이트(미도시)로부터의 빛이 투과되고 화이트의 화상이 표시된다. 상기한 IPS방식에 비해 FFS방식의 경우 상기 공통전극(103) 및 화소 전극(101)을 다른 층에 배열함으로써 수평전계뿐만 아니라 다소간의 수직전계도 발생하게 되어 액정을 더욱 정밀하게 배열할 수 있고 IPS방식보다 휘도 저감이 덜 발생한다.
상기 IPS 방식 및 상기 FFS 방식의 액정표시장치는 오프 상태일 때 액정이 전후방향으로 배열됨에 따라 백라이트(미도시)로 부터의 빛을 모두 다 가리지 못하여 완전한 블랙을 표현하기 어렵고 따라서 블랙에 대한 화이트의 휘도로 정의될 수 있는 색대비비(CR: Contrast ratio)가 작아지는 문제가 있다. 이러한 CR의 향상을 위해 화소 전극 및 공통전극을 ITO와 같은 투명금속이 아닌 MoTi등과 같은 불투명금속으로 구성하는 기술이 개발되었다. 다만, 화소 전극 또는 공통전극을 불투명 금속으로 구성함으로써 외부 광이 반사되어 화상에 표시되는 무지개 얼룩이 생기는 문제점이 있다.
실시 예는 화소 전극 및 공통전극의 외부 광 반사를 통한 무지개 얼룩을 방지하기 위한 액정표시장치를 제공한다.
실시 예는 셀 갭 유지와 빛샘현상을 방지하기 위한 액정표시장치를 제공한다.
실시 예는 공정단순화를 위한 액정표시장치의 제조방법을 제공한다.
실시 예에 따르면 액정표시장치는, 박막 트랜지스터가 형성된 제1 기판; 상기 제1 기판상에 형성된 게이트 라인, 데이터 라인 및 공통라인; 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 화소 전극; 상기 공통라인과 전기적으로 연결된 공통전극; 및 외부 광을 흡수하기 위해 상기 화소 전극 및 상기 공통전극 중 적어도 하나의 전극 상에 형성된 광흡수막을 포함한다.
실시 예에 따르면 액정표시장치의 제조방법은, 제1 기판상에 게이트 라인 및 공통라인을 형성하는 단계; 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터 및 데이터 라인을 포함하는 기판상에 층간 절연막, 전극층, 포토레지스트를 적층 하는 단계; 및 상기 층간절연막상에 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극, 상기 공통라인과 전기적으로 연결된 공통전극, 상기 박막 트랜지스터에 대응되는 영역에 형성되어 빛 샘을 방지하고 셀갭을 유지하는 BM스페이서 및 상기 화소 전극 및 상기 공통전극 상에 형성되어 외부 광을 흡수하는 광흡수막을 형성하는 단계를 포함한다.
실시 예에 따르면 액정표시장치의 제조방법은, 제1 기판상에 게이트 라인, 공통라인 및 상기 공통라인과 전기적으로 연결되는 공통전극을 형성하는 단계; 상기 게이트라인과 교차하는 데이터라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터 및 데이터 라인을 포함하는 기판상에 층간 절연막, 전극층, 포토레지스트를 적층 하는 단계; 및 상기 층간절연막상에 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극, 상기 박막 트랜지스터에 대응되는 영역에 형성되어 빛 샘을 방지하고 셀갭을 유지하는 BM스페이서 및 상기 화소 전극 상에 형성되어 외부 광을 흡수하는 광흡수막을 형성하는 단계를 포함한다.
실시 예는 화소 전극 및 공통전극 상에 광흡수막을 형성하여 외부 광 흡수를 통해 무지개 얼룩을 방지한다.
실시 예는 BM스페이서를 형성하여 셀 갭 유지와 빛샘현상을 방지한다.
실시 예는 포토레지스트를 하프톤 마스크로 노광하여 BM스페이서와 광흡수막을 동시에 형성하여 공정을 단순화한다.
도 1은 종래의 IPS방식의 액정표시장치의 구동원리에 대한 도면이다.
도 2는 종래의 FFS방식의 액정표시장치의 구동원리에 대한 도면이다.
도 3은 제1 실시 예에 따른 IPS방식 액정표시장치에 대한 도면이다.
도 4는 제1 실시 예에 따른 IPS방식 액정표시장치에 대한 단면도이다.
도 5는 제1 실시 예에 따른 IPS방식 액정표시장치의 제조공정을 나타내는 도면이다.
도 6은 제2 실시 예에 따른 FFS방식 액정표시장치에 대한 도면이다.
도 7은 제2 실시 예에 따른 FFS방식 액정표시장치에 대한 단면도이다.
도 8은 제2 실시 예에 따른 FFS방식 액정표시장치의 제조공정을 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 실시 예를 설명한다.
도 3은 제1 실시 예에 따른 IPS방식 액정표시장치에 대한 도면이다.
도 4는 제1 실시 예에 따른 IPS방식 액정표시장치에 대한 단면도이다.
도 3 및 도 4를 참조하면 제1 실시 예에 따른 액정표시장치는 제1 기판(1)상에 제1 방향을 따라 형성된 게이트 라인(11), 제1 방향을 따라 상기 게이트 라인(11)과 평행한 방향으로 형성된 공통 라인(41) 및 상기 게이트 라인(11)과 교차하는 제2 방향으로 형성된 데이터 라인(21)을 포함한다.
상기 게이트 라인(11) 및 상기 데이터 라인(21)의 교차에 의해 화소 영역이 정의되고 상기 화소 영역의 상기 게이트 라인(11) 및 상기 데이터 라인(21)에 박막 트랜지스터(30)가 전기적으로 연결된다.
상기 박막 트랜지스터(30)는 게이트 전극(31), 소스 전극(33), 드레인 전극(35) 및 반도체층(37)에 의해 형성된다.
상기 게이트 라인(11)은 상기 박막 트랜지스터(30)의 상기 게이트 전극(31)과 전기적으로 연결되고, 상기 데이터 라인(21)은 상기 박막 트랜지스터(30)의 상기 소스전극(33)과 전기적으로 연결된다.
상기 게이트 전극(31)은 상기 게이트 라인(11)으로부터 돌출 형성될 수 있고, 상기 소스 전극(33)은 상기 데이터 라인(21)으로부터 돌출 형성될 수 있다.
상기 반도체층(37)은 채널영역(37a), 소스영역(37b) 및 드레인 영역(37c)을 포함한다. 상기 채널영역(37a)은 상기 게이트 전극(31)과 대응되는 게이트 절연막(3) 상에 형성되고, 상기 소스 영역(37b)은 상기 소스 전극(33)과 대응되는 영역에 형성되고 상기 드레인 영역(37c)은 상기 드레인 전극(35)과 대응되는 영역에 형성될 수 있다.
상기 박막 트랜지스터(30) 상에는 BM스페이서(51)가 형성될 수 있다. 상기 BM스페이서(51)는 종래의 제2 기판상에 형성되어 빛샘현상을 방지하는 블랙 매트릭스 및 제1 기판과 제2 기판의 간격유지를 위한 스페이서 역할을 할 수 있다. 즉, 상기 BM스페이서(51)는 제1 기판(1) 상의 박막 트랜지스터(30) 상에 형성되어 빛 샘을 방지할 수 있고, 제1 기판(1) 및 제2 기판(9)의 간격을 유지하는 역할을 할 수 있다.
상기 BM스페이서(51)는 화소 영역을 제외한 영역에 형성될 수 있다. 상기 BM스페이서(51)는 상기 게이트 라인(11), 상기 데이터 라인(21) 및 상기 공통라인(41)에 형성될 수 있다. 상기 BM스페이서(51)는 종래의 블랙매트릭스 및 스페이서가 형성되는 영역에 대응되는 제1 기판상에 형성될 수 있다.
상기 화소 영역에는 상기 박막 트랜지스터(30)의 상기 드레인 전극(35)과 전기적으로 연결된 화소 전극(39)이 형성될 수 있다. 상기 화소 전극(39)은 화소컨택홀(38)을 통해 상기 드레인 전극(35)과 전기적으로 연결될 수 있다.
상기 화소 영역에는 상기 화소 전극(39)이 상기 데이터 라인(21)과 평행하는 제2 방향을 따라 다수개의 손가락 형태로 배열될 수 있다. 편의상 도면에서는 제1 내지 제4 화소 전극(39a, 39b, 39c, 39c)으로 도시하였으나 이에 한정하지 않는다.
상기 화소 영역에는 상기 화소 전극(39)과 대응하는 공통 전극(43)이 형성될 수 있다. 상기 공통전극(43)은 상기 화소 전극(39)과 평행하는 제2 방향을 따라 다수개의 손가락 형태로 형성될 수 있다. 편의상 도면에는 제1 내지 제4 공통전극(43a, 43b, 43c, 43d)으로 도시하였으나 이에 한정하지 않는다.
상기 공통전극(43)은 상기 공통 라인(41)과 공통 컨택홀(45)을 통해 전기적으로 연결될 수 있다.
상기 화소 전극(39) 및 상기 공통 전극(43)은 지그재그 형태의 꺾이는 구조로 형성될 수 있다. 상기 화소 전극(39) 및 상기 공통 전극(43)은 한번 이상 꺾이는 구조로 멀티 도메인을 유도할 수 있다.
상기 화소 전극(39) 및 상기 공통 전극(43)은 투명하지 않은 금속물질로 형성될 수 있다. 상기 화소 전극(39) 및 상기 공통 전극(43)은 Mo, Ti 또는 이들의 합금으로 형성될 수 있다.
상기 화소 전극(39) 및 상기 공통 전극(43) 상에는 광흡수막(53)이 형성될 수 있다. 상기 광흡수막(53)은 상기 BM스페이서(51)와 동일한 물질로 동일층에 형성될 수 있다. 상기 광흡수막(53)은 상기 화소 전극(39) 및 상기 공통 전극(43) 상에 형성되어 외부로부터 입사되는 빛을 흡수하여 빛 반사를 방지하는 역할을 한다.
도 5는 제1 실시 예에 따른 IPS방식 액정표시장치의 제조공정을 나타내는 도면이다.
도 5a를 참조하면 제1 기판(1)상에 제1 방향을 따라 게이트 라인(11), 공통 라인(41) 및 게이트 전극(31)을 형성한다. 상기 게이트 전극(31)은 상기 게이트 라인(11)으로부터 돌출형성될 수 있다.
상기 게이트 라인(11), 상기 공통 라인(41) 및 상기 게이트 전극(31)은 게이트 메탈로 형성될 수 있다. 상기 게이트 메탈은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 5b를 참조하면 상기 게이트 라인(11), 공통 라인(41) 및 게이트 전극(31)을 포함하는 제1 기판(1)상에 게이트 절연막(3), 액티브층(32), 오믹컨택층(34) 및 데이터 메탈(36)을 순차적으로 적층 한다.
상기 게이트 절연막(3)은 상기 게이트 라인(11), 공통라인(41) 및 게이트 전극(31)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 데이터 메탈(36)은 티타늄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브덴(Mo)으로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
도 5c를 참조하면 순차적으로 적층된 상기 게이트 절연막(3), 액티브층(32), 오믹컨택층(34) 및 데이터 메탈(36)에 회절노광을 이용하여 반도체층(37) , 소스 전극(33) 및 드레인 전극(35)을 형성한다. 상기 반도체층(37)은 채널영역(37a), 소스영역(37b) 및 드레인 영역(37c)을 포함할 수 있다.
상기 액티브층(32)을 패터닝하여 박막 트랜지스터영역에 상기 채널영역(37a)을 형성할 수 있다. 상기 오믹컨택층(34)을 패터닝하여 데이터 라인(21)과 인접하는 상기 채널 영역(37b) 상에 상기 소스 영역(37b)을 형성할 수 있고, 상기 소스 영역(37b)과 이격된 상기 채널영역(37a) 상에 상기 드레인 영역(37c)을 형성할 수 있다.
상기 데이터 메탈(36)을 패터닝하여 데이터 라인(21), 소스전극(33) 및 드레인 전극(35)을 형성할 수 있다.
상기 데이터 라인(21)은 상기 게이트 라인(11)과 교차하는 제2 방향을 따라형성되고, 상기 소스 전극(33)은 상기 소스영역(37b) 상에 형성될 수 있고, 상기 드레인 전극(35)은 상기 드레인영역(37c)상에 형성될 수 있다. 상기 소스 전극(33)은 상기 데이터 라인(21)으로부터 돌출형성될 수 있다.
상기 데이터 라인(21), 소스전극(33) 및 드레인 전극(35)은 상기 반도체층(37)과 동시에 형성될 수도 있고 이시에 형성될 수도 있다. 상기 데이터 라인(21), 소스전극(33) 및 드레인 전극(35)이 상기 반도체층(37)과 동시에 형성되는 경우 하나의 마스크 공정이 절감되는 이점이 있다.
도 5d를 참조하면 상기 데이터 라인(21), 소스 전극(33) 및 드레인 전극(35)을 포함하는 상기 게이트 절연막(3) 상에 층간 절연막(5)을 형성한다.
상기 층간 절연막(5)은 상기 데이터 라인(21), 소스 전극(33) 및 드레인 전극(35)을 다른 배선 및 전극들과 전기적으로 분리시키기 위한 층으로 절연 특성이 요구되며 실리콘 질화물(SiNx)이나 실리콘 산화물(SiOx)과 같은 무기 절연 물질이나 BCB(benzocyclobutene)와 같은 유기 절연 물질을 포함할 수 있다.
상기 층간절연막(5)상에 상기 층간절연막(5)을 관통하여 상기 드레인 전극(35)을 노출시키는 화소컨택홀(38)을 형성할 수 있다. 상기 층간절연막(5) 상에 상기 층간절연막(5) 및 상기 게이트 절연막(3)을 관통하여 상기 공통라인(41)을 노출시키는 공통컨택홀(45)을 형성할 수 있다.
상기 화소컨택홀(38) 및 상기 공통컨택홀(45)을 포함하는 층간 절연막(5) 상에 전극층(47) 및 포토 레지스트(55)를 순차적으로 적층 한다.
상기 전극층(47)은 불투명 금속으로 형성될 수 있다. 상기 전극층(47)은 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금으로 형성될 수 있다.
상기 전극층(47) 및 포토 레지스트(55)가 순차적으로 적층된 제1 기판(1)상에 하프톤 마스크(60)를 위치시킨다. 상기 하프톤 마스크(60)는 빛을 선택적으로 투과 시키는 역할을 하기 위해 투과부(63), 반투과부(61) 및 차단부(65)를 포함할 수 있다.
상기 투과부(63)는 제1 내지 제7 투과부(63a, 63b, 63c, 63d, 63e, 63f, 63g)를 포함할 수 있다.
상기 반투과부(61)는 제1 내지 제7 반투과부(61a, 61b, 61c, 61d, 61e, 61f, 61g)를 포함할 수 있다.
상기 차단부(65)는 박막 트랜지스터(30)에 대응되어 형성될 수 있다. 상기 차단부(65)는 화소 영역을 제외한 영역에 형성될 수 있다. 상기 차단부(65)는 상기 게이트 라인(11), 상기 데이터라인(21) 및 상기 공통라인(41)에 대응되는 영역에 형성될 수 있다. 상기 차단부(65)는 종래의 블랙매트릭스 및 스페이서가 형성되는 영역에 대응되어 형성될 수 있다.
상기 반투과부(61)는 화소 전극(39) 및 공통전극(43)이 형성되는 영역에 대응되어 형성될 수 있다. 상기 제1 반투과부(61a)는 상기 화소 컨택홀(38)에 대응되어 형성되고 상기 제7 반투과부(61g)는 상기 공통컨택홀(45)에 대응되어 형성될 수 있다.
상기 투과부(63)는 포토공정에서 자외선을 전면적으로 투과하며 상기 반투과부(61)는 슬릿을 구성하여 자외선을 일정량 투과하며 상기 차단부(65)는 자외선을 전면적으로 차단한다.
도 5e를 참조하면, 상기 하프톤마스크(60)를 기판상에 정렬시키고 자외선을 투과시켜 포토레지스트(55)를 반응시킨다. 반응한 포토레지스트(55)를 현상하면 상기 투과부(63)에 대응되는 영역의 포토레지스트(55)는 제거되고 상기 반투과부(61)에 대응되는 영역은 일부분 잔존하고 상기 차단부(65)에 대응되는 영역은 그대로 잔존하게 된다.
상기 차단부(65)에 대응되는 영역의 포토레지스트(55)는 잔존하여 BM스페이서(51)를 형성한다.
상기 반투과부(61)에 대응되는 영역의 포토레지스트(55)는 일부분 잔존하여 광흡수막(53)을 형성한다.
상기 포토레지스트(55)가 일부 또는 전부 제거된 제1 기판(1)을 에칭을 통해 포토레지스트(55)가 전부 제거된 영역의 상기 전극층(47)을 제거한다. 상기 에칭을 통해 상기 제1 반투과부(61a)에 대응되는 영역에 제2 화소 전극(39b)이 형성되고, 상기 제2 반투과부(61b)에 대응되는 영역에 제2 공통전극(43b)이 형성되고, 상기 제3 반투과부(61c)에 대응되는 영역에 제3 화소 전극(39c)이 형성되고, 상기 제4 반투과부(61d)에 대응되는 영역에 제3 공통전극(43c)이 형성되고, 상기 제5 반투과부(61e)에 대응되는 영역에 제4 화소 전극(39d)이 형성되고, 상기 제6 반투과부(61f)에 대응되는 영역에 제4 공통전극(43d)이 형성될 수 있다.
상기 화소 전극(39) 및 상기 공통전극(43) 상부에는 포토레지스트(55)의 잔존에 의한 광흡수막(53)이 도포 되어있다. 상기 광흡수막(53)은 외부로부터 입사되는 빛을 흡수하여 빛 반사를 방지하는 역할을 한다.
상기 화소 전극(39), 공통전극(43), 광흡수막(53) 및 BM스페이서(51)가 형성된 상기 제1 기판(1)에 액정층(7)을 형성하고 제2 기판(9)을 합착시킨다.
상기 BM스페이서(51)는 상기 제1 기판(1) 및 상기 제2 기판(9)의 간격을 유지하고, 빛 샘을 방지하는 역할을 할 수 있다.
상기 제1 실시 예는 화소 전극 및 공통전극을 데이터 라인과 다른 층으로 구성하였지만 상기 화소 전극 및 공통전극을 데이터 라인과 동일한 층으로 동일물질로 구성하는것도 가능하다. 상기 화소 전극 및 공통전극을 데이터 라인과 동일한 층으로 구성함으로써 공정효율이 상승할 수 있다.
도 5는 제2 실시 예에 따른 FFS방식 액정표시장치에 대한 도면이다.
도 5는 제2 실시 예에 따른 FFS방식 액정표시장치에 대한 단면도이다.
도 5 및 도 6을 참조하면 제2 실시 예에 따른 액정표시장치는 제1 실시 예에 따른 액정표시장치와 비교하여 공통라인 및 공통전극이 화소 전극과 다른 층에 생성되는 것을 제외하고는 거의 동일하다. 따라서 제2 실시 예의 설명에 있어서 상기 제1 실시 예와 동일한 구성요소들은 상세한 설명을 생략한다.
제1 기판(201)상에 제1 방향을 따라 형성된 게이트 라인(211), 제1 방향을 따라 상기 게이트 라인(211)과 평행한 방향으로 형성된 공통라인(241) 및 상기 게이트 라인(211)과 교차하는 제2 방향으로 형성된 데이터 라인(21)을 포함한다.
상기 게이트 라인(211) 및 상기 데이터 라인(221)의 교차에 의해 화소 영역이 정의되고 상기 화소 영역의 상기 게이트 라인(211) 및 상기 데이터 라인(221)에 박막 트랜지스터(230)가 전기적으로 연결된다. 상기 공통라인(241)은 상기 화소 영역을 관통하며 형성될 수 있다. 상기 공통라인(241)은 상기 박막 트랜지스터(230)와 인접한 화소 영역에 형성될 수 있다.
상기 박막 트랜지스터(230) 상에는 BM스페이서(251)가 형성될 수 있다. 상기 BM스페이서(251)는 상기 화소 영역을 제외한 영역에 형성될 수 있다. 상기 BM스페이서(251)는 상기 게이트라인(211), 상기 데이터 라인(221) 및 상기 공통라인(241)에 형성될 수 있다. 상기 BM스페이서(251)는 종래의 블랙매트릭스 및 스페이서가 형성되는 영역에 대응되는 제1 기판상에 형성될 수 있다.
상기 화소 영역에는 상기 박막 트랜지스터(30)의 드레인 전극(235)과 전기적으로 연결된 화소 전극(239)이 형성될 수 있다.
상기 화소 전극(239)은 상기 데이터 라인(221)과 평행하는 제2 방향을 따라 다수개의 손가락 형태로 배열될 수 있다. 편의상 도면에는 제1 내지 제4 화소 전극(239a, 239b, 239c, 239d)으로 도시하였으나 이에 한정하지 않는다.
상기 화소 영역에는 상기 화소 전극(239)과 대응하는 공통전극(243)이 형성될 수 있다. 상기 공통전극(243)은 상기 화소 전극(239)과 평행하는 제2 방향을 따라 다수개의 손가락 형태로 형성될 수 있다. 편의상 도면에는 제1 내지 제3 공통전극(243a, 243b, 243c)으로 도시하였으나 이에 한정하지 않는다. 상기 공통전극(243)은 상기 공통라인(241)과 전기적으로 연결될 수 있다. 상기 공통 전극(243)은 상기 공통라인(241)과 동일층에 동일한 물질로 형성될 수 있다. 상기 공통전극(243)은 상기 공통라인(241)으로부터 연장형성될 수 있다.
상기 화소 전극(239) 및 상기 공통전극(243)은 지그재그 형태의 꺾이는 구조로 형성될 수 있다. 상기 화소 전극(239) 및 상기 공통전극(243)은 한번 이상 꺾이는 구조로 멀티 도메인을 유도할 수 있다.
상기 화소 전극(239) 및 상기 공통전극(243)이 중첩되는 영역은 스토리지 커패시터를 구성할 수 있다. 상기 스토리지 커패시터는 데이터라인으로부터 인가되는 데이터 전압을 유지하는 역할을 한다.
상기 화소 전극(239) 상에는 광흡수막(253)이 형성될 수 있다. 상기 광흡수막(253)은 상기 BM스페이서(251)와 동일한 물질로 동일층에 형성될 수 있다. 도시하지 않았지만 상기 공통전극(243)에 대응되는 영역에도 광흡수막(253)이 형성될 수 있다.
도 8은 제2 실시 예에 따른 FFS방식 액정표시장치의 제조공정을 나타내는 도면이다.
도 8a를 참조하면 제1 기판(201)상에 제1 방향을 따라 게이트 라인(211), 공통라인(241), 게이트 전극(231) 및 공통전극(243)을 형성한다. 상기 게이트 전극(231)은 상기 게이트 라인(211)으로부터 돌출형성될 수 있다. 상기 공통전극(243)은 상기 공통라인(241)으로부터 돌출형성될 수 있다. 상기 공통전극(243)은 제1 내지 제3 공통전극(243a, 243b, 243c)을 포함할 수 있다.
도 8b를 참조하면 상기 게이트 라인(211), 공통라인(241), 게이트 전극(231) 및 공통전극(243)을 포함하는 제1 기판(201)상에 게이트 절연막(203), 액티브층(232), 오믹컨택층(234) 및 데이터 메탈(236)을 순차적으로 적층 한다.
도 8c를 참조하면 순차적으로 적층된 상기 게이트 절연막(203), 액티브층(232), 오믹컨택층(234) 및 데이터 메탈(236)에 회절노광을 이용하여 반도체층(237), 소스전극(233), 드레인전극(235) 및 데이터 라인(221)을 형성한다. 상기 반도체층(237)은 채널영역(237a), 소스영역(237b) 및 드레인 영역(237c)을 포함할 수 있다.
상기 공통라인(241) 및 상기 공통 전극(243)이 형성되는 영역에는 상기 액티브층(232), 오믹컨택층(234) 및 데이터 메탈(236)이 제거될 수 있다. 상기 데이터 라인(221), 소스전극(233) 및 드레인 전극(235)은 상기 반도체층(237)과 동시에 형성될 수도 있고 이시에 형성될 수도 있다. 상기 데이터 라인(221), 소스전극(233) 및 드레인 전극(235)이 상기 반도체층(237)과 동시에 형성되는 경우 하나의 마스크 공정이 절감되는 이점이 있다.
도 8d를 참조하면 상기 데이터 라인(221), 소스전극(233) 및 드레인 전극(235)을 포함하는 상기 게이트 절연막(203) 상에 층간 절연막(205)을 형성한다.
상기 층간 절연막(205) 상에 상기 층간절연막(205)을 관통하여 상기 드레인 전극(235)을 노출시키는 화소컨택홀(238)을 형성할 수 있다. 상기 화소컨택홀(238)을 포함하는 층간절연막(205)상에 전극층(247) 및 포토레지스트(255)를 순차적으로 적층 한다. 상기 전극층(247)은 불투명 금속으로 형성될 수 있다.
상기 전극층(247) 및 포토레지스트(255)가 순차적으로 적층된 제1 기판(201)상에 하프톤 마스크(260)를 위치시킨다. 상기 하프톤 마스크(260)는 빛을 선택적으로 투과시키는 역할을 하기 위해 투과부(263), 반투과부(261) 및 차단부(265)를 포함할 수 있다.
상기 투과부(263)는 제1 내지 제3 투과부(263a, 263b, 263c)를 포함할 수 있다. 상기 반투과부(261)는 제1 내지 제4 반투과부(261a, 261b, 261c, 261d)를 포함할 수 있다.
상기 차단부(265)는 박막 트랜지스터(230)에 대응되어 형성될 수 있다. 상기 차단부(265)는 화소 영역을 제외한 영역에 형성될 수 있다. 상기 차단부(265)는 상기 게이트 라인(211) 및 상기 데이터 라인(221)에 대응되는 영역에 형성될 수 있다. 상기 차단부(265)는 종래의 블랙매트릭스 및 스페이서가 형성되는 영역에 대응되어 형성될 수 있다.
상기 반투과부(261)는 화소 전극(239)이 형성되는 영역에 대응되어 형성될 수 있다. 상기 제1 반투과부(261a)는 상기 화소컨택홀(238)에 대응되어 형성될 수 있다.
상기 투과부(263)는 포토공정에서 자외선을 전면적으로 투과하며 상기 반투과부(261)는 슬릿을 구성하여 자외선을 일정량 투과하며 상기 차단부(265)는 자외선을 전면적으로 차단한다.
도 8e를 참조하면, 상기 하프톤마스크(260)를 기판상에 정렬시키고 자외선을 투과시켜 포토레지스트(255)를 반응시킨다. 반응한 포토레지스트(255)를 현상하면 상기 투과부(263)에 대응되는 영역의 포토레지스트(255)는 제거되고 상기 반투과부(261)에 대응되는 영역은 일부분 잔존하고 상기 차단부(265)에 대응되는 영역은 그대로 잔존하게 된다.
상기 차단부(265)에 대응되는 영역의 포토레지스트(255)는 잔존하여 BM스페이서(251)를 형성하고, 상기 반투과부(261)에 대응되는 영역의 포토레지스트(255)는 일부분 잔존하여 광흡수막(253)을 형성한다.
상기 포토레지스트(255)가 일부 또는 전부 제거된 제1 기판(201)을 에칭을 통해 포토레지스트(255)가 전부 제거된 영역의 상기 전극층(247)을 제거한다. 상기 에칭을 통해 상기 제1 반투과부(261a)에 대응되는 영역에 화소 전극(239)이 형성되고, 상기 제2 반투과부(261b)에 대응되는 영역에 제2 화소 전극(239b)이 형성되고, 상기 제3 반투과부(261c)에 대응되는 영역에 제3 화소 전극(239c)이 형성되고, 상기 제4 반투과부(261d)에 대응되는 영역에 제4 화소 전극(239d)이 형성될 수 있다.
상기 화소 전극(239) 상부에는 포토레지스트(255)의 잔존에 의한 광 흡수막(253)이 도포 되어있다. 상기 광흡수막(253)은 외부로부터 입사되는 빛을 흡수하여 빛 반사를 방지하는 역할을 한다.
도시하지 않았지만 상기 하프톤 마스크(260)에서 상기 공통전극(243)과 대응되는 영역에 반투과부를 더 형성하여 상기 공통전극(243)과 대응되는 영역에 상기 광흡수막(253)을 더 생성할 수 있다.
상기 화소 전극(239), 광흡수막(253) 및 BM스페이서(251)가 형성된 상기 제1 기판(201)에 액정층(207)을 생성하고 제2 기판(209)을 합착시킨다.
상기 제2 실시 예는 화소 전극을 데이터라인과 다른 층으로 구성하였지만 상기 화소 전극을 데이터 라인과 동일한 층으로 동일물질로 구성하는 것도 가능하다. 상기 화소 전극을 데이터 라인과 동일한 층으로 구성함으로써 공정효율이 상승할 수 있다.
1,201: 제1 기판 3,203: 게이트 절연막
5,205: 층간절연막 7,207: 액정층
9,209: 제2 기판 11,211: 게이트 라인
21,221: 데이터 라인 30,230: 박막 트랜지스터
31,231: 게이트 전극 33,233: 소스전극
35,235: 드레인 전극 37,237: 반도체층
38,238: 화소컨택홀 39,239: 화소 전극
41,241: 공통 라인 43,243: 공통 전극
51,251: BM스페이서 53,253: 광흡수막
60,260: 하프톤마스크 61,261: 반투과부
63,263: 투과부 65,265: 차단부

Claims (18)

  1. 박막 트랜지스터가 형성된 제1 기판;
    상기 제1 기판상에 형성된 게이트 라인, 데이터 라인 및 공통라인;
    상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결된 화소 전극;
    상기 공통라인과 전기적으로 연결된 공통전극; 및
    외부 광을 흡수하기 위해 상기 화소 전극 및 상기 공통전극 중 적어도 하나의 전극 상에 형성된 광흡수막을 포함하는 액정표시장치.
  2. 제1항에 있어서,
    상기 박막 트랜지스터에 대응되는 영역에 형성되어 빛 샘을 차단하고 셀갭을 유지하기 위한 BM스페이서를 더 포함하는 액정표시장치.
  3. 제2항에 있어서,
    상기 BM스페이서는 상기 게이트 라인, 데이터 라인 및 공통라인 중 적어도 하나의 라인이 형성되는 영역에 대응되어 형성되는 액정표시장치.
  4. 제1항에 있어서,
    상기 화소 전극 및 상기 공통전극은 동일층에 형성되는 액정표시장치.
  5. 제4항에 있어서,
    상기 화소 전극 및 상기 공통전극은 상기 데이터 라인과 동일층에 형성되는 액정표시장치.
  6. 제1항에 있어서,
    상기 화소 전극 및 상기 공통전극은 다른 층에 형성되는 액정표시장치.
  7. 제6항에 있어서,
    상기 화소 전극은 상기 데이터 라인과 동일층에 형성되는 액정표시장치.
  8. 제6항에 있어서,
    상기 화소 전극 및 상기 공통전극에 의해 형성된 스토리지 커패시터를 더 포함하는 액정표시장치.
  9. 제2항에 있어서,
    상기 BM스페이서 및 상기 광흡수막은 동일물질인 액정표시장치.
  10. 제2항에 있어서,
    상기 BM스페이서 및 상기 광흡수막은 포토레지스트로 형성된 액정표시장치.
  11. 제2항에 있어서,
    상기 BM스페이서 및 상기 광흡수막은 다른 높이를 가지는 액정표시장치.
  12. 제1 기판상에 게이트 라인 및 공통라인을 형성하는 단계;
    상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 및 데이터 라인을 포함하는 기판상에 층간절연막, 전극층, 포토레지스트를 적층 하는 단계; 및
    상기 층간절연막상에
    상기 박막 트랜지스터와 전기적으로 연결된 화소 전극,
    상기 공통라인과 전기적으로 연결된 공통전극,
    상기 박막 트랜지스터에 대응되는 영역에 형성되어 빛 샘을 방지하고 셀갭을 유지하는 BM스페이서 및
    상기 화소 전극 및 상기 공통전극 상에 형성되어 외부 광을 흡수하는 광흡수막을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  13. 제12항에 있어서,
    상기 화소 전극, 공통전극, BM스페이서 및 광흡수막은 하프톤마스크를 이용하여 형성하는 액정표시장치의 제조방법.
  14. 제12항에 있어서,
    상기 BM스페이서는 상기 게이트라인, 데이터 라인 및 공통라인 중 적어도 어느 하나의 라인이 형성되는 영역에 대응되어 형성되는 액정표시장치의 제조방법
  15. 제1 기판상에 게이트 라인, 공통라인 및 상기 공통라인과 전기적으로 연결되는 공통전극을 형성하는 단계;
    상기 게이트라인과 교차하는 데이터라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 및 데이터 라인을 포함하는 기판상에 층간절연막, 전극층, 포토레지스트를 적층 하는 단계; 및
    상기 층간절연막상에
    상기 박막 트랜지스터와 전기적으로 연결된 화소 전극,
    상기 박막 트랜지스터에 대응되는 영역에 형성되어 빛 샘을 방지하고 셀갭을 유지하는 BM스페이서 및
    상기 화소 전극 상에 형성되어 외부 광을 흡수하는 광흡수막을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  16. 제15항에 있어서,
    상기 화소 전극, BM스페이서 및 광흡수막은 하프톤마스크를 이용하여 형성하는 액정표시장치의 제조방법.
  17. 제15항에 있어서,
    상기 BM스페이서는 상기 게이트라인 및 데이터 라인 중 적어도 어느 하나의 라인이 형성되는 영역에 대응되어 형성되는 액정표시장치의 제조방법
  18. 제15항에 있어서,
    상기 광흡수막은 상기 공통전극에 대응되는 영역에 더 형성되는 액정표시장치의 제조방법.

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* Cited by examiner, † Cited by third party
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KR20180002274A (ko) * 2016-06-29 2018-01-08 엘지디스플레이 주식회사 투명표시장치와 그의 제조방법

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