KR20130005821A

KR20130005821A - 액정표시장치

Info

Publication number: KR20130005821A
Application number: KR1020110067457A
Authority: KR
Inventors: 남유성; 허승호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-07-07
Filing date: 2011-07-07
Publication date: 2013-01-16
Also published as: KR101818248B1

Abstract

본 발명에 따른 액정표시장치는 제1 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제1 극성의 화상을 표시하는 제1 액정셀쌍; 상기 제1 액정셀쌍에 수평 방향 및 수직 방향으로 이웃하며, 제2 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제2 극성의 화상을 표시하는 제2 액정셀쌍; 제1 레벨과 제2 레벨 중 어느 한 레벨의 공통전압이 인가되는 기수 공통라인; 상기 제1 레벨과 제2 레벨 중 나머지 한 레벨의 공통전압이 인가되는 우수 공통라인; 상기 기수 공통라인과 상기 제1 공통전극을 연결하는 제1 연결패턴; 및 상기 우수 공통라인과 상기 제2 공통전극을 연결하는 제2 연결패턴을 구비한다.
이러한 본 발명은 수평 크로스토크의 발생을 억제함과 아울러 블랙 휘도가 상승되는 영역을 크게 줄일 수 있는 현저한 효과가 있다.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY}

본 발명은 공통전압을 스윙시키는 액정표시장치에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터, 텔레비젼 등, 다양한 표시기에 응용되고 있다. 액정표시장치의 액정셀들은 화소전극에 공급되는 데이터전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다.

액정표시장치에서 데이터 드라이버의 출력 스윙폭을 줄이기 위해 공통전압을 수평 라인 단위로 스윙시키는 공통전압 스윙 기술이 알려져 있다. 이 중 데이터 드라이버에서 출력되는 데이터의 극성을 도트 인버젼 방식으로 제어하면서 표시패널에서의 표시 극성을 수평 화소라인 단위로 변경시키는 라인 인버젼 기술이 있다. 이러한 종래 라인 인버젼 기술은 수직 크로스토크에는 강하지만, 수평 크로스토크에는 취약한 단점이 있다.

라인 인버젼 구현을 위해 도 2와 같은 접속 구성을 갖는 표시패널에 도 1과 같은 중간 계조를 배경으로 화이트 윈도우 패턴을 띄울 경우, 화이트 윈도우 패턴의 시작 수평 에지 부분과 끝 에지 부분에서 라인성 수평 크로스토크가 발생한다. 이러한 수평 크로스토크의 발생 원인은, 인접 데이터라인들 간의 전압 변동량 비대칭으로 인한 공통전압의 쉬프트에 기인한다. 이에 대해 구체적으로 설명하면 다음과 같다.

도 2는 도 1의 "A1"에 대한 확대도이다. 도 2를 참조하면, 표시패널에서 동일한 화소 수평라인에 배치된 액정셀들은 상하로 이웃한 게이트라인들에 수평 방향을 따라 지그재그(zig-zag)로 배치된 TFT들에 접속되어 있다. 기수번째 화소 수평라인과 우수번째 화소 수평라인에서 공통전압(Vcom)의 레벨은 프레임 단위로 서로 반전된다. 예컨대, 특정 프레임에서 기수번째 화소 수평라인에 배치된 액정셀들의 공통전극에는 기수 공통라인(도 4 참조)을 통해 하이 레벨의 공통전압(Vcom(H))이 인가되고, 우수번째 화소 수평라인에 배치된 액정셀들의 공통전극에는 우수 공통라인(도 4 참조)을 통해 로우 레벨의 공통전압(Vcom(L))이 인가될 수 있다.

공통전압(Vcom)이 0V~8V 사이에서 스윙하고 데이터전압이 8V~0V 사이에서 변한다고 가정했을 때, 제n 데이터라인(Dn)과 제n+1 데이터라인(Dn+1)에 접속된 액정셀들에는 위에서부터 순차적으로 부극성(-) 중간 계조 구현을 위한 4V의 데이터전압, 정극성(+) 화이트 계조 구현을 위한 8V의 데이터전압, 부극성(-) 화이트 계조 구현을 위한 0V의 데이터전압, 및 정극성(+) 화이트 계조 구현을 위한 8V의 데이터전압이 인가된다. 각 화소 수평라인에서 인접한 액정셀들이 서로 다른 게이트라인에 접속되기 때문에, 동일 화소 수평라인에서 제n+1 데이터라인(Dn+1)에 접속된 액정셀은 제n 데이터라인(Dn)에 접속된 액정셀에 비해 1 수평기간(1H) 늦게 데이터전압을 인가받는다.

제n 데이터라인(Dn)과 제n+1 데이터라인(Dn+1)에 접속된 액정셀들로 공급되는 데이터전압의 인가 타이밍은 도 3에 도시되어 있다. 도 3에서, 점선은 수평 블랭크 기간에서 데이터 출력 채널들을 서로 쇼트시켜 챠지 쉐어링(charge sharing) 전압이 모든 데이터라인들에 인가되고 있는 것을 보여준다. 도 3을 참조하면, 제2 게이트라인(G②)이 활성화될 때, 제n 데이터라인(Dn)의 전위가 4V에서 8V로 (+)4V만큼 변하는 데 반하여 제n+1 데이터라인(Dn+1)의 전위는 4V에서 4V로 0V만큼 변한다. 이러한 인접 데이터라인들 간 전압 변동량 비대칭에 의해 공통전압(Vcom)에는 커플링 노이즈의 영향으로 리플(ripple) 성분이 섞이게 되고, 공통전압(Vcom)은 원래의 레벨보다 높아지게 된다. 그 결과, 제2 게이트라인(G②)에 접속된 제1 및 제2 화소 수평라인(HL#1,HL2)에 인가되는 공통전압은 각각 원래의 레벨(8V,0V)보다 높아지기 때문에, 도 2에 도시된 바와 같이 제2 게이트라인(G②)에 접속된 제1 화소 수평라인(HL#1)의 액정셀들은 원하는 중간 계조보다 밝은 계조를 표시하게 되며, 제2 게이트라인(G②)에 접속된 제2 화소 수평라인(HL#2)의 액정셀들은 원하는 중간 계조보다 어두운 계조를 표시하게 된다. 한편, 제3 게이트라인(G③)이 활성화될 때, 제n 데이터라인(Dn)의 전위가 8V에서 0V로 (-)8V만큼 변하는 데 반하여 제n+1 데이터라인(Dn+1)의 전위는 4V에서 8V로 (+)4V만큼 변한다. 이러한 인접 데이터라인들 간 전압 변동량 비대칭에 의해 공통전압(Vcom)에는 커플링 노이즈의 영향으로 리플(ripple) 성분이 섞이게 되고, 공통전압(Vcom)은 원래의 레벨보다 낮아지게 된다. 그 결과, 제3 게이트라인(G③)에 접속된 제2 및 제3 화소 수평라인(HL#2,HL3)에 인가되는 공통전압은 각각 원래의 레벨(0V,8V)보다 낮아지기 때문에, 도 2에 도시된 바와 같이 제3 게이트라인(G③)에 접속된 제2 화소 수평라인(HL#2)의 액정셀들은 원하는 중간 계조보다 밝은 계조를 표시하게 되며, 제3 게이트라인(G③)에 접속된 제3 화소 수평라인(HL#3)의 액정셀들은 원하는 중간 계조보다 어두운 계조를 표시하게 된다.

상기와 같은 액정셀들의 휘도 변화는 도 2와 같은 밝은 라인 크로스토크와 어두운 라인 크로스토크를 유발한다. 밝은 라인 크로스토크는 중간 계조보다 밝은 계조를 띠는 액정셀들을 포함한 제1 화소 수평라인(HL#1)에서 시인된다. 그리고, 어두운 라인 크로스토크는 중간 계조보다 어두운 계조를 띠는 액정셀들을 포함한 제3 화소 수평라인(HL#3)에서 시인된다. 제2 화소 수평라인(HL2)에서는 중간 계조보다 어두운 계조를 띠는 액정셀들과 중간 계조보다 밝은 계조를 띠는 액정셀들이 모두 포함되어 있기 때문에 서로 상쇄되어 원하는 중간 계조가 시인된다. 한편, 감마 커브의 특성상, 커플링 노이즈에 의한 공통전압의 리플은 화이트 계조를 표시하는 액정셀들의 휘도에는 거의 영향을 미치지 않는다.

종래 라인 인버젼 기술은 전술한 수평 크로스토크가 발생되는 문제점 이외에 게이트라인이 블랙 매트릭스로 덮이는 BM 영역 근처에서 블랙 휘도가 상승되는 영역이 넓다는 또 다른 문제점이 있다. 블랙 휘도가 증가되는 이유는 도 4에 도시된 바와 같이 공통전압(Vcom)을 인가하기 위한 기수 공통라인과 우수 공통라인이 각각 게이트라인 근처에서 화소전극과 중첩되도록 배치되고, 그 결과 BM 영역에 가까운 화소 영역의 액정들에 원하지 않는 전계가 걸리기 때문이다.

따라서, 본 발명의 목적은 수평 크로스토크의 발생을 억제함과 아울러 블랙 휘도가 상승되는 영역을 줄일 수 있도록 한 액정표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 제1 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제1 극성의 화상을 표시하는 제1 액정셀쌍; 상기 제1 액정셀쌍에 수평 방향 및 수직 방향으로 이웃하며, 제2 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제2 극성의 화상을 표시하는 제2 액정셀쌍; 제1 레벨과 제2 레벨 중 어느 한 레벨의 공통전압이 인가되는 기수 공통라인; 상기 제1 레벨과 제2 레벨 중 나머지 한 레벨의 공통전압이 인가되는 우수 공통라인; 상기 기수 공통라인과 상기 제1 공통전극을 연결하는 제1 연결패턴; 및 상기 우수 공통라인과 상기 제2 공통전극을 연결하는 제2 연결패턴을 구비한다.

상기 제1 액정셀쌍과 제2 액정셀쌍은 상기 수평 방향으로 교대로 배치되어 화소 수평라인을 형성하고; 상기 화소 수평라인에는 상기 두 개의 게이트라인들이 할당되며; 상기 기수 공통라인과 우수 공통라인은, 서로 다른 화소 수평라인들에 할당되어 수직으로 이웃한 게이트라인들 사이에 교대로 배치된다.

상기 제1 연결 패턴은, 제n 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과 상기 기수 공통라인을 서로 연결함과 아울러, 제n+1 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과 상기 기수 공통라인을 서로 연결하고; 상기 제2 연결 패턴은, 제n-1 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과 상기 우수 공통라인을 서로 연결함과 아울러, 제n 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과 상기 우수 공통라인을 서로 연결한다.

상기 기수 공통라인은 상기 게이트라인들과 동일층 상에 형성되고, 상기 제1 공통전극은 게이트 절연막과 보호막을 사이에 두고 상기 기수 공통라인 상에 형성되며; 상기 제1 연결 패턴은 상기 게이트 절연막과 보호막을 관통하는 콘택홀을 통해 상기 기수 공통라인과 상기 제1 공통전극을 연결한다.

상기 우수 공통라인은 상기 게이트라인들과 동일층 상에 형성되고, 상기 제2 공통전극은 게이트 절연막과 보호막을 사이에 두고 상기 우수 공통라인 상에 형성되며; 상기 제2 연결 패턴은 상기 게이트 절연막과 보호막을 관통하는 콘택홀을 통해 상기 우수 공통라인과 상기 제2 공통전극을 연결한다.

이 액정표시장치는 이웃한 화소 수평라인들에 배치된 상기 제1 공통전극을 서로 연결하는 제3 연결패턴; 및 이웃한 화소 수평라인들에 배치된 상기 제2 공통전극을 서로 연결하는 제4 연결패턴을 더 구비한다.

상기 제3 연결 패턴은, 제n 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과, 제n-1 화소 수평라인에 배치되고 제n+1 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극을 서로 연결하고; 상기 제4 연결 패턴은, 제n 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과, 제n+1 화소 수평라인에 배치되고 제n-2 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극을 서로 연결한다.

상기 제1 및 제2 액정셀쌍의 공통전극들은 상기 제1 내지 제4 연결패턴에 의해 그물망 구조로 접속된다.

본 발명에 따른 액정표시장치는 서로 다른 극성을 띠는 액정셀쌍들의 배치 구성, 공통전극들의 메쉬 연결 구성, 공통라인들의 배치 위치 구성 등을 통해 수평 크로스토크의 발생을 억제함과 아울러 블랙 휘도가 상승되는 영역을 크게 줄일 수 있는 현저한 효과가 있다.

도 1은 중간 계조를 배경으로 화이트 윈도우 패턴을 띄울 경우 수평 크로스토크가 발생되는 예를 보여주는 도면.
도 2는 도 1의 "A1"에 대한 확대도로서, 표시패널의 화소 접속 구성을 보여주는 도면.
도 3은 제n 및 제n+1 데이터라인에 접속된 액정셀들로 공급되는 데이터전압의 인가 타이밍을 보여주는 도면.
도 4는 종래 기술의 공통라인이 배치되는 위치를 보여주는 도면.
도 5는 본 발명의 실시예에 따른 액정표시장치를 보여주는 도면.
도 6은 연속된 프레임들에 있어 공통전압과 데이터전압의 일 예를 보여주는 도면.
도 7은 액정표시패널의 화소 어레이를 보여주는 도면.
도 8은 도 7의 제1 및 제2 연결패턴을 포함한 단면을 보여주는 도면.
도 9는 제1 내지 제4 연결패턴에 의해 제1 및 제2 액정셀쌍의 공통전극들이 그물망 구조로 접속되는 것을 보여주는 도면.
도 10은 제3 및 제4 연결패턴을 포함한 단면을 보여주는 도면.
도 11은 본 발명의 실시예에 따른 액정표시패널에 중간 계조를 배경으로 화이트 윈도우 패턴을 띄운 경우에 있어 화소의 계조 표시 상태를 보여주는 도면.
도 12는 제n 및 제n+1 데이터라인에 접속된 액정셀쌍들로 공급되는 데이터전압의 인가 타이밍을 보여주는 도면.
도 13은 계조 평균화에 의해 중간 계조가 표시되는 것을 보여주는 도면.
도 14는 화이트 윈도우 패턴을 띄운 경우에 있어 표시 상태를 보여주는 도면.
도 15는 전위차와 투과율을 관계를 보여주는 도면.
도 16은 본 발명에 따른 공통라인의 배치 구성을 상세히 보여주는 도면.

이하, 도 5 내지 도 16을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 5는 본 발명의 실시예에 따른 액정표시장치를 보여준다.

도 5를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 공통전압 발생회로(17)를 구비한다.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 화소전극(1)과 대향되는 공통전극(2) 및 스토리지 커패시터(Cst)를 포함한다. 화소 어레이는 수평 크로스토크의 발생을 억제하기 위하여 도 7과 같이 구현될 수 있다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 액정표시패널(10)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스 방식을 통해 시스템 보드(14)로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력받고, 이 입력 영상의 디지털 비디오 데이터(RGB)를 mini-LVDS 인터페이스 방식을 통해 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 입력되는 디지털 비디오 데이터(RGB)를 도 7과 같은 화소 어레이의 구성에 맞춰 정렬한 후 데이터 구동회로(12)에 공급한다.

타이밍 콘트롤러(11)는 시스템 보드(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터(RGB)가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널(10)의 화소 어레이에 표시될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz의 프레임 주파수 기준으로 체배할 수 있다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 수직 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(Source Output Enable, SOE), 먹스 제어신호(MC1,MC2) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(12)에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 수직 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 수직 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다.

데이터 구동회로(12)는 다수의 소스 드라이브 IC들(Integrated Circuit)을 포함할 수 있다. 데이터 구동회로(12)의 소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치 어레이, 디지털-아날로그 변환기, 출력회로 등을 포함한다. 데이터 구동회로(12)는 데이터 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 소정 주기로 극성이 반전되는 데이터전압들을 데이터라인들(15)에 출력한다.

소스 드라이브 IC들의 채널 각각에서 연속적으로 출력되는 데이터전압들은 도 7과 같이 수직 2 도트 패턴으로 즉, "- - + +" 또는 "+ + - -"의 반복 패턴으로 극성이 반전되도록 그 출력 레벨이 결정된다. 소스 드라이브 IC들의 채널들에서 동시에 출력되는 데이터전압들은 도 7과 같이 수평 1 도트 패턴으로 즉, "-+" 또는 "+-"의 반복패턴으로 극성이 반전되도록 그 출력 레벨이 결정된다. 데이터전압의 극성은 그의 전압레벨이 공통전압에 비해 높으면 "+", 반대로 낮으면 "-"가 된다.

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함할 수 있다. 게이트 구동회로(13)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다. 게이트 구동회로(13)의 쉬프트 레지스터는 GIP(Gate In Panel) 방식에 따라 하부 유리기판상에 직접 형성될 수 있다.

공통전압 발생회로(17)는 하이 레벨의 공통전압(Vcom(H))과 로우 레벨의 공통전압(Vcom(L))을 발생한다. 공통전압 발생회로(17)는, 하이 레벨의 공통전압(Vcom(H))과 로우 레벨의 공통전압(Vcom(L))을 액정표시패널(10)의 기수 공통라인에 프레임 기간을 주기로 번갈아 공급한다. 공통전압 발생회로(17)는, 하이 레벨의 공통전압(Vcom(H))과 로우 레벨의 공통전압(Vcom(L))을 액정표시패널(10)의 우수 공통라인에 프레임 기간을 주기로 번갈아 공급하되, 기수 공통라인과 반대 레벨의 공통전압을 공급한다.

공통전압(Vcom)이 0V(Vcom(L))~8V(Vcom(H)) 사이에서 스윙하고 데이터전압이 8V~0V 사이에서 변한다고 가정했을 때, 연속된 프레임들(Fn,Fn+1)에 있어 공통전압(Vcom)과 데이터전압(Vdata)의 일 예가 도 6에 도시되어 있다. 도 6에서, 'CSV'는 챠지 쉐어링(charge sharing) 전압을 지시한다. 챠지 쉐어링 전압(CSV)는 수평 블랭크 기간에서 서로 쇼트되는 데이터 출력 채널들을 통해 데이터라인들에 공통으로 공급된다. 데이터전압이 0V~8V 사이에서 변할 때, 챠지 쉐어링 전압(CSV)의 레벨은 4V가 된다.

도 7은 액정표시패널(10)의 화소 어레이를 보여준다. 도 8은 도 7의 제1 및 제2 연결패턴을 포함한 단면을 보여준다. 그리고, 도 9는 제1 내지 제4 연결패턴에 의해 제1 및 제2 액정셀쌍의 공통전극들이 그물망 구조로 접속되는 것을 보여준다. 도 10은 제3 및 제4 연결패턴을 포함한 단면을 보여준다.

도 7을 참조하면, 본 발명의 실시예에 따른 화소 어레이는 다수의 제1 액정셀쌍(PLC1)과 다수의 제2 액정셀쌍(PLC2), 기수 공통라인(OVCL)과 우수 공통라인(EVCL), 제1 내지 제4 연결패턴(PTN1~PTN4)을 포함한다.

제1 액정셀쌍(PLC1)에는 한 개의 데이터라인과 두 개의 게이트라인들이 할당된다. 제1 액정셀쌍(PLC1)은 제1 공통전극(2A)을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제1 극성(+)의 화상을 표시한다. 제1 액정셀쌍(PLC1)은 상기 두 개의 게이트라인들 중 어느 하나의 게이트라인과 상기 공유 데이터라인 사이에 배치된 제1-1 액정셀과, 상기 두 개의 게이트라인들 중 나머지 하나의 게이트라인과 상기 공유 데이터라인 사이에 배치된 제1-2 액정셀로 이루어진다.

제2 액정셀쌍(PLC2)에는 한 개의 데이터라인과 두 개의 게이트라인들이 할당된다. 제2 액정셀쌍(PLC2)은 제2 공통전극(2B)을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제2 극성(-)의 화상을 표시한다. 제2 액정셀쌍(PLC2)은 상기 두 개의 게이트라인들 중 어느 하나의 게이트라인과 상기 공유 데이터라인 사이에 배치된 제2-1 액정셀과, 상기 두 개의 게이트라인들 중 나머지 하나의 게이트라인과 상기 공유 데이터라인 사이에 배치된 제2-2 액정셀로 이루어진다.

제1 액정셀쌍(PLC1)과 제2 액정셀쌍(PLC2)은 수평 방향 및 수직 방향으로 서로 이웃하게 배치된다. 제1 액정셀쌍(PLC1)의 상하좌우에는 인접하여 제2 액정셀쌍(PLC2)들이 배치되며, 제2 액정셀쌍(PLC2)의 상하좌우에도 인접하여 제1 액정셀쌍(PLC1)들이 배치된다. 제1 액정셀쌍(PLC1)들은 대각 방향으로 서로 이웃하고, 마찬가지로 제2 액정셀쌍(PLC2)들은 대각 방향으로 서로 이웃한다.

제1 액정셀쌍(PLC1)과 제2 액정셀쌍(PLC2)은 수평 방향으로 교대로 배치되어 다수의 화소 수평라인들(HL#(n-1)~HL#(n+2))을 형성한다. 각 화소 수평라인에는 두 개의 게이트라인들이 할당된다. 예를 들어, 제n 화소 수평라인(HL#(n)에는 제3 게이트라인(G③)과 제4 게이트라인(G④)이 할당된다.

기수 공통라인(OVCL)과 우수 공통라인(EVCL)에는 하이 레벨의 공통전압(Vcom(H))과 로우 레벨의 공통전압(Vcom(L))이 프레임 기간을 주기로 서로 반대로 번갈아 공급된다. 이하에서는 기수 공통라인(OVCL)에 로우 레벨의 공통전압(Vcom(L))이 공급되고, 우수 공통라인(EVCL)에 하이 레벨의 공통전압(Vcom(H))이 인가되는 경우로 설명한다.

기수 공통라인(OVCL)과 우수 공통라인(EVCL)은 서로 다른 화소 수평라인들에 할당되어 수직으로 이웃한 게이트라인들 사이에 교대로 배치된다. 예를 들어, 기수 공통라인(OVCL)은 제n 화소 수평라인(HL#(n)에 할당된 제4 게이트라인(G④)과 제n+1 화소 수평라인(HL#(n+1)에 할당된 제5 게이트라인(G⑤) 사이에 배치되며, 우수 공통라인(EVCL)은 제n+1 화소 수평라인(HL#(n+1)에 할당된 제6 게이트라인(G⑥)과 제n+2 화소 수평라인(HL#(n+2)에 할당된 제7 게이트라인(G⑦) 사이에 배치된다. 이렇게 게이트라인들 사이에 공통라인(OVCL,EVCL)을 배치하면, 게이트라인들이 블랙 매트릭스로 덮이는 BM 영역 근처에서 블랙 휘도가 상승되는 영역이 줄어드는 효과가 있다. 이에 대해서는 도 16을 통해 후술한다.

제1 연결패턴(PTN1)은 제1 액정셀쌍(PLC1)의 제1 공통전극(2A)을 기수 공통라인(OVCL)에 전기적으로 연결한다. 다시 말해, 제1 연결패턴(PTN1)은 제n 화소 수평라인(HL#(n))에 배치되고 제n 데이터라인(D(n))을 공유하는 제1 액정셀쌍(PLC1)의 제1 공통전극(2A)과 기수 공통라인(OVCL)을 서로 연결함과 아울러, 제n+1 화소 수평라인(HL#(n+1))에 배치되고 제n-1 데이터라인(D(n-1))을 공유하는 제1 액정셀쌍(PLC1)의 제1 공통전극(2A)과 기수 공통라인(OVCL)을 서로 연결한다. 도 8에 도시된 바와 같이 기수 공통라인(OVCL)은 게이트라인들과 동일층 상에 형성되고, 제1 공통전극(2A)은 게이트 절연막과 보호막을 사이에 두고 기수 공통라인(OVCL) 상에 형성된다. 따라서, 제1 연결 패턴(PTN1)은 게이트 절연막과 보호막을 관통하는 콘택홀(CT)을 통해 기수 공통라인(OVCL)과 제1 공통전극(2A)을 연결시킨다.

제2 연결패턴(PTN2)은 제2 액정셀쌍(PLC2)의 제2 공통전극(2B)을 우수 공통라인(EVCL)에 전기적으로 연결한다. 다시 말해, 제2 연결패턴(PTN2)은 제n-1 화소 수평라인(HL#(n-1))에 배치되고 제n 데이터라인(D(n))을 공유하는 제2 액정셀쌍(PLC2)의 제2 공통전극(2B)과 우수 공통라인(EVCL)을 서로 연결함과 아울러, 제n 화소 수평라인(HL#(n))에 배치되고 제n-1 데이터라인(D(n-1))을 공유하는 제2 액정셀쌍(PLC2)의 제2 공통전극(2B)과 우수 공통라인(EVCL)을 서로 연결시킨다. 도 8에 도시된 바와 같이 우수 공통라인(EVCL)은 게이트라인들과 동일층 상에 형성되고, 제2 공통전극(2B)은 게이트 절연막과 보호막을 사이에 두고 우수 공통라인(EVCL) 상에 형성된다. 따라서, 제2 연결 패턴(PTN2)은 게이트 절연막과 보호막을 관통하는 콘택홀(CT)을 통해 우수 공통라인(EVCL)과 제2 공통전극(2B)을 연결시킨다.

이렇게 제1 연결패턴(PTN1)은 대각으로 이웃한 제1 액정셀쌍(PLC1)들의 제1 공통전극(2A)을 1차적으로 연결하고, 제2 연결패턴(PTN2)은 대각으로 이웃한 제2 액정셀쌍(PLC2)들의 제2 공통전극(2B)을 1차적으로 연결한다. 본 발명은 도 9와 같은 그물망 구조의 접속 구성을 위해, 대각으로 이웃한 제1 액정셀쌍(PLC1)들의 제1 공통전극(2A)을 2차적으로 연결하기 위한 제3 연결패턴(PTN3)과, 대각으로 이웃한 제2 액정셀쌍(PLC2)들의 제2 공통전극(2B)을 2차적으로 연결하기 위한 제4 연결패턴(PTN4)을 더 구비한다.

제3 연결패턴(PTN3)은 제n 화소 수평라인(HL#(n))에 배치되고 제n 데이터라인(D(n))을 공유하는 제1 액정셀쌍(PLC1)의 제1 공통전극(2A)과, 제n-1 화소 수평라인(HL#(n-1))에 배치되고 제n+1 데이터라인(D(n+1))을 공유하는 제1 액정셀쌍(PLC1)의 제1 공통전극(2A)을 서로 연결한다. 제3 연결패턴(PTN3)은 도 10에 도시된 바와 같이 게이트 절연막과 보호막 상에서 대각으로 이웃한 제1 액정셀쌍(PLC1)들의 제1 공통전극(2A)을 서로 연결한다.

제4 연결 패턴(PTN4)은 제n 화소 수평라인(HL#(n))에 배치되고 제n-1 데이터라인(D(n-1))을 공유하는 제2 액정셀쌍(PLC2)의 제2 공통전극(2B)과, 제n+1 화소 수평라인(HL#(n+1))에 배치되고 제n-2 데이터라인(D(n-2))을 공유하는 제2 액정셀쌍(PLC2)의 제2 공통전극(2B)을 서로 연결한다. 제4 연결패턴(PTN4)은 도 10에 도시된 바와 같이 게이트 절연막과 보호막 상에서 대각으로 이웃한 제2 액정셀쌍(PLC2)들의 제2 공통전극(2B)을 서로 연결한다.

공통전압은 공통라인들(OVCL,EVCL)과 데이터라인의 오버랩 영역에 생성되는 기생 커패시턴스에 의해 변동될 수 있다. 제1 내지 제4 연결패턴(PTN1~PTN4)을 이용하여 액정셀쌍들의 공통전극을 도 9에 도시된 바와 같이 그물망 구조로 접속시키면, 기생 커패시턴스에 의한 공통전압의 노이즈 성분이 분산되는 효과가 있다. 제1 내지 제4 연결패턴(PTN1~PTN4)은 투명 금속 재질(ITO) 또는 불투명 금속 재질(MoTi)을 포함할 수 있다.

도 11은 본 발명의 실시예에 따른 액정표시패널(10)에 중간 계조를 배경으로 화이트 윈도우 패턴을 띄운 경우에 있어 화소의 계조 표시 상태를 보여준다. 도 12는 제n 및 제n+1 데이터라인에 접속된 액정셀쌍들로 공급되는 데이터전압의 인가 타이밍을 보여준다. 그리고, 도 13은 표시 계조의 평균화에 의해 수평 크로스토크가 억제되는 원리를 보여준다.

도 11 내지 13을 참조하여 수평 크로스토크의 발생이 억제되는 원리를 설명하면 다음과 같다.

이하의 설명에서는 기수 공통라인(OVCL)에 0V의 공통전압(Vcom(L))이 인가되고 우수 공통라인(EVCL)에 8V의 공통전압(Vcom(H))이 인가되며 데이터전압이 8V~0V 사이에서 변한다고 가정한다. 도 11에서, 정극성(+)을 띠는 액정셀쌍들에는 0V의 공통전압(Vcom(L))이, 부극성(-)을 띠는 액정셀쌍들에는 8V의 공통전압(Vcom(H))이 각각 인가된다. 액정셀의 계조는 도 15와 전위차(V)-투과율(T) 특성 곡선에서 알 수 있듯이, 데이터전압과 공통전압 간 전위차(V)가 클수록 화이트 계조에 가깝게 되며, 반대로 데이터전압과 공통전압 간 전위차(V)가 작을수록 블랙 계조에 가깝게 된다.

제n 데이터라인(D(n))을 공유하며 수직 방향을 따라 순차 배치된 액정셀쌍들 각각의 좌측 액정셀에는 부극성(-) 중간 계조 구현을 위한 4V의 데이터전압(Vdata), 정극성(+) 중간 계조 구현을 위한 4V의 데이터전압(Vdata), 부극성(-) 중간 계조 구현을 위한 4V의 데이터전압(Vdata), 정극성(+) 중간 계조 구현을 위한 4V의 데이터전압(Vdata)이 인가된다. 그리고, 제n 데이터라인(D(n))을 공유하며 수직 방향을 따라 순차 배치된 액정셀쌍들 각각의 우측 액정셀에는 부극성(-) 중간 계조 구현을 위한 4V의 데이터전압(Vdata), 정극성(+) 화이트 계조 구현을 위한 8V의 데이터전압(Vdata), 부극성(-) 화이트 계조 구현을 위한 0V의 데이터전압(Vdata), 정극성(+) 화이트 계조 구현을 위한 8V의 데이터전압(Vdata)이 인가된다.

제n+1 데이터라인(D(n+1))을 공유하며 수직 방향을 따라 순차 배치된 액정셀쌍들 각각의 좌우측 액정셀에는 정극성(+) 중간 계조 구현을 위한 4V의 데이터전압(Vdata), 부극성(-) 화이트 계조 구현을 위한 0V의 데이터전압(Vdata), 정극성(+) 화이트 계조 구현을 위한 8V의 데이터전압(Vdata), 부극성(-) 화이트 계조 구현을 위한 0V의 데이터전압(Vdata)이 공통으로 인가된다.

제n 데이터라인(D(n))과 제n+1 데이터라인(D(n+1))에 접속된 액정셀쌍들로 공급되는 데이터전압의 인가 타이밍은 도 12에 도시되어 있다. 도 12에서, 점선은 챠지 쉐어링(charge sharing) 전압에 의한 전압 변동을 지시한다. 도 12를 참조하면, 제3 게이트라인(G③)이 활성화될 때, 제n 데이터라인(Dn)의 전위가 4V에서 4V로 0V만큼 변하는 데 반하여 제n+1 데이터라인(Dn+1)의 전위는 4V에서 0V로 (-)4V만큼 변한다. 이러한 전압 변동량 비대칭에 의한 커플링 노이즈의 영향으로 공통전압(Vcom)은 원래의 레벨보다 낮아지게 된다. 그 결과, 제3 게이트라인(G③)에 접속된 제n 화소 수평라인(HL#(n))에 인가되는 공통전압은 원래의 레벨(8V,0V)보다 낮아지기 때문에, 제3 게이트라인(G③)에 접속된 제n 화소 수평라인(HL#(n))의 정극성(+) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 밝은 계조를 표시하게 되며, 제3 게이트라인(G③)에 접속된 제n 화소 수평라인(HL#(n))의 부극성(-) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 어두운 계조를 표시하게 된다.

제5 게이트라인(G⑤)이 활성화될 때, 제n 데이터라인(Dn)의 전위가 8V에서 4V로 (-)4V만큼 변하는 데 반하여 제n+1 데이터라인(Dn+1)의 전위는 0V에서 8V로 (+)8V만큼 변한다. 이러한 전압 변동량 비대칭에 의한 커플링 노이즈의 영향으로 공통전압(Vcom)은 원래의 레벨보다 높아지게 된다. 그 결과, 제5 게이트라인(G⑤)에 접속된 제n+1 화소 수평라인(HL#(n+1))에 인가되는 공통전압은 원래의 레벨(8V,0V)보다 높아지기 때문에, 제5 게이트라인(G⑤)에 접속된 제n+1 화소 수평라인(HL#(n+1))의 부극성(-) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 밝은 계조를 표시하게 되며, 제5 게이트라인(G⑤)에 접속된 제n+1 화소 수평라인(HL#(n+1))의 정극성(+) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 어두운 계조를 표시하게 된다.

제7 게이트라인(G⑦)이 활성화될 때, 제n 데이터라인(Dn)의 전위가 0V에서 4V로 (+)4V만큼 변하는 데 반하여 제n+1 데이터라인(Dn+1)의 전위는 8V에서 0V로 (-)8V만큼 변한다. 이러한 전압 변동량 비대칭에 의한 커플링 노이즈의 영향으로 공통전압(Vcom)은 원래의 레벨보다 낮아지게 된다. 그 결과, 제7 게이트라인(G⑦)에 접속된 제n+2 화소 수평라인(HL#(n+2))에 인가되는 공통전압은 원래의 레벨(8V,0V)보다 낮아지기 때문에, 제7 게이트라인(G⑦)에 접속된 제n+2 화소 수평라인(HL#(n+2))의 정극성(+) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 밝은 계조를 표시하게 되며, 제7 게이트라인(G⑦)에 접속된 제n+2 화소 수평라인(HL#(n+2))의 부극성(-) 액정셀들은 도 11에 도시된 바와 같이 원하는 중간 계조보다 어두운 계조를 표시하게 된다.

이와 같이, 중간 계조 영역의 제n 내지 제n+2 화소 수평라인(HL#(n)~HL#(n+2))에서, 액정셀들은 일부가 중간 계조보다 밝은 계조를 표시하고 또한 일부가 중간 계조보다 어두운 계조를 표시한다. 따라서, 중간 계조보다 밝은 계조와 중간 계조보다 어두운 계조는 도 13에 도시된 평균화 효과에 의해 서로 상쇄되므로, 중간 계조 영역의 제n 내지 제n+2 화소 수평라인(HL#(n)~HL#(n+2))은 정상적인 중간 계조로 시인되게 된다. 그 결과, 도 14에 도시된 바와 같이 액정표시패널(10)에 중간 계조를 배경으로 화이트 윈도우 패턴을 띄우더라도, 수평 크로스토크가 발생되지 않게 된다. 한편, 감마 커브의 특성상, 커플링 노이즈에 의한 공통전압의 리플은 화이트 계조를 표시하는 액정셀들의 휘도에는 거의 영향을 미치지 않는다.

도 16은 본 발명에 따른 공통라인의 배치 구성을 상세히 보여주고 있다.

도 16을 참조하면, 공통전압을 인가하기 위한 기수 공통라인과 우수 공통라인은 각각 블랙 매트릭스로 덮이는 BM 영역에서 이웃한 게이트라인들 사이에 배치된다. 이렇게 게이트라인들 사이에 공통라인을 배치하면, BM 영역에 가까운 화소 영역의 액정들에 원하지 않는 전계가 걸리는 것을 크게 줄일 수 있게 된다. 그 결과, 본 발명에 따르면 게이트라인이 블랙 매트릭스로 덮이는 BM 영역 근처에서 블랙 휘도가 상승되는 영역이 획기적으로 줄어든다.

상술한 바와 같이, 본 발명에 따른 액정표시장치는 서로 다른 극성을 띠는 액정셀쌍들의 배치 구성, 공통전극들의 메쉬 연결 구성, 공통라인들의 배치 위치 구성 등을 통해 수평 크로스토크의 발생을 억제함과 아울러 블랙 휘도가 상승되는 영역을 크게 줄일 수 있는 현저한 효과가 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
17 : 공통전압 발생회로

Claims

제1 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제1 극성의 화상을 표시하는 제1 액정셀쌍;
상기 제1 액정셀쌍에 수평 방향 및 수직 방향으로 이웃하며, 제2 공통전극을 포함하고 한 개의 데이터라인을 공유하면서 두 개의 게이트라인들에 접속되어 제2 극성의 화상을 표시하는 제2 액정셀쌍;
제1 레벨과 제2 레벨 중 어느 한 레벨의 공통전압이 인가되는 기수 공통라인;
상기 제1 레벨과 제2 레벨 중 나머지 한 레벨의 공통전압이 인가되는 우수 공통라인;
상기 기수 공통라인과 상기 제1 공통전극을 연결하는 제1 연결패턴; 및
상기 우수 공통라인과 상기 제2 공통전극을 연결하는 제2 연결패턴을 구비하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 제1 액정셀쌍과 제2 액정셀쌍은 상기 수평 방향으로 교대로 배치되어 화소 수평라인을 형성하고;
상기 화소 수평라인에는 상기 두 개의 게이트라인들이 할당되며;
상기 기수 공통라인과 우수 공통라인은, 서로 다른 화소 수평라인들에 할당되어 수직으로 이웃한 게이트라인들 사이에 교대로 배치되는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
상기 제1 연결 패턴은, 제n 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과 상기 기수 공통라인을 서로 연결함과 아울러, 제n+1 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과 상기 기수 공통라인을 서로 연결하고;
상기 제2 연결 패턴은, 제n-1 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과 상기 우수 공통라인을 서로 연결함과 아울러, 제n 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과 상기 우수 공통라인을 서로 연결하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 기수 공통라인은 상기 게이트라인들과 동일층 상에 형성되고, 상기 제1 공통전극은 게이트 절연막과 보호막을 사이에 두고 상기 기수 공통라인 상에 형성되며;
상기 제1 연결 패턴은 상기 게이트 절연막과 보호막을 관통하는 콘택홀을 통해 상기 기수 공통라인과 상기 제1 공통전극을 연결하는 것을 특징으로 하는 액정표시장치.
제 1 항에 있어서,
상기 우수 공통라인은 상기 게이트라인들과 동일층 상에 형성되고, 상기 제2 공통전극은 게이트 절연막과 보호막을 사이에 두고 상기 우수 공통라인 상에 형성되며;
상기 제2 연결 패턴은 상기 게이트 절연막과 보호막을 관통하는 콘택홀을 통해 상기 우수 공통라인과 상기 제2 공통전극을 연결하는 것을 특징으로 하는 액정표시장치.
제 2 항에 있어서,
이웃한 화소 수평라인들에 배치된 상기 제1 공통전극을 서로 연결하는 제3 연결패턴; 및
이웃한 화소 수평라인들에 배치된 상기 제2 공통전극을 서로 연결하는 제4 연결패턴을 더 구비하는 것을 특징으로 하는 액정표시장치.
제 6 항에 있어서,
상기 제3 연결 패턴은, 제n 화소 수평라인에 배치되고 제n 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극과, 제n-1 화소 수평라인에 배치되고 제n+1 데이터라인을 공유하는 제1 액정셀쌍의 제1 공통전극을 서로 연결하고;
상기 제4 연결 패턴은, 제n 화소 수평라인에 배치되고 제n-1 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극과, 제n+1 화소 수평라인에 배치되고 제n-2 데이터라인을 공유하는 제2 액정셀쌍의 제2 공통전극을 서로 연결하는 것을 특징으로 하는 액정표시장치.
제 6 항에 있어서,
상기 제1 및 제2 액정셀쌍의 공통전극들은 상기 제1 내지 제4 연결패턴에 의해 그물망 구조로 접속되는 것을 특징으로 하는 액정표시장치.