KR20130000219A - 나노 센서 및 그의 제조 방법 - Google Patents

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Abstract

개시된 나노 센서는 홀이 형성된 기판, 기판 상에 마련되고, 나노포어가 형성된 제1절연층, 제1절연층 상에 서로 이격되어 마련된 제1 및 제2전극, 제1 및 제2전극 상에 각각 마련된 제1 및 제2전극 패드 및 제1 및 제2전극 패드 상에 마련된 보호층을 포함할 수 있다.
개시된 나노 센서의 제조 방법은 기판에 제1절연층, 그래핀, 금속층을 형성하는 단계, 금속층과 그래핀을 패터닝하는 단계, 금속층과 그래핀의 일부 상에 보호층을 형성하는 단계, 보호층의 일부를 제거하여, 그래핀의 일부를 노출시키는 단계 및 기판에 홀을 형성하고, 제1절연층과 그래핀에 홀과 연결되는 나노포어를 형성하는 단계를 포함할 수 있다.

Description

나노 센서 및 그의 제조 방법{Nano-sensor and method of manufacturing the same}
나노 센서 및 이의 제조 방법에 관한 것이다. 더 상세하게는 보호층 또는 희생층을 사용하여, 그래핀 상에 전극 패드가 형성된 나노 센서와 그의 제조 방법에 관한 것이다.
DNA의 염기 서열을 결정하는 방법에는 맥삼-길버트 방법(Maxam-Gilbert's method), 생어 방법(Sanger's method) 등이 있다. 맥삼-길버트 방법은 DNA 염기 서열 중에서 특정 염기가 있는 곳을 무작위적으로 끊어서 길이가 서로 다른 DNA 가닥들을 전기 영동으로 분리하여, DNA 염기 서열을 결정하는 방법이다. 그리고, 생어 방법은 주형 DNA, DNA 중합 효소, 프라이머, 정상적인 dNTP(deoxynucleotide triphosphate) 및 ddNTP(dideoxynucleotide triphosphate)를 함께 튜브에 넣어 상보적인 DNA를 합성한다. 상보적인 DNA 합성중에 ddNTP가 첨가되면 DNA 합성은 종결되고, 길이가 서로 다른 상보적인 DNA를 얻을 수 있으며, 이를 전기 영동으로 분리하여, DNA 염기 서열을 결정할 수 있다. 하지만, 이러한 DNA 시퀀싱 방법들은 염기 서열을 결정하는데 많은 시간과 노력이 필요하였다. 따라서, 최근 새로운 방법으로 DNA의 염기 서열을 결정할 수 있는 차세대 DNA 시퀀싱(next generation sequencing) 방법에 대한 연구들이 활발하게 진행되고 있다.
나노 센서 및 이의 제조 방법을 제공한다.
개시된 나노 센서는
홀이 형성된 기판;
상기 기판 상에 마련되고, 상기 홀과 대응되는 위치에 제1나노포어가 형성된 제1절연층;
상기 제1절연층 상에 마련되고, 상기 제1나노포어를 중심으로 서로 이격된 제1 및 제2전극;
상기 제1 및 제2전극 상에 각각 마련된 제1 및 제2전극 패드; 및
상기 제1 및 제2전극 패드 상에 마련된 보호층;을 포함할 수 있다.
상기 보호층은 상기 제1 및 제2전극 패드의 일부를 덮고 있으며, 상기 제1 및 제2전극의 일부를 노출시킬 수 있다.
상기 보호층 상에 마련되고, 상기 제1나노포어와 연결되는 제2나노포어가 형성된 제2절연층을 더 포함할 수 있다.
상기 제2절연층은 상기 보호층과 상기 노출된 제1 및 제2전극의 일부를 덮고 있을 수 있다.
상기 제1 및 제2전극은 그래핀 또는 탄소 나노튜브를 포함할 수 잇다.
상기 제1절연층과 상기 제2절연층 중에서 적어도 하나는 질화물을 포함할 수 있다.
상기 보호층은 산화물을 포함할 수 있다.
개시된 나노 센서의 제조 방법은
기판의 일면 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 그래핀을 형성하는 단계;
상기 그래핀 상에 금속층을 형성하고, 상기 금속층과 상기 그래핀을 패터닝하는 단계;
상기 금속층을 패터닝하여 상기 그래핀의 일부를 노출시키는 단계;
상기 금속층과 상기 그래핀의 일부 상에 보호층을 형성하는 단계;
상기 보호층의 일부를 제거하여, 상기 그래핀의 일부를 노출시키는 단계; 및
상기 기판에 홀을 형성하고, 상기 제1절연층과 상기 그래핀에 상기 홀과 연결되는 제1나노포어를 형성하는 단계;를 포함할 수 있다.
상기 제1절연층 상에 상기 그래핀을 형성하는 단계는
상기 제1절연층 상에 촉매층을 형성하고, 상기 촉매층 상에 그래핀을 성장시킬 수 있다.
상기 보호층과 상기 노출된 그래핀의 일부 상에 제2절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제2절연층에 상기 제1나노포어와 연결되는 제2나노포어를 형성하는 단계를 더 포함할 수 있다.
상기 제1 및 제2나노포어들은 동시에 형성될 수 있다.
상기 금속층과 상기 그래핀은 리본 형태로 패터닝될 수 있다.
상기 보호층과 상기 제2절연층의 일부를 식각하여, 상기 금속층의 일부를 노출시키는 단계를 더 포함할 수 있다.
상기 제1절연층, 상기 제2절연층과 상기 보호층 중에서 적어도 하나는 LPCVD(low-pressure chemical vapor deposition) 공정으로 형성될 수 있다.
상기 제1절연층 및 상기 제2절연층 중에서 적어도 하나는 500℃ 내지 1000℃에서 형성될 수 있다.
상기 보호층은 300℃ 내지 500℃에서 형성될 수 있다.
다른 개시된 나노 센서의 제조 방법은
기판의 일면 상에 제1절연층을 형성하는 단계;
상기 제1절연층 상에 그래핀을 형성하고, 상기 그래핀을 패터닝하는 단계;
상기 그래핀 상에 희생층을 형성하고, 상기 희생층을 패터닝하여 상기 그래핀의 일부를 노출시키는 단계;
상기 패터닝된 희생층과 상기 노출된 그래핀의 일부 상에 제2절연층을 형성하는 단계;
상기 제2절연층의 일부 상에 포토레지스트층을 형성하고, 상기 제2절연층의 나머지 부분을 제거하는 단계;
상기 패터닝된 희생층을 제거하여, 상기 그래핀의 나머지 부분을 노출시키는 단계;
상기 노출된 그래핀의 나머지 부분과 상기 포토레지스트층 상에 금속층을 형성하고, 상기 포토레지스트층을 제거하는 단계; 및
상기 기판에 홀을 형성하고, 상기 제1절연층, 상기 그래핀 및 상기 제2절연층에 상기 홀과 연결되는 나노포어를 형성하는 단계;를 포함할 수 있다.
상기 제1절연층 상에 그래핀을 형성하는 단계는
보조 기판에서 성장된 그래핀을 상기 보조 기판으로부터 상기 제1절연층 상으로 전사(transfer)시킬 수 있다.
상기 금속층과 상기 그래핀은 리본 형태로 패터닝될 수 있다.
상기 제1절연층과 상기 제2절연층 중에서 적어도 하나는 질화물을 포함할 수 있다.
상기 희생층은 산화물을 포함할 수 있다.
상기 제1절연층, 상기 제2절연층과 상기 희생층 중에서 적어도 하나는 LPCVD(low-pressure chemical vapor deposition) 공정으로 형성될 수 있다.
상기 제1절연층 및 상기 제2절연층 중에서 적어도 하나는 500℃ 내지 1000℃에서 형성될 수 있다.
상기 희생층은 300℃ 내지 500℃에서 형성될 수 있다.
그래핀은 플라즈마 공정에 의해서 손상될 수 있고, 금속의 전극 패드는 고온 공정에서 녹을 수 있다. 하지만, 개시된 나노 센서 및 이의 제조 방법은 보호층 또는 희생층을 사용하여, 그래핀 상에 금속의 전극 패드와 나노포어가 형성된 절연층을 구비할 수 있다.
도 1a와 도 1b는 각각 개시된 나노 센서의 개략적인 평면도와 단면도이고, 도 1c는 개시된 나노 센서의 작동 원리를 설명하는 단면도이다.
도 2는 개시된 다른 나노 센서의 개략적인 단면도이다.
도 3a 내지 도 3m은 개시된 나노 센서의 제조 방법을 도시한 개략적인 단면도들이다.
도 4a 내지 도 4l은 다른 개시된 나노 센서의 제조 방법을 도시한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여, 개시된 나노 센서 및 그의 제조 방법에 대해서 상세하게 설명한다. 이하의 도면들에서, 동일한 참조 부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기는 설명의 명료성과 편의성을 위해서 과장되어 있을 수 있다.
도 1a는 각각 개시된 나노 센서(100)의 개략적인 평면도이고, 도 1b는 도 1a의 AA'에서 바라본 개시된 나노 센서(100)의 개략적인 단면도이다. 그리고, 도 1c는 개시된 나노 센서(100)의 작동 원리를 설명하는 단면도이다.
도 1a와 도 1b를 참조하면, 개시된 나노 센서(100)는 기판(10) 상에 마련된 제1절연층(20), 제1절연층(20) 상에 마련된 제1 및 제2전극(40, 45), 제1 및 제2전극(40, 45) 상에 각각 마련된 제1 및 제2전극 패드(50, 55)와 제1 및 제2전극 패드(50, 55) 상에 마련된 보호층(60)을 포함할 수 있다. 그리고, 개시된 나노 센서(100)는 보호층(60) 상에 마련된 제2절연층(70)을 더 포함할 수 있다.
기판(10)은 그 일면 상에 마련된 제1절연층(20), 제1 및 제2전극(40, 45), 제1 및 제2전극 패드(50, 55), 보호층(60)과 제2절연층(70)을 지지할 수 있다. 기판(10)은 반도체 재료, 폴리머 재료 등으로 이루어질 수 있다. 상기 반도체 재료는 예들 들어, Si, Ge, GaAs, GaN 등을 포함할 수 있고, 상기 폴리머 재료는 유기 폴리머와 무기 폴리머를 포함할 수 있다. 그 밖에 기판(10)은 석영(quartz), 유리 등으로 이루어질 수도 있다. 기판(10)의 두께는 수십 ㎛ 내지 수백 ㎛일 수 있다. 예를 들어, 기판(10)의 두께는 10㎛ 내지 500㎛일 수 있으며, 더 구체적으로 200㎛ 내지 400㎛일 수 있다.
기판(10)에는 홀(15)이 형성될 수 있다. 홀(15)은 습식 식각에 의해서 형성될 수 있으며, 예를 들어, 수산화 칼륨(potassium hydroxide, KOH) 버퍼 산화물 식각(buffer oxide ethching, BOE) 등에 의해 형성될 수 있다. 홀(15)은 그 지름이 수백 ㎛ 이하일 수 있다. 예를 들어, 홀(15)의 지름은 30㎛ 내지 490㎛일 수 있으며, 더 구체적으로는 60㎛ 내지 460㎛일 수 있다. 한편, 홀(15)은 선택적 식각(selective etch)을 통해서 형성될 수 있는데, 기판(10)의 하면으로부터 제1절연층(20)이 마련된 기판(10)의 상면으로 갈수록 좁아질 수 있다. 즉, 홀(15)은 기판(10)의 하부로부터 상부로 갈수록 좁아지는 테이퍼 구조(tapered structure)로 형성될 수 있다.
제1절연층(20)은 홀(15)을 덮도록 기판(10) 상에 마련될 수 있다. 제1절연층(20)은 절연체로 이루어질 수 있다. 제1절연층(20)은 질화물(nitride)로 이루어질 수 있으며, 예를 들어, 실리콘 질화물(SiN) 등으로 이루어질 수 있다. 제1절연층(20)은 그 두께가 약 수십 ㎚ 이하의 박막으로 형성될 수 있다. 즉, 제1절연층(20)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제1절연층(20)이 질화물로 이루어지는 경우, 후술될 나노포어가 용이하게 형성될 수 있다.
제1나노포어(23)가 제1절연층(20)에 형성될 수 있다. 제1나노포어(23)는 기판(10)에 형성된 홀(15)과 연결될 수 있다. 즉, 제1나노포어(23)는 홀(15)에 대응되는 영역에 마련될 수 있다. 제1나노포어(23)의 크기는 검출하거나, 시퀀싱(sequencing)하려는 표적 분자의 크기에 따라서 선택될 수 있다. 제1나노포어(23)의 지름은 수 ㎚ 내지 수십 ㎚일 수 있다. 예를 들어, 제1나노포어(23)의 지름은 약 1 ㎚ 내지 약 100 ㎚일 수 있으며, 더 구체적으로 약 2㎚ 내지 약 10㎚일 수 있다. 제1나노포어(23)는 예를 들어, 투과 전자 현미경(transmission electron microscope, TEM), 주사 전자 현미경(scanning electron microscope, SEM) 등을 사용하여 형성될 수 있다. 더 구체적으로, 제1나노포어(23)는 전자 빔(electron beam), 집속 이온 빔(focused ion beam), 중성자 빔(neutron beam), 엑스-레이(X-ray), 감마-레이(γ-ray) 등을 사용하여 형성될 수 있다.
제1 및 제2전극(40, 45)은 제1절연층(20) 상에 마련될 수 있다. 제1 및 제2전극(40, 45)은 제1나노포어(23)를 사이에 두고, 서로 이격되어 마련될 수 있다. 제1 및 제2전극(40, 45)은 제1나노포어(23)를 중심으로 서로 대칭적으로 마련될 수 있으며, 그 사이에 나노갭(G)을 형성할 수 있다. 나노갭(G)의 크기는 100 ㎚ 이하일 수 있으며, 예를 들어, 제1나노포어(23)를 통과하는 표적 분자의 크기 이상일 수 있다. 나노갭(G)의 크기는 예를 들어, 1.2nm 내지 100nm, 2.2nm 내지 100nm, 5nm 내지 100nm, 10nm 내지 100nm, 15nm 내지 100nm, 20nm 내지 100nm, 30nm 내지 100nm, 40nm 내지 100nm, 50nm 내지 100nm, 또는 70nm 내지 100nm일 수 있다. 또한, 나노갭(G)의 크기는 1.2nm 내지 90nm, 2.2nm 내지 90nm, 5nm 내지 90nm, 10nm 내지 80nm, 15nm 내지 70nm, 20nm 내지 60nm, 30nm 내지 50nm, 40nm 내지 50nm, 5nm 내지 80nm, 또는 10nm 내지 60nm일 수 있다. 또한, 나노갭(G)의 크기는 제1나노포어(23)의 지름보다 크거나 같을 수 있다.
제1 및 제2전극(40, 45)은 도 1a에 도시된 바와 같이, 삼각형 등의 다각형으로 형성될 수 있으며, 그 형태는 이에 한정되지 않고 다양한 형태로 형성될 수 있다. 그리고, 제1 및 제2전극(40, 45)에서 서로 마주하여 나노갭(G)을 형성하는 부분은 나노갭(G) 형성을 위해서 그 끝단이 뾰족하게 형성될 수 있다. 제1 및 제2전극(40, 55)은 그래핀(graphene) 또는 탄소 나노튜브(carbon nanotube, CNT)로 이루어질 수 있다. 제1 및 제2전극(40, 45)은 하나의 그래핀 시트(sheet)를 포함하거나, 복수 개의 그래핀 시트가 적층된 구조일 수 있다.
그래핀은 벌집 결정 격자 (honeycomb crystal lattice) 중에 밀집되어 채워된 (densely packed) sp2-결합된 탄소원자의 한-원자-두께 평면 시트(one-atom-thick planar sheets)인 구조를 갖는 탄소의 동소체(allotrope)이다. 그래핀은 탄소 원자 한 층의 두께 예를 들어, 약 0.34㎚의 두께를 가지는 전도성 물질이다. 그래핀은 구조적, 화학적으로 매우 안정적이며, 우수한 전도체로서 실리콘보다 빠른 전하 이동도를 가지고, 구리보다 많은 전류를 흐르게 할 수 있다. 탄소 나노튜브는 원통형 나노구조(cylindrical nanostructure)를 갖는 탄소의 동소체이다. 탄소 나노튜브의 화학결합은 흑연과 유사한 sp2 결합으로 구성된다.
제1 및 제2전극(40, 45)의 두께는 약 3.4㎚ 이하일 수 있으며, 더 구체적으로 약 1㎚ 이하일 수 있다. 제1 및 제2전극(40, 45)은 그래핀으로 이루어지는 경우, 금속 전극에 비해서 전도성이 우수하며 그 두께가 얇아서 표적 분자를 더 정확하게 분별할 수 있다. 특히, 하나의 그래핀 시트의 두께는 DNA를 구성하는 염기 하나의 크기와 비슷하다. 한편, 제1 및 제2전극(40, 45)은 전도성 재료로 이루어질 수 있다. 제1 및 제2전극(40, 45)은, 예를 들어, Cu, Al, Au, Ag, Cr 또는 이들의 혼합물 등으로 이루어질 수 있다.
제1 및 제2전극 패드(50, 55)는 각각 제1 및 제2전극(40, 45) 상에 마련될 수 있다. 제1 및 제2전극 패드(50, 55)는 도 1a에 도시된 바와 같이, 사각형 등의 다각형으로 형성될 수 있으며, 그 형태는 이에 한정되지 않고 다양한 형태로 형성될 수 있다. 제1 및 제2전극 패드(50, 55)는 제1 및 제2전극(40, 45)이 형성하는 나노갭(G)보다 더 떨어져서 마련될 수 있다. 다만, 제1 및 제2전극 패드(50, 55)는 제1 및 제2전극(40, 45)에 외부 전원으로부터 전류 또는 전압을 효율적으로 인가하기 위해서, 제1 및 제2전극(40, 45)과의 접촉 면적을 최대로 하여 형성될 수 있다. 제1 및 제2전극 패드(50, 55)는 전도성 재료로 이루어질 수 있으며, 예를 들어, Au, Cr, Cu, Ni, Co, Fe, Ag, Al, Ti, Pd 또는 이들의 혼합물 등으로 이루어질 수 있다.
보호층(60)은 제1 및 제2전극 패드(50, 55) 상에 마련되어, 제1 및 제2전극 패드(50, 55)의 일부를 덮을 수 있다. 보호층(60)은 제1나노포어(23)로부터 멀리 떨어진, 제1 및 제2전극 패드(50, 55)의 가장자리 부분을 노출시킬 수 있다. 보호층(60)은 제1 및 제2전극(40, 45)의 일부와 접해있을 수 있으며, 제1나노포어(23) 주위의 제1 및 제2전극(40, 45)의 일부를 노출시킬 수 있다.
보호층(60)은 고온의 공정으로부터 제1 및 제2전극 패드(50, 55)를 보호할 수 있다. 제1 및 제2전극 패드(50, 55)는 금속으로 이루어져서, 고온 공정에서 녹을 수 있다. 보호층(60)은 그 위에 제2절연층(70)을 고온 공정으로 형성할 때, 상기 고온 공정의 열이 제1 및 제2전극 패드(50, 55)에 전달되는 것을 방지할 수 있다. 보호층(60)은 산화물(oxide)로 이루어질 수 있으며, 예를 들어, SiO2, Al2O3, TiO2, BaTiO3, PbTiO3 및 이들의 혼합물로 이루어진 군으로부터 선택된 물질로 이루어질 수 있다. 보호층(60)의 두께는 약 10㎚ 내지 500㎚일 수 있으며, 더 구체적으로 50㎚ 내지 200㎚일 수 있다.
제2절연층(70)이 보호층(60) 상에 더 마련될 수 있다. 제2절연층(70)은 보호층(60)과 노출된 제1 및 제2전극(40, 45)의 일부를 덮을 수 있다. 제2절연층(70)은 노출된 제1 및 제2전극(40, 45)의 일부를 덮어서, 제1 및 제2전극(40, 45)을 절연시킬 수 있다. 제2절연층(70)은 질화물로 이루어질 수 있으며, 예를 들어, 실리콘 질화물(SiN) 등으로 이루어질 수 있다. 제2절연층(70)은 그 두께가 약 수십 ㎚ 이하의 박막으로 형성될 수 있다. 즉, 제2절연층(70)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제2절연층(70)에는 제2나노포어(25)가 형성될 수 있으며, 제2나노포어(25)는 제1절연층(20)에 형성된 제1나노포어(23)와 연결될 수 있다. 즉, 제1 및 제2나노포어(23, 25)는 하나의 나노포어를 형성할 수 있으며, 제1 및 제2나노포어(23, 25)의 크기는 서로 같을 수 있다. 또한, 제1 및 제2나노포어(23, 25)는 제1 및 제2절연층(20, 70)에 동시에 형성될 수 있다. 제2절연층(70)이 질화물로 이루어지는 경우, 나노포어가 용이하게 형성될 수 있다.
도 1c를 참조하면, 개시된 나노 센서(100)는 하우징(1)을 더 포함할 수 있다. 하우징(1)은 기판(10)을 중심으로 두 영역으로 분리될 수 있다. 즉, 하우징(1)은 기판(10) 상부에 마련된 제1영역(3)과 기판(10) 하부에 마련된 제2영역(5)을 포함할 수 있다. 제1영역(3)과 제2영역(5)은 제1나노포어(23)를 통해서 연결될 수 있다. 그리고, 상부 및 하부전극(7, 9)이 각각 제1 및 제2영역(3, 5)에 마련될 수 있다. 전압이 외부전원으로부터 상부 및 하부전극(7, 9)에 인가될 수 있다. 상부전극(7)은 양(+)의 전극이고, 하부전극(9)은 음(-)의 전극일 수 있으며, 그 반대의 경우도 가능하다. 하우징(1)은 물, 탈이온수(deionized water), 전해질(electrolyte) 용액 등의 버퍼 용액으로 채워질 수 있다. 버퍼 용액은 표적 분자의 이동 매개체가 될 수 있다.
표적 분자가 외부로부터 제2영역(5)에 유입될 수 있다. 표적 분자는 검출이나 시퀀싱의 대상이 될 수 있다. 표적 분자는 핵산, 단백질 또는 당을 포함할 수 있다. 더 구체적으로, 표적 분자는 단일 가닥의 DNA(deoxyribonucleic acid), 이중 가닥의 DNA, RNA(ribonucleic acid), PNA(peptide nucleic acid) 또는 폴리펩디드(polypeptide) 등을 포함할 수 있다.
도 1c에는 표적분자의 예로서, 단일 가닥의 DNA(11)가 도시되어 있다. 단일 가닥의 DNA(11)는 그 표면이 음(-)전하를 띄기 때문에, 음(-)의 전극이 있는 제2영역(5)으로부터 양(+)의 전극이 있는 제1영역(3)으로 이동할 수 있다. 즉, 제2영역(5)으로 유입된 단일 가닥의 DNA(11)는 인가된 전기장에 의해서, 기판(10)의 홀(15) 근처로 이동할 수 있다. 그리고, 단일 가닥의 DNA(11)는 홀(15)에 의해서 가이드되어 제1나노포어(23)로 접근할 수 있다.
개시된 나노 센서(100)는 표적 분자가 나노 포어(25)를 통과할 때의 제1 및 제2전극(40, 45) 사이의 전기적 신호의 변화를 측정하여, 표적 분자를 검출하거나 분별할 수 있다. 즉, 개시된 나노 센서(100)는 나노갭(G)에서의 전기적 신호의 변화를 측정한다. 제1 및 제2전극(40, 45)에는 전기적 신호 측정 장치, 예를 들어 전류계나 전압계가 연결되어 나노갭(G)에서의 전기적 신호 변화를 측정할 수 있다.
개시된 나노 센서(100)는 표적 분자를 구성하는 각 모노머(monomer) 단위를 검출할 수 있다. 구체적으로, 개시된 나노 센서(100)는 핵산을 구성하는 각 뉴클레오티드를 전기적으로 검출할 수 있다. 예를 들어, 제1 및 제2전극(40, 45)에 바이어스 전압(bias voltage)을 인가하고, 단일 가닥의 DNA(11)가 나노갭(G)을 통과할 때 제1 및 제2전극(40, 45) 사이의 터널링 전류(tunneling current)의 변화를 측정하여 염기를 구별할 수 있다. 즉, 단일 가닥의 DNA(11)를 구성하는 염기가 나노갭(G)을 통과하는 순간의 나노갭(G) 사이의 터널링 전류의 변화를 측정하여, 그 염기를 분별해낼 수 있다. 그러나, 측정되는 전기적 신호는 특별히 한정되지 않으며, 터널링 전류뿐만 아니라 차단 전류(blockade current)도 포함할 수 있다.
개시된 나노 센서(100)는 차세대 DNA 시퀀싱(next generation sequencing) 방법으로서 단일 가닥의 DNA(11)를 무작위로 끊거나, 상보적인 DNA의 가닥의 합성과 전기 영동 등의 후 과정 없이, 빠르고 정확하게 DNA의 염기 서열을 결정할 수 있으며, 비용 절감의 효과도 얻을 수 있다.
도 2는 개시된 다른 나노 센서(200)의 개략적인 단면도이다. 앞서 설명된 나노 센서(100)와의 차이점을 위주로 상세하게 설명하기로 한다.
도 2를 참조하면, 개시된 나노 센서(200)는 기판(10) 상에 마련된 제1절연층(20), 제1절연층(20) 상에 마련된 제1 및 제2전극(40, 45), 제1 및 제2전극(40, 45) 상에 각각 마련된 제1 및 제2전극 패드(50, 55)와 제1 및 제2전극(40, 45) 상에 마련된 제2절연층(75)을 포함할 수 있다.
제1 및 제2전극 패드(50, 55)는 각각 제1 및 제2전극(40, 45) 상에 마련될 수 있다. 제1 및 제2전극 패드(50, 55)는 그 사이에 제2절연층(75)이 마련될 수 있도록, 서로 이격되어 마련될 수 있다. 제1 및 제2전극 패드(50, 55)는 각각 제1 및 제2전극(40, 45)의 가장자리 부분 상에 마련될 수 있다. 제1 및 제2전극 패드(50, 55)는 전도성 재료로 이루어질 수 있으며, 예를 들어, Cu, Al, Au, Ag, Cr 또는 이들의 혼합물 등으로 이루어질 수 있다.
제2절연층(75)은 제1 및 제2전극(40, 45) 상에 마련될 수 있다. 제2절연층(75)은 노출된 제1 및 제2전극(40, 45)의 일부를 덮어서, 제1 및 제2전극(40, 45)을 절연시킬 수 있다. 제2절연층(75)은 질화물로 이루어질 수 있으며, 예를 들어, 실리콘 질화물(SiN) 등으로 이루어질 수 있다. 제2절연층(75)의 양쪽은 각각 제1 및 제2전극 패드(50, 55)와 접해 있을 수 있다. 제2절연층(75)은 그 두께가 약 수십 ㎚ 이하의 박막으로 형성될 수 있다. 즉, 제2절연층(75)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제2절연층(75)에는 제2나노포어(25)가 형성될 수 있으며, 제2나노포어(25)는 제1절연층(20)에 형성된 제1나노포어(23)와 연결될 수 있다. 즉, 제1 및 제2나노포어(23, 25)는 하나의 나노포어를 형성할 수 있으며, 제1 및 제2나노포어(23, 25)의 크기는 서로 같을 수 있다. 또한, 제1 및 제2나노포어(23, 25)는 제1 및 제2절연층(20, 75)에 동시에 형성될 수 있다. 제1 및 제2절연층(20, 75)이 질화물로 이루어지는 경우, 나노포어가 용이하게 형성될 수 있다.
제2절연층(75)은 고온의 공정으로 형성되므로, 금속으로 이루어져 고온에 약한 제1 및 제2전극 패드(50, 55)보다 먼저 형성될 수 있다. 예를 들어, 희생층을 사용하여 제1 및 제2전극(40, 45) 상에 제2절연층(75)과 제1 및 제2전극 패드(50, 55)가 형성될 수 있다. 상기 희생층은 산화물(oxide)로 이루어질 수 있으며, 예를 들어, SiO2, Al2O3, TiO2, BaTiO3, PbTiO3 및 이들의 혼합물로 이루어진 군으로부터 선택된 물질로 이루어질 수 있다. 이에 대한 상세한 설명은, 개시된 나노 센서(200)의 제조 방법에 대한 설명을 참조한다.
도 3a 내지 도 3m은 개시된 나노 센서(100)의 제조 방법을 도시한 개략적인 단면도들이다.
도 3a를 참조하면, 기판(10)을 준비하고, 기판(10) 상에 제1절연층(20)을 형성할 수 있다. 기판(10)은 반도체 재료, 폴리머 재료 등으로 이루어질 수 있다. 상기 반도체 재료는 예들 들어, Si, Ge, GaAs, GaN 등을 포함할 수 있고, 상기 폴리머 재료는 유기 폴리머와 무기 폴리머를 포함할 수 있다. 그 밖에 기판(10)은 석영(quartz), 유리 등으로 이루어질 수도 있다. 기판(10)의 두께는 수십 ㎛ 내지 수백 ㎛일 수 있다. 예를 들어, 기판(10)의 두께는 10㎛ 내지 500㎛일 수 있으며, 더 구체적으로 200㎛ 내지 400㎛일 수 있다.
제1절연층(20)은 질화물 예를 들어, 실리콘 질화물을 기판(10) 상에 증착하여 형성될 수 있다. 제1절연층(20)은 박막 또는 얇은 층으로 형성될 수 있으며, 그 두께는 약 수십 ㎚ 이하일 수 있다. 즉, 제1절연층(20)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제1절연층(20)은 예를 들어, LPCVD(low pressure chemical vapor deposition) 또는 PECVD(plasma-enhanced chemical vapor deposition) 등에 의해서 형성될 수 있다. 제1절연층(20)이 LPCVD 공정으로 형성되는 경우, 기판(10) 상면뿐만 아니라 하면에도 제1절연층(21)이 형성될 수 있으며, 이하에서는 기판(10)의 하면에 형성된 제1절연층(21)은 생략하기로 한다.
도 3b를 참조하면, 제1절연층(20) 상에 촉매층(30)을 형성할 수 있다. 촉매층(30)은 금속으로 이루어질 수 있으며, 예를 들어 Cu, Ni, Co, Fe, Au, Ag, Al, Ti, Pd 또는 이들의 혼합물 등으로 이루어질 수 있다. 또한, 촉매층(30)은 상기 금속들의 적층 구조를 포함할 수 있다. 예를 들어, 촉매층(30)은 Cu로 이루어진 하부층과 그 위에 적층된 Ni로 이루어진 상부층을 포함할 수 있다. 상기 하부층은 상기 상부층보다 두꺼울 수 있다. 상기 하부층은 수백 ㎚로 형성될 수 있으며, 상기 상부층은 수십 ㎚로 형성될 수 있다.
도 3c를 참조하면, 촉매층(30) 상에 그래핀(41)을 성장시킬 수 있다. 그래핀(41)은 화학 기상 증착법(chemical vapor deposition, CVD) 등을 이용하여 촉매층(21)으로부터 성장될 수 있다. 그래핀(41)은 적어도 하나의 그래핀 시트(sheet)를 포함할 수 있다. 그래핀(41)의 두께는 약 3.4㎚ 이하일 수 있으며, 더 구체적으로 약 1㎚ 이하일 수 있다. 한편, 그래핀(41)은 기계적 또는 화학적 박리법, 에피택시(epitaxy) 성장법 등에 의해서 형성될 수도 있다. 또한, 그래핀(41)은 보조 기판에서 성장되어, 상기 보조 기판으로부터 제1절연층(20) 상으로 전사(transfer)될 수도 있다. 촉매층(30)이 복수의 금속들의 적층 구조인 경우, 그 위에서 그래핀(41)이 약 1000℃ 이상의 고온에서 성장되면서, 촉매층(30)은 복수의 금속들이 녹아서 형성된 혼합물로 이루어진 단일층이 될 수 있다.
도 3d를 참조하면, 그래핀(41) 상에 금속층(51)을 형성할 수 있다. 금속층(51)은 금속으로 이루어질 수 있으며, 예를 들어 Au, Cr, Cu, Ni, Co, Fe, Ag, Al, Ti, Pd 또는 이들의 혼합물 등으로 이루어질 수 있다. 또한, 금속층(51)은 상기 금속들의 적층 구조를 포함할 수 있다. 예를 들어, 금속층(51)은 Cr로 이루어진 하부층과 그 위에 적층된 Au로 이루어진 상부층을 포함할 수 있다. 상기 상부층은 상기 하부층보다 두꺼울 수 있다. 상기 상부층은 수백 ㎚로 형성될 수 있으며, 상기 하부층은 수십 ㎚로 형성될 수 있다.
도 3e를 참조하면, 금속층(51)을 패터닝할 수 있다. 금속층(51)은 포토리소피 공정과 식각 공정으로 패터닝될 수 있다. 예를 들어, 포토레지스트층을 금속층(51) 상에 마련하고, 이를 패터닝할 수 있다. 그리고, 상기 패터닝된 포토레지스트층을 식각 마스크로 사용하여 금속층(51)을 식각할 수 있다. 금속층(51)은 습식 식각(wet etching)되어, 패터닝된 금속층(53)이 형성될 수 있다. 패터닝된 금속층(53)의 평면 형태는 리본 형태일 수 있다. 패터닝된 금속층(53)은 그 하부에 마련된 그래핀(41)의 일부를 노출시킬 수 있다.
도 3f를 참조하면, 그래핀(41)을 패터닝할 수 있다. 그래핀(41)은 상기 포토레지스트층를 통해서 패터닝될 수 있다. 그래핀(41)은 산소 플라즈마 식각(oxygen plasma etching)되어, 패터닝된 그래핀(43)이 형성될 수 있다. 패터닝된 그래핀(43)의 평면 형태는 리본 형태일 수 있다. 패터닝된 그래핀(43)과 패터닝된 금속층(53)은 같은 포토레지스트층을 사용하여, 같은 형태로 패터닝될 수 있다. 패터닝된 그래핀(43)은 그 하부에 마련된 촉매층(30)의 일부를 노출시킬 수 있다. 그리고, 상기 포토레지스트층을 제거할 수 있다.
도 3g를 참조하면, 촉매층(30)을 제거할 수 있다. 촉매층(30)은 예를 들어, 습식 식각되어, 제거될 수 있다. 촉매층(30)이 식각되면, 패터닝된 그래핀(43)은 제1절연층(20) 상에 마련될 수 있다.
도 3h를 참조하면, 금속층(53)을 다시 패터닝할 수 있다. 금속층(53)을 패터닝하여, 그 하부에 마련된 패터닝된 그래핀(43)을 노출시킬 수 있다. 리본 형태의 금속층(53)에서, 리본 형태의 가운데 부분 즉, 얇은 부분을 제거할 수 있다. 금속층(53)은 패터닝되어 서로 이격된 사각형 또는 사다리꼴 형태의 제1 및 제2전극 패드(50, 55)를 형성할 수 있다. 제1 및 제2전극 패드(50, 55)의 형태는 이에 한정되지 않고 다양한 형태로 형성될 수 있다.
도 3i를 참조하면, 제1 및 제2전극 패드(50, 55)와 노출된 그래핀(43) 상에 보호층(61)을 형성할 수 있다. 그리고, 기판(10)의 하면에 마스크층(80)을 형성할 수 있다. 보호층(61)은 산화물(oxide)로 이루어질 수 있으며, 예를 들어, SiO2, Al2O3, TiO2, BaTiO3, PbTiO3 및 이들의 혼합물로 이루어진 군으로부터 선택된 물질로 이루어질 수 있다. 보호층(61)은 PECVD 공정으로 형성되면, 그 하부에 마련된 그래핀(43)이 플라즈마에 의해서 식각될 우려가 있다. 따라서, 보호층(61)은 LPCVD 공정으로 형성될 수 있다. 또한, 보호층(61)은 500℃ 이하, 예를 들어 100℃ 내지 500℃, 더 구체적으로 300℃ 내지 500℃의 저온에서 형성되어, 제1 및 제2전극 패드(50, 55)가 고온 공정에 의해서 녹는 것을 방지할 수 있다. 즉, 보호층(61)은 저온 산화물층(low temperature oxide layer)으로서, 500℃ 이하 예를 들어, 100℃ 내지 500℃, 더 구체적으로 300℃ 내지 500℃의 저온에서 LPCVD 공정으로 형성될 수 있다. 보호층(61)의 두께는 약 10㎚ 내지 500㎚로 형성될 수 있으며, 더 구체적으로 50㎚ 내지 200㎚로 형성될 수 있다. 한편, 마스크층(80)은 질화물, 예를 들어 실리콘 질화물로 이루어질 수 있다. 마스크층(80)은 수백 ㎚로 형성될 수 있으며, 예를 들어 약 100㎚ 내지 500㎚로 형성될 수 있다. 예를 들어, 마스크층(80)은 SiN을 PECVD 공정으로 기판(10)의 하면에 증착하여 형성될 수 있다.
도 3j를 참조하면, 보호층(61)과 마스크층(80)을 패터닝할 수 있다. 우선, 보호층(61)은 그 하부에 마련된 그래핀(43)을 노출시킬 수 있도록, 그 일부가 제거될 수 있다. 즉, 그래핀(43) 상에 직접 마련된 보호층(61)의 일부가 제거될 수 있다. 보호층(61)의 일부는 습식 식각 예를 들어, KOH 용액을 이용한 BOE(buffered oxide etching) 공정으로 제거될 수 있다. 패터닝된 보호층(63)은 그래핀(43)의 가운데 부분 즉, 리본 형태의 가운데 부분을 노출시킬 수 있다. 마스크층(80)은 건식 식각되어, 패터닝된 마스크층(85)이 형성될 수 있다. 마스크층(80)은 예를 들어, RIE(reactive ion etching) 공정으로 식각될 수 있다.
도 3k를 참조하면, 패터닝된 보호층(63)과 노출된 그래핀(43) 상에 제2절연층(71)을 형성할 수 있다. 제2절연층(71)은 질화물 예를 들어, 실리콘 질화물을 보호층(63) 상에 증착하여 형성될 수 있다. 제2절연층(71)은 노출된 그래핀(43)을 덮어서, 이를 절연시킬 수 있다. 제2절연층(71)은 박막 또는 얇은 층으로 형성될 수 있으며, 그 두께는 약 수십 ㎚ 이하일 수 있다. 즉, 제2절연층(71)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제2절연층(71)은 노출된 그래핀(43) 영역 상에도 마련되어, PECVD 공정으로 형성되면, 그래핀(43)이 손상될 우려가 있다. 따라서, 제2절연층(71)은 예를 들어, LPCVD 공정으로 형성될 수 있다. 또한, 제2절연층(71)은 약 500℃ 이상, 예를 들어, 약 500℃ 내지 1000℃의 고온에서 LPCVD 공정으로 형성될 수 있다. 제2절연층(71)이 고온에서 형성되는 경우에, 보호층(63)이 고온 공정으로부터 제1 및 제2전극 패드(50, 55)를 보호할 수 있다. 즉, 보호층(63)이 고온 공정의 열이 제1 및 제2전극 패드(50, 55)에 전달되는 것을 차단하여, 금속으로 이루어진 제1 및 제2전극 패드(50, 55)가 녹는 것을 방지할 수 있다.
도 3l을 참조하면, 보호층(63)과 제2절연층(71)의 가장자리를 제거하고, 기판(10)에 홀(15)을 형성할 수 있다. 제2절연층(71)의 가장자리는 건식 식각으로 제거될 수 있으며, 예를 들어, RIE 공정으로 식각될 수 있다. 제2절연층(71)의 가장자리가 식각되어, 하부의 보호층(63)의 가장자리를 노출시킬 수 있다. 보호층(63)의 가장자리는 습식 식각으로 제거될 수 있으며, 예를 들어, BOE 공정으로 식각될 수 있다. 보호층(63)의 가장자리가 식각되어, 제1 및 제2전극 패드(50, 55)의 일부가 노출될 수 있다. 노출된 제1 및 제2전극 패드(50, 55)의 일부를 통해서, 외부로부터 전압 또는 전류가 인가될 수 있다.
홀(15)은 기판(10)의 전면을 쉴드(shield)하고, 웨이퍼 배면 식각(wafer backside etching) 공정으로 형성될 수 있다. 홀(15)은 패터닝된 마스크층(85)을 하드 마스크(hard mask)로 사용하여, 습식 식각에 의해서 형성될 수 있다. 홀(15)은 예를 들어, KOH 에칭 공정 등에 의해서 형성될 수 있다. 홀(15)은 그 지름이 수십 ㎛ 이하일 수 있다. 예를 들어, 홀(15)의 지름은 30㎛ 내지 490㎛일 수 있으며, 더 구체적으로는 60㎛ 내지 460㎛일 수 있다. 한편, 홀(15)은 선택적 식각(selective etch)을 통해서 형성될 수 있는데, 기판(10)의 하면으로부터 제1절연층(20)이 마련된 기판(10)의 상면으로 갈수록 좁아질 수 있다. 즉, 홀(15)은 기판(10)의 하부로부터 상부로 갈수록 좁아지는 테이퍼 구조(tapered structure)로 형성될 수 있다.
도 3m을 참조하면, 제1절연층(20), 그래핀(43)과 제2절연층(70)에 제1나노포어(23)를 형성할 수 있다. 제1나노포어(23)는 제1절연층(20), 그래핀(43)과 제2절연층(70)에 동시에 형성될 수 있다. 제1절연층(20)과 제2절연층(70)은 질화물로 이루어져, 제1나노포어(23)가 용이하게 형성될 수 있다. 제1나노포어(23)는 기판(10)에 형성된 홀(15)과 연결될 수 있다. 즉, 제1나노포어(23)는 홀(15)에 대응되는 영역에 마련될 수 있다. 제1나노포어(23)의 크기는 검출하거나, 시퀀싱(sequencing)하려는 표적 분자의 크기에 따라서 선택될 수 있다. 제1나노포어(23)의 지름은 수 ㎚ 내지 수십 ㎚일 수 있다. 예를 들어, 제1나노포어(23)의 지름은 약 1 ㎚ 내지 약 100 ㎚일 수 있으며, 더 구체적으로 약 2㎚ 내지 약 10㎚일 수 있다. 제1나노포어(23)는 예를 들어, 투과 전자 현미경(transmission electron microscope, TEM), 주사 전자 현미경(scanning electron microscope, SEM) 등을 사용하여 형성될 수 있다. 더 구체적으로, 제1나노포어(23)는 전자 빔(electron beam), 집속 이온 빔(focused ion beam), 중성자 빔(neutron beam), 엑스-레이(X-ray), 감마-레이(γ-ray) 등을 사용하여 형성될 수 있다. 한편, 그래핀(43)은 그에 형성된 제1나노포어(23)에 의해서, 제1 및 제2전극(40, 45)으로 분리될 수 있다.
도 4a 내지 도 4l은 다른 개시된 나노 센서(200)의 제조 방법을 도시한 개략적인 단면도들이다.
도 4a를 참조하면, 기판(10)을 준비하고, 기판(10) 상에 제1절연층(20)을 형성할 수 있다. 기판(10)은 반도체 재료, 폴리머 재료 등으로 이루어질 수 있다. 상기 반도체 재료는 예들 들어, Si, Ge, GaAs, GaN 등을 포함할 수 있고, 상기 폴리머 재료는 유기 폴리머와 무기 폴리머를 포함할 수 있다. 그 밖에 기판(10)은 석영(quartz), 유리 등으로 이루어질 수도 있다. 기판(10)의 두께는 수십 ㎛ 내지 수백 ㎛일 수 있다. 예를 들어, 기판(10)의 두께는 10㎛ 내지 500㎛일 수 있으며, 더 구체적으로 200㎛ 내지 400㎛일 수 있다.
제1절연층(20)은 질화물 예를 들어, 실리콘 질화물을 기판(10) 상에 증착하여 형성될 수 있다. 제1절연층(20)은 박막 또는 얇은 층으로 형성될 수 있으며, 그 두께는 약 수십 ㎚ 이하일 수 있다. 즉, 제1절연층(20)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제1절연층(20)은 화학 기상 증착(chemical vapor deposition) 공정, 예를 들어, LPCVD(low pressure chemical vapor deposition) 또는 PECVD(plasma-enhanced chemical vapor deposition) 공정 등에 의해서 형성될 수 있다. 제1절연층(20)이 LPCVD 공정으로 형성되는 경우, 기판(10) 상면뿐만 아니라 하면에도 제1절연층(21)이 형성될 수 있으며, 이하에서는 기판(10)의 하면에 형성된 제1절연층(21)은 생략하기로 한다.
도 4b를 참조하면, 기판(10)의 하면에 마스크층(85)을 형성할 수 있다. 마스크층(85)은 질화물, 예를 들어 실리콘 질화물로 이루어질 수 있다. 마스크층(85)은 수백 ㎚로 형성될 수 있으며, 예를 들어 약 100㎚ 내지 500㎚로 형성될 수 있다. 예를 들어, 마스크층(85)은 SiN을 PECVD 공정으로 기판(10)의 하면에 증착하고, 이를 패터닝하여 형성될 수 있다. 마스크층(85)은 건식 식각, 예를 들어, RIE(reactive ion etching) 공정으로 식각되어 형성될 수 있다.
도 4c를 참조하면, 제1절연층(20) 상에 그래핀(47)을 형성할 수 있다. 그래핀(47)은 먼저 보조 기판 상에 화학 증기 증착법(chemical vapor deposition, CVD), 기계적 또는 화학적 박리법, 에피택시(epitaxy) 성장법 등에 의해서 형성될 수 있다. 그리고, 그래핀(47)은 상기 보조 기판으로부터 제1절연층(20) 상으로 전사(transfer)되어 형성될 수 있다. 상기 보조 기판은 PDMS, PMMA 등으로 이루어질 수 있으며, 상기 보조 기판 대신에 열 방출 테이프 등이 사용될 수도 있다. 그래핀(47)은 적어도 하나의 그래핀 시트(sheet)를 포함할 수 있다. 그래핀(47)의 두께는 약 3.4㎚ 이하일 수 있으며, 더 구체적으로 약 1㎚ 이하일 수 있다. 한편, 그래핀(47)은 제1절연층(20) 상에 금속으로 이루어진 촉매층을 형성하고, 상기 촉매층으로부터 성장시켜서 형성될 수도 있다.
도 4d를 참조하면, 그래핀(47)을 패터닝할 수 있다. 그래핀(47)은 포토리소그래피 공정으로 패터닝될 수 있다. 그래핀(47)은 산소 플라즈마 식각(oxygen plasma etching)되어, 패터닝된 그래핀(49)이 형성될 수 있다. 패터닝된 그래핀(49)의 평면 형태는 리본 형태일 수 있다. 패터닝된 그래핀(49)은 그 하부에 마련된 제1절연층(20)의 일부를 노출시킬 수 있다.
도 4e를 참조하면, 패터닝된 그래핀(49)과 제1절연층(20) 상에 희생층(65)을 형성할 수 있다. 희생층(65)은 산화물(oxide)로 이루어질 수 있으며, 예를 들어, SiO2, Al2O3, TiO2, BaTiO3, PbTiO3 및 이들의 혼합물로 이루어진 군으로부터 선택된 물질로 이루어질 수 있다. 희생층(65)이 PECVD 공정으로 형성되는 경우, 그 하부에 마련된 그래핀(49)이 플라즈마에 의해서 손상될 우려가 있다. 따라서, 희생층(65)은 LPCVD 공정으로 형성될 수 있다. 또한, 희생층(65)은 500℃ 이하, 예를 들어, 100℃ 내지 500℃, 더 구체적으로 300℃ 내지 500℃의 저온에서 LPCVD 공정으로 형성될 수 있다. 즉, 희생층(65)은 저온 산화물층(low temperature oxide layer)일 수 있다. 희생층(65)의 두께는 약 10㎚ 내지 500㎚로 형성될 수 있으며, 더 구체적으로 50㎚ 내지 200㎚로 형성될 수 있다.
도 4f를 참조하면, 희생층(65)을 패터닝할 수 있다. 희생층(65)은 그 하부에 마련된 패터닝된 그래핀(49)을 노출시킬 수 있도록, 그 일부가 제거될 수 있다. 희생층(65)은 그 가운데 부분이 제거되어, 양쪽에 각각 가장자리 부분만 남겨질 수 있다. 희생층(65)의 일부는 습식 식각 예를 들어, BOE(buffered oxide etching) 공정으로 제거될 수 있다. 패터닝된 희생층(67)은 패터닝된 그래핀(49)의 가운데 부분과 그 주변 즉, 리본 형태의 가운데 부분과 그 주변을 노출시킬 수 있다.
도 4g를 참조하면, 패터닝된 희생층(67)과 노출된 그래핀(49) 상에 제2절연층(73)을 형성할 수 있다. 제2절연층(73)은 질화물 예를 들어, 실리콘 질화물을 패터닝된 희생층(67) 상에 증착하여 형성될 수 있다. 제2절연층(73)은 노출된 그래핀(49)을 덮어서, 이를 절연시킬 수 있다. 제2절연층(73)은 박막 또는 얇은 층으로 형성될 수 있으며, 그 두께는 약 수십 ㎚ 이하일 수 있다. 즉, 제2절연층(73)의 두께는 약 10 ㎚ 내지 약 100 ㎚일 수 있다. 제2절연층(73)은 노출된 그래핀(49) 영역 상에도 마련되기 때문에, PECVD 공정으로 형성될 수 없으며, 제2절연층(73)은 예를 들어, LPCVD 공정으로 형성될 수 있다. 또한, 제2절연층(73)은 약 500℃ 이상, 예를 들어, 약 500℃ 내지 1000℃의 고온에서 LPCVD 공정으로 형성될 수 있다.
도 4h를 참조하면, 제2절연층(73)을 패터닝할 수 있다. 패터닝된 희생층(67) 상에 마련된 제2절연층(73)의 일부가 제거될 수 있다. 먼저, 제2절연층(73) 상에 포토레지스트층(87)을 마련하고, 제2절연층(73)을 건식 식각 예를 들어, RIE 공정으로 식각할 수 있다. 그러면, 그 위에 포토레지스트층(87)이 마련되지 않은 제2절연층(73)의 일부가 제거될 수 있다. 따라서, 제2절연층(73)의 양 가장자리 부분이 식각되어, 포토레지스트층(87) 아래에 패터닝된 제2절연층(75)이 형성될 수 있다. 패터닝된 제2절연층(75)은 그 하부에 마련된 그래핀(49)을 덮고 있을 수 있으며, 그래핀(49)을 절연시킬 수 있다.
도 4i를 참조하면, 패터닝된 희생층(67)을 제거할 수 있다. 패터닝된 희생층(67)은 습식 식각 예를 들어, BOE(buffered oxide etching) 공정으로 제거될 수 있다. 따라서, 패터닝된 희생층(67) 하부에 마련된 그래핀(49)의 가장자리 부분이 노출될 수 있다.
도 4j를 참조하면, 포토레지스트층(87)과 노출된 그래핀(49) 상에 금속층(57)을 형성할 수 있다. 금속층(57)은 금속으로 이루어질 수 있으며, 예를 들어 Au, Cr, Cu, Ni, Co, Fe, Ag, Al, Ti, Pd 또는 이들의 혼합물 등으로 이루어질 수 있다. 금속층(57)은 예를 들어, 상기 금속들을 포토레지스트층(87)과 노출된 그래핀(49) 상에 증착하여 형성될 수 있다.
도 4k를 참조하면, 포토레지스트층(87)을 제거하여 제1 및 제2전극 패드(50, 55)를 형성하고, 기판(10)에 홀(15)을 형성할 수 있다. 포토레지스트층(87)을 리프트 오프(lift off)하면, 그 위에 마련된 금속층(57)의 일부가 함께 제거될 수 있다. 따라서, 나머지 금속층(57)은 서로 이격된 제1 및 제2전극 패드(50, 55)를 형성할 수 있다. 개시된 나노 센서(200)의 제조 방법은 금속으로 이루어진 제1 및 제2전극 패드(50, 55)가 고온의 공정에 약하기 때문에, 희생층(67)을 사용하여 제1 및 제2전극 패드(50, 55)가 형성되기 전에 제2절연층(75)을 먼저 고온의 공정, 예를 들어, 고온의 LPCVD 공정으로 형성할 수 있다.
그리고, 홀(15)은 기판(10)의 전면을 쉴드(shield)하고, 웨이퍼 배면 식각(wafer backside etching) 공정으로 형성될 수 있다. 홀(15)은 패터닝된 마스크층(85)을 하드 마스크(hard mask)로 사용하여, 습식 식각에 의해서 형성될 수 있다. 홀(15)은 예를 들어, KOH 에칭 공정 등에 의해서 형성될 수 있다. 홀(15)은 그 지름이 수십 ㎛ 이하일 수 있다. 예를 들어, 홀(15)의 지름은 30㎛ 내지 490㎛일 수 있으며, 더 구체적으로는 60㎛ 내지 460㎛일 수 있다. 한편, 홀(15)은 선택적 식각(selective etch)을 통해서 형성될 수 있는데, 기판(10)의 하면으로부터 제1절연층(20)이 마련된 기판(10)의 상면으로 갈수록 좁아질 수 있다. 즉, 홀(15)은 기판(10)의 하부로부터 상부로 갈수록 좁아지는 테이퍼 구조(tapered structure)로 형성될 수 있다.
도 4l을 참조하면, 제1절연층(20), 그래핀(49)과 제2절연층(75)에 제1나노포어(23)를 형성할 수 있다. 제1나노포어(23)는 제1절연층(20), 그래핀(49)과 제2절연층(75)에 동시에 형성될 수 있다. 제1절연층(20)과 제2절연층(75)은 질화물로 이루어져, 나노포어가 용이하게 형성될 수 있다. 제1나노포어(23)는 기판(10)에 형성된 홀(15)과 연결될 수 있다. 즉, 제1나노포어(23)는 홀(15)에 대응되는 영역에 마련될 수 있다. 제1나노포어(23)의 크기는 검출하거나, 시퀀싱(sequencing)하려는 표적 분자의 크기에 따라서 선택될 수 있다. 제1나노포어(23)의 지름은 수 ㎚ 내지 수십 ㎚일 수 있다. 예를 들어, 제1나노포어(23)의 지름은 약 1 ㎚ 내지 약 100 ㎚일 수 있으며, 더 구체적으로 약 2㎚ 내지 약 10㎚일 수 있다.
제1나노포어(23)는 예를 들어, 투과 전자 현미경(transmission electron microscope, TEM), 주사 전자 현미경(scanning electron microscope, SEM) 등을 사용하여 형성될 수 있다. 더 구체적으로, 제1나노포어(23)는 전자 빔(electron beam), 집속 이온 빔(focused ion beam), 중성자 빔(neutron beam), 엑스-레이(X-ray), 감마-레이(γ-ray) 등을 사용하여 형성될 수 있다. 한편, 그래핀(49)은 그에 형성된 제1나노포어(23)에 의해서, 제1 및 제2전극(40, 45)으로 분리될 수 있다.
이러한 본 발명인 나노 센서 및 그의 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
10: 기판 15: 홀
20: 제1절연층 23, 25: 제1 및 제2나노포어
30: 희생층 40, 45: 제1 및 제2전극
50, 55: 제1 및 제2전극 패드 60: 보호층
70, 75: 제2절연층 100, 200: 나노 센서

Claims (25)

  1. 홀이 형성된 기판;
    상기 기판 상에 마련되고, 상기 홀과 대응되는 위치에 제1나노포어가 형성된 제1절연층;
    상기 제1절연층 상에 마련되고, 상기 제1나노포어를 중심으로 서로 이격된 제1 및 제2전극;
    상기 제1 및 제2전극 상에 각각 마련된 제1 및 제2전극 패드; 및
    상기 제1 및 제2전극 패드 상에 마련된 보호층;을 포함하는 나노 센서.
  2. 제 1 항에 있어서,
    상기 보호층은 상기 제1 및 제2전극 패드의 일부를 덮고 있으며, 상기 제1 및 제2전극의 일부를 노출시키는 나노 센서.
  3. 제 1 항에 있어서,
    상기 보호층 상에 마련되고, 상기 제1나노포어와 연결되는 제2나노포어가 형성된 제2절연층을 더 포함하는 나노 센서.
  4. 제 3 항에 있어서,
    상기 제2절연층은 상기 보호층과 상기 노출된 제1 및 제2전극의 일부를 덮고 있는 나노 센서.
  5. 제 1 항에 있어서,
    상기 제1 및 제2전극은 그래핀 또는 탄소 나노튜브를 포함하는 나노 센서.
  6. 제 3 항에 있어서,
    상기 제1절연층과 상기 제2절연층 중에서 적어도 하나는 질화물을 포함하는 나노 센서.
  7. 제 1 항에 있어서,
    상기 보호층은 산화물을 포함하는 나노 센서.
  8. 기판의 일면 상에 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 그래핀을 형성하는 단계;
    상기 그래핀 상에 금속층을 형성하고, 상기 금속층과 상기 그래핀을 패터닝하는 단계;
    상기 금속층을 패터닝하여 상기 그래핀의 일부를 노출시키는 단계;
    상기 금속층과 상기 그래핀의 일부 상에 보호층을 형성하는 단계;
    상기 보호층의 일부를 제거하여, 상기 그래핀의 일부를 노출시키는 단계; 및
    상기 기판에 홀을 형성하고, 상기 제1절연층과 상기 그래핀에 상기 홀과 연결되는 제1나노포어를 형성하는 단계;를 포함하는 나노 센서의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1절연층 상에 상기 그래핀을 형성하는 단계는
    상기 제1절연층 상에 촉매층을 형성하고, 상기 촉매층 상에 그래핀을 성장시키는 나노 센서의 제조 방법.
  10. 제 8 항에 있어서,
    상기 보호층과 상기 노출된 그래핀의 일부 상에 제2절연층을 형성하는 단계를 더 포함하는 나노 센서의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제2절연층에 상기 제1나노포어와 연결되는 제2나노포어를 형성하는 단계를 더 포함하는 나노 센서의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2나노포어들은 동시에 형성되는 나노 센서의 제조 방법.
  13. 제 8 항에 있어서,
    상기 금속층과 상기 그래핀은 리본 형태로 패터닝되는 나노 센서의 제조 방법.
  14. 제 10 항에 있어서,
    상기 보호층과 상기 제2절연층의 일부를 식각하여, 상기 금속층의 일부를 노출시키는 단계를 더 포함하는 나노 센서의 제조 방법.
  15. 제 10 항에 있어서,
    상기 제1절연층, 상기 제2절연층과 상기 보호층 중에서 적어도 하나는 LPCVD(low-pressure chemical vapor deposition) 공정으로 형성되는 나노 센서의 제조 방법.
  16. 제 10 항에 있어서,
    상기 제1절연층 및 상기 제2절연층 중에서 적어도 하나는 500℃ 내지 1000℃에서 형성되는 나노 센서의 제조 방법.
  17. 제 8 항에 있어서,
    상기 보호층은 300℃ 내지 500℃에서 형성되는 나노 센서의 제조 방법.
  18. 기판의 일면 상에 제1절연층을 형성하는 단계;
    상기 제1절연층 상에 그래핀을 형성하고, 상기 그래핀을 패터닝하는 단계;
    상기 그래핀 상에 희생층을 형성하고, 상기 희생층을 패터닝하여 상기 그래핀의 일부를 노출시키는 단계;
    상기 패터닝된 희생층과 상기 노출된 그래핀의 일부 상에 제2절연층을 형성하는 단계;
    상기 제2절연층의 일부 상에 포토레지스트층을 형성하고, 상기 제2절연층의 나머지 부분을 제거하는 단계;
    상기 패터닝된 희생층을 제거하여, 상기 그래핀의 나머지 부분을 노출시키는 단계;
    상기 노출된 그래핀의 나머지 부분과 상기 포토레지스트층 상에 금속층을 형성하고, 상기 포토레지스트층을 제거하는 단계; 및
    상기 기판에 홀을 형성하고, 상기 제1절연층, 상기 그래핀 및 상기 제2절연층에 상기 홀과 연결되는 나노포어를 형성하는 단계;를 포함하는 나노 센서의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제1절연층 상에 그래핀을 형성하는 단계는
    보조 기판에서 성장된 그래핀을 상기 보조 기판으로부터 상기 제1절연층 상으로 전사(transfer)시키는 나노 센서의 제조 방법.
  20. 제 18 항에 있어서,
    상기 금속층과 상기 그래핀은 리본 형태로 패터닝되는 나노 센서의 제조 방법.
  21. 제 18 항에 있어서,
    상기 제1절연층과 상기 제2절연층 중에서 적어도 하나는 질화물을 포함하는 나노 센서의 제조 방법.
  22. 제 18 항에 있어서,
    상기 희생층은 산화물을 포함하는 나노 센서의 제조 방법.
  23. 제 18 항에 있어서,
    상기 제1절연층, 상기 제2절연층과 상기 희생층 중에서 적어도 하나는 LPCVD(low-pressure chemical vapor deposition) 공정으로 형성되는 나노 센서의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제1절연층 및 상기 제2절연층 중에서 적어도 하나는 500℃ 내지 1000℃에서 형성되는 나노 센서의 제조 방법.
  25. 제 23 항에 있어서,
    상기 희생층은 300℃ 내지 500℃에서 형성되는 나노 센서의 제조 방법.
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