KR20120133315A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 데이터 라인과 공통 전극이 접속하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 기판은, 기판; 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되는 게이트 라인과 데이터 라인 및 상기 게이트 라인과 평행하게 배열된 공통 라인; 상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 형성된 드레인 전극, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 액티브층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀과 상기 공통 라인을 노출시키는 공통 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막; 상기 제 2 보호막 상에 형성된 공통 전극; 상기 제 3 보호막 상에 형성되어 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극; 및 상기 제 2 보호막 상에 형성되어 상기 공통 콘택홀을 통해 상기 공통 전극과 상기 공통 라인을 접속시키는 연결 전극을 포함한다.
Description
본 발명은 박막 트랜지스터 기판에 관한 것으로 특히, 데이터 라인과 공통 전극이 접속되는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
이러한 액정 표시 장치는 컬러 필터 어레이가 형성된 컬러 필터 기판, 박막 트랜지스터 어레이가 형성된 박막 트랜지스터 기판 및 컬러 필터 기판과 박막 트랜지스터 기판 사이에 형성된 액정층을 포함하여 이루어진다.
컬러 필터 기판은 컬러 구현을 위한 컬러 필터 및 빛샘 방지를 위한 블랙 매트릭스가 형성된다. 그리고, 박막 트랜지스터 기판에는 데이터 신호가 개별적으로 공급되는 다수의 화소 전극이 매트릭스 형태로 형성된다. 또한 박막 트랜지스터 기판에는 다수의 화소 전극을 개별적으로 구동하기 위한 박막 트랜지스터, 박막 트랜지스터를 제어하는 게이트 라인 및 박막 트랜지스터에 데이터 신호를 공급하는 데이터 라인이 형성된다.
액정 표시 장치에서 가장 많이 사용되는 대표적인 구동 모드(Mode)는 액정 방향자가 90°트위스트 되도록 배열한 후 전압을 가하여 액정 방향자를 제어하는 TN(Twisted Nematic) 모드와, 한 기판 상에 나란하게 배열된 화소 전극과 공통 전극 간의 수평 전계에 의해 액정이 구동되는 횡전계(In-Plane Switching Mode) 모드 등이 있다.
횡전계 모드는 화소 전극과 공통 전극을 박막 트랜지스터 기판의 개구부에 서로 교번하도록 형성하여, 화소 전극과 공통 전극 사이에 발생하는 횡전계에 의해 액정이 배향되도록 한 것이다. 그런데, 횡전계 모드 액정 표시 장치는 시야각은 넓으나 개구율 및 투과율이 낮으므로, 상기와 같은 문제점을 개선하기 위해 프린지 전계(Fringe Field Switching; FFS) 모드 액정 표시 장치가 제안되었다.
프린지 전계 모드 액정 표시 장치는 화소 영역에 통전극 형태의 공통 전극을 형성하고 공통 전극 상에 슬릿 형태로 복수개의 화소 전극을 형성하거나, 반대로 화소 전극을 통전극 형태로 형성하고 공통 전극을 복수개의 슬릿 형태로 형성함으로써, 화소 전극과 공통 전극 사이에 형성되는 프린지 전계에 의해 액정 분자를 동작시킨다.
여기서, 프린지 전계 모드 박막 트랜지스터 기판의 제조 방법을 살펴보면, 제1 마스크를 이용해서 게이트 라인, 게이트 전극 및 공통 라인을 형성하는 단계, 제 2 마스크를 이용해서 액티브층을 형성하는 단계, 제 3 마스크를 이용해서 소스, 드레인 전극을 형성하는 단계, 제 4 마스크를 이용해서 화소 콘택홀과 공통 라인을 노출시키는 콘택홀을 포함하는 제 1 보호막을 형성하는 단계, 제 5 마스크를 이용하여 제 1 보호막 상에 형성되며 공통 라인과 접속하는 공통 전극을 형성하는 단계, 제 6 마스크를 이용하여 공통 전극 상에 화소 콘택홀을 노출시키는 제 2 보호막을 형성하는 단계, 제 7 마스크를 이용하여 화소 콘택홀을 통해 드레인 전극과 접속하며 제 2 보호막을 사이에 두고 공통 전극과 프린지 전계를 생성하는 화소 전극을 형성하는 단계를 포함한다.
그런데, 상술한 바와 같이 공통 라인과 공통 전극은 제 1 보호막을 선택적으로 제거하여 형성된 콘택홀을 통해 접속되는데, 제 1 보호막을 선택적으로 제거하기 위해 에칭(Etching) 공정을 수행할 때, 데이터 라인이 노출될 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도이며, 도 2는 노출된 데이터 라인의 광학 사진이다.
도 1a와 같이, 기판(10) 상에 게이트 라인(미도시)과 공통 라인(미도시)을 형성하고, 게이트 라인(미도시)과 공통 라인(미도시)을 포함한 기판(10) 전면에 게이트 절연막(20)을 형성한다. 그리고, 게이트 절연막(20) 상에 데이터 라인(DL)을 형성하고, 데이터 라인(DL)을 포함한 게이트 절연막(20) 전면에 제 1, 제 2 보호막(50, 60)을 형성하며, 제 2 보호막(60)은 감광성 수지로 형성되어 노광되지 않은 영역은 제거된다. 이 때, 데이터 라인(DL)에 대응되는 제 2 보호막(60) 상에 이물이 위치하면, 이물에 의해 노광되지 않은 영역의 제 2 보호막(60)이 도 1b와 같이 제거되어 홀(60a)이 형성된다. 공통 라인(미도시)을 노출시키기 위해 제 1 보호막(50)을 에칭(Etching)할 때, 도 1c 및 도 2와 같이, 데이터 라인(DL)이 노출된다.
그리고, 제 2 보호막(60) 상에 공통 라인(미도시)과 접속하는 공통 전극(70)을 형성할 때, 도 2와 같이, 노출된 데이터 라인(DL)과 공통 전극(70)이 접속하는 불량이 발생하여 박막 트랜지스터 기판의 신뢰성이 저하되는 문제점이 발생한다.
특히, 프린지 전계 모드 박막 트랜지스터 기판은 공통 전극 또는 화소 전극이 통전극 형태로 형성되므로 데이터 라인과 공통 전극이 접속하는 불량을 검출하는 것뿐만 아니라 리페어(Repair)하는 데에도 많은 어려움이 있으며, 고해상도 모델의 경우 화소 영역의 사이즈가 작기 때문에, 데이터 부하가 증가하여 공통 전극의 리플(Ripple)에 의해 화질이 저하되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 화소 전극을 형성할 때 공통 라인과 공통 전극을 접속시키는 연결 전극을 형성함으로써, 공통 전극과 데이터 라인이 접속하는 것을 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은, 기판; 기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되는 게이트 라인과 데이터 라인 및 상기 게이트 라인과 평행하게 배열된 공통 라인; 상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 형성된 드레인 전극, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 액티브층을 포함하는 박막 트랜지스터와; 상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀과 상기 공통 라인을 노출시키는 공통 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막; 상기 제 2 보호막 상에 형성된 공통 전극; 상기 제 3 보호막 상에 형성되어 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극; 및 상기 제 2 보호막 상에 형성되어 상기 공통 콘택홀을 통해 상기 공통 전극과 상기 공통 라인을 접속시키는 연결 전극을 포함한다.
상기 제 2 보호막은 감광성 수지로 형성된다.
상기 화소 전극, 공통 전극 및 연결 전극은 투명 전도성 물질로 형성된다.
상기 공통 전극은 상기 제 2 보호막 상에만 형성된다.
상기 공통 콘택홀은 상기 공통 전극의 일부 영역을 노출시킨다.
상기 연결 전극은 상기 공통 콘택홀을 통해 노출된 공통 전극을 덮도록 형성된다.
또한, 동일 목적을 달성하기 위한 박막 트랜지스터 기판의 제조 방법은, 기판 상에 금속층을 형성하고 상기 금속층을 패터닝하여 게이트 라인, 게이트 전극 및 공통 라인을 형성하는 단계; 상기 게이트 라인, 게이트 전극 및 공통 라인을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체층과 오믹콘택층이 차례로 적층된 구조의 액티브층을 형성하는 단계; 상기 액티브층을 포함한 상기 게이트 절연막 전면에 금속층을 형성하고, 상기 금속층을 패터닝하여 소스, 드레인 전극 및 데이터 라인을 형성하는 단계; 상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 제 1, 제 2 보호막을 형성하고, 상기 제 2 보호막을 선택적으로 제거하여 각각 상기 드레인 전극과 상기 공통 라인에 대응되는 상기 제 1 보호막을 노출시키는 단계; 상기 제 2 보호막 상에 공통 전극을 형성하고, 상기 공통 전극을 포함한 상기 제 2 보호막 전면에 제 3 보호막을 형성하는 단계; 상기 드레인 전극에 대응되는 상기 제 1, 제 3 보호막을 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하고, 상기 공통 라인에 대응되는 상기 게이트 절연막, 제 1, 제 3 보호막을 제거하여 상기 공통 라인을 노출시키는 공통 콘택홀을 형성하는 단계; 및 상기 제 3 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 형성하고, 동시에 상기 공통 콘택홀을 통해 상기 공통 전극과 공통 라인을 접속시키는 연결 전극을 형성하는 단계를 포함한다.
상기 제 2 보호막을 감광성 수지로 형성한다.
상기 공통 전극을 상기 제 2 보호막 상에만 형성한다.
상기 공통 콘택홀을 상기 공통 전극의 일부 영역을 노출시키도록 형성한다.
상기 연결 전극을 상기 공통 콘택홀을 통해 노출된 상기 공통 전극을 덮도록 형성한다.
상기와 같은 본 발명의 박막 트랜지스터 기판 및 이의 제조 방법은 화소 전극을 형성할 때 공통 라인과 공통 전극을 접속시키는 연결 전극을 형성함으로써, 공통 전극과 데이터 라인이 접속하는 것을 방지함으로써 박막 트랜지스터 기판의 수율 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 데이터 라인이 노출되는 것을 도시하는 공정 단면도.
도 2는 노출된 데이터 라인의 광학 사진.
도 3a는 본 발명의 박막 트랜지스터 기판의 평면도.
도 3b는 도 3a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단한 단면도.
도 4a 내지 도 4g는 본 발명의 박막 트랜지스터 기판의 공정 평면도.
도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 공정 단면도.
도 2는 노출된 데이터 라인의 광학 사진.
도 3a는 본 발명의 박막 트랜지스터 기판의 평면도.
도 3b는 도 3a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단한 단면도.
도 4a 내지 도 4g는 본 발명의 박막 트랜지스터 기판의 공정 평면도.
도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 공정 단면도.
이하, 본 발명의 박막 트랜지스터 기판을 설명하면 다음과 같다.
도 3a는 본 발명의 박막 트랜지스터 기판의 평면도이며, 도 3b는 도 3a에 도시된 박막 트랜지스터 기판을 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 3a와 3b를 참조하면, 본 발명의 박막 트랜지스터 기판은, 게이트 라인(GL) 및 데이터 라인(DL)의 교차 영역에 형성된 박막 트랜지스터와, 게이트 라인(GL)과 데이터 라인(DL)이 교차하여 정의된 화소 영역에 형성된 화소 전극(190a)과, 화소 전극(190)과 프린지 필드를 형성하는 공통 전극(170)과, 게이트 라인(GL)과 접속된 게이트 패드(GP)와, 데이터 라인(DL)과 접속된 데이터 패드(DP)를 포함하며, 도시하지는 않았으나, 공통 라인(CL)과 접속된 공통 패드를 포함한다.
박막 트랜지스터는 게이트 라인(GL)에 공급되는 스캔 신호에 응답하여 데이터 라인(DL)에 공급되는 화소 신호가 화소 전극(190a)에 충전되어 유지되게 한다. 이를 위해 박막 트랜지스터는 게이트 전극(110a), 소스 전극(140a), 드레인 전극(140b), 반도체층(130a) 및 오믹 콘택층(130b)을 포함한다.
게이트 전극(110a)은 게이트 라인(GL)으로부터의 스캔 신호가 공급되도록 게이트 라인(GL)에서 돌출 형성되며, 도면에서는 게이트 전극(110a)이 게이트 라인(GL)의 일측에서 돌출 형성되지 않고 게이트 라인(GL)의 일부 영역으로 정의되는 것을 도시하였다.
소스 전극(140a)은 데이터 라인(DL)과 접속되어 데이터 라인(DL)의 화소 신호를 공급받는다. 그리고, 드레인 전극(140b)은 반도체층(130a)의 채널을 사이에 두고 소스 전극(140a)과 마주하도록 형성되어 데이터 라인(DL)으로부터의 화소 신호를 화소 전극(190a)에 공급한다.
반도체층(130a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된 게이트 절연막(120)을 사이에 두고 게이트 전극(110a)과 중첩된다. 그리고, 반도체층(130a) 상에 형성된 오믹 콘택층(130b)은 소스, 드레인 전극(140a, 140b)과 반도체층(130a) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 그리고, 소스, 드레인 전극(140a, 140b)의 이격된 구간에 대응되는 영역이 제거되어 채널이 형성된다.
제 2 보호막(160)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성된다. 네가티브형 감광성 수지는 아크릴(Acryl) 계열, 벤조시클로부탄(BenzoCycloButane; BCB) 및 폴리이미드(Polyimide)와 같은 수지에 네거티브형 감광제를 혼입하여 형성된 것으로, 공통 라인(CL)에 대응되는 제 1 보호막(150)을 노출시키는 제 3 공통 콘택홀(160b)을 포함한다.
특히, 네가티브형 감광성 수지로 보호막을 형성할 경우, 포지티브형 감광성 수지에 비해 광 투과율을 향상시킬 수 있으므로 고휘도를 달성할 수 있다. 또한, 네가티브형 감광성 수지는 유전율이 낮아 공통 전극(170)과 데이터 라인(DL)이 중첩되어 야기되는 기생 용량이 줄어든다.
제 2 보호막(160) 상에 형성된 공통 전극(170)은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 투명 전도성 물질로 형성된다.
공통 전극(170)은 제 2 보호막(160) 상에만 통전극 형태로 형성되는데, 공통 라인(CL)과 직접 접속되지 않고, 게이트 절연막(120)과 제 1, 제 2 보호막(150, 160)에 각각 형성된 제 1, 제 2, 제 3 공통 콘택홀(120a, 150b, 160b)을 따라 형성된 연결 전극(190b)을 통해 공통 라인(CL)과 전기적으로 접속하여 공통 전압을 공급받는다.
연결 전극(190b)은 화소 전극(190a)과 동시에 형성되며, 제 3 화소 콘택홀(180a)과 제 4 공통 콘택홀(180b)이 형성된 제 3 보호막(180) 전면에 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등으로 투명 전도성 물질층을 형성하고, 이를 패터닝하여 형성된다. 동시에 드레인 전극(140b)과 전기적으로 접속되는 복수개의 슬릿 형태의 화소 전극(190a)이 형성된다.
즉, 제 3 보호막(180)의 제 4 공통 콘택홀(180b)은 공통 전극(170)의 일부를 노출시키므로, 투명 전도성 물질이 제 1, 제 2, 제 3 공통 콘택홀(120a, 150b, 160b)내부와 노출된 공통 전극(170) 일부 영역 상에도 형성된다. 특히, 연결 전극(190b)이 제 4 공통 콘택홀(180b)을 통해 노출된 공통 전극(170)의 일부 영역을 덮도록 형성되어 공통 전극(170)과 연결 전극(190b)의 접촉 특성이 향상된다.
화소 전극(190a)은 제 1, 제 2, 제 3 보호막(150, 160, 180)에 각각 형성된 제 1, 제 2, 제 3 화소 콘택홀(160a, 170a, 180a)을 드레인 전극(140b)과 통해 접속되어, 박막 트랜지스터를 통해 데이터 라인(DL)으로부터의 화소 신호를 공급받는다. 이로써 화소 전극(190a)은 제 3 보호막(180)을 사이에 두고 공통 전극(170)과 중첩되어 프린지 필드를 형성한다.
프린지 필드에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상이 구현된다.
그리고, 게이트 패드(GP)는 게이트 드라이버(미도시)로부터 스캔 신호를 게이트 라인(GL)에 공급한다. 게이트 패드(GP)는 게이트 라인(GL)과 접속된 게이트 패드 하부 전극(110b)과, 게이트 절연막(120)과 제 1 내지 제 3 보호막(150, 160, 180)을 관통하는 제 1, 제 2, 제 3, 제 4 게이트 콘택홀(120b, 150c, 160c, 180c)을 통해 게이트 패드 하부 전극(110b)과 접속된 게이트 패드 상부 전극(190c)을 포함한다.
또한, 데이터 패드(DP)는 데이터 드라이버(미도시)로부터의 화소 신호를 데이터 라인(DL)에 공급한다. 데이터 패드(DP)는 데이터 라인(GL)과 접속된 데이터 패드 하부 전극(140c)과, 제 1 내지 제 3 보호막(150, 160, 180)을 관통하는 제 1, 제 2, 제 3 데이터 콘택홀(150d, 160d, 180d)을 통해 데이터 패드 하부 전극(140c)과 접속된 데이터 패드 상부 전극(190d)을 포함한다.
이하, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4g는 본 발명의 박막 트랜지스터 기판의 공정 평면도이며, 도 5a 내지 도 5g는 본 발명의 박막 트랜지스터 기판의 공정 단면도이다.
도 4a와 도 5a를 참조하면, 기판(100) 상에 게이트 전극(110a), 게이트 라인(GL), 게이트 패드 하부 전극(110b) 및 공통 라인(CL)을 형성한다. 구체적으로, 기판(100) 상에 스퍼터링(Sputtering) 방법 등의 증착 방법으로 금속층을 형성한 후, 금속층을 패터닝하여 게이트 전극(110a), 게이트 라인(GL), 게이트 패드 하부 전극(110b) 및 공통 라인(CL)을 형성한다.
금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
도 4b와 도 5b를 참조하면, 게이트 전극(110a), 게이트 라인(GL), 게이트 패드 하부 전극(110b) 및 공통 라인(CL)을 포함한 기판(100) 전면에 게이트 절연막(120)을 형성하고, 게이트 전극(110a)에 대응되는 게이트 절연막(120) 상에 반도체층(130a)과 오믹 콘택층(130b)이 차례로 적층된 구조의 액티브층(130)을 형성한다.
그리고, 도 4c와 도 5c와 같이, 액티브층(130)을 포함한 게이트 절연막(120) 상에 스퍼터링 방법 등의 증착 방법으로 금속층을 형성한 후, 금속층을 패터닝하여 데이터 라인(DL), 일정 간격 이격된 소스, 드레인 전극(140a, 140b) 및 데이터 패드 하부 전극(140c)을 형성한다. 그리고, 소스, 드레인 전극(140a, 140b) 사이의 이격된 구간에 노출된 오믹 콘택층(130b)을 제거하여 채널을 형성한다.
금속층은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같이 이중층 이상이 적층된 구조로 형성되거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 단일층 구조로 형성될 수 있다.
도 4d와 도 5d를 참조하면, 소스, 드레인 전극(140a, 140b), 데이터 라인(DL) 및 데이터 패드 하부 전극(140c)을 포함한 게이트 절연막(120) 전면에 제 1, 제 2 보호막(150, 160)을 형성한다. 그리고, 각각 드레인 전극(140b)의 일부 영역, 공통 라인(CL), 게이트 패드 하부 전극(110b) 및 데이터 패드 하부 전극(140c)에 대응되는 제 1 보호막(150)을 노출시키는 제 2 화소 콘택홀(160a), 제 2 공통 콘택홀(160b), 제 3 게이트 콘택홀(160c) 및 제 2 데이터 콘택홀(160d)을 형성하기 위해 제 2 보호막(160)을 선택적으로 제거한다.
특히, 제 2 보호막(160)은 노광되지 않은 영역이 제거되는 네가티브(Negative)형 감광성 수지 또는 노광된 영역이 제거되는 포지티브(Positive)형 감광성 수지로 형성한다. 도면에서는 네가티브형 감광성 수지로 제 2 보호막(160)을 형성한 것을 도시하였다.
따라서, 제거하고자 하는 영역에 대응되는 영역에만 차단부를 갖는 마스크를 이용한 노광 공정으로 제 2 보호막(160)을 선택적으로 제거할 수 있으며, 제 2 보호막(160)을 포지티브형 감광성 수지로 형성하였을 경우, 제거하고자 하는 영역에 대응되는 영역에만 투과부를 갖는 마스크를 이용하여 제 2 보호막(160)을 선택적으로 제거할 수 있다. 이 때, 제 1 보호막(150)은 제거되지 않아 드레인 전극(140b), 공통 라인(CL), 게이트 패드 하부 전극(110b) 및 데이터 패드 하부 전극(140c)은 외부로 노출되지 않는다.
이어, 도 4e와 도 5e와 같이, 제 2 화소 콘택홀(160a), 제 2 공통 콘택홀(220b), 제 3 게이트 콘택홀(160c) 및 제 2 데이터 콘택홀(160d)을 포함한 제 2 보호막(160) 전면에 투명 전도성 물질층을 형성하고, 투명 전도성 물질층을 패터닝하여 공통 전극(170)을 형성한다.
도 4f와 도 5f를 참조하면, 공통 전극(170)을 포함한 제 2 보호막(160) 전면에 제 3 보호막(180)을 형성한다. 그리고, 제 3 보호막(180)을 선택적으로 제거하여 제 3 화소 콘택홀(180a)을 형성하고 제 2 화소 콘택홀(160a)을 노출시킨 후, 제 2 화소 콘택홀(160a)을 통해 노출된 게이트 절연막(120)을 제거하여 제 1 화소 콘택홀(150a)을 형성한다.
또한, 제 3 보호막(180)을 선택적으로 제거하여 공통 전극(170)의 일부를 노출시키는 제 4 공통 콘택홀(180b)을 형성하고 제 3 공통 콘택홀(160b)을 노출시킨 후, 공통 라인(CL)이 노출되도록 게이트 절연막(120)과 제 1 보호막(150)을 선택적으로 제거하여 제 1, 제 2 공통 콘택홀(120a, 150b)을 형성한다.
즉, 본 발명의 박막 트랜지스터 기판의 제조 방법은, 제 2 보호막(160)을 선택적으로 제거한 후 공통 전극(170)을 형성하고, 공통 전극(170)을 포함한 제 3 보호막(180)을 선택적으로 제거함과 동시에 제 1 보호막(150)과 게이트 절연막(120)을 식각한다. 따라서, 제 2 보호막(160)을 제거하는 공정 시 이물이 혼입되어도 데이터 라인(DL)을 제 1 보호막(150)이 덮고 있으므로, 데이터 라인(DL)이 노출되어 공통 전극(170)과 접속되는 것을 방지할 수 있다.
그리고, 동시에 게이트 패드 하부 전극(110b)을 노출시키기 위해 제 3 보호막(180)을 선택적으로 제거하여 제 4 게이트 콘택홀(180c)을 형성하여 제 3 게이트 콘택홀(160c)을 노출시킨 후, 게이트 절연막(120)과 제 1 보호막(150)을 선택적으로 제거하여 제 1, 제 2 게이트 콘택홀(120b, 150c)을 형성한다. 그리고, 데이터 패드 하부 전극(140c)을 노출시키기 위해 제 3 보호막(180)을 선택적으로 제거하여 제 3 데이터 콘택홀(180d)을 형성하여 제 2 데이터 콘택홀(160d)을 노출시킨 후, 제 1 보호막(150)을 선택적으로 제거하여 제 1 데이터 콘택홀(150d)을 형성한다.
그리고, 도 4g와 도 5g와 같이, 게이트 콘택홀들과 데이터 콘택홀들을 포함한 제 3 보호막(180) 전면에 투명 전도성 물질층을 형성하고 이를 패터닝하여 제 1, 제 2, 제 3 화소 콘택홀(150a, 160a, 180a)을 통해 드레인 전극(140b)과 접속하며 공통 전극(170)과 프린지 전계를 이루는 복수개의 슬릿 형태의 화소 전극(190a)을 형성한다. 동시에, 제 1, 제 2, 제 3 공통 콘택홀(120a, 150b, 160b)을 따라 형성된 연결 전극(190b)을 형성하여 공통 라인(CL)과 공통 전극(170)을 전기적으로 접속시킨다. 이 때, 연결 전극(190b)은 제 4 공통 콘택홀(180b)을 통해 노출된 공통 전극(170)의 일부 영역을 덮도록 형성되어 공통 전극(170)과 연결 전극(190b)의 접촉 특성이 향상된다.
제 1, 제 2, 제 3, 제 4 게이트 콘택홀(120c, 150c, 160c, 180c)을 통해 노출된 게이트 패드 하부 전극(110b)와 전기적으로 접속되는 게이트 패드 상부 전극(190c)을 형성하고, 제 1, 제 2, 제 3 데이터 콘택홀(150d, 160d, 180d)을 통해 노출된 데이터 패드 하부 전극(140c)와 전기적으로 접속되는 데이터 패드 상부 전극(190d)을 형성한다.
즉, 본 발명의 박막 트랜지스터 기판은 공통 전극을 형성한 후, 공통 라인(CL)에 대응되는 게이트 절연막(120)과 제 1 보호막(150)을 제거한다. 따라서, 화소 전극을 형성할 때 공통 라인과 공통 전극을 접속시키는 연결 전극을 형성함으로써, 공통 전극과 데이터 라인이 접속하는 것을 방지함으로써 박막 트랜지스터 기판의 수율 및 신뢰성을 향상시킬 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
CL: 공통 라인 DL: 데이터 라인
DP: 데이터 패드 GL: 게이트 라인
GP: 게이트 패드 100: 기판
110a: 게이트 전극 110b: 게이트 패드 하부 전극
120: 게이트 절연막 130: 액티브층
130a: 반도체층 130b: 오믹콘택층
140a: 소스 전극 140b: 드레인 전극
140c: 데이터 패드 하부 전극 150: 제 1 보호막
160: 제 2 보호막 170: 공통 전극
180: 제 3 보호막 190a: 화소 전극
190b: 연결 전극 190c: 게이트 패드 상부 전극
190d: 데이터 패드 상부 전극
160a, 170a, 180a: 제 1, 제 2, 제 3 화소 콘택홀
120a, 150b, 160b, 180b: 제 1, 제 2, 제 3, 제 4 공통 콘택홀
120b, 150c, 160c, 180c: 제 1, 제 2, 제 3, 제 4 게이트 콘택홀
150d, 160d, 180d: 제 1, 제 2, 제 3 데이터 콘택홀
DP: 데이터 패드 GL: 게이트 라인
GP: 게이트 패드 100: 기판
110a: 게이트 전극 110b: 게이트 패드 하부 전극
120: 게이트 절연막 130: 액티브층
130a: 반도체층 130b: 오믹콘택층
140a: 소스 전극 140b: 드레인 전극
140c: 데이터 패드 하부 전극 150: 제 1 보호막
160: 제 2 보호막 170: 공통 전극
180: 제 3 보호막 190a: 화소 전극
190b: 연결 전극 190c: 게이트 패드 상부 전극
190d: 데이터 패드 상부 전극
160a, 170a, 180a: 제 1, 제 2, 제 3 화소 콘택홀
120a, 150b, 160b, 180b: 제 1, 제 2, 제 3, 제 4 공통 콘택홀
120b, 150c, 160c, 180c: 제 1, 제 2, 제 3, 제 4 게이트 콘택홀
150d, 160d, 180d: 제 1, 제 2, 제 3 데이터 콘택홀
Claims (11)
- 기판;
기판 상에 화소 영역을 정의하게 위해 서로 수직하게 배열되는 게이트 라인과 데이터 라인 및 상기 게이트 라인과 평행하게 배열된 공통 라인;
상기 게이트 라인, 데이터 라인 및 공통 라인을 포함한 상기 기판 전면에 형성된 게이트 절연막;
상기 게이트 라인들과 접속된 게이트 전극, 상기 데이터 라인과 접속된 소스 전극, 상기 소스 전극과 마주보도록 형성된 드레인 전극, 상기 게이트 전극과 게이트 절연막을 사이에 두고 중첩되도록 형성된 액티브층을 포함하는 박막 트랜지스터와;
상기 박막 트랜지스터를 덮도록 형성되며, 상기 박막 트랜지스터의 드레인 전극을 노출시키는 화소 콘택홀과 상기 공통 라인을 노출시키는 공통 콘택홀을 포함하는 제 1, 제 2, 제 3 보호막;
상기 제 2 보호막 상에 형성된 공통 전극;
상기 제 3 보호막 상에 형성되어 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속되는 화소 전극; 및
상기 제 2 보호막 상에 형성되어 상기 공통 콘택홀을 통해 상기 공통 전극과 상기 공통 라인을 접속시키는 연결 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 제 2 보호막은 감광성 수지로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 화소 전극, 공통 전극 및 연결 전극은 투명 전도성 물질로 형성된 것을 특징으로 하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 공통 전극은 상기 제 2 보호막 상에만 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 제 1 항에 있어서,
상기 공통 콘택홀은 상기 공통 전극의 일부 영역을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판. - 제 5 항에 있어서,
상기 연결 전극은 상기 공통 콘택홀을 통해 노출된 공통 전극을 덮도록 형성되는 것을 특징으로 하는 박막 트랜지스터 기판. - 기판 상에 금속층을 형성하고 상기 금속층을 패터닝하여 게이트 라인, 게이트 전극 및 공통 라인을 형성하는 단계;
상기 게이트 라인, 게이트 전극 및 공통 라인을 포함한 상기 기판 전면에 게이트 절연막을 형성하고, 상기 게이트 전극에 대응되는 상기 게이트 절연막 상에 반도체층과 오믹콘택층이 차례로 적층된 구조의 액티브층을 형성하는 단계;
상기 액티브층을 포함한 상기 게이트 절연막 전면에 금속층을 형성하고, 상기 금속층을 패터닝하여 소스, 드레인 전극 및 데이터 라인을 형성하는 단계;
상기 소스, 드레인 전극 및 데이터 라인을 포함한 상기 게이트 절연막 전면에 제 1, 제 2 보호막을 형성하고, 상기 제 2 보호막을 선택적으로 제거하여 각각 상기 드레인 전극과 상기 공통 라인에 대응되는 상기 제 1 보호막을 노출시키는 단계;
상기 제 2 보호막 상에 공통 전극을 형성하고, 상기 공통 전극을 포함한 상기 제 2 보호막 전면에 제 3 보호막을 형성하는 단계;
상기 드레인 전극에 대응되는 상기 제 1, 제 3 보호막을 제거하여 상기 드레인 전극을 노출시키는 화소 콘택홀을 형성하고, 상기 공통 라인에 대응되는 상기 게이트 절연막, 제 1, 제 3 보호막을 제거하여 상기 공통 라인을 노출시키는 공통 콘택홀을 형성하는 단계; 및
상기 제 3 보호막 상에 상기 화소 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 형성하고, 동시에 상기 공통 콘택홀을 통해 상기 공통 전극과 공통 라인을 접속시키는 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 제 2 보호막을 네가티브형 감광성 수지로 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 공통 전극을 상기 제 2 보호막 상에만 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 공통 콘택홀을 상기 공통 전극의 일부 영역을 노출시키도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법. - 제 10 항에 있어서,
상기 연결 전극을 상기 공통 콘택홀을 통해 노출된 상기 공통 전극을 덮도록 형성하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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| KR1020110051937A KR101818457B1 (ko) | 2011-05-31 | 2011-05-31 | 박막 트랜지스터 기판 및 이의 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140082202A (ko) * | 2012-12-24 | 2014-07-02 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 이의 제조 방법 |
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| KR20140111527A (ko) * | 2013-03-11 | 2014-09-19 | 엘지디스플레이 주식회사 | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
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| JP2001255519A (ja) * | 2000-03-13 | 2001-09-21 | Toray Ind Inc | 液晶表示装置 |
| JP2011059157A (ja) * | 2009-09-07 | 2011-03-24 | Seiko Epson Corp | 液晶装置及び電子機器 |
-
2011
- 2011-05-31 KR KR1020110051937A patent/KR101818457B1/ko active IP Right Grant
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|---|---|---|---|---|
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| KR20140111527A (ko) * | 2013-03-11 | 2014-09-19 | 엘지디스플레이 주식회사 | 금속 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법 |
Also Published As
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| KR101818457B1 (ko) | 2018-01-15 |
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