KR20120129644A

KR20120129644A - High light transmittance thin film transistor substrate having color filter layer and manufacturing the same

Info

Publication number: KR20120129644A
Application number: KR1020110048026A
Authority: KR
Inventors: 이정일; 김강일
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-05-20
Filing date: 2011-05-20
Publication date: 2012-11-28
Also published as: KR101878481B1

Abstract

PURPOSE: A high transmittance thin film transistor substrate and a manufacturing method thereof including a color filter layer are provided to overlap a lower shielding line with a data wire by removing parasitic capacitance between the data line and the lower shielding line. CONSTITUTION: A TFT(Thin Film Transistor) substrate includes a substrate, a gate line(GL), a color filter, a data line(DL), a lower shielding line(DS), a passivation film, and an upper shielding line(US). The color filter covers the gate line and a pixel region. The lower shielding line is overlapped with a lower of the data line. The upper shielding line covers the data line on a protective film.

Description

High transmittance thin film transistor substrate comprising a color filter layer and a method of manufacturing the same {HIGH LIGHT TRANSMITTANCE THIN FILM TRANSISTOR SUBSTRATE HAVING COLOR FILTER LAYER AND MANUFACTURING THE SAME}

본 발명은 고 투과율 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 칼라 필터 층을 박막 트랜지스터에 형성하여 차폐배선을 데이터 배선과 중첩하여 고 투과율을 구현한 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a high transmittance thin film transistor substrate and a method of manufacturing the same. In particular, the present invention relates to a thin film transistor substrate in which a color filter layer is formed on a thin film transistor and a shielding wiring overlaps with a data wiring to realize high transmittance, and a method of manufacturing the same.

액정 표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시장치는 액정을 구동하는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 대별된다.The liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal displays are roughly classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시장치는 상부 기판 상에 형성된 공통 전극과 하부 기판 상에 형성된 화소 전극이 서로 대향하도록 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도 좁은 단점을 가진다.In the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate face each other to drive the liquid crystal of TN (Twisted Nematic) mode by a vertical electric field formed therebetween. The vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

수평 전계형 액정 표시장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching: IPS) 모드로 액정을 구동한다. 이러한 수평 전계형 액정 표시장치는 시야각이 170도 정도로 넓은 장점을 가진다. 반면에 수평 전계형 액정표시장치는 수직 전계형 액정 표시장치보다 개구율이 떨어지는 단점이 있다.The horizontal field type liquid crystal display drives the liquid crystal in In Plane Switching (IPS) mode by a horizontal electric field between the pixel electrode and the common electrode disposed side by side on the lower substrate. Such a horizontal field type liquid crystal display has a wide viewing angle of about 170 degrees. On the other hand, the horizontal field type liquid crystal display device has a disadvantage that the aperture ratio is lower than that of the vertical field type liquid crystal display device.

현재 양산 중인 액정표시장치는 박막 트랜지스터가 매트릭스 배열을 이루는 박막 트랜지스터 기판과, 칼라 필터가 형성되는 칼라 필터 기판을 합착한 후, 그 사이에 액정층을 개재하는 구조를 갖는다. 특히, 수평 전계형 액정표시장치의 경우, 박막 트랜지스터 기판의 형성되는 데이터 배선의 간섭을 최소화하기 위해 데이터 배선의 상부와 하부에 각각 상부 차폐 배선과 하부 차폐 배선을 형성한다.A liquid crystal display currently in mass production has a structure in which a thin film transistor substrate in which thin film transistors form a matrix array and a color filter substrate in which a color filter is formed are bonded to each other, and a liquid crystal layer is interposed therebetween. In particular, in the case of a horizontal field type liquid crystal display, top and bottom shield wirings are formed on and under the data wirings, respectively, in order to minimize interference of data wirings formed on the thin film transistor substrate.

도 1은 종래 기술에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view showing the structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to the prior art. FIG. 2 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 1 taken along the line II ′.

도 1 및 도 2를 참조하면, 종래 기술에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치용 박막 트랜지스터 기판은 투명 하부 기판(DSUB) 위에 가로 방향으로 진행하는 게이트 배선(GL)과, 세로 방향으로 진행하는 데이터 배선(DL)을 포함한다. 게이트 절연막(GI)을 사이에 두고 서로 직교하는 게이트 배선(GL)과 데이터 배선(DL)이 매트릭스 배열의 화소 영역을 정의한다. 화소 영역의 일측 모서리 부분에는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고 소스 전극(D)과 일정 간격 이격하여 대향하는 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된다. 특히, 게이트 전극(G)을 덮는 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하도록 반도체 층(A)이 형성되어 있다. 반도체 층(A)의 일측변은 소스 전극(S)과 접촉하며, 타측변은 드레인 전극(D)과 접촉한다.1 and 2, a thin film transistor substrate for a horizontal field type liquid crystal display device having a vertically shielded wiring according to the prior art is provided with a gate wiring GL running in a horizontal direction on a transparent lower substrate DSUB, and in a vertical direction. The data line DL is advanced. The gate lines GL and the data lines DL, which are orthogonal to each other with the gate insulating layer GI interposed therebetween, define pixel regions of the matrix array. One edge portion of the pixel region may include a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, and a drain electrode facing a predetermined distance apart from the source electrode D. FIG. The thin film transistor T including (D) is formed. In particular, the semiconductor layer A is formed on the gate insulating film GI covering the gate electrode G so as to overlap the gate electrode G. FIG. One side of the semiconductor layer A is in contact with the source electrode S, and the other side is in contact with the drain electrode D. FIG.

박막 트랜지스터(T) 위에는 소자를 보호하기 위한 보호막(PAS)이 형성되어 있다. 보호막(PAS) 위에는 투명 도전층으로 형성한 화소 전극(PXL)과 공통 전극(COM)이 형성된다. 화소 전극(PXL)은 보호막(PAS)에 형성된 드레인 콘택홀(DH)을 통해 드레인 전극(D)과 접촉한다. 또한, 화소 전극(PXL)은 화소 영역 내에서 다수 개의 선분 모양이 일정 간격으로 평행하게 배열된 빗살 구조를 갖는다. 그리고, 공통 전극(COM) 역시 화소 영역 내에서 다수 개의 선분 모양이 일정 간격으로 평행하게 배열된 빗살 구조를 가지면서 화소 전극(PXL)과 교대로 배치된다. 한편, 공통 전극(COM)은 게이트 배선(GL)과 평행하게 진행하는 공통 배선(CL)에 연결되어 있다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에는 하부 기판(DSUB)의 표면 방향으로 수평한 전계가 형성되고, 이 수평 전계에 의해 하부 기판(DSUB)의 상부에 배치되는 액정층을 구동한다.A passivation film PAS is formed on the thin film transistor T to protect the device. The pixel electrode PXL and the common electrode COM formed of the transparent conductive layer are formed on the passivation layer PAS. The pixel electrode PXL contacts the drain electrode D through the drain contact hole DH formed in the passivation layer PAS. In addition, the pixel electrode PXL has a comb structure in which a plurality of line segments are arranged in parallel at regular intervals in the pixel region. The common electrode COM is also alternately arranged with the pixel electrode PXL while having a comb structure in which a plurality of line segments are arranged in parallel at a predetermined interval in the pixel region. On the other hand, the common electrode COM is connected to the common wiring CL running in parallel with the gate wiring GL. As a result, a horizontal electric field is formed between the pixel electrode PXL and the common electrode COM in the surface direction of the lower substrate DSUB, and the liquid crystal layer disposed above the lower substrate DSUB is driven by the horizontal electric field. do.

이러한 구조에서, 데이터 배선(DL)의 간섭을 최소화하기 위해, 데이터 배선(DL)의 하부에는 게이트 금속과 동일한 물질을 포함하는 하부 차폐배선(DS)이 게이트 절연막(GI)의 사이에 두고 형성된다. 또한, 데이터 배선(DL)의 상부에는 공통 배선(CL)에 연결되는 상부 차폐배선(US)이 보호막(PAS)을 사이에 두고 데이터 배선(DL)을 덮도록 형성된다. 상부 차폐배선(US) 및 하부 차폐배선(DS)는 모두 공통 전압을 인가하여야 하므로, 보호막(PAS)에 형성된 공통 배선 콘택홀(CLH)을 통해 공통 배선(CL)이 하부 차폐배선(DS)과 접촉하도록 한다.In this structure, in order to minimize interference of the data line DL, a lower shielding line DS including the same material as the gate metal is formed under the data line DL with the gate insulating layer GI interposed therebetween. . In addition, an upper shielding wiring US connected to the common wiring CL is formed on the data wiring DL so as to cover the data wiring DL with the passivation layer PAS therebetween. Since both the upper shielding wiring US and the lower shielding wiring DS must apply a common voltage, the common wiring CL is connected to the lower shielding wiring DS through the common wiring contact hole CLH formed in the passivation layer PAS. Make contact.

상부 차폐배선(US)의 경우, 유전율이 높은 포토 아크릴(Photo Acryl) 재질을 사용하여, 도면과 같이 데이터 배선(DL)을 완전히 덮는 형상으로 형성하여도 상부 차폐배선(US)와 데이터 배선(DL) 사이에 기생 용량의 발생 정도가 낮다. 그러나, 하부 차폐배선(DS)의 경우, 유전율이 낮은 질화 실리콘(SiNx) 혹은 산화 실리콘(SiOx)를 사용하는 게이트 절연막(GI)이므로, 데이터 배선(DL)과 하부 차폐배선(DS) 사이의 기생 용량이 형성되기 쉽다.In the case of the upper shielding wiring (US), the upper shielding wiring (US) and the data wiring (DL) are formed using a photo acryl material having a high dielectric constant so as to completely cover the data wiring DL as shown in the drawing. The incidence of parasitic doses is low. However, in the case of the lower shielding wiring DS, since the gate insulating film GI uses silicon nitride (SiNx) or silicon oxide (SiOx) having a low dielectric constant, the parasitic between the data wiring DL and the lower shielding wiring DS is reduced. Capacity is easy to form.

이와 같이 데이터 배선(DL)과 하부 차폐배선(DS) 사이에서의 기생 용량을 방지하기 위해, 하부 차폐배선(DS)은 데이터 배선(DS)과 중첩하여 형성할 수 없고, 일정 간격 이격하여 배치하여야 한다. 도 6a는 종래 기술에 의한 박막 트랜지스터 기판에서 데이터 배선과 쉴드 배선의 관계를 나타내는 확대 단면도이다.In order to prevent the parasitic capacitance between the data wiring DL and the lower shielding wiring DS, the lower shielding wiring DS cannot be formed overlapping with the data wiring DS and must be spaced apart at a predetermined interval. do. 6A is an enlarged cross-sectional view illustrating a relationship between data wiring and shield wiring in a thin film transistor substrate according to the related art.

도 6a를 더 참조하면, 데이터 배선(DL)과 하부 차폐배선(DS)는 적어도 ⓓ에 해당하는 간격만큼 수평 방향으로 이격된 거리를 확보하여야 한다. 이로 인해, 데이터 배선(DL)에 형성되는 블랙 매트릭스의 폭은 BMW1에 해당하는 값을 가져야 한다. 즉, 데이터 배선(DL)과 하부 차폐배선(DS)의 이격 거리 ⓓ로 인해 블랙 매트릭스 폭(BMW1)이 결정되며, 이는 박막 트랜지스터 기판의 개구율 및 투과율을 결정하는 요인이 된다. 종래 기술에서는, 이격 거리 ⓓ를 확보하여야 하므로 개구율 및 투과율을 향상 시키는 데 많은 제약이 있다.Referring to FIG. 6A, the data line DL and the lower shielding line DS should have a distance spaced in the horizontal direction by an interval corresponding to at least ⓓ. For this reason, the width of the black matrix formed in the data line DL should have a value corresponding to BMW1. That is, the black matrix width BMW1 is determined by the separation distance ⓓ of the data line DL and the lower shielding line DS, which is a factor in determining the opening ratio and transmittance of the thin film transistor substrate. In the prior art, since the separation distance ⓓ must be secured, there are many limitations in improving the aperture ratio and transmittance.

본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 데이터 배선과 기생 용량을 형성하지 않으면서, 중첩되어 형성된 차폐배선을 갖는 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 데이터 배선과 기생 용량을 형성하지 않으면서 중첩되도록 형성함으로써, 고 개구율 및 고 투과율을 갖는 차폐배선을 구비한 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.Disclosure of Invention An object of the present invention is to overcome the above problems, and to provide a thin film transistor substrate having a shielding wiring formed overlapping without forming data wiring and parasitic capacitance, and a method of manufacturing the same. Another object of the present invention is to provide a thin film transistor substrate having a shielding wiring having a high aperture ratio and a high transmittance by forming the data wiring and overlapping without forming parasitic capacitance, and a method of manufacturing the same.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 고 투과율 박막 트랜지스터 기판은, 매트릭스 배열의 화소 영역을 정의한 기판; 상기 기판 위에서 가로 방향으로 진행하는 게이트 배선; 상기 게이트 배선 및 상기 화소 영역을 덮는 칼라 필터; 상기 칼라 필터 위에서 세로 방향으로 진행하는 데이터 배선; 상기 칼라 필터 아래에서 상기 데이터 배선의 하부에 중첩 배치되는 하부 차폐배선; 상기 데이터 배선이 형성된 상기 기판 전면을 덮는 보호막; 그리고 상기 보호막 위에서 상기 데이터 배선을 덮으며 중첩 배치되는 상부 차폐배선을 포함한다.In order to achieve the object of the present invention, a high transmittance thin film transistor substrate according to the present invention, a substrate defining a pixel region of the matrix array; A gate wiring running in a horizontal direction on the substrate; A color filter covering the gate line and the pixel area; A data line running in a vertical direction on the color filter; A lower shielding wiring overlapping the lower portion of the data line below the color filter; A passivation layer covering an entire surface of the substrate on which the data line is formed; And an upper shielding wiring overlapping the data wiring on the passivation layer.

상기 하부 차폐배선은, 상기 데이터 배선의 일측변과 중첩하는 선분 모양의 제1 하부 차폐배선; 그리고, 상기 데이터 배선의 타측변과 중첩하는 선분 모양의 제2 하부 차폐배선을 포함하는 것을 특징으로 한다.The lower shielding wiring may include a first lower shielding wiring having a line segment shape overlapping with one side of the data wiring; And a second lower shielding wiring having a line segment overlapping the other side of the data wiring.

상기 하부 차폐배선은, 상기 데이터 배선 전체를 감싸며 중첩하는 선분 모양을 갖는 것을 특징으로 한다.The lower shielding wire may have a line segment shape that surrounds and overlaps the entire data line.

상기 하부 차폐배선과 상기 상부 차폐 배선은 상기 데이터 배선의 상부와 하부에서 각각 상기 데이터 배선 전체를 감싸며 중첩하는 선분 모양을 갖는 동일한 크기와 동일한 형상으로 형성된 것을 특징으로 한다.The lower shielding wiring and the upper shielding wiring are formed in the same size and the same shape having a line segment shape that surrounds and overlaps the entire data wiring on the upper and lower portions of the data wiring, respectively.

상기 게이트 배선에서 분기된 게이트 전극; 상기 게이트 배선과 상기 칼라 필터 사이에 개재되어 상기 기판 전면을 덮는 게이트 절연막; 상기 게이트 절연막 위에서 상기 게이트 전극과 중첩하는 반도체 층; 상기 데이터 배선에서 분기하며 반도체 층의 일측변과 접촉하는 소스 전극; 상기 소스 전극과 일정 간격 이격하여 대향하며 상기 반도체 층의 타측변과 접촉하는 드레인 전극; 상기 보호막 위에서 상기 드레인 전극과 접촉하는 화소 전극; 상기 보호막 위에서 상기 화소 전극과 일정 간격 이격되어 평행하게 배열된 공통 전극; 그리고 상기 보호막 위에서 상기 게이트 전극과 평행하게 나열되고 상기 공통 전극 및 상기 상부 차폐배선을 연결하는 공통 배선을 더 포함하는 것을 특징으로 한다.A gate electrode branched from the gate wiring; A gate insulating layer interposed between the gate wiring and the color filter to cover the entire surface of the substrate; A semiconductor layer overlapping the gate electrode on the gate insulating layer; A source electrode branching from the data line and in contact with one side of the semiconductor layer; A drain electrode facing the source electrode at a predetermined interval and in contact with the other side of the semiconductor layer; A pixel electrode in contact with the drain electrode on the passivation layer; A common electrode spaced apart from the pixel electrode on the passivation layer in parallel with the pixel electrode; And a common wiring arranged in parallel with the gate electrode on the passivation layer and connecting the common electrode and the upper shielding wiring.

상기 하부 차폐배선은 상기 보호막, 상기 칼라 필터, 상기 게이트 절연막을 관통하는 공통 배선 콘택홀을 통해 상기 공통 배선과 연결되는 것을 특징으로 한다.The lower shielding wiring may be connected to the common wiring through a common wiring contact hole passing through the protective layer, the color filter, and the gate insulating layer.

또한, 본 발명에 의한 고 투과율 박막 트랜지스터 기판의 제조 방법은, 기판 위에 게이트 배선과 하부 차폐배선을 형성하는 제1 단계; 상기 게이트 배선 및 상기 하부 차폐배선을 덮는 게이트 절연막과 상기 게이트 절연막 위에 반도체 층을 형성하는 제2 단계; 상기 게이트 절연막 위에 칼라 필터를 형성하는 제3 단계; 상기 칼라 필터 위에 상기 하부 차폐배선과 중첩하는 데이터 배선을 형성하는 제4 단계; 상기 데이터 배선을 덮은 보호막을 형성하는 제5 단계; 상기 보호막 위에 상기 데이터 배선을 덮으며 중첩하는 상부 차폐배선을 형성하는 제6 단계를 포함한다.In addition, the method of manufacturing a high transmittance thin film transistor substrate according to the present invention includes a first step of forming a gate wiring and a lower shielding wiring on the substrate; Forming a semiconductor layer over the gate insulating layer and the gate insulating layer covering the gate wiring and the lower shielding wiring; Forming a color filter on the gate insulating layer; Forming a data line overlapping the lower shielding line on the color filter; A fifth step of forming a protective film covering the data line; And a sixth step of forming an upper shielding wire overlying the data line and overlapping the data line.

상기 제1 단계에서 상기 하부 차폐배선이, 상기 데이터 배선의 일측변과 중첩하는 선분 모양의 제1 하부 차폐배선; 그리고, 상기 데이터 배선의 타측변과 중첩하는 선분 모양의 제2 하부 차폐배선을 형성하는 것을 특징으로 한다.The first lower shielding wire of a line shape in which the lower shielding wire overlaps one side of the data wire in the first step; The second lower shielding wiring having a line segment overlapping with the other side of the data wiring is formed.

상기 제1 단계에서 상기 하부 차폐배선이, 상기 데이터 배선 전체를 감싸며 중첩하는 선분 모양으로 형성하는 것을 특징으로 한다.In the first step, the lower shielding wiring is formed in a line segment shape that overlaps the entire data wiring.

상기 제1 단계에서 상기 하부 차폐배선이, 상기 데이터 배선의 하부에서 상기 데이터 배선 전체를 감싸며 중첩하는 선분 모양으로 형성하고; 상기 제6 단계에서 상기 상부 차폐 배선이, 상기 데이터 배선의 상부에서 상기 데이터 배선 전체를 감싸며 상기 하부 차폐배선과 동일한 크기와 동일한 형상을 갖도록 형성하는 것을 특징으로 한다.In the first step, the lower shielding wiring is formed in the shape of a line segment overlapping the entirety of the data wiring under the data wiring; In the sixth step, the upper shielding wiring may be formed to surround the entire data wiring on the upper portion of the data wiring and have the same size and the same shape as the lower shielding wiring.

상기 제1 단계에서, 상기 게이트 배선에서 분기된 게이트 전극을 더 형성하고; 상기 제4 단계에서, 상기 데이터 배선에서 분기하며 반도체 층의 일측변과 접촉하는 소스 전극과, 상기 소스 전극과 일정 간격 이격하여 대향하며 상기 반도체 층의 타측변과 접촉하는 드레인 전극을 더 형성하고; 상기 제5 단계에서, 상기 드레인 전극을 노출하는 드레인 콘택홀과, 상기 하부 차폐배선의 일부를 노출하는 공통 배선 콘택홀을 더 형성하고; 상기 제6 단계에서, 상기 보호막 위에서 상기 드레인 전극과 접촉하는 화소 전극과, 상기 보호막 위에서 상기 화소 전극과 일정 간격 이격되어 평행하게 배열된 공통 전극과, 그리고 상기 보호막 위에서 상기 공통 전극 및 상기 상부 차폐배선을 연결하며 상기 공통 배선 콘택홀을 통해 상기 하부 차폐배선과 연결하는 공통 배선을 더 형성하는 것을 특징으로 한다.In the first step, further forming a gate electrode branched from the gate wiring; In the fourth step, further forming a source electrode which branches from the data line and contacts one side of the semiconductor layer, and a drain electrode which faces the source electrode at a predetermined interval and contacts the other side of the semiconductor layer; In the fifth step, further forming a drain contact hole exposing the drain electrode and a common wiring contact hole exposing a portion of the lower shielding wiring; In the sixth step, a pixel electrode in contact with the drain electrode on the passivation layer, a common electrode arranged in parallel with a predetermined interval on the passivation layer, and the common electrode and the upper shielding wiring on the passivation layer. And a common wire connecting the lower shielded wire through the common wire contact hole.

본 발명에 의한 고 투과율 박막 트랜지스터 기판은, 데이터 배선과 하부 차폐배선 사이에 개재된 칼라 필터층을 포함한다. 따라서, 데이터 배선과 하부 차폐배선 사이에는 게이트 절연막과 칼라 필터층으로 이루어진 두꺼운 절연막이 개재된 구조를 갖는다. 따라서, 데이터 배선과 하부 차폐배선 사이에 기생 용량이 발생하지 않기 때문에, 하부 차폐 배선을 데이터 배선과 완전히 중첩하도록 배치할 수 있다. 즉, 데이터 배선부에 형성되는 블랙 매트릭스의 폭을 좁게 형성할 수 있고, 개구율 및 투과율을 더 향상할 수 있다. 또한, 칼라 필터를 박막 트랜지스터 기판에 형성하여, 상부 기판과 하부 기판의 합착 마진을 작게 유지할 수 있어, 더욱 양질의 액정표시장치를 제공하는 효과를 얻을 수 있다.The high transmittance thin film transistor substrate according to the present invention includes a color filter layer interposed between the data wiring and the lower shielding wiring. Therefore, a structure in which a thick insulating film composed of a gate insulating film and a color filter layer is interposed between the data wiring and the lower shielding wiring. Therefore, since no parasitic capacitance is generated between the data wiring and the lower shielding wiring, the lower shielding wiring can be arranged so as to completely overlap with the data wiring. That is, the width of the black matrix formed in the data wiring portion can be formed narrow, and the aperture ratio and the transmittance can be further improved. In addition, by forming a color filter on the thin film transistor substrate, the bonding margin of the upper substrate and the lower substrate can be kept small, and the effect of providing a higher quality liquid crystal display device can be obtained.

도 1은 종래 기술에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도,
도 2는 도 1에 도시한 박막 트랜지스터 기판을 절취선 I-I'선을 따라 자른 단면도,
도 3은 본 발명의 제1 실시 예에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도,
도 4는 도 3에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도,
도 5a 내지 5f는 본 발명의 제1 실시 예에 의한 수평 전계형 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들,
도 6a는 종래 기술에 의한 박막 트랜지스터 기판에서 데이터 배선과 상하 차폐배선의 관계를 나타내는 확대 단면도,
도 6b는 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판에서 데이터 배선과 상하 차폐배선의 관계를 나타내는 확대 단면도,
도 7은 본 발명의 제2 실시 예에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도,
도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 III-III'선을 따라 자른 단면도.1 is a plan view showing the structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to the prior art;
FIG. 2 is a cross-sectional view of the thin film transistor substrate of FIG. 1 taken along the line II ′ of the thin film transistor; FIG.
3 is a plan view showing the structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to a first embodiment of the present invention;
4 is a cross-sectional view of the thin film transistor substrate of FIG. 3 taken along the line II-II ′;
5A through 5F are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate for a horizontal field type liquid crystal display device according to a first embodiment of the present invention;
6A is an enlarged cross-sectional view illustrating a relationship between data wiring and vertical shielding wiring in a thin film transistor substrate according to the related art;
6B is an enlarged cross-sectional view illustrating a relationship between data wirings and upper and lower shielding wirings in the thin film transistor substrate according to the first exemplary embodiment of the present invention;
7 is a plan view showing the structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to a second embodiment of the present invention;
FIG. 8 is a cross-sectional view of the thin film transistor substrate of FIG. 7 taken along the line III-III ′.

이하, 첨부한 도면 도 3 내지 6을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like numbers refer to like elements throughout. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 3은 본 발명의 제1 실시 예에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4는 도 3에 도시한 박막 트랜지스터 기판을 절취선 II-II'선을 따라 자른 단면도이다.3 is a plan view illustrating a structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to a first embodiment of the present invention. FIG. 4 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 3 taken along the line II-II ′.

도 3 및 도 4를 참조하면, 본 발명의 제1 실시 예에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치용 박막 트랜지스터 기판은 투명 하부 기판(DSUB) 위에 가로 방향으로 진행하는 게이트 배선(GL)과, 세로 방향으로 진행하는 데이터 배선(DL)을 포함한다. 게이트 절연막(GI)을 사이에 두고 서로 직교하는 게이트 배선(GL)과 데이터 배선(DL)이 매트릭스 배열의 화소 영역을 정의한다. 화소 영역의 일측 모서리 부분에는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기하는 소스 전극(S), 그리고 소스 전극(D)과 일정 간격 이격하여 대향하는 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 형성된다. 특히, 게이트 전극(G)을 덮는 게이트 절연막(GI) 위에는 게이트 전극(G)과 중첩하도록 반도체 층(A)이 형성되어 있다. 반도체 층(A)의 일측변은 소스 전극(S)과 접촉하며, 타측변은 드레인 전극(D)과 접촉한다.3 and 4, a thin film transistor substrate for a horizontal field type liquid crystal display device having a vertical shielding wiring according to a first embodiment of the present invention may have a gate wiring GL extending in a horizontal direction on a transparent lower substrate DSUB. And a data line DL running in the vertical direction. The gate lines GL and the data lines DL, which are orthogonal to each other with the gate insulating layer GI interposed therebetween, define pixel regions of the matrix array. One edge portion of the pixel region may include a gate electrode G branched from the gate line GL, a source electrode S branched from the data line DL, and a drain electrode facing a predetermined distance apart from the source electrode D. FIG. The thin film transistor T including (D) is formed. In particular, the semiconductor layer A is formed on the gate insulating film GI covering the gate electrode G so as to overlap the gate electrode G. FIG. One side of the semiconductor layer A is in contact with the source electrode S, and the other side is in contact with the drain electrode D. FIG.

이러한 구조에서, 데이터 배선(DL)의 간섭을 최소화하기 위해, 데이터 배선(DL)의 하부에는 게이트 전극(G) 및 게이트 배선(GL)과 동일한 물질을 포함하는 하부 차폐배선(DS)이 게이트 절연막(GI) 아래에 형성된다. 특히, 게이트 절연막(GI) 위에서 박막 트랜지스터(T)를 제외한 화소 영역에 칼라 필터(CF)를 형성하여, 데이터 배선(DL)과 하부 차폐배선(DS) 사이에는 게이트 절연막(GI) 뿐만 아니라 칼라 필터(CF)가 개재되도록 하는 것이 바람직하다. 이를 위해, 칼라 필터(CF)는 데이터 배선(DL)의 하부까지 모두 차지하도록 형성하는 것이 바람직하다.In this structure, in order to minimize the interference of the data line DL, the lower shielding wiring DS including the same material as the gate electrode G and the gate line GL is formed under the data line DL. (GI) is formed below. In particular, the color filter CF is formed in the pixel region except the thin film transistor T on the gate insulating layer GI, and not only the gate insulating layer GI but also the color filter between the data line DL and the lower shielding wiring DS. It is preferable to make (CF) interpose. For this purpose, the color filter CF may be formed to occupy all the lower portions of the data line DL.

예를 들어, 도 4에 도시한 바와 같이, 데이터 배선(DL) 아래에서 이웃하는 칼라 필터(CF)들이 서로 경계를 이루도록 형성할 수 있다. 또 다른 방법으로는, 도면으로 나타내지 않았지만, 한쪽 화소 영역의 칼라 필터(CF)가 한쪽 데이터 배선(DL)의 하부를 모두 차지하도록 배치할 수도 있다.For example, as shown in FIG. 4, neighboring color filters CF under the data line DL may be formed to border each other. As another method, although not shown in the drawing, the color filter CF in one pixel region may be disposed so as to occupy the entire lower portion of the one data line DL.

또한, 데이터 배선(DL)의 상부에는 공통 배선(CL)에 연결되는 상부 차폐배선(US)이 보호막(PAS)을 사이에 두고 데이터 배선(DL)을 덮도록 형성된다. 상부 차폐배선(US) 및 하부 차폐배선(DS)는 모두 공통 전압을 인가하여야 하므로, 보호막(PAS)에 형성된 공통 배선 콘택홀(CLH)을 통해 공통 배선(CL)이 하부 차폐배선(DS)과 접촉하도록 한다.In addition, an upper shielding wiring US connected to the common wiring CL is formed on the data wiring DL so as to cover the data wiring DL with the passivation layer PAS therebetween. Since both the upper shielding wiring US and the lower shielding wiring DS must apply a common voltage, the common wiring CL is connected to the lower shielding wiring DS through the common wiring contact hole CLH formed in the passivation layer PAS. Make contact.

도 6b는 본 발명에 의한 박막 트랜지스터 기판에서 데이터 배선과 상하 차폐 배선의 관계를 나타내는 확대 단면도이다. 도 6b를 더 참조하여, 데이터 배선과 상하 차폐배선의 구조를 좀 더 상세히 설명한다.6B is an enlarged cross-sectional view illustrating the relationship between data wiring and vertical shield wiring in the thin film transistor substrate according to the present invention. Referring to FIG. 6B, the structures of the data wirings and the vertical shielding wirings will be described in more detail.

본 발명에서는 하부 차폐배선(DS)이 데이터 배선(DL)과 완전히 중첩되도록 배치할 수 있다. 이는 하부 차폐배선(DS)과 데이터 배선(DL) 사이에 게이트 절연막(GI) 뿐만 아니라 칼라 필터(CF)를 더 포함하기 때문에, 하부 차폐배선(DS)과 데이터 배선(DL) 사이의 거리가 멀어지고, 이로 인해 기생 용량이 거의 발생하지 않기 때문이다. 따라서, 상부 차폐배선(US)의 크기도 하부 차폐배선(DS)의 크기에 맞추어 작게 형성할 수 있다. 결국, 데이터 배선(DL)에 대응하는 상부 기판(USUB)에 형성되는 블랙 매트릭스(BM)의 폭은 BMW2에 해당하는 정도만 확보하면 충분하다. 도 6a와 비교하면, 본 발명에 의한 박막 트랜지스터 기판에서의 블랙 매트릭스 폭(BMW2)은 종래 기술에 의한 블랙 매트릭스의 폭(BMW1)보다 훨씬 좁은 값을 가질 수 있다. 따라서, 그만큼 개구율 및 투과율을 향상할 수 있다.In the present invention, the lower shielding wiring DS may be disposed to completely overlap the data wiring DL. This further includes the color filter CF as well as the gate insulating layer GI between the lower shielding wiring DS and the data wiring DL, so that the distance between the lower shielding wiring DS and the data wiring DL is far. This is because parasitic capacity is rarely generated. Therefore, the size of the upper shielding wiring US may also be formed small in accordance with the size of the lower shielding wiring DS. As a result, the width of the black matrix BM formed on the upper substrate USUB corresponding to the data line DL may be secured only to the extent corresponding to BMW2. Compared to FIG. 6A, the black matrix width BMW2 in the thin film transistor substrate according to the present invention may have a value much narrower than that of the black matrix according to the prior art. Therefore, opening ratio and transmittance can be improved by that much.

본 발명의 사상을 실제로 제품에 적용한 경우를 보면, 도 6a와 같은 종래 기술에서는 블랙 매트릭스의 폭(BMW1)이 최하 18㎛를 확보하여야 한다. 하지만, 도 6b에서 도시한 본 발명에서는 블랙 매트릭스의 폭(BMW2)는 최대 10㎛이면 충분하였다. 따라서, 블랙 매트릭스의 폭이 줄어드는 결과로 인해, 개구율은 40%이상 향상하는 결과를 얻을 수 있다. 또한, 이러한 구조적 차이에서, 실제 투과율을 측정한 결과, 종래 기술에 의한 박막 트랜지스터 기판은 5% 투과율을 갖는 반면, 본 발명에 의한 박막 트랜지스터 기판은 5.5% 이상의 투과율을 갖는다. 즉, 10% 이상의 투과율 향상을 얻을 수 있다.In the case where the idea of the present invention is actually applied to the product, in the prior art as shown in FIG. However, in the present invention shown in Fig. 6B, the maximum width of the black matrix (BMW2) is 10 µm. Therefore, as a result of the decrease in the width of the black matrix, it is possible to obtain a result of improving the aperture ratio by 40% or more. In addition, in this structural difference, as a result of measuring the actual transmittance, the thin film transistor substrate according to the prior art has a 5% transmittance, while the thin film transistor substrate according to the present invention has a transmittance of 5.5% or more. That is, a transmittance improvement of 10% or more can be obtained.

도 5a 내지 5f는 본 발명의 제1 실시 예에 의한 수평 전계형 액정표시장치용 박막 트랜지스터 기판을 제조하는 과정을 나타내는 단면도들이다. 도 5a 내지 도 5f를 참조하여, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판을 제조하는 방법을 설명한다.5A through 5F are cross-sectional views illustrating a process of manufacturing a thin film transistor substrate for a horizontal field type liquid crystal display according to a first embodiment of the present invention. 5A to 5F, a method of manufacturing a thin film transistor substrate according to a first embodiment of the present invention will be described.

투명 하부 기판(DSUB)에 게이트 금속물질을 도포하고, 제1 마스크 공정으로 패턴하여 게이트 요소를 형성한다. 게이트 요소에는 하부 기판(DSUB)의 가로 방향으로 진행하는 게이트 배선(GL) 및 게이트 배선(GL)에서 분기하는 게이트 전극(G)을 포함한다. 또한, 데이터 배선(DL)이 형성될 부위에서 데이터 배선(DL)과 중첩하면서 감싸는 크기를 갖는 하부 차폐배선(DS)을 더 포함한다. (도 5a)A gate metal material is coated on the transparent lower substrate DSUB and patterned by a first mask process to form a gate element. The gate element includes a gate line GL running in the horizontal direction of the lower substrate DSUB and a gate electrode G branching from the gate line GL. In addition, the method further includes a lower shielding wiring DS having a size overlapping with and enclosing the data wiring DL at a portion where the data wiring DL is to be formed. (FIG. 5A)

게이트 요소가 형성된 기판(SDUB) 전면에 게이트 절연막(GI)를 도포한다. 이어서, 게이트 절연막(GI) 위에 반도체 물질을 연속으로 도포한다. 제2 마스크 공정으로 반도체 물질을 패턴하여, 게이트 전극(G)과 중첩하는 반도체 층(A)을 형성한다. (도 5b)The gate insulating layer GI is coated on the entire surface of the substrate SDUB on which the gate element is formed. Subsequently, a semiconductor material is successively coated on the gate insulating film GI. The semiconductor material is patterned by a second mask process to form a semiconductor layer A overlapping the gate electrode G. FIG. (FIG. 5B)

반도체 층(A)이 형성된 하부 기판(DSUB)의 전면에 칼라 필터(CF)를 형성한다. 칼라 필터(CF)는 각 화소 영역 별로 적색(Red), 녹색(Green) 혹은 청색(Blue) 중 어느 한 색상을 형성하며, 이웃하는 화소 영역에서 적, 녹 및 청색이 교대로 배치되도록 형성한다. 예를 들어, 적색(Red) 안료를 하부 기판(DSUB) 전면에 도포한 후, 제3 마스크 공정으로 패턴하여, 적색(Red) 칼라 필터(CF)를 형성한다. 이어서, 녹색(Green) 안료를 하부 기판(DSUB) 전면에 도포한 후, 제4 마스크 공정으로 패턴하여, 녹색(Green) 칼라 필터(CF)를 형성한다. 마지막으로, 청색(Blue) 안료를 하부 기판(DSUB) 전면에 도포한 후 제5 마스크 공정으로 패턴하여, 청색(Blue) 칼라 필터(CF)를 형성한다. 이때, 박막 트랜지스터(T)가 형성될 부분에는 칼라 필터(CF)가 형성되지 않도록 하여야 한다. 하지만, 데이터 배선(DL)의 하부에서는 이웃하는 칼라 필터(CF)가 서로 만나는 경계면이 이루어지도록 형성할 수 있다. 또는, 한쪽 변의 데이터 배선(DL)을 모두 포함하도록 칼라 필터(CF)를 형성할 수 있다. (도 5c)The color filter CF is formed on the entire surface of the lower substrate DSUB on which the semiconductor layer A is formed. The color filter CF forms one color of red, green, or blue for each pixel area, and is formed such that red, green, and blue are alternately arranged in neighboring pixel areas. For example, a red pigment is coated on the entire surface of the lower substrate DSUB, and then patterned by a third mask process to form a red color filter CF. Subsequently, a green pigment is applied to the entire surface of the lower substrate DSUB, and then patterned by a fourth mask process to form a green color filter CF. Finally, a blue pigment is coated on the entire surface of the lower substrate DSUB, and then patterned by a fifth mask process to form a blue color filter CF. At this time, the color filter CF should not be formed in the portion where the thin film transistor T is to be formed. However, the lower surface of the data line DL may be formed such that an interface between neighboring color filters CF meets each other. Alternatively, the color filter CF may be formed to include all of the data lines DL on one side. (FIG. 5C)

칼라 필터(CF)가 완성된 하부 기판(DSUB) 전면에 소스-드레인 금속 물질을 도포한다. 제6 마스크 공정으로 소스-드레인 금속 물질을 패턴하여, 소스-드레인 요소를 형성한다. 소스-드레인 요소에는 하부 기판(DSUB)의 세로 방향으로 진행하는 데이터 배선(DL), 데이터 배선(DL)에서 분기하며 반도체 층(A)의 일측변과 접촉하는 소스 전극(S), 그리고 소스 전극(S)과 일정 거리 이격하여 대향하며 반도체 층(A)의 타측변과 접촉하는 드레인 전극(D)을 포함한다. 특히, 데이터 배선(DL)은 하부 차폐배선(DS)과 중첩하면서, 그 내부에 포함되도록 배치하는 것이 바람직하다. (도 5d)The source-drain metal material is coated on the entire surface of the lower substrate DSUB on which the color filter CF is completed. The sixth mask process patterns the source-drain metal material to form a source-drain element. The source-drain element includes a data line DL running in the longitudinal direction of the lower substrate DSUB, a source electrode S branching from the data line DL and contacting one side of the semiconductor layer A, and a source electrode. It includes a drain electrode (D) opposed to (S) at a predetermined distance and in contact with the other side of the semiconductor layer (A). In particular, the data line DL is preferably disposed so as to be included therein while overlapping the lower shielding line DS. (FIG. 5D)

소스-드레인 요소가 형성되어 박막 트랜지스터(T)가 완성된 하부 기판(DSUB) 전면에 보호막(PAS)을 도포한다. 제7 마스크 공정으로 보호막(PAS)을 패턴하여 드레인 전극(D)의 일부를 노출하는 드레인 콘택홀(DH)을 형성한다. 단면도로 나타내지 않았으나, 하부 차폐배선(DS)를 덮는 보호막(PAS), 게이트 절연막(GI) 그리고 칼라필터(CF)를 패턴하여 하부 차폐배선(DS)의 일부를 노출하는 공통 배선 콘택홀(CLH)을 더 형성한다. 드레인 콘택홀(DH)과 공통 배선 콘택홀(CLH)는 식각하는 층의 두께가 서로 다르므로, 하프-톤 마스크를 사용할 수도 있다. (도 5e)The source-drain element is formed to apply the passivation layer PAS to the entire surface of the lower substrate DSUB on which the thin film transistor T is completed. The passivation layer PAS is patterned to form a drain contact hole DH exposing a part of the drain electrode D by a seventh mask process. Although not shown in cross-sectional view, the common wiring contact hole CLH exposing a portion of the lower shielding wiring DS by patterning the passivation layer PAS, the gate insulating layer GI, and the color filter CF covering the lower shielding wiring DS. To form more. Since the thicknesses of the layers to be etched from the drain contact hole DH and the common wiring contact hole CLH are different from each other, a half-tone mask may be used. (FIG. 5E)

보호막(PAS) 위에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명 도전물질을 도포한다. 제8 마스크 공정으로 투명 도전물질을 패턴하여 드레인 콘택홀(DH)를 통해 드레인 전극(D)과 접촉하는 화소 전극(PXL), 화소 전극(PXL)과 평행하게 배치되는 공통 전극(COM), 그리고 공통 전극(COM)을 연결하는 공통 배선(CL)을 형성한다. 또한, 공통 배선(CL)에서 분기되며 데이터 배선(DL)의 상부에서 데이터 배선(DL)을 완전히 덮는 상부 차폐배선(US)을 더 형성한다. 이 때, 공통 배선(CL)은 공통 배선 콘택홀(CLH)을 통해 하부 차폐배선(DS)와 접촉한다. (도 5f)A transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO) is coated on the passivation layer (PAS). A pixel electrode PXL contacting the drain electrode D through the drain contact hole DH by patterning a transparent conductive material through an eighth mask process, a common electrode COM disposed in parallel with the pixel electrode PXL, and The common line CL connecting the common electrode COM is formed. Further, an upper shielding wiring US is further formed to branch from the common wiring CL and completely cover the data wiring DL on the data wiring DL. In this case, the common wiring CL contacts the lower shielding wiring DS through the common wiring contact hole CLH. (Figure 5f)

이와 같이, 본 발명에 의한 박막 트랜지스터 기판의 제조 방법은, 박막 트랜지스터 기판에 칼라 필터를 함께 형성하므로, 적어도 8개의 마스크 공정이 필요하다. 하지만, 상부 패널에 칼라 필터를 형성하고, 박막 트랜지스터가 형성된 하부 패널과 상부 패널을 합착할 때 칼라 필터 영역과 화소 영역을 정렬함에 따른 정렬 오차를 고려할 필요가 없어, 합착시 작업이 용이하다.
As described above, the method for manufacturing a thin film transistor substrate according to the present invention forms a color filter together on the thin film transistor substrate, and therefore, at least eight mask processes are required. However, when the color filter is formed on the upper panel, and the lower panel and the upper panel on which the thin film transistor is formed are not necessarily considered, an alignment error caused by aligning the color filter region and the pixel region does not need to be considered.

도 7은 본 발명의 제2 실시 예에 의한 상하 차폐 배선을 갖는 수평 전계형 액정표시장치의 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 8은 도 7에 도시한 박막 트랜지스터 기판을 절취선 III-III'선을 따라 자른 단면도이다.7 is a plan view illustrating a structure of a thin film transistor substrate of a horizontal field type liquid crystal display device having a vertical shielding wiring according to a second embodiment of the present invention. FIG. 8 is a cross-sectional view of the thin film transistor substrate illustrated in FIG. 7 taken along the line III-III ′.

도 7 및 도 8을 참조하면, 본 발명의 제2 실시 예에 의한 상하 차폐 배선을 갖는 박막 트랜지스터 기판은, 제1 실시 예에 의한 박막 트랜지스터 기판과 거의 동일한 구조를 갖는다. 제1 실시 예에서는 데이터 배선의 일측변과 중첩하는 선분 모양의 제1 하부 차폐배선과 데이터 배선의 타측변과 중첩하는 선분 모양의 제2 하부 차폐배선으로 나누어 구성된 것을 설명하였다. 그러나, 제2 실시 예에서는, 하부 차폐배선(DS)이 데이터 배선(DL)의 양측변을 따라 분리되어 형성된 두 개의 선분 형태를 갖는 것이 아니고, 상부 차폐배선(US)과 동일하게 데이터 배선(DL) 전체와 중첩하는 단일 선분 형상을 갖는다. 즉, 하부 차폐배선과 상부 차폐 배선은 데이터 배선의 상부와 하부에서 각각 데이터 배선 전체를 감싸며 중첩하는 선분 모양을 갖는 동일한 크기와 동일한 형상으로 형성할 수 있다.
7 and 8, the thin film transistor substrate having the vertical shielding wiring according to the second embodiment of the present invention has a structure substantially the same as that of the thin film transistor substrate according to the first embodiment. In the first exemplary embodiment, the first lower shielding wiring having a line segment overlapping with one side of the data wiring and the second lower shielding wiring having a line segment overlapping with the other side of the data wiring have been described. However, in the second embodiment, the lower shielding wiring DS does not have two line segments formed separately along both sides of the data wiring DL, and the data wiring DL is the same as the upper shielding wiring US. ) Has a single line shape that overlaps with the whole. That is, the lower shielding wiring and the upper shielding wiring may be formed in the same size and the same shape having the line segments overlapping and enclosing the entire data wiring on the upper and lower portions of the data wiring, respectively.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

DSUB: 하부 기판 USUB: 상부 기판
T: 박막 트랜지스터 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
GI: 게이트 절연막 A: 반도체 층
PAS: 보호막 GL: 게이트 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 CL: 공통 배선
DS: 하부 차폐배선 US: 상부 차폐배선
DH: 드레인 콘택홀 CLH: 공통 배선 콘택홀
BM: 블랙 매트릭스 CF: 칼라 필터DSUB: lower substrate USUB: upper substrate
T: thin film transistor G: gate electrode
S: source electrode D: drain electrode
GI: gate insulating film A: semiconductor layer
PAS: Protective Film GL: Gate Wiring
DL: data wiring PXL: pixel electrode
COM: common electrode CL: common wiring
DS: Lower shielded wiring US: Upper shielded wiring
DH: Drain contact hole CLH: Common wiring contact hole
BM: Black Matrix CF: Color Filter

Claims

A substrate defining pixel regions of a matrix array;
A gate wiring running in a horizontal direction on the substrate;
A color filter covering the gate line and the pixel area;
A data line running in a vertical direction on the color filter;
A lower shielding wiring overlapping the lower portion of the data line below the color filter;
A passivation layer covering an entire surface of the substrate on which the data line is formed; And
And an upper shielding wiring overlapping the data wiring on the passivation layer.

The method of claim 1, wherein the lower shielding wiring,
A first lower shielding wire having a line segment overlapping with one side of the data wire; And,
And a second lower shielding wiring in a line shape overlapping the other side of the data wiring.

The method of claim 1, wherein the lower shielding wiring,
And a line segment overlapping the entire data line.

The method of claim 3, wherein
The lower shielding wiring and the upper shielding wiring are formed in the same size and the same shape having a line segment shape overlapping and overlapping the entire data wiring, respectively, in the upper and lower portions of the data wiring.

The method of claim 1,
A gate electrode branched from the gate wiring;
A gate insulating layer interposed between the gate wiring and the color filter to cover the entire surface of the substrate;
A semiconductor layer overlapping the gate electrode on the gate insulating layer;
A source electrode branching from the data line and in contact with one side of the semiconductor layer;
A drain electrode facing the source electrode at a predetermined interval and in contact with the other side of the semiconductor layer;
A pixel electrode in contact with the drain electrode on the passivation layer;
A common electrode spaced apart from the pixel electrode on the passivation layer in parallel with the pixel electrode; And
And a common wiring arranged in parallel with the gate electrode on the passivation layer and connecting the common electrode and the upper shielding wiring.

The method of claim 5, wherein
And the lower shielding wiring is connected to the common wiring through a common wiring contact hole passing through the protective layer, the color filter, and the gate insulating layer.

Forming a gate wiring and a lower shielding wiring on the substrate;
Forming a semiconductor layer over the gate insulating layer and the gate insulating layer covering the gate wiring and the lower shielding wiring;
Forming a color filter on the gate insulating layer;
Forming a data line overlapping the lower shielding line on the color filter;
A fifth step of forming a protective film covering the data line;
And a sixth step of forming an upper shielding wiring overlapping the data wiring on the passivation layer.

The method of claim 7, wherein the lower shielding wiring in the first step,
A first lower shielding wire having a line segment overlapping with one side of the data wire; And,
And forming a line-shaped second lower shielding wiring overlapping the other side of the data wiring.

The method of claim 7, wherein the lower shielding wiring in the first step,
The thin film transistor substrate manufacturing method of claim 1, wherein the thin film transistor substrate is formed in a line segment overlapping the entire data line.

The method of claim 9,
The lower shielding wiring in the first step,
Forming a line segment that surrounds and overlaps the entire data line under the data line;
In the sixth step, the upper shielded wiring,
And forming the same size and the same shape as the lower shielding wiring while surrounding the entire data wiring on the upper portion of the data wiring.

The method of claim 7, wherein
In the first step, further forming a gate electrode branched from the gate wiring;
In the fourth step, further forming a source electrode which branches from the data line and contacts one side of the semiconductor layer, and a drain electrode which faces the source electrode at a predetermined interval and contacts the other side of the semiconductor layer;
In the fifth step, further forming a drain contact hole exposing the drain electrode and a common wiring contact hole exposing a portion of the lower shielding wiring;
In the sixth step, a pixel electrode in contact with the drain electrode on the passivation layer, a common electrode arranged in parallel with a predetermined interval on the passivation layer, and the common electrode and the upper shielding wiring on the passivation layer. And forming a common wiring connecting the lower shielding wiring through the common wiring contact hole.