KR20120126332A - Method for manufacturing semiconductor device and 3d structured non-volatile memory device - Google Patents

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Abstract

PURPOSE: A semiconductor device and a method for manufacturing a nonvolatile memory element are provided to form a silicide pattern having enough thickness into a desire profile by reducing reaction speed of a metal layer and a poly-silicon layer when forming a silicide film. CONSTITUTION: A tunnel insulating film(11), a memory film(12), and a charge blocking film(13) are formed on a substrate(10). A polysilicon film(14) is formed on the charge blocking film. A metal diffusion inhibition film(16A) is formed on the front side of the polysilicon film. The metal diffusion inhibition film comprises a nitride film. A metal film(17) is formed on the metal diffusion inhibition film. A silicide film is formed by responding the polysilicon film to the metal film. An unreacted metal film and the metal diffusion inhibition film are eliminated after forming the silicide film.

Description

반도체 장치 및 3차원 구조의 비휘발성 메모리 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND 3D STRUCTURED NON-VOLATILE MEMORY DEVICE}TECHNICAL FOR MANUFACTURING SEMICONDUCTOR DEVICE AND 3D STRUCTURED NON-VOLATILE MEMORY DEVICE}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히, 실리사이드막을 포함하는 반도체 장치 및 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a semiconductor device including a silicide film and a method for manufacturing a nonvolatile memory device having a three-dimensional structure.

반도체 장치는 신호 전달을 위한 복수의 게이트 라인을 포함하며, 게이트 라인의 신호 전달 속도는 반도체 장치의 특성을 결정짓는 중요한 요소이다. 최근에는 게이트 라인의 신호 전달 속도를 향상시키기 위해 실리사이드막을 포함하는 게이트 라인을 형성한다. 그러나, 이와 같은 노력에도 불구하고, 반도체 장치의 집적도 증가로 인하여 게이트 라인의 폭이 감소되어 비저항이 증가되고, 게이트 라인들 간의 간격이 감소되어 RC 지연이 유발되기 때문에, 반도체 장치의 특성이 저하되는 문제점이 있다. The semiconductor device includes a plurality of gate lines for signal transmission, and the signal transmission speed of the gate line is an important factor for determining the characteristics of the semiconductor device. Recently, a gate line including a silicide layer is formed to improve a signal transfer speed of the gate line. However, despite such efforts, the characteristics of the semiconductor device are deteriorated because the width of the gate line is decreased due to the increase in the degree of integration of the semiconductor device and the specific resistance is increased, and the spacing between the gate lines is reduced, causing RC delay. There is a problem.

상기 문제점을 해결하기 위해, 종래기술은 게이트 라인들 간의 캐패시턴스 값을 감소시키도록 이웃한 게이트 라인들 사이에 보이드(void)를 인위적으로 형성하는 등의 기술을 제안한다. 그러나, 게이트 라인들 간의 캐패시턴스 값을 감소시키더라도, 집적도 감소에 따른 게이트 라인의 급격한 비저항 증가를 상쇄시키기는 데에는 한계가 있다.In order to solve the above problem, the prior art proposes a technique such as artificially forming a void between neighboring gate lines to reduce the capacitance value between the gate lines. However, even if the capacitance value between the gate lines is reduced, there is a limit in canceling a sudden increase in the resistivity of the gate line due to the decrease in the density.

결국, 상기 문제점 해결을 위해서는 게이트 라인의 면적을 증가시켜 게이트 라인의 비저항을 감소시키는 것이 중요하다. 이를 위해 종래기술은 실리사이드막 형성을 위한 폴리실리콘막과 금속막의 접촉 면적을 증가시키거나, 실리사이드막의 두께를 증가시키거나, 실리사이드 반응시 반응 온도를 증가시키는 방안을 제안한다. As a result, it is important to reduce the resistivity of the gate line by increasing the area of the gate line to solve the problem. To this end, the prior art proposes a method of increasing the contact area between the polysilicon film and the metal film for forming the silicide film, increasing the thickness of the silicide film, or increasing the reaction temperature during the silicide reaction.

그러나, 30nm 이하의 디자인 룰에서는 금속막의 양에 비해 폴리실리콘막의 양이 적기 때문에, 폴리실리콘막과 금속막의 접촉 면적을 증가시키거나 실리사이드 반응시 반응 온도를 증가시킬 경우 급격한 금속 확산에 의해 게이트 라인의 프로파일이 변형되거나 기울어질 가능성이 높다. However, in the design rule of 30 nm or less, since the amount of the polysilicon film is smaller than the amount of the metal film, if the contact area between the polysilicon film and the metal film is increased or the reaction temperature is increased during the silicide reaction, the gate line may be sharply diffused. The profile is likely to be deformed or skewed.

한편, 상기와 같은 문제점은 실리사이드막을 포함하는 모든 반도체 장치에서 유발될 수 있으며, 예를 들어, 실리사이드막을 포함하는 휘발성 메모리 소자, 비휘발성 메모리 소자, 2차원 구조의 반도체 장치, 3차원 구조의 반도체 장치 등에서 유발될 수 있다. 또한, 상기와 같은 문제점은 게이트 라인 뿐만 아니라 비트 라인 등의 실리사이드막을 포함하는 모든 도전성 라인에서 유발될 수 있다.
On the other hand, the above problems can be caused in all semiconductor devices including the silicide film, for example, a volatile memory device, a nonvolatile memory device, a two-dimensional semiconductor device, a three-dimensional semiconductor device including the silicide film And so on. In addition, the above problem may occur in all conductive lines including silicide layers such as bit lines as well as gate lines.

본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 실리사이드막 형성시 폴리실리콘막과 금속막의 반응 속도를 감소시킴으로써 충분한 두께와 원하는 프로파일을 갖는 실리사이드 패턴을 포함하는 반도체 장치 및 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and includes a non-volatile memory having a three-dimensional structure and a semiconductor device including a silicide pattern having a sufficient thickness and a desired profile by reducing the reaction rate of the polysilicon film and the metal film when forming the silicide film. An object of the present invention is to provide a method for manufacturing the device.

상기 목적을 달성하기 위해 제안된 본 발명은 반도체 장치 제조 방법에 있어서, 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 전면에 금속 확산 저해막을 형성하는 단계; 상기 금속 확산 저해막 상에 금속막을 형성하는 단계; 및 상기 폴리실리콘막과 상기 금속막을 반응시켜 실리사이드막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.The present invention proposed to achieve the above object comprises the steps of: forming a polysilicon film; Forming a metal diffusion inhibiting film on the entire surface of the polysilicon film; Forming a metal film on the metal diffusion inhibiting film; And reacting the polysilicon film with the metal film to form a silicide film.

또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 복수의 워드라인용 폴리실리콘막들 및 복수의 제1 층간절연막들을 교대로 형성하는 단계; 상기 복수의 워드라인용 폴리실리콘막들 및 복수의 제1 층간절연막들을 식각하여 상기 복수의 워드라인용 폴리실리콘막을 노출시키는 슬릿을 형성하는 단계; 상기 슬릿의 내면에 의해 노출된 상기 폴리실리콘막 상에 금속 확산 저해막을 형성하는 단계; 상기 금속 확산 저해막 상에 금속막을 형성하는 단계; 및 상기 폴리실리콘막과 상기 금속막을 반응시켜 실리사이드막을 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.를 포함하는 것을 다른 특징으로 한다.
In addition, the present invention provides a method of manufacturing a nonvolatile memory device having a three-dimensional structure, comprising: alternately forming a plurality of word line polysilicon layers and a plurality of first interlayer dielectric layers on a substrate; Etching the plurality of word line polysilicon layers and the plurality of first interlayer insulating layers to form a slit exposing the plurality of word line polysilicon layers; Forming a metal diffusion inhibiting film on the polysilicon film exposed by the inner surface of the slit; Forming a metal film on the metal diffusion inhibiting film; And forming a silicide film by reacting the polysilicon film with the metal film. The method of claim 1, further comprising a non-volatile memory device having a three-dimensional structure.

본 발명에 따르면, 노출된 폴리실리콘막의 전면에 금속 확산 저해막을 형성한 후 금속막을 형성함으로써, 실리사이드화 공정시 폴리실리콘막과 금속막이 직접 접촉하는 것을 방지하여 금속의 확산을 저해할 수 있다. 따라서, 실리사이드화 속도를 감소시킴으로써, 충분한 두께의 실리사이드 패턴을 원하는 프로파일로 형성할 수 있다. 따라서, 게이트 라인 등의 비저항을 감소시켜 신호 전달 속도를 향상시킬 수 있으며, 이를 통해, 반도체 장치의 특성을 향상시킬 수 있다.According to the present invention, by forming a metal diffusion inhibiting film on the entire surface of the exposed polysilicon film and then forming a metal film, it is possible to prevent diffusion of the metal by preventing direct contact between the polysilicon film and the metal film during the silicidation process. Thus, by reducing the suicide rate, a suicide pattern of sufficient thickness can be formed into the desired profile. Therefore, the signal transfer speed can be improved by reducing the specific resistance of the gate line and the like, thereby improving the characteristics of the semiconductor device.

또한, 본 발명에 따르면, 건식 세정 공정에 의해 층간절연막을 식각하여 폴리실리콘막을 노출시킴으로써, 층간절연막을 식각하는 과정에서 폴리실리콘이 손실되는 것을 최소화할 수 있다. 또한, 폴리실리콘막의 프로파일을 유지하면서 균일하게 층간절연막을 식각할 수 있으므로, 종래에 비해 폴리실리콘막의 노출 면적을 안정적으로 증가시킬 수 있다.
In addition, according to the present invention, the polysilicon film is exposed by etching the interlayer insulating film by a dry cleaning process, thereby minimizing the loss of polysilicon during the etching of the interlayer insulating film. In addition, since the interlayer insulating film can be etched uniformly while maintaining the profile of the polysilicon film, the exposed area of the polysilicon film can be stably increased as compared with the related art.

도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 1a에 도시된 바와 같이, 기판(10) 상에 폴리실리콘막을 포함하는 라인 패턴을 형성한다. 여기서, 라인 패턴을 비휘발성 메모리 소자의 게이트 라인일 수 있으며, 이러한 경우 터널절연막(11), 메모리막(12), 전하차단막(13) 및 콘트롤 게이트용 폴리실리콘막(14)이 차례로 적층된 형태로 게이트 라인이 형성된다.As shown in FIG. 1A, a line pattern including a polysilicon film is formed on the substrate 10. The line pattern may be a gate line of a nonvolatile memory device, in which case the tunnel insulation layer 11, the memory layer 12, the charge blocking layer 13, and the control silicon polysilicon layer 14 are sequentially stacked. The gate line is formed.

여기서, 터널절연막(11)은 전하의 터널링(tunneling)에 따른 에너지 장벽막으로서 제공되며, 일반적으로 산화막으로 형성된다. 메모리막(12)은 데이터 저장소로서 제공되며, 일반적으로 전하를 저장하는 플로팅 게이트 또는 전하를 트랩하는 전하트랩막으로 형성된다. 전하차단막(13)은 전하가 메모리막(12)을 통과하여 콘트롤 게이트용 폴리실리콘막(14)으로 이동하는 것을 방지하기 위한 것으로서, 일반적으로 산화막(13A), 질화막(13B) 및 산화막(13C)이 적층된 ONO막으로 이루어진다.Here, the tunnel insulating film 11 is provided as an energy barrier film due to tunneling of charges, and is generally formed of an oxide film. The memory film 12 is provided as a data storage and is generally formed of a floating gate that stores charge or a charge trap film that traps charge. The charge blocking film 13 is for preventing charge from moving through the memory film 12 to the polysilicon film 14 for the control gate. In general, the oxide film 13A, the nitride film 13B, and the oxide film 13C are provided. It consists of a laminated ONO film.

이어서, 게이트 라인이 형성된 결과물의 전체 구조 상에 층간절연막(15)을 형성한 후, 콘트롤 게이트용 폴리실리콘막(14)의 적어도 일부분이 노출될 때까지 층간절연막(15)을 식각한다. 여기서, 층간절연막(15)은 산화막으로 형성될 수 있다. 또한, 층간절연막(15)의 식각 공정은 건식 세정(Dry cleaning) 공정으로 실시되는 것이 바람직하다. Subsequently, after the interlayer insulating film 15 is formed on the entire structure of the resultant product in which the gate line is formed, the interlayer insulating film 15 is etched until at least a portion of the polysilicon film 14 for the control gate is exposed. Here, the interlayer insulating film 15 may be formed of an oxide film. In addition, the etching process of the interlayer insulating film 15 is preferably performed by a dry cleaning process.

건식 세정 공정은 콘트롤 게이트용 폴리실리콘막(14)에 비해 층간절연막(15)에 대한 식각 선택비가 큰 조건에서 수행되는 것이 바람직하며, 층간절연막(15)이 산화막으로 형성된 경우, 폴리실리콘막 대 산화막의 식각 선택비가 1:100 이상인 조건에서 수행되는 것이 더욱 바람직하다. 예를 들어, 100 내지 200℃의 온도, 1 내지 5Torr의 압력 조건에서 NH3 가스 100 내지 300sccm, Ar 가스 1000 내지 5000sccm, H2 가스 1000 내지 5000sccm, NF3 가스 100 내지 500sccm, He 가스 1000 내지 2000sccm을 이용하여 10 내지 100초 동안 건식 세정 공정을 실시하는 것이 바람직하다. 특히, 위의 가스들을 이용하여 180℃의 온도, 3.5 Torr의 압력 조건에서 20 내지 50초 동안 건식 세정 공정을 실시하는 것이 더욱 바람직하다.The dry cleaning process is preferably performed under conditions in which the etching selectivity with respect to the interlayer insulating film 15 is larger than that of the control gate polysilicon film 14, and when the interlayer insulating film 15 is formed of an oxide film, the polysilicon film to an oxide film More preferably, the etching selectivity of is performed at a condition of 1: 100 or more. For example, 100 to 300 sccm of NH 3 gas, 1000 to 5000 sccm of Ar gas, 1000 to 5000 sccm of H 2 gas, 100 to 500 sccm of NF 3 gas, and 1000 to 2000 sccm of He gas at a temperature of 100 to 200 ° C. and a pressure of 1 to 5 Torr. It is preferable to perform a dry cleaning process for 10 to 100 seconds using. In particular, it is more preferable to perform a dry cleaning process for 20 to 50 seconds at a temperature of 180 ° C. and a pressure of 3.5 Torr using the above gases.

이와 같은 조건에서 건식 세정 공정을 통해 층간절연막(15)을 식각하는 경우, 층간절연막(15)을 식각하는 과정에서 콘트롤 게이트용 폴리실리콘막(14)이 손실되는 것을 최소화할 수 있다. 또한, 콘트롤 게이트용 폴리실리콘막(14)의 프로파일을 유지하면서 균일하게 층간절연막(15)을 식각할 수 있으므로, 복수의 게이트 라인들의 콘트롤 게이트용 폴리실리콘막(14)을 균일하게 노출시킬 수 있다. 따라서, 종래에 비해 콘트롤 게이트용 폴리실리콘막(14)의 노출 면적을 안정적으로 증가시킬 수 있다. In such a condition, when the interlayer insulating layer 15 is etched through the dry cleaning process, the loss of the control gate polysilicon layer 14 may be minimized during the etching of the interlayer insulating layer 15. In addition, since the interlayer insulating film 15 may be etched uniformly while maintaining the profile of the control gate polysilicon film 14, the control gate polysilicon film 14 of the plurality of gate lines may be uniformly exposed. . Therefore, the exposed area of the control silicon polysilicon film 14 can be increased stably.

또한, 건식 세정 공정에 의해 층간절연막(15)이 식각되는 깊이에 따라, 콘트롤 게이트용 폴리실리콘막(14)의 노출 면적이 결정되며, 그에 따라, 후속 공정에 의해 형성되는 실리사이드막의 두께가 결정된다. 따라서, 최종적으로 형성하고자하는 실리사이드막의 두께를 고려하여 층간절연막(15)의 식각 깊이를 결정하는 것이 바람직하며, 예를 들어, 전화차단막(13)의 최상면으로부터 700 내지 800Å 높은 지점까지 층간절연막(15)을 식각하는 것이 바람직하다. Further, according to the depth at which the interlayer insulating film 15 is etched by the dry cleaning process, the exposed area of the polysilicon film 14 for the control gate is determined, and accordingly, the thickness of the silicide film formed by the subsequent process is determined. . Therefore, it is preferable to determine the etching depth of the interlayer insulating film 15 in consideration of the thickness of the silicide film to be finally formed, and, for example, the interlayer insulating film 15 from the uppermost surface of the telephone blocking film 13 to a point of 700 to 800 占 Å. ) Is preferably etched.

도 1b에 도시된 바와 같이, 노출된 콘트롤 게이트용 폴리실리콘막(14)의 전면에 금속 확산 저해막(16)을 형성한다. 여기서, 금속 확산 저해막(16)은 후속 실리사이드화 공정에서 금속의 확산 속도를 감소시키기 위한 것으로서, 금속 확산 저해막(16)은 금속의 확산 속도를 감소시키되 확산을 차단하지는 않도록 형성된다. 따라서, 금속 확산 저해막(16)은 금속의 확산을 저해하는 물질로 형성되되, 금속의 확산 속도를 고려하여 두께, 형성 방식, 막 조성 등을 결정하는 것이 바람직하다. As shown in FIG. 1B, the metal diffusion suppressing film 16 is formed on the entire surface of the exposed polysilicon film 14 for the control gate. Here, the metal diffusion inhibiting film 16 is to reduce the diffusion rate of the metal in the subsequent silicidation process, the metal diffusion inhibiting film 16 is formed to reduce the diffusion rate of the metal, but does not block the diffusion. Therefore, the metal diffusion inhibiting film 16 is formed of a material that inhibits the diffusion of the metal, it is preferable to determine the thickness, formation method, film composition and the like in consideration of the diffusion rate of the metal.

예를 들어, 금속 확산 저해막(16)은 질화막일 수 있다. 또한, 금속 확산 저해막(16)은 10 내지 30Å의 두께로 형성되는 것이 바람직하다. 10Å 이하의 두께로 형성될 경우 금속 확산을 충분히 저해하지 못하고, 30Å 이상의 두께로 형성될 경우 금속이 확산이 차단되어 실리사이드화 반응이 일어나지 않게 된다.For example, the metal diffusion inhibiting film 16 may be a nitride film. In addition, the metal diffusion inhibiting film 16 is preferably formed to a thickness of 10 to 30 kPa. When formed to a thickness of 10 kPa or less, the metal diffusion is not sufficiently inhibited, and when formed to a thickness of 30 kPa or more, the diffusion of the metal is blocked so that the silicide reaction does not occur.

또한, 금속 확산 저해막(16)은 플라즈마 질화 처리 공정에 의해 형성될 수 있다. 예를 들어, 300 내지 600 ℃의 온도, 0.15 내지 1.0 Torr의 압력 조건에서 N2 가스 100 내지 300sccm 및 Ar 가스 1000 내지 2000 sccm을 이용하여 20 내지 60초 동안 질화 처리 공정을 실시하는 것이 바람직하다.In addition, the metal diffusion inhibiting film 16 may be formed by a plasma nitriding treatment process. For example, it is preferable to perform a nitriding treatment process for 20 to 60 seconds using N 2 gas 100 to 300 sccm and Ar gas 1000 to 2000 sccm at a temperature of 300 to 600 ° C. and a pressure of 0.15 to 1.0 Torr.

도 1c에 도시된 바와 같이, 금속막(19)을 형성하기에 앞서 층간절연막(15) 상에 형성된 금속 확산 저해막(16)을 제거한다. 층간절연막(15) 상에 금속 확산 저해막(16)이 잔류하는 경우 후속 실리사이드화 공정에서 인접한 콘트롤 게이트들 간에 실리사이드막이 형성되어 브릿지가 유발될 수 있는데, 층간절연막(15) 상에 형성된 금속 확산 저해막(16)을 선택적으로 제거함으로써 이러한 문제점을 해결할 수 있다. 본 도면에서는 노출된 콘트롤 게이트용 폴리실리콘막(14)의 표면에 잔류하는 금속 확산 저해막을 도면 부호 "16A"로 도시하였다.As shown in FIG. 1C, the metal diffusion suppressing film 16 formed on the interlayer insulating film 15 is removed prior to forming the metal film 19. When the metal diffusion inhibiting layer 16 remains on the interlayer insulating layer 15, a silicide layer may be formed between adjacent control gates in a subsequent silicidation process to cause a bridge, and metal diffusion inhibition formed on the interlayer insulating layer 15 may be prevented. This problem can be solved by selectively removing the film 16. In this figure, the metal diffusion inhibiting film remaining on the exposed surface of the polysilicon film 14 for the control gate is indicated by reference numeral 16A.

금속 확산 저해막(16)의 제거는 세정 공정으로 수행될 수 있다. 앞서 설명한 바와 같이 산화막으로 층간절연막(15)을 형성하는 경우, 콘트롤 게이트용 폴리실리콘막(14) 상에 형성된 금속 확산 저해막(16)에 비해 층간절연막(15) 상에 형성된 금속 확산 저해막(16)의 결합력이 약하다. 따라서, 세정 공정을 통해, 콘트롤 게이트용 폴리실리콘막(14) 상에 형성된 금속 확산 저해막(16)은 유지되는 상태에서 층간절연막(15) 상에 형성된 금속 확산 저해막(16)만을 선택적으로 제거할 수 있다. Removal of the metal diffusion inhibiting film 16 may be performed by a cleaning process. As described above, when the interlayer insulating film 15 is formed of an oxide film, the metal diffusion inhibiting film formed on the interlayer insulating film 15 compared to the metal diffusion inhibiting film 16 formed on the polysilicon film 14 for the control gate ( 16) weak bonding force. Therefore, through the cleaning process, only the metal diffusion barrier layer 16 formed on the interlayer insulating layer 15 is selectively removed while the metal diffusion barrier layer 16 formed on the control gate polysilicon layer 14 is maintained. can do.

이어서, 세정 공정이 실시된 결과물 상에 금속막(17)을 형성한다. 여기서, 금속막은 텅스텐(W), 티타늄(Ti), 니켈(Ni), 몰리브덴(Mo) 및 코발트(Co) 중 적어도 하나를 포함하는 것이 바람직하며, 코발트로 형성된 것이 더욱 바람직하다. Subsequently, the metal film 17 is formed on the resultant to which the washing process was performed. Here, the metal film preferably includes at least one of tungsten (W), titanium (Ti), nickel (Ni), molybdenum (Mo), and cobalt (Co), and more preferably formed of cobalt.

또한, 본 도면에는 도시되지 않았으나 금속막(17) 상에 보호막(capping layer)을 더 형성할 수 있다. 보호막은 일 예로 산화막일 수 있다.In addition, although not shown in the drawing, a capping layer may be further formed on the metal layer 17. The protective film may be, for example, an oxide film.

도 1d에 도시된 바와 같이, 금속막(17)과 콘트롤 게이트용 폴리실리콘막(14)을 반응시켜 실리사이드막(14B)을 형성한 후, 미 반응된 금속막(14)을 제거한다.As shown in FIG. 1D, after the metal film 17 is reacted with the polysilicon film 14 for the control gate to form the silicide film 14B, the unreacted metal film 14 is removed.

여기서, 실리사이드화 반응은 열처리 공정에 의해 수행될 수 있으며, 예를 들어, RTA(Rapid Thermal Annealing) 방식으로 수행될 수 있다. 본 발명에 따르면, 금속막(17)과 콘트롤 게이트용 폴리실리콘막(14) 간의 계면에 금속 확산 저해막(16A)이 개재된 상태에서 실리사이드화 반응이 일어나므로, 금속막(17)과 콘트롤 게이트용 폴리실리콘막(14)이 직접 접촉하는 경우에 비해 금속의 확산 속도가 느리다. 따라서, 금속의 금속한 확산으로 인한 콘트롤 게이트용 폴리실리콘막(14)의 프로파일 변형, 기울어짐 등의 현상을 방지할 수 있다.Here, the silicideation reaction may be performed by a heat treatment process, for example, may be performed in a rapid thermal annealing (RTA) method. According to the present invention, since the silicide reaction occurs in the state where the metal diffusion inhibiting film 16A is interposed at the interface between the metal film 17 and the control gate polysilicon film 14, the metal film 17 and the control gate are formed. The diffusion rate of the metal is slow compared to the case where the polysilicon film 14 for direct contact is in contact. Therefore, it is possible to prevent a phenomenon such as profile deformation and tilting of the polysilicon film 14 for the control gate due to the metal diffusion of the metal.

또한, 앞서 설명한 바와 같이, 전화차단막(13)의 최상면으로부터 700 내지 800Å 높은 지점까지 층간절연막(15)을 식각하는 경우, 콘트롤 게이트용 폴리실리콘막(14) 중 전화차단막(13)의 최상면으로부터 700 내지 800Å 높은 지점까지는 폴리실리콘막(14A)이 그대로 유지되고, 나머지 부분은 실리사이드막(14B)이 형성된다. In addition, as described above, when the interlayer insulating film 15 is etched from the uppermost surface of the telephone blocking film 13 to a point of 700 to 800 占 Å, it is 700 from the uppermost surface of the telephone blocking film 13 of the polysilicon film 14 for control gate. The polysilicon film 14A is maintained as it is up to a point up to 800 kPa, and the silicide film 14B is formed in the remaining part.

미 반응된 금속막(14)의 제거 공정은 스트립(strip) 공정으로 수행될 수 있다. 금속막(14)을 제거하는 과정에서 금속 확산 저해막(16A)도 함께 제거될 수 있다. Removal of the unreacted metal film 14 may be performed by a strip process. In the process of removing the metal film 14, the metal diffusion inhibiting film 16A may also be removed.

제1 실시예에서는 2차원 구조의 비휘발성 메모리 소자의 게이트 라인을 형성하는 경우에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 실리사이드막을 포함하는 모든 반도체 장치에 적용 가능하며, 예를 들어, 실리사이드막을 포함하는 휘발성 메모리 소자, 비휘발성 메모리 소자, 2차원 구조의 반도체 장치, 3차원 구조의 반도체 장치 등에 적용 가능하다. 또한, 본 발명은 게이트 라인 뿐만 아니라 비트 라인 등의 실리사이드막을 포함하는 모든 도전성 패턴에 적용될 수 있다.
In the first embodiment, a case of forming a gate line of a nonvolatile memory device having a two-dimensional structure has been described, but this is for convenience of description and the present invention is not limited thereto. The present invention can be applied to all semiconductor devices including a silicide film. For example, the present invention can be applied to a volatile memory device including a silicide film, a nonvolatile memory device, a semiconductor device having a two-dimensional structure, and a semiconductor device having a three-dimensional structure. Further, the present invention can be applied to all conductive patterns including not only gate lines but also silicide films such as bit lines.

도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 관한 것이다. 이하, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다. 2A to 2C are directed to a method of manufacturing a semiconductor device according to a second embodiment of the present invention. Hereinafter, contents overlapping with those described in the first embodiment will be omitted.

도 2a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판(20) 상에 복수의 제1 층간절연막들(21) 및 복수의 워드라인용 폴리실리콘막들(22)을 교대로 형성한다. As shown in FIG. 2A, a plurality of first interlayer insulating layers 21 and a plurality of word silicon polysilicon layers 22 are alternately formed on a substrate 20 on which a desired lower structure is formed.

이어서, 복수의 제1 층간절연막들(21) 및 복수의 워드라인용 폴리실리콘막들(22)을 식각하여 복수의 제1 채널용 트렌치를 형성한 후, 채널용 트렌치의 내벽에 전하차단막, 메모리막 및 터널절연막(23)을 차례로 형성한다.Subsequently, the plurality of first interlayer insulating layers 21 and the plurality of word line polysilicon layers 22 are etched to form a plurality of first channel trenches, and then a charge blocking film and a memory are formed on an inner wall of the channel trench. The film and the tunnel insulating film 23 are sequentially formed.

이어서, 터널절연막 상에 채널막을 형성한다. 본 도면에서는 복수의 제1 채널용 트렌치 내에 채널막을 완전히 매립하는 경우에 대해 도시하였으나, 중심 영역이 오픈되도록 채널막을 형성한 후 오픈된 중심 영역 내에 절연막을 매립하는 것 또한 가능하다. 이로써, 기판(20)으로부터 돌출된 제1 채널(24)을 따라 적층된 복수의 메모리 셀들이 형성된다.Subsequently, a channel film is formed on the tunnel insulating film. Although the channel film is completely embedded in the plurality of first channel trenches in the drawing, it is also possible to form an insulating film in the open center region after forming the channel layer so that the center region is opened. As a result, a plurality of memory cells stacked along the first channel 24 protruding from the substrate 20 are formed.

이어서, 인접한 제1 채널들(24) 사이의 복수의 제1 층간절연막들(21) 및 복수의 워드라인용 폴리실리콘막들(22)을 식각하여 복수의 워드라인용 폴리실리콘막들(22)을 노출시키는 슬릿을 형성한다. Subsequently, the plurality of first interlayer insulating layers 21 and the plurality of word line polysilicon layers 22 between the adjacent first channels 24 are etched to etch the plurality of word line polysilicon layers 22. Form a slit that exposes.

도 2b에 도시된 바와 같이, 건식 세정 공정에 의해 슬릿에 의해 노출된 복수의 제1 층간절연막들(21)을 일부 두께 식각한다. 본 도면에서는 일부 두께 식각된 복수의 제1 층간절연막들을 도면 부호 "21A"로 도시하였다.As shown in FIG. 2B, the plurality of first interlayer insulating films 21 exposed by the slit by a dry cleaning process are partially etched. In the drawing, the plurality of first interlayer insulating films partially etched in thickness are shown by reference numeral “21A”.

이어서, 복수의 제1 층간절연막들(21)이 일부 두께 식각된 결과물의 전면을 따라 금속 확산 저해막(25)을 형성한 후, 복수의 제1 층간절연막(21) 상에 형성된 금속 확산 저해막(25)을 제거한다. Subsequently, the metal diffusion barrier layer 25 is formed along the entire surface of the resultant portion where the plurality of first interlayer dielectric layers 21 are partially etched, and then the metal diffusion barrier layer formed on the plurality of first interlayer dielectric layers 21 is formed. Remove (25).

도 2c에 도시된 바와 같이, 금속 확산 저해막(25) 상에 금속막(미도시됨)을 형성한 후 열처리 공정에 의해 금속막과 복수의 워드라인용 폴리실리콘막들(22)을 반응시킴으로써, 실리사이드막(22B)을 형성한다. 본 도면에서는 복수의 워드라인용 폴리실리콘막들(22)의 미반응된 폴리실리콘막은 도면 부호 "22A"로 도시하였다.As shown in FIG. 2C, a metal film (not shown) is formed on the metal diffusion suppressing film 25, and then the metal film and the plurality of word silicon polysilicon films 22 are reacted by a heat treatment process. The silicide film 22B is formed. In this drawing, the unreacted polysilicon film of the plurality of word silicon polysilicon films 22 is indicated by reference numeral 22A.

이어서, 미반응된 금속막 및 금속 확산 저해막(25)을 제거한 후, 결과물의 전체 구조 상에 절연막(26)을 형성한다.Subsequently, after the unreacted metal film and the metal diffusion inhibiting film 25 are removed, the insulating film 26 is formed on the entire structure of the resultant product.

제2 실시예에서는 복수의 워드라인을 적층한 후에 메모리 셀을 형성하는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 대해 설명하였으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 본 발명은 실리사이드막을 포함하는 모든 3차원 구조의 반도체 장치 제조 방법에 적용 가능하다. In the second embodiment, a method of manufacturing a nonvolatile memory device having a three-dimensional structure in which memory cells are formed after stacking a plurality of word lines has been described. However, the present invention is not limited thereto. The present invention can be applied to a method for manufacturing a semiconductor device having any three-dimensional structure including a silicide film.

예를 들어, 본 발명은 기판으로부터 돌출된 한 쌍의 제1 채널들 및 한 쌍의 제1 채널들을 연결시키는 제2 채널로 이루어진 U자형 채널을 구비한 3차원 구조의 비휘발성 메모리 소자 제조 방법에도 적용 가능하다. 이러한 경우, 복수의 워드라인을 적층하기 이전에, 기판 상에 제2 층간절연막 및 파이프 게이트용 도전막을 형성한다. 이어서, 파이프 게이트용 도전막을 식각하여 제2 채널용 트렌치를 형성한 후 제2채널용 트렌치 내에 희생막을 매립한다. 이어서, 복수의 제1 채널용 트렌치들을 형성한 후, 희생막을 제거하고, 제1 채널 및 제2 채널의 내면에 전하차단막, 메모리막 및 터널절연막을 형성한다. 이어서, 터널절연막 상에 채널막을 형성한다.
For example, the present invention also provides a method of manufacturing a non-volatile memory device having a three-dimensional structure having a U-shaped channel consisting of a pair of first channels protruding from the substrate and a second channel connecting the pair of first channels. Applicable In this case, before stacking the plurality of word lines, a second interlayer insulating film and a conductive film for pipe gate are formed on the substrate. Subsequently, the conductive film for the pipe gate is etched to form the second channel trench, and then the sacrificial film is embedded in the second channel trench. Subsequently, after the plurality of first channel trenches are formed, the sacrificial layer is removed and a charge blocking layer, a memory layer, and a tunnel insulating layer are formed on inner surfaces of the first channel and the second channel. Subsequently, a channel film is formed on the tunnel insulating film.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

10: 기판 11: 터널절연막
12: 메모리막 13: 전하차단막
13A: 산화막 13B: 질화막
13C: 산화막 14: 콘트롤 게이트용 폴리실리콘막
15: 층간절연막 16: 금속 확산 저해막
17: 금속막 14B: 실리사이드막
20: 기판 21: 층간절연막
22: 워드라인용 폴리실리콘막
23: 전하차단막, 메모리막 및 터널절연막
24: 제1 채널 25: 금속 확산 저해막
26: 절연막10: substrate 11: tunnel insulation film
12: memory film 13: charge blocking film
13A: oxide film 13B: nitride film
13C: oxide film 14: polysilicon film for control gate
15: interlayer insulating film 16: metal diffusion inhibiting film
17: metal film 14B: silicide film
20: substrate 21: interlayer insulating film
22: polysilicon film for word line
23: charge blocking film, memory film and tunnel insulating film
24: first channel 25: metal diffusion inhibiting film
26: insulating film

Claims (17)

폴리실리콘막을 형성하는 단계;
상기 폴리실리콘막의 전면에 금속 확산 저해막을 형성하는 단계;
상기 금속 확산 저해막 상에 금속막을 형성하는 단계; 및
상기 폴리실리콘막과 상기 금속막을 반응시켜 실리사이드막을 형성하는 단계
를 포함하는 반도체 장치 제조 방법.
Forming a polysilicon film;
Forming a metal diffusion inhibiting film on the entire surface of the polysilicon film;
Forming a metal film on the metal diffusion inhibiting film; And
Reacting the polysilicon film and the metal film to form a silicide film
≪ / RTI >
제1항에 있어서,
상기 금속 확산 저해막은 질화막을 포함하는
반도체 장치 제조 방법.
The method of claim 1,
The metal diffusion inhibiting film includes a nitride film
Semiconductor device manufacturing method.
제1항에 있어서,
상기 금속 확산 저해막의 두께는,
10 내지 30Å인
반도체 장치 제조 방법.
The method of claim 1,
The thickness of the metal diffusion inhibiting film,
10 to 30 yen
Semiconductor device manufacturing method.
제1항에 있어서,
상기 실리사이드막을 형성하는 단계 후에,
미반응된 금속막 및 상기 금속 확산 저해막을 제거하는 단계
를 더 포함하는 반도체 장치 제조 방법
The method of claim 1,
After forming the silicide film,
Removing the unreacted metal film and the metal diffusion inhibiting film
Semiconductor device manufacturing method further comprising
제1항에 있어서,
상기 폴리실리콘막을 형성하는 단계 후에,
상기 폴리실리콘막 상에 층간절연막을 형성하는 단계; 및
건식 세정 공정에 의해 상기 층간절연막을 식각하여 상기 폴리실리콘막의 적어도 일부분을 노출시키는 단계
를 더 포함하는 반도체 장치 제조 방법.
The method of claim 1,
After forming the polysilicon film,
Forming an interlayer insulating film on the polysilicon film; And
Etching the interlayer insulating film by a dry cleaning process to expose at least a portion of the polysilicon film
A semiconductor device manufacturing method further comprising.
제5항에 있어서,
상기 건식 세정 공정은,
상기 폴리실리콘막 대 상기 층간절연막의 식각 선택비가 1:100 이상인 조건에서 수행되는
반도체 장치 제조 방법.
The method of claim 5,
The dry cleaning process,
The etching selectivity of the polysilicon layer to the interlayer dielectric layer is greater than or equal to 1: 100.
Semiconductor device manufacturing method.
제5항에 있어서,
상기 금속 확산 저해막을 형성하는 단계는,
플라즈마 질화 처리 공정에 의해 상기 폴리실리콘막 및 상기 층간절연막의 전면에 질화막을 형성하는 단계; 및
상기 층간절연막 상에 형성된 상기 질화막을 제거하는 단계
를 포함하는
반도체 장치 제조 방법.
The method of claim 5,
Forming the metal diffusion inhibiting film,
Forming a nitride film on an entire surface of the polysilicon film and the interlayer insulating film by a plasma nitriding process; And
Removing the nitride film formed on the interlayer insulating film
Containing
Semiconductor device manufacturing method.
제1항에 있어서,
상기 폴리실리콘막을 형성하는 단계는,
기판 상에 터널절연막, 메모리막, 전하차단막 및 콘트롤 게이트용 폴리실리콘막이 적층된 게이트 라인을 형성하는
반도체 장치 제조 방법.
The method of claim 1,
Forming the polysilicon film,
Forming a gate line on which a tunnel insulating film, a memory film, a charge blocking film, and a polysilicon film for control gate are stacked on a substrate
Semiconductor device manufacturing method.
기판 상에 복수의 워드라인용 폴리실리콘막들 및 복수의 제1 층간절연막들을 교대로 형성하는 단계;
상기 복수의 워드라인용 폴리실리콘막들 및 복수의 제1 층간절연막들을 식각하여 상기 복수의 워드라인용 폴리실리콘막을 노출시키는 슬릿을 형성하는 단계;
상기 슬릿의 내면에 의해 노출된 상기 폴리실리콘막 상에 금속 확산 저해막을 형성하는 단계;
상기 금속 확산 저해막 상에 금속막을 형성하는 단계; 및
상기 폴리실리콘막과 상기 금속막을 반응시켜 실리사이드막을 형성하는 단계
를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
Alternately forming a plurality of word silicon polysilicon films and a plurality of first interlayer insulating films on a substrate;
Etching the plurality of word line polysilicon layers and the plurality of first interlayer insulating layers to form a slit exposing the plurality of word line polysilicon layers;
Forming a metal diffusion inhibiting film on the polysilicon film exposed by the inner surface of the slit;
Forming a metal film on the metal diffusion inhibiting film; And
Reacting the polysilicon film and the metal film to form a silicide film
Method of manufacturing a non-volatile memory device having a three-dimensional structure comprising a.
제9항에 있어서,
상기 금속 확산 저해막은 질화막을 포함하는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
The metal diffusion inhibiting film includes a nitride film
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제9항에 있어서,
상기 금속 확산 저해막의 두께는,
10 내지 30Å인
3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
The thickness of the metal diffusion inhibiting film,
10 to 30 yen
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제9항에 있어서,
상기 슬릿을 형성하는 단계 후에,
건식 세정 공정에 의해 상기 슬릿에 의해 노출된 상기 복수의 제1 층간절연막들을 일부 두께 식각하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
After the step of forming the slit,
Partially etching the plurality of first interlayer insulating films exposed by the slit by a dry cleaning process.
Non-volatile memory device manufacturing method of the three-dimensional structure further comprising.
제12항에 있어서,
상기 건식 세정 공정은,
상기 워드라인용 폴리실리콘막 대 상기 제1 층간절연막의 식각 선택비가 1:100 이상인 조건에서 수행되는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
The method of claim 12,
The dry cleaning process,
The etching selectivity of the polysilicon film for the word line to the first interlayer insulating film is performed under a condition of 1: 100 or more.
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제9항에 있어서,
상기 실리사이드막을 형성하는 단계 후에,
미반응된 금속막 및 상기 금속 확산 저해막을 제거하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
After forming the silicide film,
Removing the unreacted metal film and the metal diffusion inhibiting film
Non-volatile memory device manufacturing method of the three-dimensional structure further comprising.
제9항에 있어서,
상기 금속 확산 저해막을 형성하는 단계는,
플라즈마 질화 처리 공정에 의해 상기 슬릿의 내면에 질화막을 형성하는 단계; 및
상기 복수의 제1 층간절연막들 상에 형성된 상기 질화막을 제거하는 단계
를 포함하는
3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
Forming the metal diffusion inhibiting film,
Forming a nitride film on an inner surface of the slit by a plasma nitriding process; And
Removing the nitride film formed on the plurality of first interlayer insulating films.
Containing
A method of manufacturing a nonvolatile memory device having a three-dimensional structure.
제9항에 있어서,
상기 복수의 워드라인용 폴리실리콘막들 및 상기 복수의 제1 층간절연막들을 교대로 형성하는 단계 후에,
상기 복수의 워드라인용 폴리실리콘막들 및 상기 복수의 제1 층간절연막들을 식각하여 복수의 제1 채널용 트렌치를 형성하는 단계;
상기 복수의 제1 채널용 트렌치 내에 전하차단막, 메모리막 및 터널절연막을 형성하는 단계; 및
상기 터널절연막 상에 채널막을 형성하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
10. The method of claim 9,
After the alternately forming the plurality of word silicon polysilicon films and the plurality of first interlayer insulating films,
Etching the plurality of word lines polysilicon layers and the plurality of first interlayer insulating layers to form a plurality of first channel trenches;
Forming a charge blocking film, a memory film, and a tunnel insulating film in the plurality of first channel trenches; And
Forming a channel film on the tunnel insulating film
Non-volatile memory device manufacturing method of the three-dimensional structure further comprising.
제16항에 있어서,
상기 복수의 워드라인용 폴리실리콘막들 및 상기 복수의 제1 층간절연막들을 교대로 형성하는 단계 이전에,
상기 기판 상에 제2 층간절연막을 형성하는 단계;
상기 제2 층간절연막 상에 파이프 게이트용 도전막을 형성하는 단계; 및
상기 파이프 게이트용 도전막을 식각하여 한 쌍의 상기 제1 채널용 트렌치들과 연결되는 제2 채널용 트렌치를 형성하는 단계
를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
17. The method of claim 16,
Before the forming of the plurality of word silicon polysilicon films and the plurality of first interlayer insulating films alternately,
Forming a second interlayer insulating film on the substrate;
Forming a conductive film for a pipe gate on the second interlayer insulating film; And
Etching the pipe gate conductive layer to form a second channel trench connected to the pair of first channel trenches
Non-volatile memory device manufacturing method of the three-dimensional structure further comprising.
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