KR20110109725A - Bit line in semiconductor device and method for fabricating the same - Google Patents

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KR20110109725A
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이남열
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홍승희
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Abstract

본 발명은 비트라인의 저항을 낮추고, 비트라인 형성시 복잡한 공정단계를 감소시키는 반도체 장치의 비트라인 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명은 비트라인콘택노드와 스토리지콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계; 상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신 패턴을 형성하는 단계; 상기 다마신 패턴을 매립하고 하부에서 상부로 갈수록 실리콘 리치한 조성으로부터 금속 리치한 조성을 갖는 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막을 열처리 하는 단계; 상기 금속실리사이드막을 리세스 시키는 단계; 및 상기 금속실리사이드막 상에 절연물질을 매립하는 단계를 포함하여, 비트라인 저항값을 만족시키기에 충분히 낮은 비저항을 확보하는 효과, 열공정에 의해 코발트가 기판과 반응하는 것을 방지하고, 따라서 반응에 의한 접합영역의 손실을 방지하고, 누설전류(Junction Leakage) 특성이 열화되는 것을 방지하는 효과, 증착이 완료된 후 제거할 필요가 없기 때문에 공정 단순화에 의한 공정 마진 확보 효과가 있다.SUMMARY OF THE INVENTION The present invention provides a bit line of a semiconductor device and a method of manufacturing the same, which lowers the resistance of the bit line and reduces complex process steps in forming the bit line. The present invention provides a substrate in which a bit line contact node and a storage contact node are defined. Preparing a; Forming a merged storage node contact on the substrate; Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contacts into individual storage node contacts; Embedding the damascene pattern and forming a metal silicide layer having a metal rich composition from a silicon rich composition from a bottom to a top; Heat treating the metal silicide film; Recessing the metal silicide layer; And embedding an insulating material on the metal silicide film, thereby ensuring a specific resistance low enough to satisfy the bit line resistance value, preventing the cobalt from reacting with the substrate by a thermal process, and thus This prevents the loss of the junction area, prevents the leakage current (Junction Leakage) characteristics from deteriorating, and does not need to be removed after the deposition is completed, thereby ensuring a process margin by simplifying the process.

Description

반도체 장치의 비트라인 및 그의 제조 방법{BIT LINE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}BIT LINE IN SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME

본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치의 비트라인 및 그의 제조 방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a bit line of a semiconductor device having a buried gate and a manufacturing method thereof.

반도체 소자가 축소화됨에 따라 스택 구조를 갖는 비트라인 형성방법은, 후속 스토리지 노드 콘택(SNC, Storage Node Contact) 형성시 자기정렬콘택(Self Align Contact) 공정 난이도의 급격한 증가에 의해 자기정렬콘택 패일(Fail) 문제와 공정 마진 감소에 의한 스토리지 노드 콘택 형성시 활성영역과 스토리지 노드 콘택 영역 확보 문제 등의 다양한 심각한 문제를 갖고 있다. As a semiconductor device is reduced in size, a bit line forming method having a stack structure may fail due to a sudden increase in the difficulty of a Self Align Contact process when forming a storage node contact (SNC). Problem and securing the storage node contact area due to the reduction of process margins.

따라서, 최근에는 기존 스킴(Scheme)에 대한 문제를 해결하기 위해 스토리지 노드 콘택을 먼저 형성하고 이후에 비트라인 및 비트라인 콘택을 형성하는 방법이 제시되고 있다. 먼저, 인접한 두 활성영역에 스토리지 노드 콘택을 한꺼번에 형성하고 후속 다마신 구조의 비트라인을 형성하여 두 스토리지 노드 콘택을 분리하고 비트라인 콘택을 형성하는 스킴을 적용함으로써 기존 스킴대비 자기정렬콘택 패일과 스토리지 노드 콘택 영역 확보 및 비트라인 콘택 저항 측면에서 유리한 장점을 갖게 된다. Therefore, recently, in order to solve a problem with an existing scheme, a method of forming a storage node contact first and then forming a bitline and a bitline contact has been proposed. First, by forming a storage node contact in two adjacent active regions at once, and forming a bit line of a subsequent damascene structure to separate the two storage node contacts and forming a bit line contact, a self-aligned contact fail and storage compared to the existing scheme. It has advantages in terms of securing node contact area and bit line contact resistance.

그러나, 스토리지 노드 콘택을 먼저 형성하고, 비트라인 및 비트라인 콘택을 형성하는 공정은 그 공정단계가 많고 복잡한 문제점이 있다. However, the process of forming the storage node contact first and then forming the bit line and the bit line contact has many process steps and has a complicated problem.

특히, 비트라인 형성시 비트라인 콘택저항 확보를 위해 활성영역과 접하는 부분에 메탈 실리사이드 공정 즉, 티타늄실리사이드(TiSi2)를 적용하고 있으나, 티타늄실리사이드는 열정 안정성이 좋지 않아 후속 열공정에 의해 뭉침(agglomeration)이 발생하여 접합 누설전류(Junction leakage) 특성 열화가 발생하는 문제점이 있다.In particular, the metal silicide process, that is, titanium silicide (TiSi 2 ) is applied to the portion in contact with the active region in order to secure the bit line contact resistance when forming the bit line, but the titanium silicide has a poor enthusiasm and is aggregated by a subsequent thermal process ( There is a problem that agglomeration occurs to deteriorate junction leakage characteristics.

또한, 비트라인 선폭이 감소함에 따라서 티타늄질화막(TiN)/텅스텐막(W) 구조의 이중층을 갖는 비트라인 메탈을 증착할 경우, 티타늄질화막 이후 텅스텐막이 매립될 공간이 급격히 줄어들면서 비저항이 낮은 텅스텐막을 사용하는 장점이 사라지고 라인 비저항이 급격하게 증가하는 문제점이 있으며, 티타늄질화막 단일층을 증착하는 경우에도 티타늄질화막 자체 비저항이 텅스텐 대비 높아서 라인 비저항이 높아져 비트라인 저항값을 만족 시키지 못하는 문제점이 있다.
In addition, when the bit line metal having a double layer of a titanium nitride film (TiN) / tungsten film (W) structure is deposited as the bit line line width decreases, a space for embedding the tungsten film after the titanium nitride film is drastically reduced and a low resistivity tungsten film is formed. The advantage of using disappears and there is a problem that the line resistivity increases sharply, and even when the titanium nitride layer is deposited, there is a problem in that the resistivity of the titanium nitride film itself is higher than that of tungsten and thus the line resistivity is not satisfied to satisfy the bit line resistance value.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 비트라인의 저항을 낮추는 반도체 장치의 비트라인 및 그의 제조 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a bit line of a semiconductor device and a method of manufacturing the same, which lower the resistance of the bit line.

또한, 비트라인 형성시 복잡한 공정단계를 감소시키는 반도체 장치의 비트라인 및 그의 제조 방법을 제공하는데 그 목적이 있다.
It is also an object of the present invention to provide a bit line of a semiconductor device and a method of manufacturing the same, which reduce complicated process steps in forming the bit line.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 비트라인은 비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판; 상기 기판 상에 머지된 스토리지 노드 콘택을 개별 스토리지노드 콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신 패턴; 상기 다마신 패턴에 매립된 금속실리사이드막; 및 상기 금속실리사이드막 상에 형성된 절연물질을 포함하는 것을 특징으로 한다.A bit line of a semiconductor device according to an embodiment of the present invention for achieving the above object is a substrate defining a bit line contact node and a storage node contact node; A damascene pattern exposing the bit line contact node while separating the storage node contacts merged on the substrate into individual storage node contacts; A metal silicide layer embedded in the damascene pattern; And an insulating material formed on the metal silicide layer.

특히, 상기 금속실리사이드막은 코발트실리사이드막인 것을 특징으로 한다.In particular, the metal silicide film is characterized in that the cobalt silicide film.

또한, 상기 다마신 패턴의 측벽에 형성된 스페이서를 더 포함하고, 상기 스페이서는 실리콘산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 한다.The method may further include a spacer formed on sidewalls of the damascene pattern, wherein the spacer is formed of a silicon oxide film or a silicon nitride film.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법은 비트라인콘택노드와 스토리지콘택노드가 정의된 기판을 준비하는 단계; 상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계; 상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신 패턴을 형성하는 단계; 상기 다마신 패턴을 매립하고 하부에서 상부로 갈수록 실리콘 리치한 조성으로부터 금속 리치한 조성을 갖는 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막을 열처리 하는 단계; 상기 금속실리사이드막을 리세스 시키는 단계; 및 상기 금속실리사이드막 상에 절연물질을 매립하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a bit line of a semiconductor device, the method including: preparing a substrate in which a bit line contact node and a storage contact node are defined; Forming a merged storage node contact on the substrate; Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contacts into individual storage node contacts; Embedding the damascene pattern and forming a metal silicide layer having a metal rich composition from a silicon rich composition from a bottom to a top; Heat treating the metal silicide film; Recessing the metal silicide layer; And embedding an insulating material on the metal silicide layer.

특히, 상기 금속실리사이드막은 코발트실리사이드막을 포함하는 것을 특징으로 한다.In particular, the metal silicide film is characterized in that it comprises a cobalt silicide film.

또한, 상기 금속실리사이드막은 화학기상증착법(Chemical Vapor Deposition)으로 형성하되, 상기 실리콘이 리치한 금속실리사이드막 부분은 금속과 실리콘이 1:3∼1:10의 조성비를 갖고, 상기 금속이 리치한 금속실리사이드막 부분은 금속과 실리콘이 1:0.1∼1:1의 조성비를 갖으며, 상기 실리콘이 리치한 금속실리사이드막 부분은 10Å∼50Å의 두께를 갖는 것을 특징으로 한다.In addition, the metal silicide film is formed by chemical vapor deposition (Chemical Vapor Deposition), the silicon rich metal silicide film portion of the metal and silicon having a composition ratio of 1: 3 to 1:10, the metal rich metal The silicide film portion has a composition ratio of 1: 0.1 to 1: 1 of metal and silicon, and the silicon silicide film portion rich in silicon has a thickness of 10 GPa to 50 GPa.

또한, 상기 열처리는 600℃∼900℃의 온도에서 진행하고, 상기 열처리는 질소분위기에서 진행하는 것을 특징으로 한다.In addition, the heat treatment is carried out at a temperature of 600 ℃ to 900 ℃, the heat treatment is characterized in that the progress in a nitrogen atmosphere.

또한, 상기 금속실리사이드막을 형성하는 단계 전에, 상기 다마신 패턴의 측벽에 스페이서를 형성하는 단계; 및 상기 비트라인콘택노드의 접합영역에 이온주입을 진행하는 단계를 더 포함하는 것을 특징으로 하며, 상기 이온주입을 진행하는 단계 전에, 전세정을 진행하는 단계를 더 포함하고, 상기 스페이서는 실리콘산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 한다.
The method may further include forming spacers on sidewalls of the damascene pattern before forming the metal silicide layer; And performing ion implantation into a junction region of the bit line contact node, and further comprising performing pre-cleaning before the ion implantation process, wherein the spacer is formed of a silicon oxide layer. Or a silicon nitride film.

상기한 본 발명의 실시예에 따른 반도체 장치의 비트라인 및 그의 제조 방법은 비트라인 및 비트라인 콘택을 25∼30의 비저항값을 갖는 코발트 실리사이드로 형성함으로써 비트라인 저항값을 만족시키기에 충분히 낮은 비저항을 확보하는 효과가 있다.The bit line of the semiconductor device and the method of manufacturing the semiconductor device according to the embodiment of the present invention described above have a resistivity low enough to satisfy the bit line resistance by forming the bit line and the bit line contact with cobalt silicide having a resistivity of 25 to 30. It is effective to secure.

또한, 코발트 실리사이드를 기판에 가까운 곳은 실리콘이 리치한 조성으로, 기판에서 멀어질수록 코발트가 리치한 조성으로 농도경사를 갖도록 형성함으로써 후속 열공정에 의해 코발트가 기판과 반응하는 것을 방지하고, 따라서 반응에 의한 접합영역의 손실을 방지하고, 누설전류(Junction Leakage) 특성이 열화되는 것을 방지하는 효과가 있다.In addition, cobalt silicide is formed in a silicon-rich composition near the substrate, and has a concentration gradient in a composition rich in cobalt as it moves away from the substrate, thereby preventing cobalt from reacting with the substrate by a subsequent thermal process. It is effective in preventing the loss of the junction region due to the reaction and in preventing the leakage current (Junction Leakage) characteristics from deteriorating.

그리고, 증착이 완료된 후 제거할 필요가 없기 때문에 공정 단순화에 의한 공정 마진 확보 효과가 있다.
In addition, since the deposition does not need to be removed, there is a process margin securing effect by simplifying the process.

도 1은 본 발명의 실시예에 따른 반도체 장치의 비트라인을 설명하기 위한 단면도,
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법을 설명하기 위한 공정 단면도.1 is a cross-sectional view illustrating a bit line of a semiconductor device in accordance with an embodiment of the present invention;
2A to 2H are cross-sectional views illustrating a method of manufacturing a bit line of a semiconductor device in accordance with an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 장치의 비트라인을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a bit line of a semiconductor device in accordance with an embodiment of the present invention.

도 1에 도시된 바와 같이, 기판(10)에 소자분리막(11A)이 형성되어 활성영역(11B)이 정의된다. 그리고, 기판(10)에는 매립 게이트(13)가 형성되며, 매립 게이트(13) 상에는 매립 게이트(13)의 절연 및 산화를 위한 캡핑막(14)이 형성된다. As shown in FIG. 1, an isolation layer 11A is formed on a substrate 10 to define an active region 11B. A buried gate 13 is formed on the substrate 10, and a capping film 14 for insulating and oxidizing the buried gate 13 is formed on the buried gate 13.

그리고, 매립 게이트(13)의 양쪽 기판(10)에는 접합영역(15A, 15B)이 형성된다. 접합영역(15A, 15B)는 비트라인 콘택 노드부(15A)와 스토리지 노드 콘택 노드부(15B)로 나뉜다. Bonding regions 15A and 15B are formed in both substrates 10 of the buried gate 13. The junction regions 15A and 15B are divided into a bit line contact node portion 15A and a storage node contact node portion 15B.

그리고, 매립 게이트(13)를 포함하는 전체구조 상에 제1 및 제2절연막(16, 17)이 적층되며, 제1 및 제2절연막(16, 17)을 관통하여 접합영역의 스토리지 노드 콘택 노드부(15B)에 연결되는 스토리지 노드 콘택 플러그(18)가 형성된다. The first and second insulating layers 16 and 17 are stacked on the entire structure including the buried gate 13, and the storage node contact node of the junction region passes through the first and second insulating layers 16 and 17. A storage node contact plug 18 is formed that is connected to section 15B.

그리고, 다마신 패턴(20)의 일부를 매립하고 활성영역의 장축방향인 (a) 단면도와 같이 제1 및 제2절연막(16, 17)을 관통하여 접합영역의 비트라인 콘택 노드부(15A)에 연결되고, 동시에 활성영역의 단축방향인 (b) 단면도와 같이 머지된 스토리지 노드 콘택 플러그(18)를 관통하여 개별 스토리지 노드 콘택 플러그(18)로 나누는 비트라인과 비트라인 콘택(23)이 형성된다. 이때, 비트라인 및 비트라인 콘택(23)은 금속 실리사이드막으로 형성되며, 특히 코발트 실리사이드막으로 형성된다. 코발트 실리사이드막은 비저항이 25∼30으로 비트라인 저항값을 만족시키기에 충분히 낮은 비저항 값을 갖고 있으며, 배리어 메탈 및 금속층 등 여러층을 적층시키지 않고 하나의 막으로 형성함으로써 공정 단계 감소에 따른 공정 마진을 확보할 수 있다.A portion of the damascene pattern 20 is embedded and the bit line contact node portion 15A of the junction region is formed through the first and second insulating layers 16 and 17 as shown in (a) in the longitudinal direction of the active region. A bit line and a bit line contact 23 connected to each other and penetrating through the merged storage node contact plugs 18 into individual storage node contact plugs 18 as shown in (b) in the axial direction of the active region. do. At this time, the bit line and the bit line contact 23 are formed of a metal silicide film, in particular a cobalt silicide film. The cobalt silicide film has a specific resistance of 25 to 30, which is low enough to satisfy the bit line resistance value. The cobalt silicide film is formed as one film without laminating multiple layers such as barrier metal and metal layers, thereby reducing process margins due to the reduction of process steps. It can be secured.

그리고, 비트라인 및 비트라인 콘택(23) 상에는 다마신 패턴(20)의 나머지 부분을 매립하는 제3절연막(24)이 형성된다.A third insulating layer 24 is formed on the bit line and the bit line contact 23 to fill the remaining portion of the damascene pattern 20.

도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 장치의 비트라인 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 활성영역의 장축방향과 단축방향에서 바라본 단면도를 각각 (a)와 (b)로 나누어 동시에 도시하여 설명하기로 한다.2A to 2H are cross-sectional views illustrating a method of manufacturing a bit line of a semiconductor device in accordance with an embodiment of the present invention. For convenience of explanation, the cross-sectional views seen in the long axis direction and the short axis direction of the active region will be described by dividing them into (a) and (b), respectively.

도 2a에 도시된 바와 같이, 기판(10)에 소자분리막(11A)을 형성한다. 소자분리막(11A)은 STI(Shallow Trench Isolation) 공정을 통해 형성하며, 소자분리막(11A)은 절연막으로 형성하되, 절연막은 산화막을 포함하고, 산화막은 예컨대 HDP(High Density Plasma) 산화막 또는 SOD(Spin On Dielectric) 산화막 등을 포함한다. 소자분리막(11A)에 의해 활성영역(11B)이 정의된다. 활성영역(11B)은 장축과 단축을 갖되, (a)는 활성영역(11B)의 장축방향에서 바라본 단면도이고, (b)는 활성영역(11B)의 단축방향에서 바라본 단면도이다.As shown in FIG. 2A, the device isolation film 11A is formed on the substrate 10. The device isolation film 11A is formed through a shallow trench isolation (STI) process, and the device isolation film 11A is formed of an insulating film, wherein the insulating film includes an oxide film, and the oxide film is, for example, an HDP (High Density Plasma) oxide film or an SOD (Spin) film. On Dielectric) oxide film and the like. The active region 11B is defined by the element isolation film 11A. The active region 11B has a long axis and a short axis, (a) is a sectional view seen in the long axis direction of the active region 11B, and (b) is a sectional view seen in the short axis direction of the active region 11B.

이어서, 기판(10)을 선택적으로 식각하여 매립 게이트용 트렌치(12)를 형성한다. 매립 게이트용 트렌치(12)는 라인타입으로 형성하며, 식각속도의 차이에 의해 소자분리막(11A)에 형성된 매립 게이트용 트렌치(12)가 활성영역(11B)에 형성된 매립 게이트용 트렌치(12)보다 더 깊게 형성될 수 있다. Subsequently, the substrate 10 is selectively etched to form the trench 12 for the buried gate. The buried gate trench 12 is formed in a line type, and the buried gate trench 12 formed in the device isolation layer 11A is formed by the difference in the etching rate, compared to the buried gate trench 12 formed in the active region 11B. Can be formed deeper.

이어서, 매립 게이트용 트렌치(12)에 도전물질을 매립한 후, 매립 게이트용 트렌치(12)의 일부가 매립되도록 리세스(Recess)시켜 매립 게이트(13)를 형성한다. 도전물질을 형성하기 전에 매립 게이트용 트렌치(12)의 측벽 및 바닥부에 게이트 절연막(도시생략)을 형성한다. 매립 게이트(13)를 형성하기 위한 도전물질은 텅스텐을 포함한다. Subsequently, after the conductive material is buried in the buried gate trench 12, the buried gate 13 is formed by recessing a portion of the buried gate trench 12 to be buried. Before forming the conductive material, a gate insulating film (not shown) is formed in the sidewalls and the bottom of the buried gate trench 12. The conductive material for forming the buried gate 13 includes tungsten.

이어서, 매립 게이트(13) 상에 매립 게이트용 트렌치(12)의 나머지 부분을 채우는 캡핑막(14)을 형성한다. 캡핑막(14)은 매립 게이트(13)와 상부간의 절연 및 매립 게이트(13)의 산화를 방지하기 위한 것으로, 절연막으로 형성하되, 질화막 또는 산화막으로 형성하는 것이 바람직하다.Subsequently, a capping film 14 filling the remaining portion of the buried gate trench 12 is formed on the buried gate 13. The capping film 14 is used to prevent insulation between the buried gate 13 and the upper portion and to prevent oxidation of the buried gate 13. The capping film 14 may be formed of an insulating film, but preferably formed of a nitride film or an oxide film.

이어서, 매립 게이트(13)의 양쪽 기판에 이온주입을 진행하여 접합영역(15A, 15B)을 형성한다. 매립 게이트(13) 사이에 존재하는 접합영역(15A)는 비트라인 노드(Bit Line Node)이며, 매립 게이트와 소자분리막(11A) 사이의 접합영역(15B)는 스토리지 노드 콘택 노드(Storage Node Contact Node)이다.Subsequently, ion implantation is performed to both substrates of the buried gate 13 to form the junction regions 15A and 15B. The junction region 15A existing between the buried gate 13 is a bit line node, and the junction region 15B between the buried gate and the device isolation layer 11A is a storage node contact node. )to be.

이어서, 매립 게이트(13)를 포함하는 기판(10) 상에 제1절연막(16)을 형성한다. 제1절연막(16)은 매립 게이트(13)와 상부층간의 절연을 위한 것이며, 다층으로 형성할 수 있다. Subsequently, a first insulating film 16 is formed on the substrate 10 including the buried gate 13. The first insulating layer 16 is for insulating between the buried gate 13 and the upper layer, and may be formed in multiple layers.

이어서, 제1절연막(16) 상에 제2절연막(17)을 형성한다. 제2절연막(17)은 산화막으로 형성하는 것이 바람직하다.Next, a second insulating film 17 is formed on the first insulating film 16. The second insulating film 17 is preferably formed of an oxide film.

이어서, 제2 및 제1절연막(17, 16)을 선택적으로 식각하여 기판(10)의 스토리지 노드 콘택 노드부의 접합영역(15B)을 오픈시키는 다마신 패턴을 형성한 후, 도전물질을 매립하여 스토리지 노드 콘택 플러그(18, Storage Node Contact Plug)를 형성한다. 이때, 도전물질은 폴리실리콘(Poly Silicon)을 포함한다. Subsequently, the second and first insulating layers 17 and 16 are selectively etched to form a damascene pattern for opening the junction region 15B of the storage node contact node portion of the substrate 10, and then the conductive material is buried in the storage. A node contact plug 18 is formed. In this case, the conductive material includes polysilicon.

특히, 스토리지 노드 콘택 플러그(18)는 머지(Merged) 형태로 형성된다. In particular, the storage node contact plug 18 is formed in a merged form.

위와 같이, 비트라인을 형성하기 전에 머지 형태의 스토리지 노드 콘택 플러그(18)를 먼저 형성하기 때문에, 스토리지 노드 콘택 플러그(18)의 형성시 넓은 면적을 식각하므로 식각이 용이하여 공정마진을 확보할 수 있는 장점이 있다.As described above, since the merged storage node contact plug 18 is formed before the bit line is formed, a large area is etched during the formation of the storage node contact plug 18, so that the process margin can be easily etched to secure a process margin. There is an advantage.

도 2b에 도시된 바와 같이, 스토리지 노드 콘택 플러그(18)를 포함하는 전체구조 상에 하드마스크(19)를 형성한다. 하드마스크(19)는 비트라인(Bit Line) 및 비트라인 콘택(Bit Line Contact) 형성을 위한 다마신 패턴(20) 형성시 절연막 및 스토리지 노드 콘택 플러그(18)를 식각하기 위한 식각장벽 역할을 하며, 이를 위해 하드마스크(19)는 절연막 및 스토리지 노드 콘택 플러그(18)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 하드마스크(19)는 질화막으로 형성한다. As shown in FIG. 2B, a hard mask 19 is formed on the overall structure including the storage node contact plugs 18. The hard mask 19 serves as an etch barrier for etching the insulating layer and the storage node contact plug 18 when the damascene pattern 20 for forming the bit line and the bit line contact is formed. For this purpose, the hard mask 19 is preferably formed of a material having an etch selectivity with respect to the insulating film and the storage node contact plug 18. For example, the hard mask 19 is formed of a nitride film.

하드마스크(19)는 비트라인 및 비트라인 콘택 영역이 오픈된 형태를 갖는다. 이를 위해, 스토리지 노드 콘택 플러그(18)를 포함하는 전체구조 상에 하드마스크용 절연막을 형성하고, 하드마스크용 절연막 상에 비트라인 및 비트라인 콘택 영역을 오픈시키는 감광막 패턴을 형성한 후, 감광막 패턴을 식각장벽으로 하드마스크용 절연막을 식각하여 하드마스크(19)를 형성한다. The hard mask 19 has a form in which bit lines and bit line contact regions are open. To this end, an insulating film for hard mask is formed on the entire structure including the storage node contact plug 18, a photoresist pattern for opening the bit line and the bit line contact region is formed on the insulating film for the hard mask, and then the photoresist pattern is formed. The hard mask insulating film is etched using the etch barrier to form the hard mask 19.

이어서, 하드마스크(19)를 식각장벽으로 제2 및 제1절연막(17, 16)과 스토리지 노드 콘택 플러그(18)를 식각하여 비트라인 및 비트라인 콘택을 위한 다마신 패턴(20)을 형성한다. Subsequently, the second and first insulating layers 17 and 16 and the storage node contact plug 18 are etched using the hard mask 19 as an etch barrier to form a damascene pattern 20 for bit lines and bit line contacts. .

다마신 패턴(20)은 비트라인 및 비트라인 콘택을 형성하기 위한 영역을 모두 포함하고 있다. 즉, 매립 게이트(13) 사이의 활성영역(11B)에 형성된 비트라인 콘택 노드부의 접합영역(15A)을 오픈시키고, 머지된 스토리지 노드 콘택 플러그(18)를 개별 스토리지 노드 콘택 플러그(18)로 나누는 소자분리막(11A)을 오픈시킨다.The damascene pattern 20 includes both a bit line and a region for forming a bit line contact. That is, the junction region 15A of the bit line contact node portion formed in the active region 11B between the buried gates 13 is opened, and the merged storage node contact plug 18 is divided into individual storage node contact plugs 18. The device isolation film 11A is opened.

도 2c에 도시된 바와 같이, 다마신 패턴(20)의 측벽에 스페이서(21)를 형성한다. 스페이서(21)는 절연물질로 형성하는 것이 바람직하며, 예컨대 실리콘산화막(SiO2) 또는 실리콘질화막(SiN)으로 형성한다.As shown in FIG. 2C, spacers 21 are formed on sidewalls of the damascene pattern 20. The spacer 21 is preferably formed of an insulating material, for example, a silicon oxide film (SiO 2 ) or a silicon nitride film (SiN).

스페이서(21)를 형성하기 위해, 다마신 패턴(20)을 포함하는 전체구조의 단차를 따라 스페이서용 절연막을 형성하고, 스페이서용 절연막을 식각하여 다마신 패턴(20)의 측벽에만 잔류하도록 식각한다.In order to form the spacer 21, an insulating film for a spacer is formed along a step of the entire structure including the damascene pattern 20, and the insulating film for the spacer is etched so as to remain only on the sidewall of the damascene pattern 20. .

도 2d에 도시된 바와 같이, 다마신 패턴(20)에 의해 오픈된 비트라인 콘택 노드부의 접합영역(15A)에 이온주입을 진행한다. 이온주입은 콘택의 저항확보를 위해 진행하며, 이온주입을 진행하기 전에, 다마신 패턴(20)의 바닥에 자연산화막(Native Oxide)을 제거하기 위한 전세정(Pre-cleaning) 공정을 먼저 진행하는 것이 바람직하다.As shown in FIG. 2D, ion implantation proceeds to the junction region 15A of the bit line contact node portion opened by the damascene pattern 20. Ion implantation proceeds to secure contact resistance, and prior to ion implantation, a pre-cleaning process is first performed to remove native oxide at the bottom of the damascene pattern 20. It is preferable.

도 2e에 도시된 바와 같이, 다마신 패턴(20)을 매립하는 도전물질(22)을 형성한다. 도전물질(22)은 코발트 실리사이드(Co-Silicide)이며, 특히 두께에 따라 성분비가 달라 농도경사를 갖는 코발트 실리사이드로 형성하는 것이 바람직하다. 즉, 기판(10)에 접하는 영역은 코발트에 비해 실리콘의 조성이 더 높고, 기판(10)에서 멀어질수록 실리콘에 비해 코발트의 조성이 더 높은 농도경사를 갖는 코발트 실리사이드를 형성하는 것이 바람직하다. As shown in FIG. 2E, the conductive material 22 filling the damascene pattern 20 is formed. The conductive material 22 is cobalt silicide (Co-Silicide), and it is particularly preferable that the conductive material 22 is formed of cobalt silicide having a gradient in concentration depending on the thickness. That is, it is preferable to form cobalt silicide having a higher concentration of silicon than the cobalt in the region in contact with the substrate 10 and having a higher concentration gradient of cobalt than the silicon.

농도경사를 갖는 코발트 실리사이드는 코발트 전구체(Precursor) 물질과 실리콘(Si) 함유 가스를 동시에 이용하는 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 것이 바람직하다. 화학기상증착법을 이용하는 코발트 실리사이드는 코발트와 실리콘을 함유한 가스를 함께 이용하며, 초기에는 다마신 패턴(20)의 표면 및 하드마스크(19) 상에 실리콘이 리치한 조성을 갖도록 코발트 실리사이드를 형성한 후, 점차적으로 실리콘을 함유한 가스의 양을 줄이고, 동시에 코발트의 양을 늘림으로써 기판(10)에 가까운 곳에서 상부로 갈수록 코발트가 리지한 조성을 갖는 코발트 실리사이드를 형성하는 것이다. Cobalt silicide having a concentration gradient is preferably formed by chemical vapor deposition using a cobalt precursor material and a silicon (Si) -containing gas at the same time. Cobalt silicide using the chemical vapor deposition method uses a gas containing cobalt and silicon together, and initially forms cobalt silicide on the surface of the damascene pattern 20 and the hard mask 19 to have a rich composition of silicon. By gradually reducing the amount of gas containing silicon and simultaneously increasing the amount of cobalt, cobalt silicides having a composition in which cobalt is ridged closer to the top from the substrate 10 are formed.

특히, 코발트 실리사이드의 하부(22A)는 화학양론비에서 실리콘이 다량 함유된 실리콘이 리치한 조성으로 증착되도록 하며, 이때 실리콘/코발트의 조성비는 적어도 3이상(1:3∼1:10)이 되도록 조절하며, 하부(22A)의 두께는 적어도 10Å∼50Å이 되도록 형성하는 것이 바람직하다. 또한, 하부(22A)를 제외한 나머지 부분(22B)은 점차적으로 실리콘 함유가스를 줄여서 화학양론비로 코발트가 더 높게 함유된 코발트가 리치한 조성으로 증착되도록 하며, 이때 실리콘/코발트의 조성비는 적어도 1이하(1:0.1∼1:1)가 되도록 조절하는 것이 바람직하다.In particular, the lower portion 22A of the cobalt silicide is deposited in a rich composition of silicon containing a large amount of silicon in a stoichiometric ratio, wherein the composition ratio of silicon / cobalt is at least 3 (1: 3 to 1:10). It is preferable to form so that the thickness of 22 A of lower parts may be at least 10 micrometers-50 micrometers. In addition, the remaining portion 22B except for the lower portion 22A gradually reduces the silicon-containing gas so that cobalt containing a higher cobalt is deposited in a rich composition in a stoichiometric ratio, wherein the composition ratio of silicon / cobalt is at least 1 or less. It is preferable to adjust so that it is (1: 0.1-1: 1).

위와 같이, 비트라인 및 비트라인 콘택용 도전물질(22)을 25∼30의 비저항값을 갖는 코발트 실리사이드로 형성함으로써 비트라인 저항값을 만족시키기에 충분히 낮은 비저항을 확보할 수 있다. 더욱이, 코발트 실리사이드를 기판(10)에 가까운 곳은 실리콘이 리치한 조성으로, 기판(10)에서 멀어질수록 코발트가 리치한 조성으로 농도경사를 갖도록 형성함으로써 후속 열공정에 의해 코발트가 기판(10)과 반응하는 것을 방지하고, 따라서 반응에 의한 접합영역(15A)의 손실을 방지할 수 있으며, 누설전류(Junction Leakage) 특성이 열화되는 것을 방지할 수 있다. As described above, by forming the bit line and the conductive material 22 for the bit line contact with cobalt silicide having a specific resistance value of 25 to 30, a specific resistance low enough to satisfy the bit line resistance value can be ensured. In addition, cobalt silicide is formed in a composition rich in silicon near the substrate 10 and has a concentration gradient in a composition rich in cobalt as it moves away from the substrate 10. ), Thereby preventing the loss of the junction region 15A due to the reaction, and preventing the leakage current characteristic from deteriorating.

그리고, 티타늄실리사이드를 적용하는 경우 먼저 막을 증착하고, 반응시킨 후 미반응 막을 제거하는 공정을 진행하고, 또한 티타늄실리사이드의 비저항이 높아 추가로 비저항이 낮은 금속물질을 형성해야 하지만, 코발트 실리사이드의 경우 비저항이 낮고 한번의 증착이 완료된 후 제거할 필요가 없으므로, 공정을 단순화하여 공정마진을 확보하는 장점이 있다.In the case of applying the titanium silicide, a process of depositing a film first, reacting and removing an unreacted film, and further forming a metal material having a low specific resistance due to high specific resistance of titanium silicide, but in the case of cobalt silicide Since this low and once deposition is not necessary to remove, there is an advantage of securing the process margin by simplifying the process.

도 2f에 도시된 바와 같이, 도전물질(22)에 열처리를 진행한다. 열처리는 600℃∼900℃의 온도로 진행하는 것이 바람직하며, 질소분위기에서 진행하는 것이 바람직하다. 이때, 질소가스는 N2 또는 NH3를 포함한다. As shown in FIG. 2F, heat treatment is performed on the conductive material 22. The heat treatment is preferably carried out at a temperature of 600 ℃ to 900 ℃, it is preferable to proceed in a nitrogen atmosphere. At this time, the nitrogen gas includes N 2 or NH 3 .

열처리에 의해, 코발트 실리사이드의 농도경사가 사라지며 막 내에 균일한 조성비를 갖는 즉, 막 전체적으로 화학양론비를 만족하는 코발트 실리사이드(CoSi2)가 형성된다. 도 2e에서 기판(10)에 접하는 부분은 실리콘이 리치한 조성으로 형성함으로써 열처리시 기판(10)이 코발트와 반응하는 것을 방지하므로, 반응에 의한 접합영역(15A)의 손실을 방지하고, 따라서 누설전류 특성의 열화를 방지할 수 있다.By the heat treatment, the concentration gradient of cobalt silicide disappears and cobalt silicide (CoSi 2 ) having a uniform compositional ratio, that is, satisfying the stoichiometric ratio as a whole, is formed. In FIG. 2E, the portion in contact with the substrate 10 is formed of a rich composition of silicon to prevent the substrate 10 from reacting with cobalt during heat treatment, thereby preventing loss of the junction region 15A due to the reaction, and thus leakage. Deterioration of the current characteristics can be prevented.

도 2g에 도시된 바와 같이, 다마신 패턴(20)의 일부만을 매립하도록 도전물질(22, 도 2f 참조)을 리세스 시킨다. 잔류하는 도전물질(23)은 비트라인 및 비트라인 콘택으로 작용한다. 이하, 잔류하는 도전물질(23)을 '비트라인 및 비트라인 콘택(23)'이라고 한다.As shown in FIG. 2G, the conductive material 22 (see FIG. 2F) is recessed to fill only a part of the damascene pattern 20. The remaining conductive material 23 acts as bitline and bitline contact. Hereinafter, the remaining conductive material 23 is referred to as 'bit line and bit line contact 23'.

도 2h에 도시된 바와 같이, 비트라인 및 비트라인 콘택(23) 상에 다마신 패턴(20)의 나머지를 매립하는 제3절연막(24)을 형성하고, 하드마스크(19)가 노출되는 타겟으로 평탄화를 진행한다.As shown in FIG. 2H, a third insulating layer 24 is formed on the bit line and the bit line contact 23 to fill the rest of the damascene pattern 20, and the hard mask 19 is exposed to the target. Proceed flattening.

제3절연막(24)은 비트라인 및 비트라인 콘택(23)과 상부층 간의 절연을 위한 것이다.
The third insulating film 24 is for insulating between the bit line and the bit line contact 23 and the upper layer.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

10 : 기판 11A : 소자분리막
11B : 활성영역 12 : 트렌치
13 : 매립 게이트 14 : 캡핑막
15A, 15B : 접합영역 16 : 제1절연막
17 : 제2절연막 18 : 스토리지 노드 콘택 플러그
19 : 하드마스크 20 : 다마신 패턴
21 : 스페이서 22 : 도전물질
23 : 비트라인 및 비트라인 콘택 24 : 제3절연막10: substrate 11A: device isolation film
11B active region 12 trench
13: buried gate 14: capping film
15A, 15B: junction region 16: first insulating film
17: second insulating film 18: storage node contact plug
19: hard mask 20: damascene pattern
21: spacer 22: conductive material
23: bit line and bit line contact 24: third insulating film

Claims (15)

비트라인콘택노드와 스토리지콘택노드가 정의된 기판을 준비하는 단계;
상기 기판 상에 머지된 스토리지노드콘택을 형성하는 단계;
상기 머지된 스토리지노드콘택을 개별 스토리지노드콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신 패턴을 형성하는 단계;
상기 다마신 패턴을 매립하고 하부에서 상부로 갈수록 실리콘 리치한 조성으로부터 금속 리치한 조성을 갖는 금속실리사이드막을 형성하는 단계;
상기 금속실리사이드막을 열처리 하는 단계;
상기 금속실리사이드막을 리세스 시키는 단계; 및
상기 금속실리사이드막 상에 절연물질을 매립하는 단계
를 포함하는 반도체 장치의 비트라인 제조 방법.
Preparing a substrate on which a bit line contact node and a storage contact node are defined;
Forming a merged storage node contact on the substrate;
Forming a damascene pattern exposing the bit line contact node while separating the merged storage node contacts into individual storage node contacts;
Embedding the damascene pattern and forming a metal silicide layer having a metal rich composition from a silicon rich composition from a bottom to a top;
Heat treating the metal silicide film;
Recessing the metal silicide layer; And
Embedding an insulating material on the metal silicide layer
Bit line manufacturing method of a semiconductor device comprising a.
제1항에 있어서,
상기 금속실리사이드막은 코발트실리사이드막을 포함하는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
The metal silicide layer includes a cobalt silicide layer.
제1항에 있어서,
상기 금속실리사이드막은 화학기상증착법(Chemical Vapor Deposition)으로 형성하는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
The metal silicide layer is formed by chemical vapor deposition (Chemical Vapor Deposition) method of manufacturing a bit line of a semiconductor device.
제1항에 있어서,
상기 실리콘이 리치한 금속실리사이드막 부분은 금속과 실리콘이 1:3∼1:10의 조성비를 갖는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
And said silicon-rich metal silicide film portion has a composition ratio of metal and silicon of 1: 3 to 1:10.
제1항에 있어서,
상기 금속이 리치한 금속실리사이드막 부분은 금속과 실리콘이 1:0.1∼1:1의 조성비를 갖는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
And said metal rich metal silicide film portion has a composition ratio of 1: 0.1 to 1: 1 of metal and silicon.
제1항에 있어서,
상기 실리콘이 리치한 금속실리사이드막 부분은 10Å∼50Å의 두께를 갖는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
And a silicon silicide film portion rich in silicon has a thickness of 10 GPa to 50 GPa.
제1항에 있어서,
상기 열처리는 600℃∼900℃의 온도에서 진행하는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
And the heat treatment is performed at a temperature of 600 ° C to 900 ° C.
제1항에 있어서,
상기 열처리는 질소분위기에서 진행하는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
The heat treatment is a bit line manufacturing method of a semiconductor device performed in a nitrogen atmosphere.
제1항에 있어서,
상기 금속실리사이드막을 형성하는 단계 전에,
상기 다마신 패턴의 측벽에 스페이서를 형성하는 단계; 및
상기 비트라인콘택노드의 접합영역에 이온주입을 진행하는 단계
를 더 포함하는 반도체 장치의 비트라인 제조 방법.
The method of claim 1,
Before forming the metal silicide film,
Forming a spacer on sidewalls of the damascene pattern; And
Implanting ions into the junction region of the bit line contact node;
Bit line manufacturing method of a semiconductor device further comprising.
제9항에 있어서,
상기 이온주입을 진행하는 단계 전에,
전세정을 진행하는 단계를 더 포함하는 반도체 장치의 비트라인 제조 방법.
10. The method of claim 9,
Before the ion implantation step,
Bit line manufacturing method of a semiconductor device further comprising the step of performing a pre-clean.
제9항에 있어서,
상기 스페이서는 실리콘산화막 또는 실리콘질화막으로 형성하는 반도체 장치의 비트라인 제조 방법.
10. The method of claim 9,
And the spacer is formed of a silicon oxide film or a silicon nitride film.
비트라인콘택노드와 스토리지노드콘택노드가 정의된 기판;
상기 기판 상에 머지된 스토리지 노드 콘택을 개별 스토리지노드 콘택으로 분리시키면서 상기 비트라인콘택노드를 노출시키는 다마신 패턴;
상기 다마신 패턴에 매립된 금속실리사이드막; 및
상기 금속실리사이드막 상에 형성된 절연물질
을 포함하는 반도체 장치의 비트라인.
A substrate in which a bit line contact node and a storage node contact node are defined;
A damascene pattern exposing the bit line contact node while separating the storage node contacts merged on the substrate into individual storage node contacts;
A metal silicide layer embedded in the damascene pattern; And
An insulating material formed on the metal silicide layer
Bit line of the semiconductor device comprising a.
제12항에 있어서,
상기 금속실리사이드막은 코발트실리사이드막인 반도체 장치의 비트라인.
The method of claim 12,
And the metal silicide layer is a cobalt silicide layer.
제12항에 있어서,
상기 다마신 패턴의 측벽에 형성된 스페이서를 더 포함하는 반도체 장치의 비트라인.The method of claim 12,
And a spacer formed on sidewalls of the damascene pattern. 제12항에 있어서,
상기 스페이서는 실리콘산화막 또는 실리콘질화막으로 형성하는 반도체 장치의 비트라인.The method of claim 12,
And the spacer is formed of a silicon oxide film or a silicon nitride film.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368399B2 (en) 2013-07-11 2016-06-14 SK Hynix Inc. Semiconductor device and method for forming the same
US9768176B2 (en) 2013-07-11 2017-09-19 SK Hynix Inc. Semiconductor device and method for forming the same
US9953985B2 (en) 2016-07-06 2018-04-24 Samsung Electronics Co., Ltd. Method of manufacturing integrated circuit device

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