KR20120122569A - 반도체 메모리 시스템 및 그 구동 방법 - Google Patents

반도체 메모리 시스템 및 그 구동 방법 Download PDF

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KR20120122569A KR1020110040803A KR20110040803A KR20120122569A KR 20120122569 A KR20120122569 A KR 20120122569A KR 1020110040803 A KR1020110040803 A KR 1020110040803A KR 20110040803 A KR20110040803 A KR 20110040803A KR 20120122569 A KR20120122569 A KR 20120122569A
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Abstract

메모리 블록의 노후화 정도를 관리할 수 있는 반도체 메모리 장치에 관한 것으로, 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하는 단계, 상기 다수의 소거 전압을 비교하여 그 결과를 검출하는 단계, 및 상기 검출하는 단계의 결과에 응답하여 상기 다수의 메모리 블록의 활성화 여부를 결정하는 단계를 포함하는 반도체 메모리 장치의 구동 방법을 제공한다.

Description

반도체 메모리 시스템 및 그 구동 방법{SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 메모리 블록의 노후화 정도를 관리할 수 있는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 장치(volatile memory device)와 PROM(Programmable Read Only Memory), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치(nonvolatile memory device)로 구분된다. 휘발성 메모리 장치와 비휘발성 메모리 장치를 구분하는 가장 큰 특징은 일정 시간 이후 메모리 셀에 저장된 데이터의 보존 여부이다. 다시 말하면, 휘발성 메모리 장치는 일정 시간 이후 메모리 셀(memory cell)에 저장된 데이터가 보존되지 않으며, 비휘발성 메모리 장치는 일정 시간 이후 메모리 셀에 저장된 데이터가 보존된다. 따라서, 휘발성 메모리 장치의 경우 데이터를 보존하기 위하여 리프레시 동작이 필수로 이루어져야 하며, 비휘발성 메모리 장치의 경우 리프레시 동작이 필요 없다. 비휘발성 메모리 장치의 이러한 특징은 저전력화 및 고집적화에 적합하기 때문에 요즈음 휴대용 장치의 저장 매체로 널리 사용되고 있다.
비휘발성 메모리 장치 중 플래시 메모리 장치는 프로그래밍 동작(programming operation)과 소거 동작(erasing operation)을 수행하며, 이러한 동작을 통해 메모리 셀에 데이터를 저장한다. 여기서, 프로그램 동작은 메모리 셀을 구성하는 트랜지스터의 플로팅 게이트(floating gate)에 전자를 축적하기 위한 동작을 의미하며, 소거 동작은 플로팅 게이트에 축적된 전자를 기판으로 방출하기 위한 동작을 의미한다. 플래시 메모리 장치는 이러한 동작을 통해 메모리 셀에 '0' 또는 '1' 의 데이터를 저장하고, 리드 동작시 플로팅 게이트에 축적된 전자의 양을 감지하여 그 결과에 따라 '0' 또는 '1' 의 데이터를 판단한다.
한편, 플래시 메모리 장치는 메모리 셀에 저장된 데이터를 새로운 데이터로 갱신하기 위해서 해당 메모리 셀에 소거 동작을 수행한 이후 새로운 데이터에 대한 프로그래밍 동작을 수행한다. 여기서, 이러한 프로그래밍 동작은 플래시 메모리 장치에 구비되는 모든 메모리 셀에 고르게 이루어지는 것이 아니라, 특정 메모리 셀에 국한되어 이루어질 수 있다. 이 경우 프로그래밍 동작이 빈번히 발생하는 메모리 셀은 노후화가 진행되며, 노후화가 진행된 메모리 셀은 반도체 메모리 장치의 성능을 저하시키는 요인으로 작용한다. 따라서, 반도체 메모리 장치를 보다 오래 사용하기 위해서는 이러한 노후화를 관리하는 기술이 요구된다.
본 발명의 실시 예는 각 메모리 블록에 대응하는 소거 전압을 이용하여 해당 메모리 블록의 노후화 정도를 측정하고 이를 관리할 수 있는 반도체 메모리 장치를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치의 구동 방법은, 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하는 단계; 상기 다수의 소거 전압을 비교하여 그 결과를 검출하는 단계; 및 상기 검출하는 단계의 결과에 응답하여 상기 다수의 메모리 블록의 활성화 여부를 결정하는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 시스템은 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하고, 활성화 제어 신호에 응답하여 상기 다수의 메모리 블록을 활성화시키기 위한 반도체 메모리 장치; 및 최종적으로 조절된 다수의 최종 소거 전압에 응답하여 상기 다수의 메모리 블록을 제어하기 위한 상기 다수의 횔성화 제어 신호를 출력하는 메인 제어 회로를 구비한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 각 메모리 블록에 대응하는 소거 전압을 검출하고 이 소거 전압을 분석하여 노후화가 덜 진행된 메모리 블록을 활성화시켜 줌으로써, 반도체 메모리 장치 내에 구비되는 모든 메모리 블록의 노후화 정도를 평준화하는 것이 가능하다.
본 발명은 반도체 메모리 장치 내에 구비되는 모든 메모리 블록의 노후화 정도를 평준화함으로써, 반도체 메모리 장치의 사용 수명을 늘릴 수 있는 효과를 얻을 수 있다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도.
도 2 는 도 1 의 다수의 소거 전압을 조절하는 단계(S110)을 설명하기 위한 흐름도.
도 3 은 본 발명의 제1 실시 예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구동 방법을 설명하기 위한 흐름도이다.
도 1 을 참조하면, 반도체 메모리 장치의 구동 방법은 다수의 소거 전압을 조절하는 단계(110)와, 다수의 소거 전압을 분석하는 단계(120), 및 메모리 블럭의 활성화 여부를 결정하는 단계(130)를 포함한다.
이하, 반도체 메모리 장치의 구동 방법을 간단히 살펴보기로 한다.
S110 단계에서는 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하며, 이에 대한 자세한 설명은 도 2 에서 다시 하기로 한다. 여기서, 다수의 소거 전압 각각은 해당 메모리 블록에 구비되는 모든 메모리 셀을 소거할 수 있는 전압 레벨을 갖는다.
S120 단계에서는 S110 단계에서 조절된 다수의 소거 전압을 분석한다. 다시 말하면, S120 단계에서는 S110 단계에서 조절된 다수의 소거 전압을 서로 비교하고 그 결과를 검출함으로써 다수의 소거 전압을 분석한다. 이후, 다시 설명하겠지만 소거 전압은 메모리 블록의 상태에 따라 초기 예정된 전압 레벨보다 점점 높게 조절되는데, S120 단계에서는 다수의 메모리 블록 각각에 대응하는 소거 전압 중 가장 높은 전압 레벨을 가지는 소거 전압을 검출한다.
S130 단계에서는 S120 단계에서 검출된 소거 전압에 대응하는 메모리 블록의 활성화 여부를 결정한다. 이후 다시 설명하겠지만, S120 단계에서 검출된 소거 전압은 각 메모리 블록에 대응하는 소거 전압 중 가장 높은 전압 레벨을 가지는 소거 전압으로써, 이 소거 전압에 대응하는 메모리 블록은 비활성화되고 나머지 메모리 블록은 활성화된다.
다수의 메모리 블록 중 위와 같은 일련의 동작을 통해 활성화되는 메모리 블록은 쓰기 동작(S140)을 비롯한 여러 가지 동작이 수행될 수 있다.
도 2 는 도 1 의 다수의 소거 전압을 조절하는 단계(S110)을 설명하기 위한 흐름도이다. 이하, 설명의 편의를 위하여 다수의 메모리 블록 중 하나의 메모리 블록을 기준으로 설명하기로 한다.
도 2 를 참조하면, 소거 전압을 조절하는 방법(S110)은 소거 전압을 읽는 단계(S210), 소거 전압을 설정하는 단계(S220), 소거 동작을 수행하는 단계(S230), 모든 메모리 셀이 소거되었는지를 판단하는 단계(S240), 소거 전압을 증가하는 단계(S250), 소거 전압을 갱신하는 단계(S260)를 포함한다.
이하, 소거 전압을 조절하는 방법을 간단히 살펴보기로 한다.
우선, S210 단계에서는 다수의 메모리 블록 중 해당 메모리 블록에 대응하는 소거 전압을 읽는다. 이렇게 읽은 소거 전압은 예정된 저장 회로에 저장되고 S220 단계에서 소거 전압으로 설정된다. S230 단계에서는 설정된 소거 전압을 기준으로 메모리 블록에 소거 동작을 수행한다. 이어서, S240 단계에서는 해당 메모리 블록에 구비되는 모든 메모리 셀이 소거되었는가를 판단한다. 만약, S240 단계의 판단 결과 메모리 셀이 모두 소거된 경우(예) S260 단계를 수행하고, 모두 소거되지 않은 경우(아니오) S250 단계에서 소거 전압을 증가한다. S250 단계 이후에는 S230 단계를 다시 수행하며, 이때 S230 단계는 증가된 소거 전압을 이용하여 소거 동작을 수행한다.
한편, S260 단계에서는 S250 단계에서 증가된 소거 전압을 새로운 소거 전압으로 갱신한다. 이때, 새롭게 업데이트 될 소거 전압은 해당 메모리 블록의 특정 메모리 셀에 저장되거나, 메인 제어 회로(예컨대, MCU)에 저장될 수 있다. 반도체 메모리 장치는 이와 같은 일련의 동작을 통해 소거 전압을 조절하며, 이러한 일련의 동작은 다수의 메모리 블록 모두에서 수행된다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 이렇게 조절된 소거 전압을 비교하여 다수의 메모리 블록 중 가장 높은 전압 레벨을 가지는 소거 전압에 대응하는 메모리 블록을 비활성화시키는 것이 가능하다. 즉, 메모리 블록의 활성화 여부는 해당 메모리 블록의 소거 전압에 의하여 결정된다.
도 3 은 본 발명의 제1 실시 예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 3 을 참조하면, 반도체 메모리 시스템은 반도체 메모리 장치(310)와, 메인 제어 회로(320)를 구비한다. 설명의 편의를 위하여 반도체 메모리 장치(310) 내에 소거 전압이 저장되어 있다고 가정하기로 한다.
반도체 메모리 장치(310)는 다수의 메모리 블록(311) 각각에 대응하는 소거 전압을 조절하고 활성화 제어 신호(EN_CTR)에 응답하여 다수의 메모리 블록(311)을 활성화시키기 위한 것으로, 다수의 메모리 블록인 제1 내지 제4 메모리 블록(311)과, 제1 내지 제4 페이지 버퍼링부(312), 및 소거 전압 제어부(313)를 구비한다.
여기서, 제1 내지 제4 메모리 블록(311) 각각은 페이지(page)와 스트링(string) 구조를 가지는 다수의 메모리 셀로 구성되며, 다수의 메모리 셀 중 특정 메모리 셀(A, B, C, D)에는 제1 내지 제4 메모리 블록(311) 각각에 대응하는 소거 전압이 저장된다. 이어서, 제1 내지 제4 페이지 버퍼링부(312)는 각각 대응하는 제1 내지 제4 메모리 블록(311)에 저장된 소거 전압을 읽어들여 소거 전압 제어부(313)에 전달하고, 소거 전압 제어부(313)에서 최종적으로 조절된 다수의 소거 전압(이하, '최종 소거 전압'이라 칭함) 각각을 특정 메모리 셀(A, B, C, D)에 저장한다.
마지막으로, 소거 전압 제어부(313)는 제1 내지 제4 페이지 버퍼링부(312)를 통해 전달되는 제1 내지 제4 메모리 블록(311) 각각에 대응하는 소거 전압을 조절하여 다수의 최종 소거 전압을 생성하기 위한 것으로, 도 2 의 S250 단계에 대응하는 동작을 수행한다.
한편, 메인 제어 회로(320)는 반도체 메모리 장치(310)로부터 다수의 최종 소거 전압을 제공받고, 다수의 최종 소거 전압에 응답하여 다수의 메모리 블록을 제어하기 위한 활성화 제어 신호(EN_CTR)를 생성하기 위한 것으로, 제1 저장부(321)와, 제2 저장부(322), 및 전압 비교부(323)를 구비한다. 참고로, 반도체 메모리 장치(310)에서 메인 제어 회로(320)로 제공되는 다수의 최종 소거 전압은 각 최종 소거 전압에 대응하는 데이터 값으로 변환되어 직렬 또는 병렬 형태로 제공될 있으며, 본 발명의 실시 예에서는 소거 전압 제어부(313)로부터 직렬 형태로 제공되는 경우를 일례로 하였다.
우선, 제1 저장부(321)는 소거 전압 제어부(313)에서 제공되는 데이터 값(DAT_ERS)을 저장한다. 그리고, 제2 저장부(322)는 예정된 초기 전압에 대응하는 데이터 값을 저장하며 이후 전압 비교부(323)의 비교 결과에 따라 데이터 값을 갱신하여 저장한다. 그리고, 전압 비교부(323)는 제1 저장부(321)의 출력 전압과 제2 저장부(322)의 출력 전압을 비교하고, 그 비교 결과에 따라 제2 저장부(322)에 갱신될 데이터 값을 전달한다.
이하, 도 3 의 반도체 메모리 시스템의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 도 2 의 내용과 중복되는 설명은 생략하기로 한다.
우선, 도 2 의 동작을 통해 제1 내지 제4 메모리 블록(311)의 특정 메모리 셀(A, B, C, D) 각각에는 다수의 최종 소거 전압이 저장된 상태가 되고, 소거 전압 제어부(313)는 제1 내지 제4 메모리 블록(311) 각각에 대응하는 다수의 최종 소거 전압을 메인 제어 회로(320)의 제1 저장부(321)에 제공한다.
예컨대, 다수의 최종 소거 전압이 A = 19V, B = 20V, C = 19V, D = 18V 라고 가정하고, 제2 저장부(322)에 저장된 초기 전압이 18V 라고 가정한다.
먼저, 제1 저장부(321)는 반도체 메모리 장치로부터 A 의 최종 소거 전압인 19V 를 제공받으며, 전압 비교부(323)는 초기 전압인 18V 와 19V 를 비교한다. 이때, A 의 최종 소거 전압이 더 높기 때문에 제2 저장부(322)는 초기 전압인 18V 를 19V 로 갱신된다. 다음으로, 제1 저장부(321)는 B 의 최종 소거 전압인 20V 를 제공받으며, 위와 같은 동작을 통해 제2 저장부(322)는 20V 로 갱신된다. 한편, C 의 최종 소거 전압과 D 의 최종 소거 전압은 제2 저장부(322)에 저장된 20V 보다 작기 때문에 제2 저장부(322)는 20V 를 유지한다.
이어서, 메인 제어 회로(320)는 이렇게 제2 저장부(322)에 저장된 20V 에 대응하는 활성화 제어 신호(EN_CTR)를 생성한다. 반도체 메모리 장치(310)는 이 활성화 제어 신호(EN_CTR)에 응답하여 제1 내지 제4 메모리 블록(311) 중 20V 에 대응하는 제2 메모리 블록을 비활성화시키고 나머지 제1, 제3, 제4 메모리 블록은 활성화시킨다.
본 발명의 실시 예에 따른 메인 제어 회로(320)는 제1 내지 제4 메모리 블록(311) 각각의 최종 소거 전압 중 가장 높은 최종 소거 전압을 검출하고, 이 최종 소거 전압에 대응하는 메모리 블록을 비활성화시키는 것이 가능하다. 이는 상대적으로 낮은 전압을 가지는 최종 소거 전압에 대응하는 메모리 블록을 우선적으로 사용한다는 것을 의미하며, 결국, 모든 메모리 블록을 고르게 사용할 수 있다는 것을 의미한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
S110 : 다수의 소거 전압을 조절
S120 : 다수의 소거 전압을 분석
S130 : 메모리블록의 활성화 여부를 결정

Claims (12)

  1. 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하는 단계;
    상기 다수의 소거 전압을 비교하여 그 결과를 검출하는 단계; 및
    상기 검출하는 단계의 결과에 응답하여 상기 다수의 메모리 블록의 활성화 여부를 결정하는 단계
    를 포함하는 반도체 메모리 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 활성화 여부를 결정하는 단계의 결과에 대응하는 메모리 블록에 쓰기 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 다수의 소거 전압을 조절하는 단계는,
    해당 메모리 블록에 대응하는 소거 전압을 읽는 단계;
    상기 소거 전압을 기준으로 상기 해당 메모리 블록에 소거 동작을 수행하면서, 상기 소거 전압의 전압 레벨을 조절하는 단계; 및
    상기 소거 전압의 전압 레벨을 조절하는 단계의 결과에 따라 상기 소거 전압을 갱신하는 단계를 포함하는 반도체 메모리 장치의 구동 방법.
  4. 제1항에 있어서,
    상기 결과를 검출하는 단계는 상기 다수의 소거 전압 중 가장 높은 전압 레벨을 가지는 소거 전압을 검출하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  5. 제1항에 있어서,
    상기 다수의 메모리 블록 중 가장 높은 전압 레벨을 가지는 소거 전압에 대응하는 메모리 블록은 비활성화되는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법.
  6. 다수의 메모리 블록 각각에 대응하는 다수의 소거 전압을 조절하고, 활성화 제어 신호에 응답하여 상기 다수의 메모리 블록을 활성화시키기 위한 반도체 메모리 장치; 및
    최종적으로 조절된 다수의 최종 소거 전압에 응답하여 상기 다수의 메모리 블록을 제어하기 위한 상기 다수의 횔성화 제어 신호를 출력하는 메인 제어 회로
    를 구비하는 반도체 메모리 시스템.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치는,
    상기 다수의 소거 전압 각각을 저장하기 위한 다수의 전압 저장부; 및
    상기 다수의 소거 전압을 조절하여 상기 다수의 최종 소거 전압을 생성하기 위한 소거 전압 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  8. 제7항에 있어서,
    상기 소거 전압 제어부는 상기 다수의 최종 소거 전압을 상기 메인 제어 회로에 제공하는 것을 특징으로 하는 반도체 메모리 시스템.
  9. 제6항에 있어서,
    상기 반도체 메모리 장치는,
    상기 다수의 메모리 블록 각각에 대응하는 상기 다수의 소거 전압을 읽어 상기 소거 전압 제어부에 전달하고, 상기 소거 전압 제어부에서 생성되는 상기 다수의 최종 소거 전압 각각을 상기 다수의 전압 저장부에 저장하기 위한 다수의 페이지 버퍼링부를 더 구비하는 반도체 메모리 시스템.
  10. 제6항에 있어서,
    상기 메인 제어 회로는,
    상기 다수의 최종 소거 전압에 대응하는 데이터 값을 저장하기 위한 제1 저장부;
    예정된 초기 전압에 대응하는 데이터 값이 저장되고, 비교 결과에 따라 갱신된 데이터 값을 저장하기 위한 제2 저장부; 및
    상기 제1 저장부의 데이터 값과 상기 제2 저장부의 데이터 값을 비교하기 위한 전압 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  11. 제6항에 있어서,
    상기 활성화 제어 신호는 상기 다수의 최종 소거 전압 중 가장 높은 전압 레벨에 대응하여 활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
  12. 제6항에 있어서,
    상기 다수의 메모리 블록 중 가장 높은 전압 레벨을 가지는 최종 소거 전압에 대응하는 메모리 블록은 비활성화되는 것을 특징으로 하는 반도체 메모리 시스템.
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