KR20120121340A - 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법 및 이를 이용한 패턴 형성 방법 - Google Patents

유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법 및 이를 이용한 패턴 형성 방법 Download PDF

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Abstract

유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 있어서, 상부 전극 및 하부 전극을 구비하는 공정 챔버를 포함하는 유도결합 플라즈마 증착 장치의 하부 전극 상에 기판을 로딩한다. 공정 챔버 내에 플라즈마를 발생시킨다. 공정 챔버 내에 탄화수소 화합물 가스를 포함하는 반응 가스를 분사하여 플라즈마와의 충돌시켜 활성화된 반응 가스를 형성한다. 하부 전극에 바이어스 파워를 인가하여, 기판 상에 활성화된 반응 가스로부터 다이아몬드 상 탄소막을 증착한다. 바이어스 파워를 조절함으로써 높은 식각 선택비를 가지면서 고투명도의 하드 마스크막을 제조할 수 있다.

Description

유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법 및 이를 이용한 패턴 형성 방법{METHODS OF MANUFACTURING A CARBON TYPE HARD MASK LAYER USING INDUCED COUPLED PLASMA AND METHODS OF FORMING PATTERNS USING THE SAME}
본 발명은 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 식각 공정에서 식각 마스크로 사용될 수 있는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막의 제조 방법에 관한 것이다.
식각 마스크로 사용되는 하드 마스크막으로서 비정질 탄소막(amorphous carbon layer: ACL)이 사용된다. 하지만, 상기 비정질 탄소막은 저온 공정에서 형성되는 경우 식각 내구성이 낮아 식각 선택비가 낮고, 고온 공정에서 형성되는 경우 빛의 흡수율이 높아 투명도가 낮다. 특히, 최근 반도체 소자의 고집적화에 따라, 높은 종횡비(aspect ratio)를 갖는 패턴 형성이 필요하므로, 빛의 흡수율이 낮으면서도 식각 내구성이 높은 하드 마스크막의 제조 기술이 요구된다.
본 발명의 일 목적은 높은 식각 선택비 및 높은 투명도를 갖는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막을 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 유도결합 플라즈마를 이용한 탄소계 하드 마스크막을 사용한 패턴 형성 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 있어서, 상부 전극 및 하부 전극을 구비하는 공정 챔버를 포함하는 유도결합 플라즈마(Induced Coupled Plasma) 증착 장치의 상기 하부 전극 상에 기판을 로딩한다. 상기 공정 챔버 내에 플라즈마를 발생시킨다. 상기 공정 챔버 내에 탄화수소 화합물 가스를 포함하는 반응 가스를 분사하여 상기 플라즈마와 충돌시킴으로써, 활성화된 반응 가스를 형성한다. 상기 하부 전극에 바이어스 파워를 인가하여, 상기 기판 상에 상기 활성화된 반응 가스로부터 다이아몬드 상 탄소막을 증착한다.
예시적인 실시예들에 있어서, 상기 하부 전극에 인가되는 상기 바이어스 파워는 500W 내지 2000W일 수 있다. 일부 실시예들에 있어서, 상기 하부 전극에 인가되는 상기 바이어스 파워는 900W 내지 1100W일 수도 있다.
예시적인 실시예들에 있어서, 상기 탄화수소 화합물 가스는 C3H6, C4H8 또는 C6H12의 화학식을 갖는 탄화수소 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 다이아몬드 상 탄소막은 0.05 내지 0.09의 범위의 흡수계수(k)를 갖도록 형성될 수 있다. 또한, 상기 다이아몬드 상 탄소막은 1.4g/cc 내지 1.7g/cc 범위의 탄소 밀도를 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 75℃ 내지 300℃의 온도를 유지할 수 있다.
예시적인 실시예들에 있어서, 상기 반응 가스는 붕소 함유 가스를 더 포함할 수도 있다. 상기 붕소 함유 가스는, 예를 들면 보란(borane, BH3), 디보란(dibrane, B2H6) 또는 삼불화붕소(boron trifluoride, BF3)와 같은 화합물을 포함할 수 있다. 일 실시예에 따르면, 상기 반응 가스는 수소 가스를 더 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 유도결합 플라즈마 증착 장치는, 상기 반응 가스 및 상기 플라즈마 형성을 위한 공정 가스를 공급 하는 가스 제공부를 더 포함할 수 있다. 상기 가스 제공부는 상기 공정 챔버의 상부에 구비되는 탑 노즐 및 상기 공정 챔버의 측부에 구비되는 사이드 노즐을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반응 가스는 상기 탑 노즐을 통해 5sccm 내지 15sccm의 유량으로 공정 챔버 내에 공급되며, 상기 사이드 노즐을 통해 160sccm 내지 200sccm의 유량으로 공정 챔버 내에 공급되될 수 있다. 또한, 상기 사이드 노즐을 통해 상기 붕소 함유 가스는 10sccm 내지 70sccm의 유량으로 공정 챔버 내에 공급될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위한 다른 패턴 형성 방법에 있어서, 상부 전극 및 하부 전극을 내부에 구비하는 공정 챔버를 포함하는 유도결합 플라즈마(Induced Coupled Plasma) 증착 장치의 상기 하부 전극 상에 절연막이 형성된 기판을 로딩한다. 상기 공정 챔버 내에 플라즈마를 발생시킨다. 상기 공정 챔버 내에 탄화수소 화합물 가스를 포함하는 반응 가스를 분사하여 상기 플라즈마와 충돌시킴으로써, 활성화된 반응 가스를 형성한다. 상기 하부 전극에 바이어스 파워를 인가하여, 상기 절연막 상에 상기 활성화된 반응 가스로부터 다이아몬드 상 탄소막을 포함하는 하드 마스크막을 형성한다. 상기 하드 마스크막을 식각하여 하드 마스크막 패턴을 형성한다. 상기 하드 마스크막 패턴을 식각 마스크로 사용하여 상기 절연막을 식각한다.
예시적인 실시예들에 있어서, 상기 반응 가스는 붕소 함유 가스를 더 포함할 수 있다.
본 발명의 실시예들에 하드 마스크막 제조 방법에 따르면, 유도결합 플라즈마를 이용함으로써 높은 플라즈마 밀도를 유지할 수 있어, 빠른 속도로 탄소계 하드 마스크막을 증착할 수 있다. 또한, 바이어스 파워의 조절에 의해 결정성을 조절함으로써, 저온 공정에서도 높은 탄소 밀도를 가지며 투명도가 높은 다이아몬드 상 탄소막을 형성할 수 있다. 이에 따라, 상기 다이아몬드 상 탄소막을 식각 마스크로 사용하여, 다양한 반도체 소자에 포함되는 종횡비가 큰 패턴들을 용이하게 형성할 수 있다.
도 1은 예시적인 실시예들에 따른 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 사용되는 유도결합 플라즈마를 이용한 증착 장치를 설명하기 위한 구성도이다.
도 2는 도 1에 도시된 유도결합 플라즈마를 이용한 증착 장치를 이용하여 탄소계 하드 마스크막 제조 방법을 설명하기 위한 공정 흐름도이다.
도 3은 종래의 바이어스 파워 없이 형성된 비정질 탄소막(ACL)의 탄소 밀도와 본 발명의 실시예들에 따라 바이어스 파워의 인가와 함께 유도결합 플라즈마를 이용하여 형성된 다이아몬드 상 탄소막의 탄소 밀도를 나타내는 그래프이다.
도 4는 반응 가스에 붕소 함유 가스를 더 포함시켜 형성된 하드 마스크막의 식각 선택비를 나타내는 그래프이다
도 5 내지 도 10은 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 15는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다.
도 16 내지 도 20은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21 내지 도 29는 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명의 예시적인 실시예들에 따른 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 있어서, 유도결합 플라즈마(ICP)를 이용하는 증착 장치의 공정 챔버 내에 기판을 제공하고, 상기 공정 챔버 내에 고밀도 플라즈마(high density plasma: HDP)를 발생시킨 다음, 상기 공정 챔버 내에 탄화수소 화합물 가스를 분사하고, 상기 탄화수소 화합물을 상기 플라즈마와의 충돌에 의해 활성화시켜 상기 기판 상에 다이아몬드 구조를 갖는 다이아몬드 상 탄소막으로 증착시킬 수 있다. 여기서, 상기 다이아몬드 상 탄소막은 반도체 소자의 패턴 형성을 위한 하드 마스크로 이용될 수 있다.
도 1은 예시적인 실시예들에 따른 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법에 사용되는 유도결합 플라즈마(induced coupled plasma; ICP)를 이용한 증착 장치를 설명하기 위한 구성도이다. 상기 유도결합 플라즈마(ICP)를 이용한 증착 장치(100)는 챔버 외부에 코일을 감고 상기 코일에 걸리는 전기장을 변화시켜, 상기 코일 내부에 유도되는 유도 자장에 의한 2차 유도 전류가 상기 챔버 내부에 형성되는 것을 이용하여 플라즈마를 발생시키는 장치이다. 상기 플라즈마를 발생시킨 후, 상기 챔버 내부로 증착용 반응 가스를 공급하여 이를 상기 플라즈마에 의해 분해시킴으로써 박막을 증착할 수 있다. 예시적인 실시예들에 따르면 상기 증착 장치는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD) 장치일 수 있다.
도 1을 참조하면, 유도결합 플라즈마(ICP) 증착 장치(100)는 하부 전극(104) 및 상부 전극(106)을 포함하는 공정 챔버(110), 하부 전극(104)에 전달되는 바이어스 파워를 인가하는 바이어스 파워부(112), 상부 전극(106)에 전달되는 소스 파워를 인가하는 소스 파워부(114), 공정 챔버(110) 내부로 반응 가스 및 플라즈마 형성을 위한 공정 가스를 제공하는 가스 제공부(116) 및 공정 챔버(110) 내에 잔류하는 증착 가스를 배출시키기 위한 펌프(120) 등을 포함할 수 있다.
공정 챔버(110)의 상부벽 및 측벽에는 상기 공정 가스 혹은 상기 반응 가스를 공정 챔버(110) 내부로 균일하게 분사할 수 있는 가스 제공부(116)가 구비되어 있다. 공정 챔버(110)는 가스 제공부(116)를 통하여 유입되는 공정 가스로부터 플라즈마가 생성되는 공간을 제공한다. 또한, 공정 챔버(110)는 생성된 플라즈마를 이용하여 기판(W) 상에 박막을 증착하는 공간을 제공한다. 일 실시예에 있어서, 공정 챔버(110)는 원통형 형상을 가질 수 있다. 또한, 공정 챔버(110)의 상부는 돔 형상을 가질 수도 있다.
하부 전극(104)은 공정 챔버(110) 내부의 하부에 위치하며, 원판의 형상을 가질 수 있다. 하부 전극(104)은 바이어스(bias) 파워를 인가시켜 상기 플라즈마에 의해 활성화된 상기 반응 가스가 기판(W)을 향해 이동할 수 있도록 유도할 수 있다. 또한, 하부 전극(104)은 공정 챔버(110) 내부로 배치되는 기판(W)을 지지하는 척(chuck)의 역할도 수행할 수 있다.
기판(W)은 하부 전극(104) 상에 배치되며, 하부 전극(104)을 관통하여 수직 방향으로 배치된 다수의 리프트 핀들(도시되지 않음)에 의해 하부 전극(104) 상으로 로딩(loading)되거나, 하부 전극(104)으로부터 언로딩(unloading)될 수 있다. 상기 리프트 핀들은 하부 전극(104)의 하부에 결합되는 리프터들(도시되지 않음)에 의해 공정 챔버(110) 내에서 실질적으로 수직한 방향을 따라 구동될 수 있다.
예시적인 실시예들에 있어서, 하부 전극(104)의 하측에는 하부 전극(104) 상에 지지되는 기판(W)의 온도를 낮추기 위한 저온 유지부(108)가 구비될 수 있다. 저온 유지부(108)는 하부 전극(104)의 저면을 향해 저온의 헬륨(He) 가스가 공급될 수 있도록 구성될 수 있다. 예시적인 실시예들에 따르면, 저온 유지부(108)에 의해 기판(W)은 75℃ 내지 300℃의 온도로 유지될 수 있다.
상부 전극(106)은 하부 전극(104)에 대향하여 공정 챔버(110)의 상측에 구비된다. 상부 전극(106)은 공정 챔버(110)의 돔 상부에 구비된 탑 코일(106a)과 측벽 상에 구비된 사이드 코일(106b)을 포함할 수 있다.
바이어스 파워부(112)는 하부 전극(104)에 연결되어 하부 전극(104)에 바이어스 파워를 전달하며, 소스 파워부(114)는 상부 전극(106)에 연결되어 상부 전극(106)으로 소스 파워를 전달할 수 있다. 소스 파워부(114)는 상부 전극(106)의 탑 코일(106a)과 연결되어 제1 소스 파워를 전달하고, 사이드 코일(106b)과 연결되어 제2 소스 파워를 전달할 수 있다.
소스 파워부(114)는 상부 전극(106)을 통해, 공정 챔버(110) 내로 유입되는 상기 공정 가스에 소스 파워를 인가함으로써, 상기 공정 가스로부터 플라즈마를 생성시키는 역할을 수행할 수 있다. 바이어스 파워부(112)는 하부 전극(104)을 통해 바이어스 파워를 인가하여, 플라즈마화된 입자들과 충돌하여 이온화된 상기 반응 가스를 기판(W) 방향으로 가속시키는 역할을 수행할 수 있다.
상기 소스 파워와 상기 바이어스 파워는 각각 가변적으로 조정될 수 있다. 이를 위하여, 상기 바이어스 파워를 조정할 수 있는 바이어스 제어부(112a)가 바이어스 파워부(112)에 연결되어 있으며, 상기 소스 파워를 조정할 수 있는 소스 제어부(114a)가 소스 파워부(114)에 연결될 수 있다. 따라서, 기판(W) 상에 박막을 증착할 때 바이어스 제어부(112a) 및 소스 제어부(114a)에 의해 상기 바이어스 파워 및 상기 소스 파워를 각기 원하는 설정 범위 내에서 조정할 수 있다.
예시적인 실시예들에 따르면, 상기 소스 파워들은 고정적으로 인가되고, 상기 바이어스 파워는 박막의 형성 두께 및 밀도 특성을 고려하여 조절될 수 있다. 예를 들어, 상기 제1 소스 파워는 약 1300W 내지 약 1700W 범위의 파워로 인가되고, 상기 제2 소스 파워는 약 3800W 내지 약 4200W 범위의 파워로 인가될 수 있다. 고밀도를 갖는 박막을 형성하기 위하여, 상기 바이어스 파워는 약 900W 내지 약 1100W 범위의 파워로 인가될 수 있다. 이와는 달리, 보다 빠른 증착 속도로 두꺼운 두께를 갖는 박막을 형성하기 위하여, 상기 바이어스 파워는 약 500W 내지 약 900W 혹은 약 1100W 내지 약 2000W 범위의 파워로 인가될 수도 있다.
가스 제공부(116)는 공정 챔버(110)의 상부에 위치한 탑 노즐(116a)과 연결되어 있고, 공정 챔버(110)의 측벽에 위치한 사이드 노즐(116b)들과 연결될 수 있다. 가스 제공부(116)는 탑 노즐(116a) 및 사이드 노즐(116b)을 통해 공정 챔버(110)의 내부로 박막 증착을 위한 반응 가스 혹은 플라즈마 발생을 위한 공정 가스를 각각 제공할 수 있다.
예시적인 실시예들에 따르면, 유도결합 플라즈마(ICP)를 이용한 증착 장치(100)는 플라즈마의 밀도가 높아 빠른 증착 속도로 탄소막을 형성할 수 있을 뿐 아니라, 바이어스 파워의 가변적인 조절이 가능하고 상기 바이어스 파워를 통해 적절한 이온 충돌(ion bombardment) 에너지를 인가하여 박막의 결정성 조절이 가능하다. 따라서, 상대적으로 저온 공정 조건하에서도 기판(W) 상에 고밀도 및 고투명도를 갖는 박막을 형성할 수 있다. 특히, 상기 반응 가스로서 탄화수소 화합물 가스를 사용하는 경우 하드 마스크막으로 사용가능한 다이아몬드 상 탄소막을 형성할 수 있다.
이하에서는, 도 1에 도시된 유도결합 플라즈마(ICP)를 이용한 증착 장치(100)를 이용하여 기판(W) 상에 탄소계 하드 마스크막을 제조하는 방법에 대해 설명한다.
도 2는 도 1에 도시된 유도결합 플라즈마(ICP)를 이용한 증착 장치를 이용한 탄소계 하드 마스크막 제조 방법을 설명하기 위한 공정 흐름도이다.
도 2를 참조하면, 먼저 공정 챔버(110) 내로 증착 공정이 수행될 기판(102)을 로딩시킨다(단계 S110). 기판(W)은 공정 챔버(110) 내의 하부에 구비된 하부 전극(104) 상에 배치된다. 이때, 공정 챔버(110)의 내부 압력은 약 5 mTorr 내지 약 8 mTorr의 압력으로 유지될 수 있다.
예시적인 실시예들에 따르면, 하부 전극(104)의 저면으로 저온의 헬륨(He) 가스를 공급하는 저온 유지부(108)를 통해 기판(W)의 온도를 낮게 유지시킬 수 있다. 예를 들면, 기판(W)의 온도는 약 75℃ 내지 약 300℃의 온도로 유지될 수 있다. 기판(W)의 온도를 상대적으로 저온으로 유지함으로써, 수득되는 탄소계 하드 마스크막의 투명도를 형상시킬 수 있다.
공정 챔버(110) 내부에 플라즈마를 생성하기 위한 공정 가스를 제공한다(단계 S120). 상기 플라즈마를 생성하기 위한 공정 가스의 예로서 헬륨(He) 가스, 아르곤(Ar) 가스 등과 같은 불활성 가스를 들 수 있다. 예를 들면, 상기 헬륨(He) 가스는 탑 노즐(116a) 및/또는 사이드 노즐(116b)을 통해 분산되어 제공될 수 있으며, 약 210sccm 내지 약 300sccm 범위의 유량으로 제공될 수 있다. 상기 아르곤(Ar) 가스는 사이드 노즐(116b)을 통해 제공될 수 있으며, 약 150sccm 내지 약 210sccm 범위의 유량으로 제공될 수 있다.
상기 공정 가스로부터 플라즈마를 생성하기 위하여 상기 공정 가스에 소스 파워를 인가한다(단계 S130). 상부 전극(106)에 연결된 소스 파워부(114)에서 공정 챔버(110) 내로 유입된 상기 공정 가스에 소스 파워를 인가함으로써, 상기 공정 가스로부터 플라즈마 상태의 이온들을 생성시킨다. 이때, 플라즈마 상태로 생성된 이온들은 양(+)으로 대전된 입자들과 음(-)으로 대전된 입자들 및 전자들을 포함할 수 있다. 상기 소스 파워는 탑 코일(106a)에 인가되는 제1 소스 파워와 사이드 코일(106b)에 인가되는 제2 소스 파워로 구분될 수 있다. 상기 제1 소스 파워는 약 1300W 내지 약 1700W의 파워로 제공되며, 상기 제2 소스 파워는 약 3800W 내지 약 4200W의 파워로 제공될 수 있다.
상기 플라즈마와의 반응으로 활성화되어 다이아몬드 상 탄소막 형태로 증착될 수 있는 반응 가스를 공정 챔버(110) 내부로 제공한다(단계 S140). 예시적인 실시예들에 따르면, 상기 반응 가스는, 예를 들면 C3H6, C4H8, C6H12 등과 같은 탄화수소 화합물 가스를 포함할 수 있다. 상기 탄화수소 화합물 가스가 투입됨으로써, 상기 플라즈마 상태로 생성된 이온들 및 상기 탄화수소 화합물 가스 사이에 충돌이 발생하여 이온화된 탄소 입자들이 집중적으로 발생된다. 상기 탄화수소 화합물 가스는 상기 이온화된 탄소 입자들이 기판(W)의 전면으로 균일하게 제공될 수 있도록 가스 제공부(116)의 탑 노즐(116a)과 사이드 노즐(116b)로 나뉘어져 투입될 수 있다. 예를 들어, 상기 탄화수소 화합물 가스의 탑 노즐(116a)에서의 투입 유량은 약 5sccm 내지 약 15sccm의 범위를 가질 수 있고, 사이드 노즐(116b)에서의 투입 유량은 약 160sccm 내지 약 200sccm의 범위를 가질 수 있다. 상기 탄화수소 화합물 가스가 상기 투입 유량 범위를 벗어나는 경우, 기판(W) 상으로 고르게 분사되지 못하여 균일한 두께를 갖는 다이아몬드 상 탄소막이 형성되기가 곤란할 수 있다.
예시적인 실시예들에 따르면, 상기 반응 가스는 붕소 함유 가스를 더 포함할 수도 있다. 예를 들면, 상기 붕소 함유 가스로서 보란(borane, BH3), 디보란(dibrane, B2H6), 삼불화붕소(boron trifluoride, BF3) 등을 사용할 수 있다. 이들은 단독으로 혹은 2 이상을 혼합하여 사용할 수도 있다. 일부 실시예들에 있어서, 상기 반응 가스는 상기 붕소 함유 가스 외에 수소(H2) 가스를 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 상기 붕소 함유 가스는 10sccm 내지 70sccm 이하의 유량으로 사이드 노즐(116b)을 통해 도입될 수 있다. 상기 붕소 함유 가스의 유량이 10sccm 미만인 경우, 수득되는 다이아몬드 상 탄소막의 탄소 밀도 증가 및 잔류 응력 해소 효과가 충분히 나타나지 않을 수 있다. 상기 붕소 함유 가스의 유량이 70sccm을 초과하는 경우 수득되는 다이아몬드 상 탄소막의 sp3 혼성 구조가 변형될 수 있다.
상기 소스 파워의 인가를 멈춘 다음, 상기 활성화된 반응 가스가 기판(W) 방향으로 유도되도록 기판(W)에 바이어스 파워를 인가한다(단계 S150). 상기 바이어스 파워는 하부 전극(104)에 연결된 바이어스 파워부(112)를 통해 기판(W)에 제공될 수 있다. 상기 바이어스 파워는 활성화되어 상기 이온화된 탄소 입자들이 기판(W) 상에 상기 다이아몬드 상 탄소막을 형성하도록 약 500W 내지 약 2000W의 범위의 파워로 인가될 수 있다. 상기 소스 파워의 인가가 멈춘 후에 바이어스 파워가 인가됨으로써, 상기 이온화된 탄소 입자들이 상기 바이어스 파워에 의해 기판(W) 방향으로 향하게 된다.
상기 바이어스 파워를 조절함으로써, 상기 이온화된 탄소 입자들은 기판(W) 상에 흑연의 2차원적인 구조에 비해 다이아몬드와 같은 정사면체의 3차원 결합구조를 지배적인 구조로 갖는 다이아몬드 상 탄소막을 형성할 수 있다. 이때, 다이아몬드 상 탄소막은 sp3 혼성 구조를 가질 수 있으며, 상기 sp3 혼성 구조는 sp2 혼성 구조에 비해 경도가 증가할 뿐 아니라 투명성도 증가될 수 있다. 따라서, 기판(W) 상에 형성된 다이아몬드상 탄소막은 고투명도를 가지며, 탄소 밀도가 높아 하드 마스크막으로 사용될 경우 높은 식각 선택비를 가질수 있다.
예시적인 실시예들에 있어서, 상기 바이어스 파워는 상기 다이아몬드 상 탄소막의 밀도 혹은 두께를 고려하여 조정되어 인가될 수 있다. 예를 들어, 상기 다이아몬드 상 탄소막을 고밀도로 형성하기 위해서는, 상기 바이어스 파워가 약 900W 내지 약 1100W 범위로 인가될 수 있다. 상기 다이아몬드 상 탄소막의 두께를 두껍게 형성하기 위해서는, 상기 바이어스 파워가 상기 고밀도 범위를 벗어난 약 500W 내지 약 900W 혹은 약 1100W 내지 약 2000W의 범위로 조절되어 인가될 수 있다.
비정질 탄소막을 사용하여 하드 마스크막을 형성하는 경우, 예를 들어 약 350℃ 이하의 저온에서 형성될 때, 상기 하드 마스크막의 투명도가 향상되나(약 0.01의 낮은 흡수 계수(k)를 가짐) 탄소 밀도가 저하되어 적절한 식각 선택비를 확보하지 못할 수 있다. 반면, 예를 들어 약 550℃ 이상의 고온에서 형성될 때, 상기 하드 마스크막의 탄소 밀도는 높아질 수 있으나, 투명도가 저하(약 0.4의 높은 흡수계수를 가짐)되어 마스크 정렬 상에 문제가 발생하여 상기 하드 마스크막을 사용하여 식각 공정 수행시 패턴 불량이 발생할 수 있다.
예시적인 실시예들에 따르면, 유도 결합 플라즈마(ICP) 증착 장치를 사용하여 하드 마스크막으로 제공되는 다이아몬드 상 탄소막 형성시, 기판(W)의 온도를 상대적으로 저온 조건으로 유지한다. 따라서, 수득되는 다이아몬드 상 탄소막의 투명도를 향상시킬 수 있다. 예시적인 실시예들에 따르면, 상기 다이아몬드 상 탄소막의 흡수 계수(k)는 0.05 내지 0.09의 범위로 조절될 수 있다.
또한, 소스 파워와 바이어스 파워를 적절히 조절하여, 상기 다이아몬드 상 탄소막의 결정화도 및 탄소 밀도를 향상시킴으로써 높은 식각 선택비를 갖는 탄소계 하드 마스크막을 형성할 수 있다.
추가적으로, 전술한 바와 같이 탄화수소 화합물 가스를 포함하는 반응 가스에 붕소 함유 가스를 더 포함시킴으로써, 상기 다이아몬드 상 탄소막의 결정화도를 더욱 향상시킬 수 있다. 또한, 상기 붕소 함유 가스를 첨가함에 따라, 상기 다이아몬드 상 탄소막에 잔류하는 응력을 감소시킬 수 있다. 상기 잔류 응력은 충분한 두께의 하드 마스크막이 형성되는 것을 방해하며, 이에 따라 높은 종횡비를 갖는 패턴 형성이 곤란해질 수 있다. 상기 붕소 함유 가스는 상기 탄화수소 화합물 가스에 첨가되어 상기 다이아몬드 탄소막의 sp3 혼성 구조는 변형시키지 않으면서, 상기 다이아몬드 탄소막 상에 존재하는 잔류 응력을 효과적으로 해소할 수 있다.
상기 기판(W) 상에 상기 다이아몬드 상 탄소막의 증착 공정이 완료되면, 상기 증착 공정에 사용된 반응 가스의 주입을 차단한다(단계 S160).
바이어스 파워를 끄고(단계 S170), 이어서 공정 챔버(110) 내부의 공정 가스 및 반응 잔류물을 공정 챔버(110) 외부로 펌핑하여 진공 상태로 형성한 후, 증착 공정이 완료된 기판(W)을 공정 챔버(110)로부터 언로딩한다(단계 S180).
상술한 바와 같이, 예시적인 실시예들에 따르면 상기 유도결합 플라즈마(ICP) 소스를 이용하여 높은 플라즈마 밀도를 유지하면서 상기 탄화수소 화합물 가스의 활성화를 유도할 수 있어 상기 다이아몬드 상 탄소막을 빠른 속도로 증착할 수 있다. 또한, 상기 바이어스 파워를 조절하여 기판 상에 적절한 이온 충격(ion bombardment) 에너지를 부여함으로써 상기 다이아몬드상 탄소막의 결정도를 향상시킬 수 있다. 따라서, 원하는 투명도 및 식각 선택비를 갖는 하드 마스크막을 형성할 수 있다.
도 3은 종래의 바이어스 파워 없이 형성된 비정질 탄소막(ACL)의 탄소 밀도와 본 발명의 실시예들에 따라 바이어스 파워의 인가와 함께 유도결합 플라즈마를 이용하여 형성된 다이아몬드 상 탄소(ICP-DLC)막의 탄소 밀도를 나타낸 그래프이다. 이때, 도 3에서, '▲'와 '●'는 각각 약 350℃의 저온 및 약 550℃의 고온에서 바이어스 파워 없이 형성된 저온 비정질 탄소막(LT-ACL) 및 고온 비정질 탄소막(HT-ACL)의 밀도를 나타내며, '■'는 약 75℃ 정도의 저온에서 바이어스 파워를 500W, 1000W, 3000W, 7000W의 순으로 인가하면서 예시적인 실시예들에 따른 유도결합 플라즈마를 이용한 다이아몬드 상 탄소(ICP-DLC)막을 형성하는 경우의 탄소 밀도를 나타낸다.
도 3을 참조하면, 상기 ICP-DLC 막의 증착 결과, 상기 바이어스 파워를 1000W로 인가할 때까지는 탄소 밀도가 증가되다가 1000W 보다 더 높게 인가할 경우에 탄소 밀도가 감소되고 있음을 확인하였다. 따라서, 상기 바이어스 파워를 약 1000W로 조절할 때 상기 ICP-DLC막의 탄소 밀도가 약 1.55g/cc로 최대값을 가짐을 확인할 수 있었다.
반면에, 종래에 사용되던 비정질 탄소막의 탄소 밀도는 고온 ACL 및 저온 ACL에서 각각 약 1.36g/cc 및 약 1.28g/cc로 나타나고 있다. 즉, 투명도가 우수(k=0.1)한 저온 ACL에서는 탄소 함유량 혹은 탄소 밀도가 낮음에 따라 식각 선택비가 낮아 종횡비가 큰 구조물을 형성하기 위한 식각 마스크로 사용하기 어렵다. 한편, 고온 ACL은 흡수계수가 높기(k=0.4) 때문에 높은 투명도를 가지기 어렵다.
따라서, 상기 고온 ACL 및 저온 ACL에 비해 상기 ICP-DLC막을 형성한 경우, 바이어스 파워의 조절 등을 통해 투명도가 우수하면서도 상기 고온 ACL 보다도 탄소 밀도가 높은 고 식각 선택비의 하드 마스크막을 수득할 수 있다.
도 4는 반응 가스에 붕소 함유 가스를 더 포함시켜 형성된 하드 마스크막의 식각 선택비를 나타내는 그래프이다.
도 4에서, HT-ACL 및 LT-ACL은 각각 약 350℃의 저온 및 약 550℃의 고온에서 바이어스 파워 없이 형성된 고온 비정질 탄소막 및 저온 비정질 탄소막을 나타낸다. 하드 마스크막 1 및 하드 마스크막 2는 각각 예시적인 실시예들에 따라 반응 가스로서 탄화수소 화합물 가스와 함께 25sccm 및 50sccm의 BF3 가스를 도입하여 형성된 다이아몬드 상 탄소막을 포함하는 하드 마스크막을 나타낸다. 이 때 바이어스 파워는 1000W로 유지하였다.
상기의 HT-ACL, LT-ACL, 하드 마스크막 1 및 하드 마스크막 2에 대해 동일한 조건으로 플라즈마 에칭 공정을 수행한 후 식각율을 측정하여 도시하였다. 각 막들의 식각율은 HT-ACL의 식각율을 1로 하여 환산된 비율로 표시하였다.
도 4를 참조하면, 하드 마스크막 1 및 하드 마스크막 2 모두 LT-ACL 보다 낮은 식각율을 보였으며, 특히 하드 마스크막 2의 경우 HT-ACL의 식각율에 비해 약 40% 정도 낮은 식각율(약 0.6)을 나타냈다. 즉, HT-ACL에 비해 식각 선택비가 약 40% 향상되었음을 알 수 있다.
도 5 내지 도 10은 예시적인 실시예들에 따른 패턴 형성방법을 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 10은 예시적인 실시예들에 따라 트렌치 혹은 콘택 홀을 형성하는 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 기판(200) 상에 절연막(210)을 형성하고, 절연막(210) 상에 고투명도를 가지며, 비정질 탄소막에 비해 식각 선택비가 증가된 하드 마스크막(220)을 형성한다.
기판(200) 상에는 반도체 소자를 구성하는 트랜지스터와 같은 스위칭 소자들, 불순물 영역, 비트 라인 등과 같은 도전성 패턴들 등을 포함하는 하부 구조물이 형성되어 있을 수 있다.
절연막(210)은 상기 하부 구조물을 덮도록 형성될 수 있다. 절연막(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 절연 물질을 사용하여 화학 기상 증착(chemecal vapor deposition: CVD), 플라즈마 강화 화학 기상 증착(plasam enhanced chemical vapor deposition: PECVD) 공정, 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정, 스핀 코팅(spin coating) 공정 등을 통해 형성될 수 있다. 또한, 절연막(210)은 평탄한 상부면을 갖도록 형성할 수 있으며, 이를 위해 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정, 에치-백(etch-back) 공정 등을 더 수행할 수도 있다.
하드 마스크막(220)은 도 2를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다. 예를 들어, 하드 마스크막(220)은 도 1 및 도 2를 참조로 설명한 유도결합 플라즈마(ICP)를 이용한 증착 장치를 사용한 증착 공정, 예를 들면, ICP-PECVD 공정을 통해 다이아몬드 상 탄소막으로 형성될 수 있다. 이때, 플라즈마를 생성하기 위한 공정 가스로는 헬륨(He) 가스 및 아르곤(Ar) 가스를 사용할 수 있으며, 플라즈마화된 상기 공정 가스 입자들과의 충돌에 의해 활성화되어 절연막(210) 상에 하드 마스크막(220)을 형성하는 반응 가스로서 C3H6, C4H8, C6H12와 같은 탄화수소 화합물 가스를 사용할 수 있다. 일 실시예에 따르면, 상기 반응 가스는 보란(borane, BH3), 디보란(dibrane, B2H6), 삼불화붕소(boron trifluoride, BF3) 등과 같은 붕소 함유 가스를 더 포함할 수 있다. 상기 반응 가스는 상기 붕소 함유 가스 외에 수소(H2) 가스를 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 상기 유도결합 플라즈마(ICP)를 이용한 증착 공정에서, 기판(200)에 약 500W 내지 약 2000W 범위의 바이어스 파워를 인가할 수 있으며, 상기 반응 가스는 절연막(210)의 전면으로 균일하게 제공되도록 기판(W) 상부와 측부 양측을 통해 제공될 수 있다. 일 실시예에 따르면, 하드 마스크막(220)은 약 1500Å 내지 약 2500Å의 두께로 형성될 수 있다.
하드 마스크막(220)은 흡수계수인 k가 0.05 내지 0.09의 범위로 낮은 값을 가지므로, 고투명도를 가질수 있다. 또한, 탄소 밀도가 1.4 g/cc 내지 1.7g/cc의 범위로서 종래의 비정질 탄소막에 비해 큰 식각 선택비를 갖도록 형성될 수 있다.
도 6을 참조하면, 하드 마스크막(220) 상에 반사 방지막(230) 및 포토레지스트막(240)을 순차적으로 형성한다.
반사 방지막(230)은 하드 마스크막(220) 상에서 후속의 노광 공정시 발생하는 빛의 반사를 방지하는 역할을 하며, 상기 노광 공정후 현상 공정수행시 하드 마스크막 패턴의 측벽에 발생할 수 있는 스탠딩 웨이브 현상(standing wave effect)을 감소시킨다. 일 실시예에 있어서, 반사 방지막(230)은 빛의 반사를 효과적으로 방지하기 위하여 약 300Å 내지 약 450Å의 두께로 형성될 수 있다.
포토레지스트막(240)은 반사 방지막(230) 상에 포지티브형 포토레지스트 조성물 혹은 네거티브형 포토레지스트 조성물을 스핀 코팅하여 형성될 수 있다. 예를 들어, 상기 포지티브형 포토레지스트 조성물은 아세탈형, T-BOC형, 아크릴레이트형 물질 또는 이들의 혼합물을 포함할 수 있다. 포토레지스트막(240)은 약 1500Å 내지 약 2500Å의 두께로 형성될 수 있다.
도 7을 참조하면, 포토레지스트막(240) 상에 노광 및 현상 공정을 수행하여 포토레지스트막 패턴(245)을 형성한다. 포토레지스트막 패턴(245)을 상술한 노광 및 현상 공정을 통해 부분적으로 제거하여 제1 개구부(250)를 형성할 수 있다. 이어서, 포토레지스트 패턴(245)을 식각 마스크 패턴으로 사용한 식각 공정을 통해 반사방지막(230)을 부분적으로 제거하여 반사 방지막 패턴(235)을 형성할 수 있다.
도 8을 참조하면, 포토레지스트 패턴(245) 및 반사 방지막 패턴(235)을 식각 마스크로 사용하여 하드 마스크막(220)을 부분적으로 제거함으로써하드 마스크막 패턴(225)을 형성한다. 상기 식각 공정 중, 포토레지스트 패턴(245) 및 반사 방지막 패턴(235)은 대부분 제거될 수 있다. 하드 마스크막 패턴(225)이 형성됨에 따라, 절연막(210) 상면의 일부 영역을 노출시키는 제2 개구부(255)가 형성될 수 있다.
도 9를 참조하면, 하드 마스크막 패턴(225)을 식각 마스크로 이용하여 절연막(210)에 식각 공정을 수행함으로써, 절연막(210) 내에 트렌치(260)를 형성한다. 트렌치(260)에는 종횡비가 큰 배선 구조물(도시되지 않음), 도전 패턴(도시되지 않음) 등이 형성될 수 있다. 이때, 하드 마스크막 패턴(225)은 고투명도를 유지하면서도 종래의 비정질 탄소막을 포함하는 하드 마스크막에 비해 탄소 밀도가 높아 절연막(210)에 대하여 높은 식각 선택비를 가질 수 있다. 따라서, 하드 마스크막 패턴(225)을 사용하여 절연막(210)의 내부에 선폭이 작고 큰 깊이를 갖는 트렌치(260)를 형성할 수 있다.
도 10을 참조하면, 하드 마스크막 패턴(225)을 식각 마스크로 사용하여, 절연막(210)을 부분적으로 식각함으로써, 기판(200)의 소정 영역을 노출시키는 콘택 홀(265)을 형성할 수도 있다. 예시적인 실시예들에 따르면, 콘택 홀(265)에 의해 기판(200) 상의 불순물 영역과 같은 도전 영역이 노출될 수 있다. 콘택 홀(265) 내부에는 상기 도전 영역과 전기적으로 연결되는 콘택, 플러그 등과 같은 도전성 구조물(도시되지 않음)이 형성될 수 있다. 상기 도전성 구조물은 디램(dynamic random access memory: DRAM) 소자의 커패시터 콘택, 수직형 반도체 소자의 채널, 디램 소자, 플래시 메모리 소자 등과 같은 각종 반도체 소자의 비트라인 콘택 등으로 제공될 수 있다.
도 11 내지 도 15는 예시적인 실시예들에 따른 패턴 형성 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 11 내지 도 15는 예시적인 실시예들에 따라 게이트 구조물을 형성하는 방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 기판(300) 상에 게이트 절연막(310), 게이트 도전막(320) 및 게이트 마스크막(330)을 순차적으로 적층한다.
기판(300)은 단결정 실리콘 기판 등과 같은 반도체 기판을 포함할 수 있다. 게이트 절연막(310)은 실리콘 산화물 등과 같은 절연 물질을 사용하여 CVD 공정 등을 통해 증착하거나, 기판(300) 상면을 열산화킴으로써 형성될 수 있다. 게이트 도전막(320)은 도핑된 폴리실리콘 또는 텅스텐과 같은 금속을 사용하여 CVD 공정, 물리 기상 증착(physical vapor deposition, PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(atomic layer deposition, ALD) 공정 등을 통해 형성될 수 있다. 게이트 마스크막(330)은 실리콘 질화물을 사용하여 CVD 공정 등을 통해 형성될 수 있다.
도 12를 참조하면, 게이트 마스크막(330) 상에 하드 마스크막(340)을 형성하고, 하드 마스크막(340) 상에 순차적으로 반사 방지막 패턴(355) 및 포토레지스트막 패턴(365)을 형성한다.
하드 마스크막(340)은 도 2를 참조로 설명한 공정 또는 도 5를 참조로 설명한 하드 마스크막(220)을 형성하는 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 형성될 수 있다.
반사 방지막 패턴(355) 및 포토레지스트막 패턴(365)은 도 5 내지 도 7을 참조로 설명한 반사방지막 패턴(235) 및 포토레지스트 패턴(245) 형성 공정과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
도 13을 참조하면, 포토레지스트막 패턴(365) 및 반사 방지막 패턴(355)을 식각 마스크로 사용하여 하드 마스크막(340)을 식각함으로써 하드 마스크막 패턴(345)을 형성한다. 상기 식각 공정 중에 포토레지스트막 패턴(365) 및 반사 방지막 패턴(355)은 대부분 제거될 수 있다.
도 14를 참조하면, 하드 마스크막 패턴(345)을 식각 마스크로 사용하여, 게이트 마스크막(330)을 식각함으로써 게이트 마스크(335)를 형성한다. 계속하여, 하드 마스크막 패턴(345) 및 게이트 마스크(335)를 식각 마스크로 사용하여 게이트 도전막(320) 및 게이트 절연막(310)을 순차적으로 식각함으로써, 게이트 전극(325) 및 게이트 절연막 패턴(315)을 형성한다. 상기 식각 공정 중, 하드 마스크막 패턴(345)은 높은 식각 선택비를 가지므로 실질적으로 제거되지 않을 수 있다. 따라서, 하드 마스크막 패턴(345)은 상기 식각 공정 완료 후에 애싱 공정, 스트립 공정 등을 통해 제거될 수 있다.
도 15를 참조하면, 기판(300) 및 게이트 절연막 패턴(315), 게이트 전극(325) 및 게이트 마스크(335)의 측벽 상에 스페이서(370)를 형성한다. 스페이서(370)는 기판(300) 상에 게이트 절연막 패턴(315), 게이트 전극(325) 및 게이트 마스크(335)를 덮는 스페이서막을 형성하고 상기 스페이서막에 대해 이방성 식각공정을 수행하여 형성될 수 있다. 이에 따라, 게이트 절연막 패턴(315), 게이트 전극(325), 게이트 마스크(335) 및 스페이서(370)를 포함하는 게이트 구조물(375)이 형성될 수 있다.
예시적인 실시예들에 따르면, 식각 마스크로 사용되는 하드 마스크막(340) 및 하드 마스크막 패턴(345)은 다이아몬드 상 탄소막으로 형성되어 높은 식각 선택비를 가지며, 고투명도를 가진다. 따라서, 패턴 흠결 및 정렬 오차가 없는 게이트 구조물(375)을 형성할 수 있다.
도 11 내지 도 15를 참조로 설명한 게이트 구조물 형성 방법은 플래시 타입의 메모리 소자의 게이트 구조물 형성을 위해 사용될 수도 있다. 예를 들어, 상기 게이트 구조물 형성 방법은 터널 절연막 패턴, 플로팅 게이트, 유전막 패턴 및 콘트롤 게이트가 적층된 플로팅 게이트형 메모리 소자의 게이트 구조물 또는 터널 절연막 패턴, 전하 트랩핑막 패턴, 차단막 패턴 및 게이트 전극을 포함하는 전하 트랩형 메모리 소자의 게이트 구조물 형성을 위해 사용될 수도 있다.
도 16 내지 도 20은 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 16 내지 도 20은 디램 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16을 참조하면, 기판(400) 상에 소자 분리막(402)을 형성한다. 소자 분리막(402)은 얕은 트렌치 소자 분리(shallow trench isolation : STI) 공정을 통해 형성될 수 있다.
소자 분리막(402)이 형성된 기판(400) 상에 게이트 절연막 패턴(411), 게이트 전극(413), 게이트 마스크(415) 및 스페이서(417)를 포함하는 게이트 구조물(419)을 형성한다. 예시적인 실시예들에 따르면, 게이트 구조물(419)은 도 11 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
게이트 구조물(419)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해 게이트 구조물(419)과 인접한 기판(400) 상부에 제1 및 제2 불순물 영역(404, 405)을 형성한다. 게이트 구조물(419)과 제1 및 제2 불순물 영역(404, 405)은 트랜지스터를 형성할 수 있으며, 제1 및 제2 불순물 영역(404, 405)은 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
도 17을 참조하면, 기판(400) 상에 게이트 구조물들(419)을 덮는 제1 층간 절연막(420)을 형성한다. 제1 층간 절연막(420)을 부분적으로 식각하여 제1 및 제2 불순물 영역들(404, 405)을 노출시키는 제1 콘택 홀들(425)을 형성한다. 예시적인 실시예들에 있어서, 제1 콘택 홀들(425)은 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
이후, 제1 층간 절연막(420) 상에 제1 콘택 홀들(425)을 채우는 제1 도전막을 형성하고, 상기 제1 도전막의 상부를 CMP 공정 및/또는 에치-백 공정 등을 통해 연마함으로써, 제1 및 제2 플러그들(427, 429)을 형성할 수 있다. 제1 및 제2 플러그들(427, 429)은 각각 제1 및 제2 불순물 영역(404, 405)에 접촉할 수 있다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다.
도 18을 참조하면, 제1 플러그(427)에 접촉하는 제2 도전막(도시하지 않음)을 제1 층간 절연막(420) 상에 형성하고 이를 패터닝함으로써 비트 라인(도시하지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 이 경우, 제1 플러그(427)는 비트 라인 콘택으로 제공될 수 있다.
이후, 상기 비트 라인을 커버하는 제2 층간 절연막(430)을 제1 층간 절연막(420) 상에 형성한다. 제2 층간 절연막(430)을 부분적으로 식각하여 제2 플러그(429)를 노출시키는 제2 콘택 홀들(435)을 형성한다. 상기 제2 콘택 홀들(435)은 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
제2 층간 절연막(430) 상에 제2 콘택 홀들(435)을 채우는 제3 도전막을 형성하고, 상기 제3 도전막의 상부를 CMP 공정 및/또는 에치-백 공정 등을 통해 연마함으로써, 제3 플러그(439)을 형성할 수 있다. 제2 및 제3 플러그들(429, 439)은 커패시터 콘택으로 기능할 수 있다. 이와는 달리, 제2 플러그(429)를 별도로 형성하지 않고, 제1 및 제2 층간 절연막들(420, 430)을 관통하면서 제2 불순물 영역(405)에 직접 접촉하도록 제3 플러그(439)를 형성할 수도 있다. 이 경우, 제3 플러그(439)는 단독으로 커패시터 콘택으로 기능할 수 있다.
도 19를 참조하면, 제2 층간 절연막(430) 상에 식각 저지막(도시되지 않음) 및 몰드막(도시되지 않음)을 형성하고, 상기 몰드막 및 상기 식각 저지막의 일부를 제거하여 제3 플러그(439)의 상면을 노출시키는 개구부(도시되지 않음)를 형성한다. 상기 몰드막은 실리콘 산화물을 사용하여 형성될 수 있으며, 상기 식각 저지막은 실리콘 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서. 상기 개구부는 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
상기 개구부의 내벽 및 상기 몰드막의 상면을 따라 하부 전극막을 형성한다. 상기 하부 전극막은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다. 상기 하부 전극막 상에 실리콘 산화물을 사용하여 희생막(도시되지 않음)을 형성한 후, 상기 몰드막의 상면이 노출되도록 상기 희생막 및 하부 전극막의 일부를 제거한다. 이로써, 상기 하부 전극막이 노드 분리되어 하부 전극(440)이 형성될 수 있다. 다음에, 상기 희생막 및 상기 몰드막을 제거한다. 예를 들어, 상기 희생막 및 상기 몰드막은 실리콘 산화물에 대해 식각 선택비를 갖는 식각 용액을 사용한 습식 식각 공정을 통해 제거될 수 있다.
도 20을 참조하면, 하부 전극(440)을 커버하는 유전막(450)을 상기 식각 저지막 및 제2 층간 절연막(430) 상에 형성한다. 유전막(450)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다.
유전막(450) 상에 상부 전극(460)을 형성한다. 상부 전극(460)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 루테늄 등과 같은 금속 및/또는 금속 질화물을 사용하여 형성할 수 있다.
이에 따라, 하부 전극(440), 유전막(450) 및 상부 전극(460)을 포함하는 커패시터를 형성할 수 있다.
상술한 바와 같이, 예시적인 실시예들에 따른 패턴 형성 방법, 즉 콘택 홀 혹은 개구부 형성 방법을 사용하여 종횡비가 높은 플러그, 콘택, 커패시터 등을 포함하는 디램 소자를 제조할 수 있다.
도 21 내지 도 29는 다른 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 21 내지 도 29는 수직형 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21을 참조하면, 기판(500) 상에 패드 절연막(505)을 형성하고 패드 절연막(505) 상에 희생막들(507) 및 층간 절연막들(509)을 교대로, 반복 적층한다. 즉, 패드 절연막(505) 상에 제1 희생막(507a)을 형성한 다음 제1 층간 절연막(509a), 제2 희생막(507b) 순으로 막들을 반복 적층한다.
패드 절연막(505)은 희생막(507)이 기판에 직접 접촉할 때 발생되는 스트레스를 억제시킬 수 있으며, 기판(500) 상면을 열산화시켜 형성될 수 있다.
희생막들(507)은 후속 공정에서 제거됨으로써 각 층의 게이트 구조물들이 형성되는 영역을 정의한다. 따라서, 희생막들(507)은 층간 절연막들(509)에 비해 식각 선택비가 높은 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 희생막들(507) 및 층간 절연막들(509)은 각각 실리콘 질화물 및 실리콘 산화물을 사용하여 CVD 공정, PECVD 공정, 스핀 코팅 공정, HDP-CVD 공정 등을 통해 형성될 수 있다.
한편, 희생막들(507)이 제거된 부위에 각 층의 트랜지스터들이 형성되므로, 희생막들(507) 및 층간 절연막들(509)이 각각 적층되는 수는 하나의 셀 스트링 내에 포함되는 트랜지스터의 개수와 동일하거나 더 많게 된다. 구체적으로, 상기 셀 스트링 내에는 셀 트랜지스터뿐 아니라 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터도 구비되어야 하므로, 이를 고려하여 희생막들(507) 및 층간 절연막들(509)이 적층되는 개수가 조절될 수 있다.
본 발명의 실시예에서는 각각 4개의 희생막들(507) 및 층간 절연막들(509)이 적층되는 것으로 설명하지만, 이보다 더 많거나 더 작아질 수 있다.
도 22를 참조하면, 층간 절연막들(509), 희생막들(507) 및 패드 절연막(505)을 순차적으로 식각함으로써 제1 홀(510)을 형성한다. 제1 홀(510)의 저면에는 기판(500) 표면이 노출될 수 있다. 제1 홀(510)은 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 규칙적으로 복수개로 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 홀들(510)은 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
도 23을 참조하면, 제1 홀(510)의 내벽 및 기판(500) 상에 반도체 패턴(515)을 형성한다. 반도체 패턴(515)은 기판(500)에 수직한 방향으로 형성되는 셀 스트링의 액티브 영역 혹은 채널로 제공될 수 있다. 예시적인 실시예들에 따르면, 반도체 패턴(515)은 속이 빈 실린더 형상 혹은 컵 형상을 가질 수 있으며, 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다.
이후, 반도체 패턴(515) 및 최상위의 층간 절연막(509d) 상에 제1 홀(510)을 채우는 절연막을 형성하고 절연막 상부를 연마함으로써 제1 절연막 패턴(520)을 형성할 수 있다.
도 24를 참조하면, 반도체 패턴들(515) 사이에 위치하는 희생막들(507) 및 층간 절연막들(509)을 부분적으로 식각하여 개구부(525)를 형성한다. 개구부(525)는 상기 제2 방향으로 연장되는 형상을 가질 수 있다. 개구부(525)가 형성됨에 따라, 상기 제2 방향으로 연장되는 라인 형상의 희생막 패턴들(530) 및 층간 절연막 패턴들(535)이 형성된다. 희생막 패턴들(530) 및 층간 절연막 패턴들(535)은 반도체 패턴(515)의 외측벽을 둘러싸면서 연장되는 형상을 갖는다. 예시적인 실시예들에 따르면, 개구부(525) 역시 도 5 내지 도 10을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성될 수 있다.
도 25를 참조하면, 개구부(525)의 측벽에 노출되어 있는 희생막 패턴들(530)을 선택적으로 제거한다. 희생막 패턴들(530)은 습식 식각 공정을 수행하여 제거될 수 있다. 희생막 패턴들(530)이 실리콘 질화물을 사용하여 형성된 경우에는 인산 또는 황산을 식각 용액으로 사용하여 제거할 수 있다.
희생막 패턴들(530)이 제거됨에 따라, 반도체 패턴들(515)의 외측벽 상에는 기판(500) 상면에 수직한 방향으로 일정 간격을 두고 이격된 층간 절연막 패턴들(535)이 잔류한다. 희생막 패턴들(530)이 제거된 부위에는 반도체 패턴(515)의 외측벽을 노출하는 그루브(groove)들(527)이 정의된다.
도 26을 참조하면, 반도체 패턴(515)의 노출된 외측벽 및 층간 절연막 패턴들(535)의 표면을 따라 터널 절연막(540), 전하 저장막(542) 및 블로킹 유전막(544)을 순차적으로 형성한다.
터널 절연막(540)은 실리콘 산화물을 사용하여 CVD 공정 등을 수행함으로써 형성될 수 있다. 이와는 달리, 터널 절연막(540)은 그루브들(527)에 의해 노출된 반도체 패턴(515)의 외측벽 상에 열산화 공정을 수행하여 형성될 수도 있다. 이 경우, 터널 절연막(540)은 층간 절연막 패턴들(535) 표면 상에는 형성되지 않을 수 있다.
전하 저장막(542)은 실리콘 질화물과 같은 질화물 혹은 금속 산화물을 사용하여 형성될 수 있다.
블로킹 유전막(544)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 이들은 단독으로 혹은 2 이상을 조합하여 사용될 수 있다.
예시적인 실시예들에 있어서, 전하 저장막(542) 및 블로킹 유전막(544)은 각 층을 따라 연결된 형상을 가질 수 있다.
도 27을 참조하면, 블로킹 유전막(544) 상에, 그루브들(527)을 완전히 채우는 도전막(546)을 형성한다. 이 때, 개구부(525)도 도전막(546)에 의해 부분적으로 채워질 수 있다. 도전막(546)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 ALD 공정, PVD 공정,CVD 공정 등을 통해 형성될 수 있다.
도 28을 참조하면, 도전막(546)을 부분적으로 제거하여, 그루부들(527) 내부에 게이트 전극들(550a~550d)을 각각 형성한다.
구체적으로, 도전막(546)의 상부를 최상위 층간 절연막 패턴(535d)이 노출될 때까지 평탄화한다. 이 때, 층간 절연막 패턴(535d)의 상면에 형성된 터널 절연막(540), 전하 트래핑막(542) 및 블로킹막(544) 부분이 함께 제거될 수 있다. 이 후, 개구부(525) 내에 형성된 도전막(546)을 건식 식각 공정 등을 통해 부분적으로 제거하여 게이트 전극들(550a~550d)을 형성할 수 있다. 이 때, 기판(500) 상면에 형성된 터널 절연막(540), 전하 저장막(542) 및 블로킹 유전막(544) 부분도 함께 제거될 수 있다.
도시되지는 않았으나, 도전막(546)에 대한 식각 공정을 수행할 때, 층간 절연막 패턴들(535) 측벽 상에 형성되어 있는 터널 절연막(540), 전하 저장막(542) 및 블로킹 유전막(544) 부분들도 함께 제거될 수 있다. 이 경우, 각 층의 터널 절연막(540), 전하 저장막(542) 및 블로킹 유전막(544)들은 서로 분리될 수 있다.
이에 따라, 각 층의 그루부(527) 내부에는 터널 절연막(540), 전하 저장막(542), 블로킹 유전막(544) 및 게이트 전극(550)이 순차적으로 적층된 게이트 구조물이 형성될 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 게이트 전극(550a)은 그라운드 선택 라인(ground selection line :　GSL)을 형성하고, 최상부에 형성되는 게이트 전극(550d)은 스트링 선택 라인(string selection line : SSL)을 형성할 수 있다. 또한, 상기 최상부 및 최하부 게이트 전극 사이의 2개의 게이트 전극들(550b, 550c)은 워드 라인으로 제공될 수 있다.
다시 도 28을 참조하면, 개구부(525) 저면에 노출된 기판(500)에 불순물을 도핑함으로써, 소오스 라인(S/L)으로 제공되는 불순물 영역(560)을 형성한다. 예를 들면, 기판(500)에 N형 불순물을 도핑함으로써 불순물 영역(560)을 형성할 수 있다. 또한, 상기 소오스 라인(S/L)의 저항을 감소시키도록 불순물 영역(560) 상에 금속 실리사이드 패턴(565)을 더 형성할 수도 있다.
도 29를 참조하면, 개구부(525)을 채우는 절연막을 형성하고, 연마 공정에 의해 평탄화함으로써 개구부(525) 내부에 제2 절연막 패턴(570)을 형성한다. 반도체 패턴들(515), 제1 절연막 패턴(520), 제2 절연막 패턴(570) 및 층간 절연막 패턴(535d) 상에 상부 층간 절연막(575)을 형성한다. 상부 층간 절연막(575)을 관통하여 반도체 패턴(515)과 접촉하는 비트 라인 콘택(580)을 형성한다. 이어서, 비트 라인 콘택(580)과 전기적으로 연결되는 비트 라인(585)을 형성한다. 비트 라인(585)은 상기 제1 방향으로 연장되는 라인 형상을 가지고, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 비트 라인 콘택(580) 및 비트 라인(585)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
상술한 바와 같이 예시적인 실시예들에 따른 패턴 형성 방법을 사용하여 종횡비가 높은 반도체 패턴 혹은 채널을 포함하는 수직형 메모리 소자를 제조할 수 있다.
본 발명의 예시적인 실시예들에 따른 하드 마스크막 및 이를 이용한 패턴 형성 방법은 상술한 디램 및 수직형 메모리 소자 뿐만 아니라, 다양한 반도체 소자의 제조에 활용될 수 있다. 예를 들어, 플래시 메모리 소자의 게이트 구조물 혹은 비트 라인 콘택 등을 형성하는데 활용될 수도 있다. 또한, 피램(phase change random access memory: PRAM) 소자의 다이오드와 같은 도전 패턴 형성을 위한 콘택 홀을 형성하기 위해 활용될 수도 있다.
본 발명의 실시예들에 따른 유도결합 플라즈마를 이용한 탄소계 하드 마스크막은 높은 투명성을 가지며, 탄소 밀도가 높아 식각 선택비가 높은 식각 마스크로 활용될 수 있다. 상기 하드 마스크막을 사용하여 도전 콘택, 비트 라인 콘택, 게이트 구조물 등 다양한 반도체 소자의 높은 종횡비를 갖는 패턴들을 형성할 수 있다.
100: 유도결합 플라즈마(ICP)를 이용한 증착 장치
W, 200, 300, 400: 기판 104: 하부 전극
106: 상부 전극 108: 저온 유지부
110: 공정 챔버 112: 바이어스 파워부
114: 소스 파워부 116: 가스 제공부
120: 펌프 210: 절연막
220: 하드 마스크막 225, 345: 하드 마스크막 패턴
230: 반사방지막 235, 355: 반사 방지막 패턴
240: 포토레지스트막 245, 365: 포토레지스트막 패턴
250: 제1 개구부 255: 제2 개구부
260: 트렌치 265: 콘택 홀
310: 게이트 절연막 315: 게이트 절연막 패턴
320: 게이트 도전막 325: 게이트 전극
330: 게이트 마스크막 340: 하드 마스크막
370: 스페이서 375: 게이트 구조물
402: 소자 분리막 404: 제1 불순물 영역
405: 제2 불순물 영역 411: 게이트 절연막 패턴
413: 게이트 전극 415: 게이트 마스크
417: 스페이서 419: 게이트 구조물
420: 제1 층간 절연막 425: 제1 콘택 홀
427: 제1 플러그 429: 제2 플러그
430: 제2 층간 절연막 435: 제2 콘택 홀
439: 제3 플러그 440: 하부 전극
450: 유전막 460: 상부 전극
505 : 패드 절연막 507 : 희생막
509 : 층간 절연막 510 : 제1 홀
515 : 반도체 패턴 520 : 제1 절연막 패턴
525 : 개구부 527 : 그루브
530 : 희생막 패턴 535 : 층간 절연막 패턴
540 : 터널 절연막 542 : 전하 저장막
544 : 블로킹 유전막 546 : 도전막
550 : 게이트 전극 560 : 불순물 영역
570 : 제2 절연막 패턴 575 : 상부 층간 절연막
580 : 비트 라인 콘택 585 : 비트 라인

Claims (10)

  1. 상부 전극 및 하부 전극을 구비하는 공정 챔버를 포함하는 유도결합 플라즈마(Induced Coupled Plasma) 증착 장치의 상기 하부 전극 상에 기판을 로딩하는 단계;
    상기 공정 챔버 내에 플라즈마를 발생시키는 단계;
    상기 공정 챔버 내에 탄화수소 화합물 가스를 포함하는 반응 가스를 분사하여 상기 플라즈마와 충돌시킴으로써, 활성화된 반응 가스를 형성하는 단계; 및
    상기 하부 전극에 바이어스 파워를 인가하여, 상기 기판 상에 상기 활성화된 반응 가스로부터 다이아몬드 상 탄소막을 증착하는 단계를 포함하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  2. 제1항에 있어서, 상기 하부 전극에 인가되는 상기 바이어스 파워는 500W 내지 2000W인 것을 특징으로 하는 하드 마스크막 제조 방법.
  3. 제2항에 있어서, 상기 하부 전극에 인가되는 상기 바이어스 파워는 900W 내지 1100W인 것을 특징으로 하는 하드 마스크막 제조 방법.
  4. 제1항에 있어서, 상기 탄화수소 화합물 가스는 C3H6, C4H8 및 C6H12의 화학식을 갖는 탄화수소 화합물로 구성된 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  5. 제1항에 있어서, 상기 다이아몬드 상 탄소막은 0.05 내지 0.09의 범위의 흡수계수(k)를 갖도록 형성되는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  6. 제1항에 있어서, 상기 다이아몬드 상 탄소막은 1.4g/cc 내지 1.7g/cc 범위의 탄소 밀도를 갖도록 형성되는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  7. 제1항에 있어서, 상기 기판은 75℃ 내지 300℃의 온도를 유지하는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  8. 제1항에 있어서, 상기 반응 가스는 붕소 함유 가스를 더 포함하는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  9. 제8항에 있어서, 상기 붕소 함유 가스는 보란(borane, BH3), 디보란(dibrane, B2H6) 및 삼불화붕소(boron trifluoride, BF3)로 구성된 그룹에서 선택되는 적어도 하나의 화합물을 포함하는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
  10. 제8항에 있어서, 상기 반응 가스는 수소 가스를 더 포함하는 것을 특징으로 하는 유도결합 플라즈마를 이용한 탄소계 하드 마스크막 제조 방법.
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069061A (ko) * 2014-12-05 2016-06-16 주식회사 무한 투명 하드 마스크의 제조 방법 및 제조 장치
WO2016154305A1 (en) * 2015-03-23 2016-09-29 Applied Materials, Inc. Defect planarization
KR20170005231A (ko) * 2015-07-01 2017-01-12 삼성전자주식회사 반도체 소자의 제조방법
WO2018199508A1 (ko) * 2017-04-29 2018-11-01 주식회사 테스 플라즈마 처리장치 및 이를 이용한 탄소막의 증착방법
WO2019199681A1 (en) * 2018-04-09 2019-10-17 Applied Materials, Inc. Carbon hard masks for patterning applications and methods related thereto
CN112490118A (zh) * 2019-09-12 2021-03-12 长鑫存储技术有限公司 半导体器件、硬掩膜结构及硬掩膜结构的制造方法
US11043372B2 (en) 2017-06-08 2021-06-22 Applied Materials, Inc. High-density low temperature carbon films for hardmask and other patterning applications
US11158507B2 (en) 2018-06-22 2021-10-26 Applied Materials, Inc. In-situ high power implant to relieve stress of a thin film
US11270905B2 (en) 2019-07-01 2022-03-08 Applied Materials, Inc. Modulating film properties by optimizing plasma coupling materials
US11421324B2 (en) 2020-10-21 2022-08-23 Applied Materials, Inc. Hardmasks and processes for forming hardmasks by plasma-enhanced chemical vapor deposition
US11560626B2 (en) 2019-05-24 2023-01-24 Applied Materials, Inc. Substrate processing chamber
US11603591B2 (en) 2018-05-03 2023-03-14 Applied Materials Inc. Pulsed plasma (DC/RF) deposition of high quality C films for patterning
US11664214B2 (en) 2020-06-29 2023-05-30 Applied Materials, Inc. Methods for producing high-density, nitrogen-doped carbon films for hardmasks and other patterning applications
US11664226B2 (en) 2020-06-29 2023-05-30 Applied Materials, Inc. Methods for producing high-density carbon films for hardmasks and other patterning applications
WO2023147255A1 (en) * 2022-01-27 2023-08-03 Applied Materials, Inc. In situ nucleation for nanocrystalline diamond film deposition
US11842897B2 (en) 2018-10-26 2023-12-12 Applied Materials, Inc. High density carbon films for patterning applications

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160069061A (ko) * 2014-12-05 2016-06-16 주식회사 무한 투명 하드 마스크의 제조 방법 및 제조 장치
WO2016154305A1 (en) * 2015-03-23 2016-09-29 Applied Materials, Inc. Defect planarization
US9646818B2 (en) 2015-03-23 2017-05-09 Applied Materials, Inc. Method of forming planar carbon layer by applying plasma power to a combination of hydrocarbon precursor and hydrogen-containing precursor
US11393827B2 (en) 2015-07-01 2022-07-19 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device
KR20170005231A (ko) * 2015-07-01 2017-01-12 삼성전자주식회사 반도체 소자의 제조방법
US11882691B2 (en) 2015-07-01 2024-01-23 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor device
WO2018199508A1 (ko) * 2017-04-29 2018-11-01 주식회사 테스 플라즈마 처리장치 및 이를 이용한 탄소막의 증착방법
US11043372B2 (en) 2017-06-08 2021-06-22 Applied Materials, Inc. High-density low temperature carbon films for hardmask and other patterning applications
WO2019199681A1 (en) * 2018-04-09 2019-10-17 Applied Materials, Inc. Carbon hard masks for patterning applications and methods related thereto
US11469097B2 (en) 2018-04-09 2022-10-11 Applied Materials, Inc. Carbon hard masks for patterning applications and methods related thereto
US11784042B2 (en) 2018-04-09 2023-10-10 Applied Materials, Inc. Carbon hard masks for patterning applications and methods related thereto
US11603591B2 (en) 2018-05-03 2023-03-14 Applied Materials Inc. Pulsed plasma (DC/RF) deposition of high quality C films for patterning
US11158507B2 (en) 2018-06-22 2021-10-26 Applied Materials, Inc. In-situ high power implant to relieve stress of a thin film
US11557478B2 (en) 2018-06-22 2023-01-17 Applied Materials, Inc. In-situ high power implant to relieve stress of a thin film
US11842897B2 (en) 2018-10-26 2023-12-12 Applied Materials, Inc. High density carbon films for patterning applications
US11560626B2 (en) 2019-05-24 2023-01-24 Applied Materials, Inc. Substrate processing chamber
US11270905B2 (en) 2019-07-01 2022-03-08 Applied Materials, Inc. Modulating film properties by optimizing plasma coupling materials
CN112490118B (zh) * 2019-09-12 2022-05-17 长鑫存储技术有限公司 半导体器件、硬掩膜结构及硬掩膜结构的制造方法
CN112490118A (zh) * 2019-09-12 2021-03-12 长鑫存储技术有限公司 半导体器件、硬掩膜结构及硬掩膜结构的制造方法
US11664226B2 (en) 2020-06-29 2023-05-30 Applied Materials, Inc. Methods for producing high-density carbon films for hardmasks and other patterning applications
US11664214B2 (en) 2020-06-29 2023-05-30 Applied Materials, Inc. Methods for producing high-density, nitrogen-doped carbon films for hardmasks and other patterning applications
US11421324B2 (en) 2020-10-21 2022-08-23 Applied Materials, Inc. Hardmasks and processes for forming hardmasks by plasma-enhanced chemical vapor deposition
WO2023147255A1 (en) * 2022-01-27 2023-08-03 Applied Materials, Inc. In situ nucleation for nanocrystalline diamond film deposition
US11946134B2 (en) 2022-01-27 2024-04-02 Applied Materials, Inc. In situ nucleation for nanocrystalline diamond film deposition

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