KR20120100411A - 표시 장치 - Google Patents

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Abstract

표시 장치는 게이트 드라이빙 제어 신호를 생성하는 타이밍 콘트롤러를 포함하는 PCB와, PCB와 전기적으로 연결되고, 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널과, 비표시 영역에 형성된 게이트 내장 블록과, 게이트 드라이빙 제어 신호를 바탕으로 게이트 내장 블록으로 공급하기 위한 게이트 드라이빙 제어 전압을 생성하는 레벨 쉬프터를 포함한다. 또한 레벨 쉬프터는 표시 패널의 일 측에 전기적으로 연결된다.

Description

표시 장치{Liquid crystal display device}
실시예는 표시 장치에 관한 것이다.
정보를 표시할 수 있는 다양한 표시 장치들이 개발되고 있다. 표시장치는, 예컨대 액정 표시 장치(liquid crystal display device), 플라즈마 디스플레이 패널(plasma display panel device), 유기 전계 발광 표시 장치(organic electro-luminescence display device), 전기 영동 표시 장치(electrophoretic display device) 및 반도체 발광 표시 장치(semiconductor light-emitting display device)를 포함한다.
이 중에서, 액정 표시 장치는 화질이 우수하고, 경량, 박형, 저소비 전력 등의 장점을 가져, 대표적인 표시장치로서 각광받고 있다. 일 예로, 액정표시장치는 휴대폰, 네비게이션, 노트북 및 텔레비전에 널리 채용되고 있다.
액정표시장치를 포함한 표시장치는 개략적인 구조로서 정보를 표시하는 표시 패널과, 상기 표시 패널에 제공할 신호를 생성하는 구동 모듈을 포함한다.
구동 모듈에서 다양한 신호들이 생성되어 표시 패널로 제공되므로, 구동 모듈과 표시 패널 자체와 구동 모듈과 표시 패널 사이의 연결부에는 다양한 신호들이 공급되기 위한 다수의 신호 라인들이 형성된다.
하지만, 구동 모듈에 다수의 신호 라인들이 형성되는 경우, 각 신호 라인들로 흐르는 신호들 간의 간섭에 의해 신호의 왜곡 또는 신호의 손실이 발생될 수 있다.
또한, 구동 모듈과 연결부에 다수의 신호 라인들이 차지하는 면적으로 인해, 구동 모듈과 연결부 각각의 사이즈가 증가하고 또 다른 신호 라인들을 구동 모듈 및 연결부에 추가하는데 한계가 있다.
실시예는 신호 라인을 최소화할 수 있는 표시 장치를 제공한다.
실시예는 화질의 품질을 향상시킬 수 있는 표시 장치를 제공한다.
실시예는 설계 마진을 극대화할 수 있는 표시 장치를 제공한다.
실시예에 따르면, 표시 장치는 게이트 드라이빙 제어 신호를 생성하는 타이밍 콘트롤러를 포함하는 PCB; 상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널; 상기 비표시 영역에 형성된 게이트 내장 블록; 및 상기 게이트 드라이빙 제어 신호를 바탕으로 상기 게이트 내장 블록으로 공급하기 위한 게이트 드라이빙 제어 전압을 생성하는 레벨 쉬프터를 포함하고, 상기 레벨 쉬프터는 상기 표시 패널의 일 측에 전기적으로 연결된다.
실시예에 따르면, 표시 장치는 게이트 드라이빙 제어 신호를 생성하는 타이밍 콘트롤러를 포함하는 PCB; 상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널; 상기 비표시 영역에 형성된 게이트 내장 블록; 및 상기 게이트 드라이빙 제어 신호를 바탕으로 상기 게이트 내장 블록으로 공급하기 위한 게이트 드라이빙 제어 전압을 생성하는 레벨 쉬프터를 포함하고, 상기 레벨 쉬프터는 상기 표시 영역의 일 측의 비표시 영역에 상기 게이트 내장 블록과 인접하여 형성된다.
실시예에 따르면, 표시 장치는 제1 및 제2 게이트 드라이빙 제어 신호들을 생성하는 타이밍 콘트롤러를 포함하는 PCB; 상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널; 상기 표시 영역의 제1 측의 비표시 영역에 형성된 제1 게이트 내장 블록; 상기 표시 영역의 제2 측의 비표시 영역에 형성된 제2 게이트 내장 블록; 상기 제1 게이트 드라이빙 제어 신호를 바탕으로 상기 제1 게이트 내장 블록으로 공급하기 위한 제1 게이트 제어 전압을 생성하는 제1 레벨 쉬프터; 및 상기 제2 게이트 드라이빙 제어 신호를 바탕으로 상기 제2 게이트 내장 블록으로 공급하기 위한 제2 게이트 드라이빙 제어 전압을 생성하는 제2 레벨 쉬프터를 포함하고, 상기 제1 및 제2 레벨 쉬프터들은 상기 표시 패널의 제1 및 제2 측들에 전기적으로 연결된다.
실시예에 따르면, 표시 장치는 제1 및 제2 게이트 드라이빙 제어 신호들을 생성하는 타이밍 콘트롤러를 포함하는 PCB; 상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널; 상기 표시 영역의 제1 측의 비표시 영역에 형성된 제1 게이트 내장 블록; 상기 표시 영역의 제2 측의 비표시 영역에 형성된 제2 게이트 내장 블록; 상기 제1 게이트 드라이빙 제어 신호를 바탕으로 상기 제1 게이트 내장 블록으로 공급하기 위한 제1 게이트 제어 전압을 생성하는 제1 레벨 쉬프터; 및 상기 제2 게이트 드라이빙 제어 신호를 바탕으로 상기 제2 게이트 내장 블록으로 공급하기 위한 제2 게이트 드라이빙 제어 전압을 생성하는 제2 레벨 쉬프터를 포함하고, 상기 제1 및 제2 레벨 쉬프터들 각각은 상기 표시 영역의 제1 및 제2 측들의 비표시 영역에 상기 제1 및 제2 게이트 내장 블록과 인접하여 형성된다.
실시예는 액정 표시 패널의 일 측에 레벨 쉬프터 IC를 포함하는 레벨 쉬프터 필름을 연결하거나 액정 표시 패널에 레벨 쉬프터가 형성될 수 있다. 레벨 쉬프터 IC는 입력 측에 비해 출력 측에 더 많은 신호들이 출력되고, 이러한 출력 신호들을 수용하기 위해 많은 신호 라인들이 요구된다. 레벨 쉬프터 IC가 메인 PCB에 형성되는 경우, 레벨 쉬프터 IC의 출력 신호가 이동 경로인 메인 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP에 레벨 쉬프터 IC의 출력 신호를 수용하기 위해 많은 신호 라인들이 형성되어야 한다. 하지만, 실시예와 같이, 레벨 쉬프터 IC 등이 메인 PCB에 실장되지 않음으로써 메인 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP에 레벨 쉬프터 IC의 출력 신호를 수용하기 위해 많은 신호 라인들이 형성될 필요가 없다. 따라서 메인 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP의 설계 마진이 극대화될 수 있고 또한 메인 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP의 사이즈가 최소화될 수 있다.
실시예는 액정 표시 패널의 비표시 영역에 형성된 게이트 내장 블록에 최대한 근접하여 레벨 쉬프터 IC 또는 레벨 쉬프터가 형성됨으로써, 레벨 쉬프터 IC 또는 레벨 쉬프터의 출력 신호가 신호 지연 없이 곧바로 게이트 내장 블록으로 공급될 수 있다. 따라서 실시예는 출력 신호의 지연으로 인한 오동작을 방지하여 화질 품질을 향상시킬 수 있다.
실시예는 게이트 라인들의 양측으로 게이트 하이 전압을 공급할 수 있는 한 쌍의 게이트 내장 블록들이 형성되어, 게이트 라인들의 양측에서 동시에 게이트 하이 전압이 공급됨으로써, 게이트 라인이 길어지더라도 게이트 하이 전압의 신호 지연이 거의 발생되지 않게 되어 화질 품질이 향상될 수 있다.
도 1은 실시예의 제1 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
도 2는 도 1의 액정 표시 장치에서 레벨 쉬프터의 입출력 파형을 도시한 도면이다.
도 3은 실시예의 제2 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
도 4는 실시예의 제3 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
도 5는 실시예의 제4 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
도 6은 제1 내지 제4 실시예의 액정표시장치에서 레벨 쉬프터의 출력 특성을 실험한 그래프이다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부한 도면들을 참조하여 실시예들을 상세히 설명한다.
이하에서는 대표적인 표시 장치인 액정 표시 장치에 한정하여 설명되고 있지만, 실시예는 액정 표시 장치를 포함한 다른 표시 장치들, 예컨대, 플라즈마 표시 장치, 유기 전계 발광 표시 장치, 전기 영동 표시 장치 및 반도체 발광 표시 장치에도 동일하게 적용될 수 있다.
도 1은 실시예의 제1 실시예에 따른 액정 표시 장치를 도시한 블록도이고, 도 2는 도 1의 액정 표시 장치에서 레벨 쉬프터의 입출력 파형을 도시한 도면이다.
도 1을 참조하면, 제1 실시예의 액정 표시 장치는 메인 PCB(10), 데이터 PCB(30), 데이터 TCP(40), 레벨 쉬프터 필름(50) 및 액정 표시 패널(60)을 포함할 수 있다.
상기 메인 PCB(10)는 타이밍 콘트롤러(12)를 포함할 수 있다. 상기 타이밍 콘트롤러(12)는 나중에 상세히 설명한다.
상기 메인 PCB(10)와 상기 데이터 PCB(30)는 연결 부재(20)에 의해 전기적으로 연결될 수 있다. 상기 연결 부재(20)는 예컨대, 플렉서블 플랫 케이블(FFC) 또는 플렉서블 인쇄회로(FPC)일 수 있다.
상기 연결 부재(20)는 서로 간에 전기적으로 절연된 다수의 신호 라인들을 포함할 수 있다. 상기 신호 라인들은 전기 전도도가 우수한 금속 물질로 이루어질 수 있다.
예를 들어, 상기 연결 부재(20)는 베이스 플렉서블 필름 상에 서로 이격된 다수의 신호 라인들이 형성되고, 상기 신호 라인들 사이 및 상기 신호 라인들 상에 전기적인 절연막이 형성될 수 있다. 상기 절연막은 실리콘 계열의 무기 절연 물질이나 BCB(Benzocyclo Butane)와 같은 유기 절연 물질로 이루어질 수 있다.
실시예는 다수의 데이터 TCP(40)가 포함될 수 있다.
상기 데이터 TCP(40)는 적어도 하나의 데이터 드라이버 IC(42)를 포함할 수 있다. 상기 데이터 TCP(40)는 상기 데이터 PCB(30)와 상기 액정 표시 패널(60) 사이에 전기적으로 연결될 수 있다.
상기 데이터 TCP(40)는 상기 메인 PCB(10)에서 생성된 다수의 신호들을 공급하기 위한 다수의 신호 라인들을 포함할 수 있다.
상기 레벨 쉬프터 필름(50)은 적어도 하나의 레벨 쉬프터 IC(52)를 포함할 수 있다. 상기 레벨 쉬프터 IC(52)와 상기 레벨 쉬프터 필름(50)은 레벨 쉬프터라 명명될 수도 있다. 상기 레벨 쉬프터 필름(50)은 상기 액정 표시 패널(60)에 전기적으로 연결될 수 있다. 예컨대, 상기 레벨 쉬프터 필름(50)은 상기 액정 표시 패널(60)의 일 측, 예컨대 상기 액정 표시 패널(60)의 좌측에 전기적으로 연결될 수 있다. 상기 레벨 쉬프터 필름(50)은 COF(Chip On Film) 방식이나 COB(Chip On Board) 방식을 통해 상기 액정 표시 패널(60)에 전기적으로 연결될 수 있다. 예를 들어, 다수의 도전 볼들을 포함하는 이방성 도전 필름(ACF)이 상기 액정 표시 패널(60) 상에 위치되고, 상기 레벨 쉬프터 필름(50)이 상기 이방성 도전 필름 상에 위치된 후, 상기 액정 표시 패널(60)에 열을 인가하는 한편 상기 레벨 쉬프터 필름(50)을 가압한다. 이에 따라, 상기 레벨 쉬프터 필름(50)의 입출력 단자들이 상기 이방성 도전 필름의 도전 볼을 매개로 하여 상기 액정 표시 패널(60)의 제1 및 제2 라인 온 글래스(LOG) 신호 라인들의 끝단에 형성된 단자들에 전기적으로 연결될 수 있다.
상기 액정 표시 패널(60)은 정보를 표시하는 다수의 화소들(P)을 포함하는 표시 영역(DA)과 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 예컨대, 상기 비표시 영역(NA)은 상기 표시 영역(DA)을 둘러싸도록 정의될 수 있다.
상기 표시 영역(DA)에서 다수의 게이트 라인들(GL1...GLn)과 다수의 데이터 라인들(DL1...DLm)은 교차하도록 배치될 수 있다. 상기 게이트 라인들(GL1...GLn)과 상기 데이터 라인들(DL1...DLm)의 교차에 의해 다수의 화소들(P)이 정의될 수 있다.
상기 각 화소(P)는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터는 반도체 공정에 의해 형성될 수 있다.
상기 박막 트랜지스터는 상기 게이트 라인으로부터 연장 형성되고 상기 게이트 라인과 전기적으로 연결된 게이트 전극, 상기 게이트 전극 상에서 전류 흐름을 위한 채널을 형성하는 반도체 층과, 상기 반도체 층 상에 서로 이격되도록 배치된 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 소스 전극은 상기 데이터 라인으로부터 연장 형성되고 상기 데이터 라인과 전기적으로 연결될 수 있다.
상기 게이트 전극과 상기 반도체 층 사이에 전기적인 절연을 위한 게이트 절연막이 형성될 수 있다.
상기 드레인 전극은 화소 전극에 전기적으로 연결될 수 있다. 상기 화소 전극은 상기 각 화소(P)에 형성될 수 있다.
상기 드레인 전극과 상기 화소 전극 사이에 전기적인 절연을 위한 패시베이션막이 형성될 수 있다. 이러한 경우, 상기 드레인 전극에 대응하는 상기 패시베이션막에 형성된 콘택홀을 통해 상기 화소 전극은 상기 드레인 전극과 전기적으로 연결될 수 있다.
상기 데이터 라인들은 상기 표시 영역(DA)으로부터 상기 비표시 영역(NA), 구체적으로 상기 표시 영역(DA)의 상부 측의 비표시 영역(NA)으로 연장 형성되어, 상기 데이터 TCP(40)의 상기 데이터 드라이버 IC(42)에 전기적으로 연결될 수 있다. 상기 데이터 TCP(40)가 상기 액정 표시 패널(60)의 하부 측에 연결되는 경우, 상기 데이터 라인들은 상기 표시 영역(DA)의 하부 측의 비표시 영역(NA)으로 연장 형성될 수 있다. 다시 말해, 상기 데이터 라인들의 연장 방향은 상기 데이터 TCP(40)의 상기 액정 표시 패널(60)의 연결 방향에 의해 결정될 수 있다.
상기 게이트 라인들은 상기 표시 영역(DA)으로부터 상기 비표시 영역(NA), 구체적으로 상기 표시 영역(DA)의 좌측부의 비표시 영역(NA)으로 연장 형성될 수 있다.
상기 표시 영역(DA)의 일 측, 예컨대, 상기 표시 영역(DA)의 좌측의 상기 비표시 영역(NA)에 게이트 내장 블록(70)이 형성될 수 있다. 상기 게이트 내장 블록(70)은 상기 레벨 쉬프터 필름(50)의 상기 레벨 쉬프터 IC(52)와 전기적으로 연결될 수 있다.
상기 레벨 쉬프터 필름(50)이 상기 액정 표시 패널(60)의 우측에 연결되는 경우, 상기 게이트 내장 블록(70)은 상기 표시 영역(DA)의 우측의 상기 비표시 영역(NA)에 형성될 수 있다.
상기 게이트 내장 블록(70)은 다수의 쉬프트 레지스터들(72-1...72-n)을 포함할 수 있다.
상기 각 쉬프트 레지스터(72-1...72-n)는 다수의 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 상기 액정 표시 패널(60)의 표시 영역(DA)의 박막 트랜지스터와 동일 구조로 동일 공정, 즉 반도체 공정에 의해 형성될 수 있다. 다시 말해, 액정 표시 패널(60)의 박막 트랜지스터를 형성할 때, 상기 쉬프트 레지스터(72-1...72-n)에 포함된 트랜지스터들도 동시에 형성될 수 있다.
상기 쉬프트 레지스터들(72-1...72-n)의 입력 단들은 상기 레벨 쉬프터 IC(52)에 공통으로 전기적으로 연결될 수 있다. 상기 쉬프트 레지스터들(72-1...72-n)의 각 출력 단은 대응하는 게이트 라인에 전기적으로 연결될 수 있다. 상기 쉬프터 레지스터들(72-1...72-n)은 서로 간에 종속적(cascade)으로 연결될 수 있다. 예를 들어, 전단의 쉬프트 레지스터의 출력 신호, 예컨대 게이트 하이 전압은 대응하는 게이트 라인과 현재의 쉬프트 레지스터로 공급될 수 있다. 게이트 하이 전압은 클럭 신호들(CLK1 내지 CLK8) 중의 하나일 수 있다. 게이트 하이 전압은 27V의 아날로그 전압일 수 있다. 따라서 게이트 하이 전압은 27V의 하이 레벨을 갖는 펄스일 수 있다. 한 프레임에서 특정 게이트 라인에는 하이 레벨의 펄스를 갖는 게이트 하이 전압이 공급되고, 그 이후에는 로우 레벨, 예컨대 -5V의 로우 레벨을 갖는 게이트 로우 전압이 공급될 수 있다.
제1 쉬프트 레지스터(72-1)의 출력 신호는 대응하는 제1 게이트 라인(GL1)과 제2 쉬프트 레지스터(72-2)로 공급될 수 있다.
상기 타이밍 콘트롤러(12)는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 클럭 신호(Dclk), 데이터 이네이블 신호(DE) 등을 비디오 카드로부터 입력받는다. 또한, 상기 타이밍 콘트롤러(12)는 상기 비디오 카드로부터 정보를 포함하는 데이터 신호를 입력받을 수 있다.
상기 비디오 카드는 예컨대, 휴대폰, 네비게이션, 노트북 또는 텔레비전에 포함될 수 있다.
상기 타이밍 콘트롤러(12)는 상기 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 클럭 신호(Dclk) 및/또는 데이터 이네이블 신호(DE)를 이용하여 게이트 드라이빙 제어 신호(GDC)와 데이터 드라이빙 제어 신호(DDC)를 생성할 수 있다.
상기 게이트 드라이빙 제어 신호(GDC)와 상기 데이터 드라이빙 제어 신호(DDC)는 예컨대, 0V 내지 3V 사이의 디지털 신호일 수 있다.
상기 데이터 드라이빙 제어 신호(DDC)는 소스 스타트 펄스 신호(SSP), 소스 쉬프트 클럭 신호(SSC), 소스 출력 이네이블 신호(SOE) 및 극성 신호(POL)를 포함할 수 있다. 상기 소스 스타트 펄스 신호(SSP)는 한 프레임 중에서 최초로 데이터를 공급하는 시점을 제어하는 신호이고, 상기 소스 쉬프트 클럭 신호(SSC)는 1라인 분의 데이터를 공급하는 시점을 제어하는 신호이고, 상기 소스 출력 이네이블 신호(SOE)는 1 라인인 분의 데이터를 출력하는 시점을 제어하는 신호이며, 상기 극성 신호(POL)는 극성 반전을 제어하는 신호일 수 있다.
상기 게이트 드라이빙 제어 신호(GDC)는 개시 신호(VSTin), 라이징 타임 제어 신호(GCLK), 폴링 타임 제어 신호(MCLK) 및 열화 방지 신호(E/O)를 포함할 수 있다. 상기 개시 신호(VSTin)는 한 프레임의 개시를 제어하는 신호이고, 라이징 타임 제어 신호(GCLK)와 폴링 타임 제어 신호(MCLK)는 상기 액정 표시 패널의 다수의 게이트 라인들을 구동하기 위한 다수의 클럭 신호들 각각의 라이징 타임과 폴링 타임을 각각 제어하는 신호일 수 있다. 상기 열화 방지 신호(E/O)는 상기 레벨 쉬프터의 열화가 방지되도록 제어하는 신호일 수 있다.
상기 데이터 드라이빙 제어 신호(DDC)는 데이터 신호와 함께 상기 연결 부재(20) 및 상기 데이터 PCB(30)를 경유하여 상기 데이터 TCP(40)의 상기 데이터 드라이버 IC(42)로 공급될 수 있다. 상기 데이터 드라이버 IC(42)는 상기 데이터 드라이빙 제어 신호(DDC)에 따라 상기 데이터 신호를 아날로그 데이터 전압으로 변환한 후, 상기 액정 표시 패널(60)의 상기 데이터 라인들(DL1...DLm)로 공급할 수 있다.
상기 게이트 드라이빙 제어 신호(GDC)는 상기 연결 부재(20), 상기 데이터 PCB(30) 및 상기 데이터 TCP(40)를 경유하여 상기 레벨 쉬프트 필름(50)의 상기 레벨 쉬프터 IC(52)로 공급될 수 있다. 상기 데이터 TCP(40)로부터 상기 레벨 쉬프터 필름(50)으로 게이트 드라이빙 제어 신호(GDC)를 공급하기 위한 적어도 하나 이상의 제1 라인 온 글래스(LOG) 신호 라인들이 상기 액정 표시 패널(60)의 비표시 영역(NA)에 형성될 수 있다. 상기 제1 LOG 신호 라인들은 게이트 라인, 데이터 라인 및 화소 전극 중 어느 하나와 동일한 물질로 동일 층에 형성될 수 있다.
한편, 상기 연결 부재(20), 상기 데이터 PCB(30) 및 상기 데이터 TCP(40) 각각에는 상기 게이트 드라이빙 제어 신호(GDC)를 공급하기 위한 다수의 신호 라인들이 형성될 수 있다. 상기 게이트 드라이빙 제어 신호(GDC)를 공급하기 위한 신호 라인들은 상기 다수의 데이터 TCP(40) 중 어느 하나의 데이터 TCP에 형성될 수 있다. 상기 게이트 드라이빙 제어 신호(GDC)는 개시 신호(VSTin), 라이징 타임 제어 신호(GCLK), 폴링 타임 제어 신호(MCLK) 및 열화 방지 신호(E/O)를 포함하고 상기 열화 방지 신호는 2개의 신호 라인이 요구될 수 있다. 따라서 적어도 5개의 신호 라인들이 상기 연결 부재, 상기 데이터 PCB 및 상기 데이터 PCB 상에 형성될 수 있다.
상기 레벨 쉬프터 필름(50)은 적어도 하나의 레벨 쉬프터 IC(52)를 포함할 수 있다. 상기 레벨 쉬프터 IC(52)는 와이어 본딩 방식이나 칩 본딩 방식을 이용하여 상기 레벨 쉬프터 필름(50) 상에 실장될 수 있다.
상기 레벨 쉬프터 IC(52)는 상기 게이트 드라이빙 제어 신호(GDC)를 바탕으로 게이트 개시 전압(GVST), 다수의 게이트 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)을 포함하는 게이트 드라이빙 제어 전압을 출력할 수 있다. 상기 게이트 드라이빙 제어 전압은 -5V 내지 27V의 아날로그 전압일 수 있다. 즉, 상기 게이트 개시 전압(GVST), 상기 게이트 클럭 전압들(CLK1 내지 CLK8), 상기 열화 방지 전압(Vdd_e/o) 및 상기 리셋 전압(RESET)은 로우 상태일 경우 -5V의 아날로그 전압이 되고 하이 상태일 경우 27V의 아날로그 전압이 될 수 있다.
상기 레벨 쉬프터 IC(52)의 입출력 파형은 도 2에 도시되었다.
도 2에 도시한 바와 같이, 상기 레벨 쉬프터 IC(52)는 3V의 개시 신호(VSTin)의 전위를 증가시켜 27V의 아날로그 전압을 갖는 게이트 개시 전압(GVST)을 생성할 수 있다. 상기 게이트 개시 전압(GVST)은 상기 개시 신호(VSTin)와 동일한 폭을 갖거나 적어도 큰 폭을 가질 수 있다.
상기 레벨 쉬프터 IC(52)는 상기 라이징 타임 제어 신호(GCLK)와 상기 폴링 라이징 타임 제어 신호(MCLK)를 바탕으로 다수의 게이트 클럭 전압들(CLK1 내지 CLK8)을 생성할 수 있다.
상기 라이징 타임 제어 신호(GCLK)는 상기 게이트 클럭 전압들(CLK1 내지 CLK8)의 라이징 타임을 제어하고, 상기 폴링 타임 제어 신호(MCLK)는 상기 게이트 클럭 전압들(CLK1 내지 CLK8)의 폴링 타임을 제어할 수 있다.
상기 폴링 타임 제어 신호(MCLK)는 상기 라이징 타임 제어 신호(GCLK)와 시간적 간격을 가질 수 있다. 즉, 상기 라이징 타임 제어 신호(GCLK)의 최초 펄스가 발생된 시점으로부터 시간적 간격을 가지고 상기 폴링 타임 제어 신호(MCLK)의 최초 펄스가 발생될 수 있다. 이러한 시간적 간격에 의해 상기 각 게이트 클럭 전압(CLK1 내지 CLK8)의 하이 레벨의 폭이 정의될 수 있다. 이러한 시간적 간격의 조정에 의해 2개의 게이트 클럭 전압들(CLK1 및 CLK2), 4개의 게이트 클럭 전압들(CLK1 내지 CLK4), 6개의 게이트 클럭 전압들(CLK1 내지 CLK6) 또는 8개의 게이트 클럭 전압들(CLK1 내지 CLK8)이 생성될 수 있다.
상기 레벨 쉬프터 IC(52)는 3V의 열화 방지 전압(E/O)의 전위를 증가시켜 27V의 아날로그 전압을 갖는 열화 방지 전압(Vdd_e/o)을 생성할 수 있다. 상기 열화 방지 전압(Vdd_e/o)은 상기 열화 방지 전압(E/O)과 동일한 폭을 갖거나 적어도 큰 폭을 가질 수 있다.
한편, 상기 레벨 쉬프트 IC(52)는 리셋 전압(RESET)을 생성할 수 있다. 상기 리셋 전압(RESET)은 3V의 개시 신호(VSTin)를 바탕으로 생성될 수 있다. 도 2에서 개시 신호(VSTin)는 하나의 하이 레벨을 갖는 펄스를 가지는 것으로 도시되고 있지만, 이 펄스 전에 하이 레벨을 갖는 또 다른 펄스가 생성될 수 있다. 이 또 다른 펄스에 의해 레벨 쉬프터 IC(52)에서 상기 리셋 전압(RESET)이 생성될 수 있다.
예컨대, 상기 하나의 펄스는 제1 펄스라 하고, 상기 또 다른 펄스는 제2 펄스라 명명할 수 있다.
상기 레벨 쉬프터 IC(52)는 상기 제1 펄스를 바탕으로 게이트 개시 전압(GVST)을 생성하고, 상기 제2 펄스를 바탕으로 리셋 전압(RESET)을 생성할 수 있다.
상기 리셋 전압(RESET)은 상기 제2 펄스와 동일한 폭을 가지거나 적어도 큰 폭을 가질 수 있다. 상기 리셋 전압(RESET)은 27V의 하이 레벨을 갖는 아날로그 전압일 수 있다.
상기 리셋 전압(RESET)은 수직 동기 신호(Vsync)의 수직 블랭크 구간(vertical blank period)의 어느 시전에 생성될 수 있다. 예컨대, 상기 리셋 전압(RESET)은 상기 수직 블랭크 구간(vertical blank period)의 시작 시점 즉 하이 레벨에서 로우 레벨로 변하는 시점에 생성될 수 있다.
상기 리셋 전압(RESET)은 상기 게이트 내장 블록(70)의 다수의 쉬프트 레지스터들(72-1...72-n)을 초기화할 수 있다. 따라서 프레임 동안 상기 게이트 내장 블록(70)의 쉬프트 레지스터들(72-1...72-n)은 순차적으로 출력 신호들을 대응하는 게이트 라인들(GL1...GLn)로 공급하고, 프레임들 사이의 구간, 예컨대 수직 동기 신호(Vsync)의 수직 블랭크 구간(vertical blank period) 동안 상기 리셋 전압(RESET)에 의해 상기 게이트 내장 블록(70)의 쉬프트 레지스터들(72-1...72-n)은 초기화될 수 있다. 상기 리셋 전압(RESET)은 상기 수직 블랭크 구간(vertical blank period)의 시작 시점, 즉 하이 레벨의 폴링 타임 시점에 동기화될 수 있다. 수직 동기 신호(Vsync)는 프레임 동안 하이 레벨을 갖고, 프레임 사이의 수직 블랭크 구간 동안 로우 레벨을 가질 수 있다. 따라서 수직 동기 신호(Vsync)에서 하이 레벨에서 로우 레벨로 떨어지는 폴링 타임 시점에 상기 리셋 전압(RESET)이 동기화될 수 있다. 예를 들어, 상기 하이 레벨에서 로우 레벨로 떨어지는 폴링 타임 시점에 상기 리셋 전압(RESET)은 로우 레벨에서 하이 레벨로 증가되는 라이징 타임 시점이 될 수 있다. 이때, 상기 리셋 전압(RESET)의 폴링 타임 시점은 수직 동기 신호(Vsync)의 수직 블랭크 구간(vertical blank period) 중 어느 시점에 설정될 수 있다. 실시예는 이에 한정하지 않는다. 예를 들어, 상기 리셋 전압(RESET)의 폴링 타임 시점은 상기 수직 블랭크 구간(vertical blank period) 이후의 다음 프레임 중 어느 시점에 설정될 수도 있다.
상기 게이트 내장 블록(70)의 쉬프트 레지스터들(72-1...72-n)은 상기 리셋 전압(RESET)의 라이징 타임 시점 이후부터 초기화가 수행될 수 있다.
상기 레벨 쉬프터 IC(52)로부터 출력된 게이트 개시 전압(GVST), 다수의 게이트 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)을 포함하는 게이트 드라이빙 제어 전압은 상기 게이트 내장 블록(70)의 각 쉬프트 레지스터(72-1...72-n)로 공급될 수 있다.
상기 레벨 쉬프터 필름(50)으로부터 출력된 상기 게이트 드라이빙 제어 전압이 상기 게이트 내장 블록(70)로 공급되도록 상기 레벨 쉬프트 필름(50)과 상기 게이트 내장 블록(70) 사이에 다수의 제2 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다. 게이트 개시 전압(GVST), 다수의 게이트 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)을 개별적으로 공급하기 위해서는 적어도 12개의 제2 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
따라서 상기 제2 라인 온 글래스(LOG) 신호 라인들은 상기 제1 라인 온 글래스(LOG) 신호 라인들보다 적어도 더 많은 개수의 라인들을 가질 수 있다. 즉, 상기 레벨 쉬프터 IC으로 입력되는 신호들보다 적어도 더 많은 전압들이 상기 레벨 쉬프터 IC(52)로부터 출력될 수 있다.
만일 레벨 쉬프터 IC가 메인 PCB나 소스 PCB에 실장되는 경우, 레벨 쉬프터 IC의 많은 종류의 전압들이 공급되도록 하기 위해 상기 연결 부재, 상기 데이터 PCB 및/또는 상기 데이터 TCP에 상기 전압들에 대응하는 신호 라인들이 구비되어야 한다. 이에 따라, 많은 신호 라인들, 예컨대 적어도 12개 이상의 신호 라인들이 상기 연결 부재, 상기 데이터 PCB 및/또는 상기 데이터 TCP에 형성되게 된다. 이러한 신호 하인들의 점유 면적으로 인해 상기 연결 부재, 상기 데이터 PCB 및/또는 상기 데이터 TCP에 다른 신호 라인들을 형성하기가 용이하지 않게 된다. 또한, 많은 신호 라인들이 상기 연결 부재, 상기 데이터 PCB 및/또는 상기 데이터 TCP에 형성됨에 따라, 신호 라인들 사이의 거리가 좁아지게 되어 인접한 신호 라인들로 공급되는 전압들 간의 간섭이 발생하게 되어, 전압의 왜곡 또는 전압의 손실이 발생될 수 있다.
실시예에 따라 레벨 쉬프터 IC(52)를 포함하는 레벨 쉬프터 필름(50)이 액정 표시 패널(60)의 일 측에 전기적으로 연결됨에 따라, 상기 레벨 쉬프터 IC(52)로부터 출력된 예컨대 12개의 게이트 드라이빙 제어 전압들을 상기 액정 표시 패널(60)에 형성된 제2 라인 온 글래스(LOG) 신호 라인들을 통해 상기 게이트 내장 블록(70)로 공급될 수 있다. 다시 말해, 상기 레벨 쉬프터 IC(52)로부터 출력된 12개의 전압들은 상기 연결 부재(20), 상기 데이터 PCB(30) 및/또는 상기 데이터 TCP(40)를 경유하지 않게 됨으로써, 상기 연결 부재(20), 상기 데이터 PCB(30) 및/또는 상기 데이터 TCP(40)의 다른 신호 라인의 설계 마진을 극대화할 수 있고, 인접 신호 라인들로 공급되는 신호들 간의 간섭 가능성을 최소화할 수 있다.
한편, 실시예는 레벨 쉬프터 필름(50)의 레벨 쉬프터 IC(52)가 게이트 내장 블록과 매우 인접하여 배치됨에 따라, 상기 레벨 쉬프터 IC로부터 출력된 게이트 드라이빙 제어 전압, 예컨대 게이트 개시 전압(GVST), 다수의 게이트 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)의 출력 파형들의 출력 특성이 변화지 않고 그대로 상기 게이트 내장 블록(70)로 입력될 수 있다.
도 6에 도시한 바와 같이, A는 레벨 쉬프터 IC가 메인 PCB에 배치되는 경우에 게이트 내장 블록으로 입력되는 레벨 쉬프터 IC로부터 출력된 게이트 드라이빙 제어 전압의 출력 파형을 도시한 그래프이고, B는 실시예와 같이 레벨 쉬프터 IC가 액정 표시 패널에 인접하여 배치되는 경우에 게이트 내장 블록으로 입력되는 레벨 쉬프터 IC로부터 출력된 게이트 드라이빙 제어 전압의 출력 파형을 도시한 그래프이다.
A의 그래프와 같이, 게이트 내장 블록으로 입력되는 게이트 드라이빙 제어 전압은 메인 PCB로부터 연결 부재, 데이터 PCB 및 데이터 TCP를 경유함에 따라 메인 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP 각각의 신호 라인들의 저항 성분과 캐패시턴스 성분에 의한 지연으로 인해 라이징 타임구간과 폴링 타임 구간이 길게 지연되게 된다.
B의 그래프와 같이, 게이트 내장 블록(70)로 입력되는 게이트 드라이빙 제어 전압은 액정 표시 패널(60)에 형성된 제2 라인 온 글래스(LOG) 신호 라인들만을 경유함에 따라 신호 지연이 발생되지 않게 되어 라이징 타임 구간과 폴링 타임 구간이 거의 발생되지 않게 된다.
따라서 실시예는 레벨 쉬프터 IC(52)를 포함하는 레벨 쉬프터 필름(50)이 액정 표시 패널(60)에 최대한 인접하여 배치됨에 따라, 레벨 쉬프터 IC(52)로부터 출력된 게이트 드라이빙 제어 전압이 어떤 신호 지연 없이 곧바로 게이트 내장 블록(70)으로 입력될 수 있으므로, 오동작과 같은 불량을 방지하여 화질 품질을 향상시킬 수 있다.
도 3은 실시예의 제2 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
제2 실시예는 또 다른 레벨 쉬프터 필름(57)과 또 다른 게이트 내장 블록(80)이 추가되는 것을 제외하고는 제1 실시예와 거의 동일하다.
따라서 제2 실시예는 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 이에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 액정 표시 패널(60)의 제1 측에 제1 레벨 쉬프터 필름(54)이 전기적으로 연결되고, 상기 액정 표시 패널(60)의 제2 측에 제2 레벨 쉬프터 필름(57)이 전기적으로 연결될 수 있다. 상기 제2 측은 상기 제1 측의 반대 측일 수 있다. 예컨대, 상기 제1 측은 상기 액정 표시 패널(60)의 좌측이고, 상기 제2 측은 상기 액정 표시 패널(60)의 우측일 수 있다. 상기 제1 레벨 쉬프터 필름(54)은 제1 레벨 쉬프터 IC(56)를 포함하고, 상기 제2 레벨 쉬프터 필름(57)은 제2 레벨 쉬프터 IC(58)를 포함할 수 있다.
상기 액정 표시 패널(60)의 표시 영역(DA)의 좌측의 비표시 영역(NA)에 제1 게이트 내장 블록(70)이 형성되고, 상기 액정 표시 패널(60)의 표시 영역(DA)의 우측의 비표시 영역(NA)에 제2 게이트 내장 블록(80)이 형성될 수 있다.
상기 제1 게이트 내장 블록(70)은 다수의 쉬프트 레지스터들(72-1...72-n)을 포함하고, 상기 제2 게이트 내장 블록(80)은 다수의 쉬프트 레지스터들(74-1...74-n)을 포함할 수 있다.
예컨대, 제1 게이트 라인(GL1)은 제1 게이트 내장 블록(70)의 제1 쉬프트 레지스터(72-1)와 상기 제2 게이트 내장 블록(80)의 제1 쉬프트 레지스터(74-1)에 동시에 연결될 수 있다.
상기 쉬프트 레지스터들(72-1...72-n, 74-1...74-n)은 서로 간에 종속적(cascade)으로 연결될 수 있다.
상기 데이터 TCP(40) 중 어느 하나의 데이터 TCP, 예컨대 첫 번째 데이터 TCP와 상기 제1 레벨 쉬프터 필름(54) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에 제1 라인 온 글래스(LOG) 신호 라인들이 형성되고, 상기 제1 레벨 쉬프터 필름(54)과 상기 제1 게이트 내장 블록(70) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에 제2 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
상기 데이터 TCP(40) 중 다른 하나의 데이터 TCP, 예컨대 마지막 데이터 TCP와 상기 제2 레벨 쉬프터 필름(57) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에 제3 라인 온 글래스(LOG) 신호 하인들이 형성되고, 상기 제2 레벨 쉬프터 필름(57)과 상기 제2 게이트 내장 블록(80) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에 제4 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
타이밍 콘트롤러(14)에서 제1 및 제2 게이트 드라이빙 제어 신호들(GDC)과 데이터 드라이빙 제어 신호(DDC)가 생성될 수 있다.
상기 데이터 드라이빙 제어 신호(DDC)는 데이터 신호와 함께 연결 부재(20) 및 데이터 PCB(30)를 경유하여 데이터 TCP(40)의 데이터 드라이버 IC(42)로 공급될 수 있다.
상기 제1 게이트 드라이빙 제어 신호(GDC)는 상기 연결 부재(20), 상기 데이터 PCB(30) 및 상기 첫 번째 데이터 TCP(40)를 경유하고 또한 상기 액정 표시 패널(60)의 제1 라인 온 글래스(LOG) 신호 라인들을 경유하여, 상기 제1 레벨 쉬프터 필름(54)의 상기 제1 레벨 쉬프터 IC(56)로 공급될 수 있다. 이와 동시에 상기 제2 게이트 드라이빙 제어 신호(GDC)는 상기 연결 부재(20), 상기 데이터 PCB(30) 및 상기 마지막 데이터 TCP(40)를 경유하고 또한 상기 액정 표시 패널(60)의 제3 라인 온 글래스(LOG) 신호 라인들을 경유하여, 상기 제2 레벨 쉬프터 필름(57)의 상기 제2 레벨 쉬프터 IC(58)로 공급될 수 있다.
상기 제1 레벨 쉬프터 IC(56)로 공급되는 제1 게이트 드라이빙 제어 신호(GDC)와 상기 제2 레벨 쉬프터 IC(58)로 공급되는 제2 게이트 드라이빙 제어 신호는 동일하다. 즉, 동일한 개시 신호(VSTin), 동일한 라이징 타임 제어 신호(GCLK), 동일한 폴링 타임 제어 신호(MCLK) 및 동일한 열화 방지 신호(E/O)일 수 있다. 예컨대, 각 신호의 크기와 폭이 동일할 수 있다.
상기 제1 레벨 쉬프터 IC(56)는 상기 제1 게이트 드라이빙 제어 신호(GDC1)로부터 27V의 아날로그 전압인 제1 게이트 드라이빙 제어 전압을 생성할 수 있다. 상기 제1 게이트 드라이빙 제어 전압은 상기 액정 표시 패널(60)의 상기 비표시 영역(NA)의 제2 라인 온 글래스(LOG) 신호 라인들을 경유하여 상기 제1 게이트 내장 블록(70)으로 공급될 수 있다.
상기 제2 레벨 쉬프터 IC(58)는 상기 제2 게이트 드라이빙 제어 신호(GDC2)로부터 27V의 아날로그 전압인 제2 게이트 드라이빙 제어 전압을 생성할 수 있다. 상기 제2 게이트 드라이빙 제어 전압은 상기 액정 표시 패널(60)의 상기 비표시 영역(NA)의 제4 라인 온 글래스(LOG) 신호 라인들을 경유하여 상기 제2 게이트 내장 블록(80)으로 공급될 수 있다.
따라서 상기 제1 게이트 내장 블록(70)에 포함된 쉬프트 레지스터들(72-1...72-n)과 상기 제2 게이트 내장 블록(80)에 포함된 쉬프트 레지스터들(74-1...74-n)에 의해 상기 액정 표시 패널(60)의 표시 영역(DA)의 게이트 라인들(GL1...GLn)이 순차적으로 구동될 수 있다. 예컨대, 제1 게이트 라인(GL1)은 제1 게이트 내장 블록(70)의 제1 쉬프트 레지스터(72-1)의 출력 신호와 제2 게이트 내장 블록(80)의 제1 쉬프트 레지스터(74-1)의 출력 신호에 의해 동시에 구동될 수 있다.
각 게이트 라인(GL1...GLn)의 구동에 의해 각 게이트 라인(GL1...GLn)에 전기적으로 연결된 각 화소(P)의 박막 트랜지스터가 턴온되고, 상기 데이터 라인들(DL1...DLm)로 공급된 데이터 전압이 상기 박막 트랜지스터를 경유하여 화소 전극으로 공급될 수 있다.
화소 전극과 대향하여 공통 전극이 형성되고, 화소 전극과 공통 전극 사이에 액정들이 개재될 수 있다. 따라서 화소 전극에 인가된 데이터 전압과 상기 공통 전극에 인가된 공통 전압에 의해 액정들이 변위되고 이에 따라 광의 투과/차단이 제어되어 정보가 표시될 수 있다.
도 4는 실시예의 제3 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
제3 실시예는 레벨 쉬프터가 액정 표시 패널에 직접 내장되는 것을 제외하고는 제1 실시예와 거의 동일하다.
따라서 제3 실시예는 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 이에 대한 상세한 설명은 생략한다.
도4를 참조하면, 레벨 쉬프터(90)가 액정 표시 패널(60)의 비표시 영역(NA)에 형성될 수 있다.
액정 표시 패널(60)의 표시 영역(DA)의 일 측, 예컨대 좌측에 게이트 내장 블록(70)이 형성될 수 있다. 상기 게이트 내장 블록(70)은 다수의 쉬프트 레지스터들(72-1...72-n)을 포함할 수 있다. 상기 쉬프트 레지스터들(72-1...72-n) 각각은 대응하는 게이트 라인(GL1...GLn)에 전기적으로 연결될 수 있다.
상기 쉬프트 레지스터들(72-1...72-n) 각각의 출력 신호는 대응하는 게이트 라인(GL1...GLn)으로 공급될 수 있다. 예컨대, 제1 쉬프트 레지스터(72-1)로부터 출력된 출력 신호는 대응하는 게이트 라인(GL1)과 제2 쉬프트 레지스터(72-2)로 공급될 수 있다. 상기 출력 신호는 27V의 하이 레벨의 펄스를 갖는 게이트 하이 전압일 수 있다. 상기 게이트 하이 전압에 의해 상기 게이트 라인에 연결된 박막 트랜지스터가 턴온될 수 있다. 아울러, 상기 게이트 하이 전압에 의해 상기 제2 쉬프트 레지스터(72-2)의 동작이 개시될 수 있다.
제1 쉬프트 레지스터(72-1)는 상기 레벨 쉬프터(90)로부터 입력된 게이트 드라이빙 제어 전압 중의 게이트 개시 전압(GVST)에 의해 개시될 수 있다
상기 게이트 내장 블록(70)과 최대한 인접하여 레벨 쉬프터(90)가 형성될 수 있다. 레벨 쉬프터(90)가 상기 게이트 내장 블록(70)과 최대한 인접하도록 형성됨으로써, 레벨 쉬프터(90)로부터 출력된 게이트 드라이빙 제어 전압은 어떠한 신호의 지연 없이 상기 게이트 내장 블록(70)으로 입력될 수 있다. 따라서 실시예는 신호 지연에 따른 오동작이 발생되지 않아 화질의 품질을 향상시킬 수 있다.
상기 레벨 쉬프터(90)는 예컨대 상기 게이트 내장 블록(70)과 데이터 TCP(40) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA), 예컨대 상기 액정 표시 패널(60)의 표시 영역(DA)의 좌측의 비표시 영역(NA)에 형성될 수 있다. 상기 데이터 TCP(40)는 실시예의 다수의 데이터 TCP들 중 어느 하나일 수 있다. 예컨대, 상기 데이터 TCP(40)는 다수의 데이터 TCP들 중 첫 번째 데이터 TCP일 수 있다.
상기 레벨 쉬프터(90)는 다수의 트랜지스터들은 포함할 수 있다. 다수의 트랜지스터들로 구성되는 레벨 쉬프터(90)의 회로 구성은 다양하게 구현될 수 있다. 따라서 실시예는 레벨 쉬프터(90)의 특정 회로 구성에 한정하지 않으며, 액정 표시 패널(60)의 각 화소(P)의 박막 트랜지스터와 동일한 구조를 가지고 박막 트랜지스터와 동일한 반도체 공정에 의해 이루어지는 어떠한 회로 구성도 포함될 수 있다. 아울러, 실시예의 레벨 쉬프터(90)의 회로 구성은 액정 표시 패널(60)의 각 화소(P)의 박막 트랜지스터와 상이한 구조를 가지고 상이한 반도체 공정에 의해 형성될 수도 있다.
따라서 상기 레벨 쉬프터(90)는 집적회로(IC)에 의한 실장이 아니라 직접 액정 표시 패널(60)에 반도체 공정에 의해 형성될 수 있다.
제1 및 제2 실시예와 같이 레벨 쉬프터 IC를 포함하는 레벨 쉬프터 필름이 액정 표시 패널의 일 측에 연결되는 것과 달리, 상기 제3 실시예의 레벨 쉬프터(90)가 상기 액정 표시 패널(60)의 비표시 영역(NA)에 직접 형성될 수 있다. 따라서 제3 실시예는 제1 및 제2 실시예와 같이 레벨 쉬프터 필름을 액정 표시 패널의 일 측에 부착할 필요 없이, 레벨 쉬프터(90)를 액정 표시 패널(60)의 비표시 영역(NA)에 직접 형성함으로써, 제조 공정이 단순해지고 구조적으로 단순해질 수 있다.
상기 레벨 쉬프터(90)와 상기 데이터 TCP(40) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제1 라인 온 글래스(LOG) 신호 라인들이 형성되고, 상기 레벨 쉬프터(90)와 상기 게이트 내장 블록(70) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제2 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
메인 PCB(10)의 타이밍 콘트롤러(12)에서 출력된 게이트 드라이빙 제어 신호(GDC)는 연결 부재(20), 데이터 PCB(30) 및 데이터 TCP(40)를 경유하고, 상기 액정 표시 패널(60)의 비표시 영역(NA)에 형성된 상기 제1 라인 온 글래스(LOG) 신호 라인들을 통해, 상기 레벨 쉬프터(90)로 입력될 수 있다.
상기 게이트 드라이빙 제어 신호(GDC)는 개시 신호(VSTin), 라이징 타임 제어 신호(GCLK), 폴링 타임 제어 신호(MCLK) 및 열화 방지 신호(E/O)를 포함할 수 있다. 따라서 상기 제1 라인 온 글래스(LOG) 신호 라인들은 상기 게이트 드라이빙 제어 신호(GDC)를 수용하기 위해 적어도 5개의 라인들을 가질 수 있다.
상기 레벨 쉬프터(90)는 상기 게이트 드라이빙 제어 신호(GDC)를 바탕으로 게이트 드라이빙 제어 전압을 생성할 수 있다. 상기 게이트 드라이빙 제어 전압은 게이트 개시 전압(GVST), 다수의 게이트 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)을 포함할 수 있다. 따라서 상기 제2 라인 온 글래스(LOG) 신호 라인들은 상기 게이트 드라이빙 제어 전압을 수용하기 위해 적어도 12개의 라인들을 가질 수 있다.
상기 레벨 쉬프터(90)로부터 출력된 게이트 드라이빙 제어 전압은 상기 레벨 쉬프터(90)에 최대한 인접하여 형성된 게이트 내장 블록(70)으로 입력될 수 있다.
상기 레벨 쉬프터(90)의 게이트 드라이빙 제어 전압은 상기 게이트 내장 블록(70)의 다수의 쉬프트 레지스터들(72-1...72-n)에 공통으로 공급될 수 있다.
상기 각 쉬프트 레지스터(72-1...72-n)는 상기 게이트 드라이빙 제어 전압의 클럭 전압들(CLK1 내지 CLK2) 중 어느 하나를 게이트 하이 전압으로서 대응하는 게이트 라인(GL1...GLn)으로 출력할 수 있다. 아울러, 상기 게이트 하이 전압은 다음 쉬프트 레지스터로 입력되어, 상기 다음 쉬프트 레지스터의 동작을 개시할 수 있다.
상기 게이트 드라이빙 제어 전압의 게이트 개시 전압(GVST)에 의해 제1 쉬프트 레지스터(72-1)의 동작이 개시될 수 있다.
상기 게이트 드라이빙 제어 전압의 리셋 전압(RESET)에 의해 상기 게이트 내장 블록(70)의 모든 쉬프트 레지스터들(72-1...72-n)이 초기화될 수 있다.
상기 게이트 드라이빙 제어 전압의 열화 방지 전압(Vdd_e/o)에 의해 프레임 단위로 각 쉬프트 레지스터(72-1...72-n)의 출력 버퍼의 한 쌍의 트랜지스터들이 번갈아 사용될 수 있다.
예컨대, 각 쉬프트 레지스터(72-1...72-n)는 한 쌍의 트랜지스터들을 포함하는 출력 버퍼를 가질 수 있다. 예컨대, 한 쌍의 트랜지스터들은 풀-업 트랜지스터와 풀-다운 트랜지스터일 수 있다.
예컨대, 홀수 프레임 동안 풀-업 트랜지스터가 사용되고 이때 풀-다운 트랜지스터는 사용되지 않을 수 있다. 예컨대, 짝수 프레임 동안 풀-다운 트랜지스터가 사용되고 이때 풀-다운 트랜지스터는 사용되지 않을 수 있다. 이는 일 예로서, 실시예는 이에 한정하지 않는다. 예컨대, 일정 주기로 풀-업 트랜지스터와 풀-다운 트랜지스터가 번갈아 사용될 수 있다. 일정 주기는 한 프레임 마다, 두 프레임 마다, 열 프레임 마다 등등일 수 있다. 따라서 일정 시간 동안 풀-업 트랜지스터 또는 풀-다운 트랜지스터를 사용하지 않게 되어, 해당 트랜지스터가 열화되는 것을 방지할 수 있다.
실시예는 레벨 쉬프터(90)가 메인 PCB에 형성되지 않게 되어, 레벨 쉬프터의 출력 신호, 즉 게이트 드라이빙 제어 전압(최소 12개)의 개수에 대응하는 신호 라인들이 메임 PCB, 연결 부재, 데이터 PCB 및 데이터 TCP에 형성될 필요가 없다. 따라서 메인 PCB(10), 연결 부재(20), 데이터 PCB(30) 및 데이터 TCP(40)의 사이즈를 최소화할 수 있을 뿐만 아니라 게이트 드라이빙 제어 전압(최소 12개)의 개수에 대응하는 신호 라인들 차지하는 점유 면적에 다른 전자 부품들을 실장할 수 있으므로 메인 PCB(10), 연결 부재(20), 데이터 PCB(30) 및 데이터 TCP(40)의 설계 마진을 극대화할 수 있다.
도 5는 실시예의 제4 실시예에 따른 액정 표시 장치를 도시한 블록도이다.
제4 실시예는 또 다른 레벨 쉬프터(94)와 또 다른 게이트 내장 블록(80)이 추가되는 것을 제외하고는 제3 실시예와 거의 동일하다.
따라서 제4 실시예는 제3 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 이에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 액정 표시 패널(60)의 표시 영역(DA)의 제1측, 예컨대 표시 영역(DA)의 좌측의 비표시 영역(NA)에 제1 게이트 내장 블록(70)이 형성되고, 상기 액정 표시 패널(60)의 표시 영역(DA)의 제2측, 예컨대 표시 영역(DA)의 우측의 비표시 영역(NA)에 제2 게이트 내장 블록(80)이 형성될 수 있다.
상기 제1 게이트 내장 블록(70)은 다수의 쉬프트 레지스터들(72-1...72-n)을 포함하고, 상기 제2 게이트 내장 블록(80)은 다수의 쉬프트 레지스터들(74-1...74-n)을 포함할 수 있다. 상기 제1 게이트 내장 블록(70)의 쉬프트 레지스터들(72-1...72-n)과 상기 제2 게이트 내장 블록(80)의 쉬프트 레지스터들(74-1...74-n)은 상기 게이트 라인들(GL1...GLn)에 대응될 수 있다. 예컨대, 제1 게이트 라인(GL1)에는 제1 게이트 내장 블록(70)의 제1 쉬프트 레지스터(72-1)와 제2 게이트 내장 블록(80)의 제1 쉬프트 레지스터(74-1)가 전기적으로 연결될 수 있다.
상기 제1 게이트 내장 블록(70)과 첫 번째 데이터 TCP(40) 사이의 액정 표시 패널(60)의 비표시 영역(NA)에 제1 레벨 쉬프터(92)가 형성되고, 상기 제2 게이트 내장 블록(80)과 마지막 데이터 TCP(40) 사이의 액정 표시 패널(60)의 비표시 영역(NA)에 제2 레벨 쉬프터(94)가 형성될 수 있다.
상기 제1 레벨 쉬프터(92)와 상기 제2 레벨 쉬프터(94)는 각각 다수의 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 상기 액정 표시 패널(60)의 각 화소(P)의 박막 트랜지스터와 함께 반도체 공정에 의해 형성될 수 있다.
상기 제1 레벨 쉬프터(92)와 상기 첫 번째 데이터 TCP(40) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제1 라인 온 글래스(LOG) 신호 라인들이 형성되고, 상기 제1 레벨 쉬프터(92)와 상기 제1 게이트 내장 블록(70) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제2 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
상기 제2 레벨 쉬프터(94)와 상기 마지막 데이터 TCP(40) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제3 라인 온 글래스(LOG) 신호 라인들이 형성되고, 상기 제2 레벨 쉬프터(94)와 상기 제2 게이트 내장 블록(80) 사이의 상기 액정 표시 패널(60)의 비표시 영역(NA)에는 제4 라인 온 글래스(LOG) 신호 라인들이 형성될 수 있다.
상기 타이밍 콘트롤러(14)로부터 제1 및 제2 게이트 드라이빙 제어 신호들(GDC)과 데이터 드라이빙 제어 신호(DDC)가 생성될 수 있다.
상기 제1 및 제2 게이트 드라이빙 제어 신호들(GDC)은 상기 제1 및 제2 레벨 쉬프터들(92, 94)로 동시에 공급될 수 있다. 즉, 상기 타이밍 콘트롤러(14)의 상기 제1 게이트 드라이빙 제어 신호(GDC)는 연결 부재(20), 데이터 PCB(30) 및 첫 번째 데이터 TCP(40)를 경유하여, 상기 액정 표시 패널(60)의 비표시 영역(NA)에 형성된 제1 라인 온 글래스(LOG) 신호 라인들을 통해, 상기 제1 레벨 쉬프터(92)로 공급될 수 있다. 이와 동시에 상기 타이밍 콘트롤러(14)의 상기 제2 게이트 드라이빙 제어 신호(GDC)는 연결 부재(20), 데이터 PCB(30) 및 마지막 데이터 TCP(40)를 경유하여, 상기 액정 표시 패널(60)의 비표시 영역(NA)에 형성된 제3 라인 온 글래스(LOG) 신호 라인들을 통해, 상기 제2 레벨 쉬프터(94)로 공급될 수 있다.
상기 제1 레벨 쉬프터(92)는 상기 제1 게이트 드라이빙 제어 신호(GDC)를 바탕으로 제1 게이트 드라이빙 제어 전압을 생성하고, 상기 제2 레벨 쉬프터(94)는 상기 제2 게이트 드라이빙 제어 신호(GDC)를 바탕으로 제2 게이트 드라이빙 제어 전압을 생성할 수 있다. 상기 제1 및 제2 게이트 드라이빙 제어 신호들은 서로 동일한 신호들일 수 있다.
상기 제1 및 제2 게이트 드라이빙 제어 신호들(GDC)은 개시 신호(VSTin), 라이징 타임 제어 신호(GCLK), 폴링 타임 제어 신호(MCLK) 및 열화 방지 신호(E/O)를 포함할 수 있다.
상기 제1 및 제2 게이트 드라이빙 제어 전압들은 게이트 개시 전압(GVST), 다수의 클럭 전압들(CLK1 내지 CLK8), 열화 방지 전압(Vdd_e/o) 및 리셋 전압(RESET)을 포함할 수 있다.
상기 제1 레벨 쉬프터(92)의 제1 게이트 드라이빙 제어 전압은 제2 라인 온 글래스(LOG) 신호 라인들을 경유하여 제1 게이트 내장 블록(70)으로 공급될 수 있다. 이와 동시에, 상기 제2 레벨 쉬프터(94)의 제2 게이트 드라이빙 제어 전압은 제4 라인 온 글래스(LOG) 신호 라인들을 경유하여 제2 게이트 내장 블록(80)으로 공급될 수 있다.
상기 제1 및 제2 게이트 드라이빙 제어 전압들은 상기 제1 및 제2 게이트 내장 블록들(70, 80)의 모든 쉬프트 레지스터들(72-1...72-n, 74-1...74-n)에 공통으로 공급될 수 있다.
상기 액정 표시 패널(60)의 표시 영역(DA)에 배치된 게이트 라인들(GL1...GLn)의 양 측에 배치된 제1 및 제2 게이트 내장 블록(70, 80)의 쉬프트 레지스터들(72-1...72-n, 74-1...74-n)로부터 순차적으로 출력 신호가 출력될 수 있다. 상기 출력 신호는 27V의 하이 레벨의 펄스를 갖는 게이트 하이 전압일 수 있다.
예컨대, 제1 게이트 내장 블록(70)의 제1 쉬프트 레지스터(72-1)의 게이트 하이 전압과 제2 게이트 내장 블록(80)의 제2 쉬프트 레지스터(74-1)의 게이트 하이 전압이 제1 게이트 라인(GL1)의 양측으로 동시에 공급될 수 있다.
만일 게이트 라인의 일 측에만 게이트 내장 블록의 쉬프트 레지스터들이 배치되는 경우(제3 실시예), 게이트 라인의 일 측으로 게이트 하이 전압이 공급되고, 게이트 하이 전압은 게이트 라인을 통해 게이트 라인의 타 측으로 흘러간다. 대형화된 액정 표시 패널의 경우, 게이트 라인의 길이가 길어지게 되고, 이러한 경우 게이트 라인의 타 측으로 흐르는 게이트 하이 전압은 게이트 라인의 저항 성분과 캐패시턴스 성분으로 인한 신호 지연이 발생되어, 게이트 라인의 타 측 근처의 게이트 하이 전압은 라이징 타임구간과 폴링 타임 구간이 길게 지연되게 된다. 이러한 신호 지연으로 인해 오동작이 발생되는 문제가 있다.
하지만, 제4 실시예와 같이 게이트 라인들(GL1...GLn)의 양측에서 동시에 게이트 하이 전압이 공급되는 경우, 게이트 라인들(GL1...GLn)이 길어지더라도 게이트 하이 전압의 신호 지연이 거의 발생되지 않게 된다. 따라서 제4 실시예는 신호 지연에 따른 오동작을 방지하여 화질 품질을 향상시킬 수 있다.
게이트 라인들(GL1...GLn)로 공급된 게이트 하이 전압에 의해 게이트 라인들(GL1...GLn)에 전기적으로 연결된 박막 트랜지스터들이 턴온되고, 박막 트랜지스터들의 턴온으로 데이터 TCP(40)의 데이터 드라이버 IC(42)에서 데이터 라인으로 공급된 데이터 전압이 박막 트랜지스터를 경유하여 박막 트랜지스터들에 각각 전기적으로 연결된 화소 전극들로 인가될 수 있다. 따라서 화소 전극으로 인가된 데이터 전압과 화소 전극과 대향되는 공통 전극으로 인가되는 공통 전압에 의한 전계가 발생되고, 이러한 전계에 의해 액정들이 변위하여 광의 투과율이 제어되어 정보가 표시될 수 있다.
10: 메인 PCB
12, 14: 타이밍 콘트롤러
20: 연결 부재
30: 데이터 PCB
40: 데이터 TCP
42: 데이터 드라이버 IC
50, 54, 57: 레벨 쉬프터 필름
52, 56, 58: 레벨 쉬프터 IC
60: 액정 표시 패널
70, 80: 게이트 내장 블록
72-1...72-n, 74-1...74-n: 쉬프트 레지스터
90, 92, 94: 레벨 쉬프터
GL0...GLn: 게이트 라인
DL1...DLm: 데이터 라인
DA: 표시 영역
NA: 비표시 영역

Claims (15)

  1. 게이트 드라이빙 제어 신호를 생성하는 타이밍 콘트롤러를 포함하는 PCB;
    상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널;
    상기 비표시 영역에 형성된 게이트 내장 블록; 및
    상기 게이트 드라이빙 제어 신호를 바탕으로 상기 게이트 내장 블록으로 공급하기 위한 게이트 드라이빙 제어 전압을 생성하는 레벨 쉬프터를 포함하고,
    상기 레벨 쉬프터는 상기 표시 패널의 일 측에 전기적으로 연결되는 표시 장치.
  2. 게이트 드라이빙 제어 신호를 생성하는 타이밍 콘트롤러를 포함하는 PCB;
    상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널;
    상기 비표시 영역에 형성된 게이트 내장 블록; 및
    상기 게이트 드라이빙 제어 신호를 바탕으로 상기 게이트 내장 블록으로 공급하기 위한 게이트 드라이빙 제어 전압을 생성하는 레벨 쉬프터를 포함하고,
    상기 레벨 쉬프터는 상기 표시 영역의 일 측의 비표시 영역에 상기 게이트 내장 블록과 인접하여 형성되는 표시 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 게이트 내장 블록은 다수의 쉬프트 레지스터들을 포함하고,
    상기 각 쉬프트 레지스터는 다수의 트랜지스터들을 포함하는 표시 장치.
  4. 제3항에 있어서,
    상기 트랜지스터들은 상기 표시 영역의 박막 트랜지스터와 동일한 구조를 갖는 표시 장치.
  5. 제2항에 있어서,
    상기 레벨 쉬프터는 다수의 트랜지스터들을 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 트랜지스터들은 상기 표시 영역의 박막 트랜지스터와 동일한 구조를 갖는 표시 장치.
  7. 제1항에 있어서,
    상기 레벨 쉬프터는 레벨 쉬프터 필름과 상기 레벨 쉬프터 필름 상의 레벨 쉬프터 IC를 포함하는 표시 장치.
  8. 제7항에 있어서,
    상기 레벨 쉬프터 필름은 상기 표시 패널의 비표시 영역의 일 측에 전기적으로 연결되는 표시 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 PCB와 상기 표시 패널 사이에 전기적으로 연결된 다수의 데이터 TCP를 더 포함하고,
    상기 데이터 TCP는 데이터 드라이버 IC를 포함하는 표시 장치.
  10. 제9항에 있어서,
    상기 데이터 TCP와 상기 레벨 쉬프터 사이의 상기 표시 패널의 비표시 영역에 다수의 제1 신호 라인들; 및
    상기 레벨 쉬프터와 상기 게이트 내장 블록 사이의 상기 표시 패널의 비표시 영역에 다수의 제2 신호 라인들을 더 포함하는 표시 장치.
  11. 제1항 또는 제2항에 있어서,
    상기 게이트 드라이빙 제어 전압은 게이트 개시 전압, 다수의 클럭 전압들, 열화 방지 전압 및 리셋 전압을 포함하는 표시 장치.
  12. 제1 및 제2 게이트 드라이빙 제어 신호들을 생성하는 타이밍 콘트롤러를 포함하는 PCB;
    상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널;
    상기 표시 영역의 제1 측의 비표시 영역에 형성된 제1 게이트 내장 블록;
    상기 표시 영역의 제2 측의 비표시 영역에 형성된 제2 게이트 내장 블록;
    상기 제1 게이트 드라이빙 제어 신호를 바탕으로 상기 제1 게이트 내장 블록으로 공급하기 위한 제1 게이트 제어 전압을 생성하는 제1 레벨 쉬프터; 및
    상기 제2 게이트 드라이빙 제어 신호를 바탕으로 상기 제2 게이트 내장 블록으로 공급하기 위한 제2 게이트 드라이빙 제어 전압을 생성하는 제2 레벨 쉬프터를 포함하고,
    상기 제1 및 제2 레벨 쉬프터들은 상기 표시 패널의 제1 및 제2 측들에 전기적으로 연결되는 표시 장치.
  13. 제1 및 제2 게이트 드라이빙 제어 신호들을 생성하는 타이밍 콘트롤러를 포함하는 PCB;
    상기 PCB와 전기적으로 연결되고, 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함하는 표시 패널;
    상기 표시 영역의 제1 측의 비표시 영역에 형성된 제1 게이트 내장 블록;
    상기 표시 영역의 제2 측의 비표시 영역에 형성된 제2 게이트 내장 블록;
    상기 제1 게이트 드라이빙 제어 신호를 바탕으로 상기 제1 게이트 내장 블록으로 공급하기 위한 제1 게이트 제어 전압을 생성하는 제1 레벨 쉬프터; 및
    상기 제2 게이트 드라이빙 제어 신호를 바탕으로 상기 제2 게이트 내장 블록으로 공급하기 위한 제2 게이트 드라이빙 제어 전압을 생성하는 제2 레벨 쉬프터를 포함하고,
    상기 제1 및 제2 레벨 쉬프터들 각각은 상기 표시 영역의 제1 및 제2 측들의 비표시 영역에 상기 제1 및 제2 게이트 내장 블록과 인접하여 형성되는 표시 장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 레벨 쉬프터들 각각은 레벨 쉬프터 필름과 상기 레벨 쉬프터 필름 상의 레벨 쉬프터 IC를 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 레벨 쉬프트들의 레벨 쉬프터 필름들은 상기 표시 패널의 비표시 영역의 제1 및 제2 측에 전기적으로 연결되는 표시 장치.
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