KR20120092054A - 갈륨 비소 광전지 장치를 위한 셀프-바이패스 다이오드 기능 - Google Patents

갈륨 비소 광전지 장치를 위한 셀프-바이패스 다이오드 기능 Download PDF

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KR20120092054A
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후이 니
브렌던 엠. 케이스
이식 씨. 키질리알리
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알타 디바이씨즈, 인크.
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Abstract

발명의 실시예들은 일반적으로 광전지 장치들에 관한 것이다. 일 실시예에서, 갈륨 비소 기반의 광전지 장치를 형성하는 방법은 반도체 구조를 제공하는 단계를 포함하며, 구조는 갈륨 비소가 포함된 흡수층을 포함한다. 바이패스 기능은 반도체 구조의 p-n 접합에 제공되며, 역 바이어스 조건들 하에서 p-n 접합은 제어된 방식으로 제너 항복 효과에 의해 항복이 일어난다.

Description

갈륨 비소 광전지 장치를 위한 셀프-바이패스 다이오드 기능{SELF-BYPASS DIODE FUNCTION FOR GALLIUM ARSENIDE PHOTOVOLTAIC DEVICES}
발명의 실시예들은 일반적으로 솔라셀들과 같은 광전지 장치들, 및 이러한 광전지 장치들을 제공하는 방법들에 관한 것이다.
솔라 패널들과 같은 광전지 장치들의 사용에 있어 한 문제는 솔라 패널의 부분들이 가려지는(shading) 문제이다. 도 1에 도시된 바와 같이, 솔라 패널들은 태양광으로부터 증가된 파워 및 전압을 제공하기 위해 각 모듈에 한 스트링으로 직렬로 연결된 복수의 광전지 셀들(10)을 포함한다. 그러나, 이들 셀들의 한 부분은 동작 동안 태양광으로부터 가려질 수 있고, 이것은 전체 한 스트링 또는 모듈의 성능에 영향을 미친다. 예를 들면, 셀(12)은 장애물에 의해 태양광으로부터 가려지지만 다른 셀들(10)은 그렇지 않다. 한 솔라셀의 전기적 파라미터들이 다른 셀들의 전기적 파라미터들로부터 현저히 변경될 때 직렬 오정합이 발생한다. 셀들을 통하는 전류는 동일해야 하기 때문에, 조합으로부터 전체 전류는 가려진 셀의 전류를 초과할 수 없다. 저 전압들에서, 한 솔라셀이 가려지고 스트링 또는 모듈 내 나머지는 그렇지 않을 때, 가려지지 않은 솔라셀들에 의해 발생된 전류는 부하에 전력을 공급하지 않고 가려진 셀에서 소비될 수도 있다. 이에 따라, 전류 오정합을 갖고 직렬로 연결된 구성에서, 열악한 셀이 더 적은 전류를 생성한다면 심한 파워 감소가 일어날 수 있다. 구성이 단락회로 또는 저 전압들에서 동작된다면, 가려진 셀에서 매우 국부적인 파워 소비는 국부적인 "핫 스폿(hot spot)" 히팅(heating), 아발란치 항복(avalanche breakdown), 및 솔라셀들 중 하나 이상에 그리고 모듈에 비가역적 손상을 야기할 수 있다.
일부 솔라셀들 상에 가려짐에 의한 오정합의 영향들에 대한 한 해결책은 하나 이상의 바이패스 다이오드들을 사용하는 것이다. 내재적으로 매우 높은 항복 전압 혹은 낮은 분로 저항을 갖는 솔라셀들은 바이패스 다이오드들을 필요로 하지 않을 수 있으나 갈륨 비소(GaAs) 솔라셀들과 같은 고성능 솔라셀들을 포함하는 많은 다른 유형들은 바이패스 기능을 필요로 할 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 전형적으로 하나 이상의 바이패스 다이오드들(14)은 병렬로 그리고 솔라셀 회로들(16)에 반대 극성을 갖고 연결된다. 비용을 줄이기 위해서, 바이패스 다이오드는 일반적으로 일 그룹의 솔라셀들에 걸쳐 배치된다. 정상적인(가려지지 않은) 동작에서, 각 솔라셀(16a)은 순방향 바이어스되고, 바이패스 다이오드(14a)는 역 바이어스되며 개방 회로이다. 솔라셀들(16b) 중 하나 이상이 가려진다면, 이들 셀들(16b)은 직렬 연결된 셀들 간에 단락회로 전류에 오정합에 기인하여 역 바이어스되며, 바이패스 다이오드(14b)는 순방향 바이어스되어 전류를 도통시키게 되고, 이에 따라 가려지지 않은 솔라셀들로부터 전류는 가려지지 않은 각 셀을 순방향 바이어스하지 않고 외부 회로에서 흐르게 된다. 가려진 셀에의 최대 역 바이어스는 거의 단일 다이오드 강하까지 감소되어, 전류를 제한시켜 핫-스폿 히팅 및 솔라셀들에의 손상을 방지한다.
바이패스 다이오드들이 가려짐에 기인한 솔라셀들에서 오정합들이 미치는 파괴적 영향들을 감소시키는데 효과적이긴 할지라도, 이들은 솔라셀들을 위해 제조되어야 하는 추가적 성분이며 이에 따라 솔라 패널들의 제조의 비용 및 시간을 증가시킨다. 또한, 바이패스 다이오드들은 솔라셀 설계에 통합되어야 하는데, 이것은 복잡하고 달성하기기 어려울 수 있다. 이들 요인들은 솔라셀들을 제조하는 현재 높은 비용을 증가시키고, 주류 에너지원이 되어가는 솔라셀들의 역량을 감소시킬 수 있고, 솔라셀들이 적합할 수도 있을 적용들을 제한시킬 수도 있다.
따라서, 광전지 장치들에서 바이패스 다이오드 기능을 제공하기 위한 증가된 효율 및 제조 호환성 방법들에 대한 필요성이 있다.
발명의 실시예들은 일반적으로 솔라셀들과 같은 광전지 장치들에 관한 것으로, 특히 광전지 장치들에 바이패스 다이오드 기능에 관한 것이다.
일 실시예에서, 갈륨 비소 기반의 광전지 장치를 형성하는 방법은 반도체 구조를 제공하는 단계를 포함하고, 구조는 갈륨 비소를 포함하는 흡수층을 포함한다. 바이패스 기능은 반도체 구조의 p-n 접합에 제공되고, 역 바이어스 조건들 하에서, p-n 접합은 제너 항복 효과에 의해 제어된 방식으로 항복이 일어난다. 일부 실시예들에서, p-n 접합은 p-n 접합의 아발란치 항복을 야기하는 전계 미만의 크기를 갖는 전계에서 제너 항복 효과(Zener breakdown effect)에 의해 항복이 일어날 수 있다. 바이패스 기능은 광전지 장치가 광전지 장치에 연결되는 혹은 이에 포함되는 어떠한 별개의 바이패스 다이오드도 없이 바이패스 기능을 제공하게 하는 광전지 장치의 p-n 접합에 내재적일 수 있다.
또 다른 실시예에서, 갈륨 비소 기반의 광전지 장치는 갈륨 비소를 포함하는 흡수층을 포함하는 반도체 구조; 및 반도체 구조 내에 있고 바이패스 기능을 제공하는 p-n 접합을 포함하고, 역 바이어스 조건들 하에서, p-n 접합은 제어된 방식으로 제너 항복 효과에 의해 항복 한다.
도 1은 가려진 솔라셀을 포함하는 솔라셀 모듈에 직렬 연결된 솔라셀들의 개략도이다.
도 2는 병렬로 연결된 별도의 바이패스 다이오드들을 갖는 직렬 연결된 솔라셀들의 개략도이다.
도 3은 여기에 기술된 일부 실시예들에 따른 광전지 유닛의 단면도이다.
도 4는 여기에 기술된 일부 실시예들에 따른 광전지 셀을 형성하기 위해 도 3의 유닛으로부터 형성된 반도체 구조의 단면도이다.
도 5 및 도 6은 여기에 기술된 헤테로 접합 실시예들에 따른 도 4의 반도체 구조의 단면도들이다.
도 7은 여기에 기술된 일부 실시예들에 따른 양면 광전지 셀의 단면도이다.
도 8은 여기에 기술된 바이패스 기능에 관련하여 갈륨 비소 기반의 솔라셀 의 도핑 및 항복 특징들을 도시한 그래프이다.
도 9는 여기에 기술된 바이패스 기능에 관련하여 갈륨 비소 기반의 솔라셀 의 전압 및 전류 특징들을 도시한 그래프이다.
도 10은 여기에 기술된 바이패스 기능에 관련하여 갈륨 비소 기반의 솔라셀 의 밴드간 터널링 특징들을 도시한 그래프이다.
도 11은 여기에 기술된 바이패스 기능에 관련하여 갈륨 비소 기반의 솔라셀 의 전압 및 전류 특징들을 도시한 그래프이다.
발명의 실시예들은 일반적으로 광전지 장치들 및 공정들에 관한 것으로, 특히 광전지 셀들 및 이러한 광전지 셀들을 형성하기 위한 제조공정들에 관한 것이다. 다음 설명은 당업자가 발명들을 제작 및 사용할 수 있게 하기 위해 제시된 것이며 특허출원 및 이의 요건들의 맥락에서 제공된 것이다. 여기에 기술된 바람직한 실시예 및 일반적 원리 및 특징들에 대한 다양한 수정예들은 당업자들에게 쉽게 명백해질 것이다. 따라서, 본 발명은 제시된 실시예로 한정되게 한 것이 아니나 여기에 기술된 원리 및 특징들에 일관된 최광의의 범위에 따르게 한 것이다.
여기에 기술된 광전지 장치들의 실시예들은 직렬의 한 스트링에 몇몇 솔라셀들의 가려짐과 같은 오정합된 상태들에서 바이패스 전류가 흐를 수 있게 하기 위해 광전지 셀에 바이패스 기능을 제공한다. 갈륨 비소 광전지 장치들에 제공되는 셀프-바이패스 기능은 장치들을 보호할 수 있게 하면서 아울러 장치들에 연결할 별도의 혹은 별개의 바이패스 다이오드들에 대한 필요성이 없게 한다. 이러한 혁신은 종래의 솔라셀 제조 공정들과 비교했을 때 광전지 장치들을 형성함에 있어 효율 및 융통성이 더 커지게 할 수 있다.
갈륨 비소 솔라셀들은 예를 들면, 다른 것들은 가려지지 않지만 직렬연결된 솔라셀들 중 일부가 가려짐에 의해 야기되는 것으로 셀들이 솔라 패널에 일체화될 때 전류에 오정합으로부터 솔라셀들을 보호하기 위해서 전형적으로 별도의 바이패스 다이오드들에 연결되는 고성능 광전지 장치들이다. 그러나, 별도의 바이패스 다이오드들을 제공하는 것은 솔라 패널들의 제조 비용 및 시간을 증가시키며, 다이오드들의 일체화는 추가의 복잡성을 야기한다. 또한, 일부 고 성능 솔라셀들은 다른 유형들의 솔라셀들보다 높은 셀 당 높은 동작 전압을 가져, 이들 다른 유형들보다는 더 많은 바이패스 다이오드들을 요구한다. 여기에 실시예들은 솔라셀들에 연결되는 별도의 바이패스 다이오드 제조 또는 설치할 필요없이 고성능, GaAs 솔라셀에 바이패스 다이오드의 기능이 포함될 수 있게 한다.
반도체 장치 실시예들의 설명에서 도핑 농도들이 언급된다. 본원에서, "도핑 농도"라는 것은 물질 내 활성 도펀트의 농도, 즉 다수 캐리어 농도를 말한다.
도 3은 희생층(104)을 사이에 배치함으로써 성장 웨이퍼(101)에 결합된 갈륨 비소 기반의 셀(140)을 내포하는 광전지 유닛(100)의 단면도이다. 도 4는 갈륨 비소 기반의 광전지 셀(140) 형태로, 광전지 유닛(100)으로부터 비롯된 반도체 구조의 단면도이다. 가변적 조성들을 포함하는 에피택셜 물질들의 복수의 층들은 갈륨 비소 기반의 셀(140) 내에 포함된 다수의 층들뿐만 아니라, 버퍼층(102), 희생층(104)을 포함하는 광전지 유닛(100) 내에 피착된다. 다양한 에피택셜 물질들의 층들은 성장되거나 아니면 화학기상증착(CVD) 공정, 금속 유기 CVD(MOCVD) 공정, 또는 분자 빔 엑피택시(MBE) 공정과 같은 피착 공정에 의해 형성될 수 있다.
본원에 기술된 다른 실시예에서, 희생층(104)을 에칭하고 에피택셜 리프트 오프(ELO) 공정 동안 갈륨 비소 기반의 셀(140)을 성장 웨이퍼(101)로부터 분리하기 위해서 광전지 유닛(100)을 습식 에칭 용액에 노출시킬 수 있다. 일단 분리되면, 도 4에 도시된 바와 같이, 갈륨 비소 기반의 셀(140)은 본원의 몇몇 실시예들에 의해 기술된 바와 같이, 광전지 셀들 및 모듈들을 포함한 다양한 광전지 장치들을 형성하게 더욱 가공될 수 있다.
일부 실시예들에서, 에피택셜로 성장된 층들은 고 성장율 기상 피착 공정 동안, 예를 들면, 약 10 ~ 120 ㎛/hr 이상과 같이, 5 ㎛/hr보다 큰 성장율들로 III-V족 물질들을 성장시킴으로써 형성될 수 있다. 다른 실시예들은 층들을 형성하기 위해 저 성장율 공정을 사용할 수 있다. III-V족 물질들은 갈륨 비소, 알루미늄 갈륨 비소, 알루미늄 갈륨 인듐 인화물, 알루미늄 인듐 인화물, 알루미늄 비화물, 또는 이들의 조합들을 함유하는 에피택셜 성장된 층들인 얇은 막들이다. 일부 실시예들에서, 유닛(100)을 형성하는 공정은 가공 시스템 내에서, 약 550 ℃ 또는 그 이상(또는 이외 다른 범위들)의 피착 온도까지 웨이퍼를 가열하는 단계, 갈륨 비소 피착 공정을 위한 갈륨 프리커서 기체 및 아르신과 같은 화학적 프리커서를 함유하는 피착 기체에 웨이퍼를 노출시키는 단계, 및 웨이퍼 상에 갈륨 비소를 함유하는 층을 피착하는 단계를 포함한다. 일 실시예에서, 광전지 유닛(100)을 형성하는 것을 시작하기 위해서 성장 웨이퍼(101) 상에 하나 이상의 버퍼층들(102)이 형성될 수 있다. 성장 웨이퍼(101)는 n-형, p-형, 또는 반-절연 물질을 포함할 수 있고, 하나 이상의 후속하여 피착되는 버퍼층들와 동일한 또는 유사한 물질을 내포할 수 있다.
버퍼층(102) 또는 층들은 여러 에피택셜층들이 형성될 때 이들의 서로 다른 결정학적 구조를 수용할 수 있는 최종 광전지 유닛의 반도체층들과 성장 웨이퍼(101) 사이에 중개자를 제공할 수 있다. 하나 이상의 버퍼층들(102)은 약 100 nm 내지 약 600 nm의 두께로 피착될 수 있고, III-V족 화합물 반도체를 포함할 수 있다. 희생층(104)은 버퍼층(102) 상에 피착될 수 있다. ELO 공정 동안 성장 웨이퍼(101)로부터 갈륨 비소 기반의 셀(140)을 분리하면서 이형층(release layer)으로서도 알려진 희생층(104)은 에칭되고 제거된다.
갈륨 비소 기반의 셀(140)은 p-도핑된 갈륨 비소 물질들을 함유하는 p-형 필름 스택(130) 상에 배치된 n-도핑된 갈륨 비소 물질들을 함유하는 n-형 필름 스택(120)을 포함한다. n-형 필름 스택(120) 및 p-형 필름 스택(130) 각각은 독립적으로 갈륨 비소 물질들을 포함하는 물질들의 서로 다른 조성들의 복수의 층들을 포함한다. 일부 실시예들에서, n-형 필름 스택(120)은 n-형 접촉층(105), n-형 전방 윈도우(106), n-형 전방 윈도우(106)에 인접하여 형성된 n-형 흡수층(108)을 포함한다. p-형 필름 스택(130)은 p-형 이미터층(110) 및 p-형 이미터층(110) 상에 형성된 p-형 접촉층(204)을 포함한다. 후방 금속층(204)은 접촉층(112) 상에 형성될 수 있다. 다른 실시예들에서, p-형 필름 스택은 셀(140)에 n-형 필름 스택 상에 배치될 수 있다.
일 실시예에서 기술된 바와 같이, 제조 공정 동안, n-형 접촉층(105), 또는 계면층은 희생층(104) 상에 피착될 수 있다. n-형 접촉층(105)은 최종 광전지 유닛의 요망되는 조성에 따라, 갈륨 비소와 같은 III-V족 물질들을 포함한다. n-형 접촉층(105)은 n-도핑된 것이며, 일부 실시예들에 있어서, 도핑 농도는 약 1x018 cm-3보다 큰 범위 내에 있을 수 있다. n-형 접촉층(105)은 약 10 nm 내지 약 1,000 nm의 범위 내의 두께에서 형성될 수 있다. ELO 공정에 앞서 갈륨 비소 기반의 셀(140)의 부분과 같은 n-형 접촉층(105)은 이 단계에서 형성될 수 있고, 또는 ELO 공정에 이은 나중 단계에서 형성될 수 있다.
패시베이션층(passivation layer)으로서도 알려진 전방 윈도우(106)는 희생층(104) 상에 형성될 수 있고, 혹은 있다면 선택적 접촉층(105) 상에 형성될 수 있다. 전방 윈도우(106)는 알루미늄 갈륨, 알루미늄 갈륨 비소, 또는 이들의 조합과 같은 III-V족 물질을 포함할 수 있다. 또한, 윈도우 층은, 이에 더하여 혹은 대안적으로, 알루미늄 갈륨 인듐 인화물, 알루미늄 인듐 인화물, 이들의 유도체들, 혹은 이들의 조합들을 포함하는 추가의 물질들을 내포할 수 있다. 이들 알루미늄 갈륨 인듐 인화물 화합물들은 n-형 전방 윈도우(106) 내에서 이용될 때 짧은 파장들에서 고 콜렉터 효율뿐만 아니라, 약 2.2 eV 이상과 같은 큰 밴드 갭을 제공한다. 예를 들면, 전방 윈도우(106) 물질은 일부 실시예들에서, n-도핑될 수 있고, 도핑 농도는 약 1 x 1018 cm-3보다 큰 범위 내에 있을 수 있고, 혹은 비-도핑될 수도 있다. 알루미늄 갈륨 비소는 분자비 화학식 AlxGa1 - xAs, 예를 들면, Al0 .3Ga0 .7As의 분자비를 가질 수 있다. 전방 윈도우(106)는 약 5 nm 내지 약 75 nm의 범위 내의 두께를 갖게 피착될 수 있다.
p-n 접합은 흡수층(108)과 이미터층(110) 사이에 형성된다. 일부 실시예들에서, p-n 접합의 두 흡수층 및 이미터층은 고농도로 도핑된 반도체들을 포함한다. 이것은 p-n 접합이 역바이어스될 때 밴드간 터널링 효과를 제공하는 효과적인 제너 다이오드를 형성한다. 제너 효과를 야기하는 전계는 p-n 접합의 아발란치 항복 임계값 미만이다. 이 효과를 이하 더 상세히 기술한다.
p-n 접합의 흡수층(108)은 전방 윈도우(106) 상에 형성될 수 있다. 흡수층(108)은 갈륨 비소(GaAs)와 같은 III-V족 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 흡수층(108)은 단결정일 수 있다. 흡수층(108)은 예를 들면, 단지 한 유형의 도핑, 예를 들면, n-도핑을 가질 수 있다.
여기에서, 실시예들에 기술된 바와 같이 광전지 장치에 셀프-바이패스 다이오드 기능을 달성하기 위해서, 흡수층(108)의 도핑 농도는 통상적 도핑 농도들에 비해 매우 높다. 예를 들면, 흡수층(108)이 n-도핑된 실시예에서, n-도펀트 농도는 약 4 x 1017 cm-3 내지 약 1 x 1019 cm-3의 범위 내에 있을 수 있다. n-형 흡수층(108)의 두께는 예를 들면, 2,000 nm와 같은 약 1,000 nm로부터 약 2,000 nm(약 1.0 ㎛ 내지 약 2.0 ㎛)까지와 같이, 약 300 nm 내지 약 3,500 nm의 범위 내에 있을 수 있다. 일부 실시예들에서, 흡수층은 1 ㎛ 미만인데, 예를 들면, n-형 흡수층(108)은 이를테면 약 100 nm 내지 약 500 nm의 범위 내와 같이, 약 800 nm 이하, 이를테면 약 500 nm 이하의 두께를 가질 수 있다. 이 박육(thinness)은 솔라셀이 얇고 쉽게 캐리어들을 모을 수 있기 때문에, 고 도핑 농도에 의해 야기되는, 짧은 캐리어 수명에 기인한 캐리어 수집의 감소된 혹은 무시할만한 제한을 제공한다.
다른 물질들이 다른 실시예들에서 흡수층(108) 용으로 사용될 수 있고 여기에 기술된 셀프-바이패스 다이오드 기능을 달성할 수 있다. 예를 들면, 충분히 고 흡수계수를 가진 물질로서, 이를테면 III-V족 물질, 인화물(인듐 갈륨 인화물(InGaP), 알루미늄 인듐 인화물(AlInP), 알루미늄 인듐 갈륨 인화물(AlInGaP)), 인듐 갈륨 질화물, 알루미늄 갈륨 비소, 혹은 이들의 조합.
광전지 유닛(100)은 몇 마이크로미터 두께일 수 있는 종래의 솔라 유닛들에 비해 현저히 얇은 흡수층(예를 들면, 500 nm 미만)을 가질 수 있다. 얇은 흡수층은 필시 주어진 광 세기에 대해 더 큰 개방 회로 전압(Voc) 및, 따라서 증가된 효율로 이어질 수 있을 것이다. 또한, 얇은 흡수층은 캐리어 확산 길이에 관하여 이점을 갖는다. 도핑 레벨들이 높음으로써 전류는 매우 얇은 흡수층들에서도 흐를 수 있게 되고, 따라서 증가된 도핑은 증가된 효율을 가진 매우 얇은 흡수층들을 제조하는데 이용될 수 있다. 종래의 광전지 장치들은 볼륨 재결합 효과들이 나타날 수 있고, 따라서 이러한 종래의 장치들은 흡수층에 고 도핑을 채용하지 않는다. 또한, 흡수층의 시트 저항은 적합한 두께를 결정할 때 고려될 수 있다. 얇은 흡수층을 포함하는 광전지 장치들은 몇 마이크로미터의 두께를 갖는 종래의 솔라셀들보다 더 유연할 수 있다. 일부 실시예들에서 얇은 베이스/흡수층을 제조하는 것은 n-도핑된 베이스/흡수층을 사용할 수 있게 한다. 다른 실시예들은 예를 들면, 캐리어들의 확산 길이에 기인한 두꺼운 흡수층을 갖는 실시예들에서 p-도핑된 베이스/흡수층 및 n-도핑된 후방/이미터층을 사용할 수도 있다.
일부 실시예들에서, p-n 접합의 이미터층(110)은 흡수층(108)에 인접하여 형성될 수 있다. 이미터층(110)은 예를 들면 III-V족 화합물 반도체를 포함하며 흡수층이 n-도핑된 것이라면 p-도핑되고 혹은 흡수층이 p-도핑된 것이라면 n-도핑될 수 있다. 여기에 기술된 일부 실시예들에서, p-형 이미터층(110)은 n-형 흡수층(108)보다 셀(140)의 후방측에 더 가까운데, 즉, n-형 흡수층은 셀(140)의 전방측에 더 가깝다. 이미터층(110)은 단결정일 수 있다.
일부 실시예들에서, 이미터층(110)은 고농도로 p-도핑될 수 있고, 일부 실시예들에 있어서, p-도핑된 이미터층의 도핑 농도는 1.5 x 1018 cm-3와 같이, 약 4 x 1017 cm-3 내지 약 1 x 1020 cm-3의 범위 내일 수 있다. 이미터층(110) 의 두께는 약 100 nm 내지 약 500 nm 이상의 범위, 예를 들면, 약 300 nm일 수 있다.
일부 실시예들에서, p-형 이미터층(110)을 가진 n-형 흡수층(108) 의 접촉은 광자들을 흡수하기 위한 p-n 접합 또는 계면층(interface layer)을 생성하며, 이미터층(110)은 흡수층(108)과 동일한 혹은 유사한 물질을 함유한다. 또한, p-형 흡수층(108) 및 n-형 이미터층(110)은 p-n 접합을 야기할 수 있다.
다른 실시예들에서, n-형 흡수층(108)은 한 물질(이를테면 갈륨 비소)을 내포하며, p-형 이미터층(110)은 흡수층(108)(이를테면 알루미늄 갈륨 비소)의 물질과는 다른 밴드갭을 갖는 다른 물질을 함유하며, p-n 계면은 헤테로 접합이다. 여기에서, 실시예들에 기술된 바와 같이, 헤테로 접합들은 종래의 광전지 물질들의 호모-접합들에 비해 감소된 암 전류, 개선된 전압 생성들, 및 개선된 방사 재결합들을 갖는 것으로 관찰된다. 여기에 기술된 일부 실시예들에서, p-형 이미터층(110)의 물질은 n-형 흡수층(108)의 물질보다 큰 밴드갭을 갖는다.
이미터층(110)은 n-형 흡수층(108)과의 헤테로 접합을 형성하기 위한 III-V족 화합물 반도체를 포함할 수 있다. 예를 들면, n-형 흡수층(108)이 갈륨 비소를 포함한다면, p-형 이미터층(110)은 알루미늄 갈륨 비소(AlGaAs)와 같은 다른 반도체 물질을 포함할 수 있다. p-형 이미터층(110) 및 n-형 전방 윈도우(106) 둘 다 알루미늄 갈륨 비소를 포함한다면, p-형 이미터층(110)의 AlxGa1 - xAs 조성은 n-형 전방 윈도우(106)의 AlyGa1 - yAs 조성과 동일하거나 이와는 다를 수 있다. 예를 들면, p-형 이미터층(110)은 Al0 .3Ga0 .7As의 분자비를 가질 수도 있다.
일부 실시예들에서, 헤테로 접합은 흡수층(108)과 이미터층(110) 사이에 중간층(114)을 제공함으로써 p-n 접합에서 오프셋될 수 있다. 중간층(114)은 흡수층(108)과 이미터층(110) 사이에 물질 천이를 제공할 수 있다. 예를 들면, 이러한 중간층의 일부 실시예들을 이하 도 5 및 도 6을 참조하여 기술한다.
일부 실시예들에서, p-n 접합(헤테로 접합이 있든 없든 간에)의 공핍 영역은 이에 흡수층과는 다른 도핑 농도가 제공될 수 있고 여기에 기술된 셀프-바이패스 다이오드 기능을 달성할 수 있다. 이러한 실시예들을 도 5 및 도 6을 참조하여 이하 상세히 기술한다.
선택적으로, 접촉층(112)은 이미터층(110) 상에 형성될 수 있다. 예를 들면, p-형 접촉층(112)은 갈륨 비소와 같은 III-V족 화합물 반도체를 포함할 수 있다. p-형 접촉층(112)은 일반적으로 단결정 및 p-도핑되며, 일부 실시예들에 있어서, p-형 접촉층(112)의 도핑 농도는 1 x 1018 cm-3보다 클 수 있다.
일단 이미터층(110)이 형성되었으면, 하지의 베이스 흡수층(108)에 도달하기에 충분히 깊게 이미터층(110)(혹은 선택적인 접촉층(112)) 내에 공동들 혹은 홈들(도시되지 않음)이 형성될 수 있다. 이러한 홈들은, 예를 들면, 포토리소그래피를 사용하여 이미터층(110)(혹은 선택적인 접촉층(112))에 마스크를 적용하고, 마스크에 의해 덮이지 않은 이미터층(110)(및 선택적인 접촉층(112)) 내에 물질을 제거함으로써 형성될 수 있다. 이렇게 하여, 흡수층(108)은 갈륨 비소 기반의 셀(140)의 후방측을 통해 액세스될 수 있다.
도 5 및 도 6은 헤테로 접합이 p-n 접합에서 오프셋된 광전지 셀(140)의 실시예들의 단면도들이다.
도 5는 흡수층(108), 중간층(114) 및 이미터층(110)을 포함하는 셀(140)의 일 실시예(150)의 부분을 도시한 것이다. 일부 실시예들에서, 중간층(114)은 이미터층(110)가 알루미늄 갈륨 비소를 포함하는 실시예들에서 예를 들면, 알루미늄 갈륨 비소와 같은, 이미터층(110)과 실질적으로 동일한 물질을 포함한다. 또한, 중간층(114)은 흡수층(108)과 동일한 유형의 도핑, 예를 들면, n-형 도핑을 갖는다. 일부 실시예들에서, 중간층(114)은 약 2개의 공핍 길이들의 두께를 가질 수 있는데, 공핍 길이는 p-n 접합 주위에 형성된 공핍 영역의 폭이다. 예를 들면, 일부 실시예들에서, 중간층(114)은 0 내지 200 nm의 범위 내 두께를 가질 수 있다.
셀(140)의 이 실시예는 셀을 위한 전압을 발생하는 p-n 접합이 서로 다른 밴드갭들을 갖는 물질들에 의해 제공되는 헤테로 접합으로부터 오프셋될 수 있게 하는 구조를 제공한다. 예를 들면, p-n 접합(152)은 이미터층(110)의 n-형 및 p-형 물질들과 중간층(114) 간의 계면에 있다. 따라서, 기술된 일 실시예에서, p-n 접합은 이미터층(110) 및 중간층(114)을 구성하는 높은-밴드갭 물질(예를 들면, AlGaAs) 내에 적어도 부분적으로 제공되고, 헤테로 접합(122)은 중간층(114)과 흡수층(108) 간의 계면(예를 들면, GaAs과 AlGaAs간 계면)에 위치된다. 이 오프셋은 일치하는 p-n 접합 및 헤테로 접합에 비해 몇가지 이점들을 제공하는데, 예를 들면, 장치의 암 전류를 줄일 수 있다. 일부 실시예들에서, 대부분의 흡수층(108)은 p-n 접합에 의해 형성된 공핍 영역 밖에 있다.
일부 실시예들에서, 헤테로 접합(154)은 p-n 접합(152)의 두 공핍 길이들 내에 위치된다. 예를 들면, 공핍 영역은 일부 실시예들에서 약 1000 Å(100 nm) 폭일 수 있다. 공핍 영역은 전형적으로 여전히 이 영역을 지나, p-n 접합의 약 두 공핍 영역 폭들(공핍 길이들) 이내에서, 공핍 효과를 갖는다.
중간층은 일부 실시예들에서 흡수층(108)과 실질적으로 동일한 도핑 농도들로 도핑될 수 있다. 이것은 여기에 기술된 셀프-바이패스 기능을 갖게 한다. 예를 들면, 중간층은 AlxGa1 - xAs의 분자비 화학식, 예를 들면 Al0 .3Ga0 .7As의 분자비를 가질 수 있고, 약 4 x 1017 cm-3 이상의 범위 내에서 n-도핑될 수 있다.
다른 실시예들에서, 중간층(114) 또는 이의 일부는 흡수층(108) 및 이미터층(110)과는 다른 도핑 농도를 가질 수 있다. 예를 들면, 중간층(114)은 흡수층(108)의 4 x 1017 cm-3 이상의 훨씬 더 높은 도핑 농도에 비해, 1 x 1017 cm-3과 같이, 5 x 1016 cm-3 이상의 낮은 도핑 농도를 가질 수 있다. 일반적으로, p-n 접합의 공핍 영역은 흡수층(108)보다 낮은 도핑 농도를 가질 수 있다. 이러한 실시예들에서, 셀(200)은 셀프-바이패스 기능을 제공하는 p-n 접합이 중간층의 두께를 가로질러 확장하는 공핍 영역을 갖기 때문에, 공핍 영역 및/또는 중간층(114)의 낮은 도핑 농도들에도 불구하고 셀프-바이패스 다이오드 기능(이하 상세히 설명함)을 유지한다. 이 특징은 셀프-바이패스 다이오드 기능을 얻는데 필요한 고 도핑 레벨을 고려할 필요없이 p-n 접합 및 헤테로 접합이 설계될 수 있게 한다. 그렇지 않다면, 일부 실시예들에서, 흡수층(108)의 공핍 영역 내 고 도핑은 캐리어 재결합율을 증가시키는 등의 p-n 접합의 동작에 영향을 미칠 수도 있을 것이다.
도 6은 중간층(114)의 다른 실시예(160)를 도시한 것으로, 중간층(114)은 흡수층(108)과 이미터층(110) 사이에 배치된 그레이드(graded) 층(115) 및 후방 윈도우층(117)을 포함한다. p-n 접합(162)은 서로 다른 밴드갭들을 갖는 두 물질들 사이에 제공된 헤테로 접합(164)으로부터 오프셋된다. 예를 들면, n-형 그레이드 층(115)은 n-형 흡수층(108) 상에 형성될 수 있고, n-형 후방 윈도우(117)은 n-형 후방 윈도우(117) 상에 p-형 이미터층(110)을 형성하기에 앞서, n-형 그레이드 층(115) 상에 형성될 수 있다. 실시예(160)는 n-도핑된 층(117)과 p-도핑된 층(110) 사이에 형성된 p-n 접합(162)을 포함한다. 이 예에서, 물질들은 흡수층(108) 내 GaAs이며, 그레이드 층(115) 내 AlGaAs이다. 물질 그레이드에 기인하여, 그레이드 층 내 중간 지점에 예시 목적을 위해 도 6에 헤테로 접합(164)이 도시되었을지라도, 헤테로 접합은 층(115) 내 임의의 지점에 있을 수 있고, 혹은 층의 전체 폭은 헤테로 접합인 것으로 간주될 수 있다. 도 5의 실시예에서와 같이, p-n 접합은 바람직하게는 두 공핍 길이(depletion length)들 내에 헤테로 접합으로부터 오프셋된다.
그레이드 층(115)은 흡수층 내지 후방 윈도우(117) 범위에 걸쳐 물질 그레이드를 포함하는 그레이드층일 수 있고, 그레이드는 흡수층에 가까운 그레이드층 측에 흡수층의 물질에서, 후방 윈도우에 가까운 측에 후방 윈도우(117)의 물질에 이르는 범위이다. 이에 따라, 위에 기술된 예시적인 물질들을 사용할 때, 그레이드 물질은 n-형 흡수층(108)에 이웃한 갈륨 비소로서 시작할 수 있고, 후방 윈도우(117)의 물질과 거의 동일한 알루미늄 갈륨 비소 물질(분자비)을 갖고 n-형 후방 윈도우(117)에 인접하여 그레이드가 끝나게, 후방 윈도우의 방향으로 알루미늄 량은 증가하고 GaAs 량은 감소하는 그레이드를 갖는다. 많은 예들에서, 그레이드의 윈도우 끝에서 알루미늄 갈륨 비소는 AlxGa1 - xAs의 분자비의 화학식을 가질 수 있는데, 예를 들면, Al0 .3Ga0 .7As의 분자비가 사용될 수 있다. 그레이드 층(115)의 그레이드는 그레이드이 포물선, 지수함수적 혹은 선형일 수 있고, 및/또는 그외 다른 그레이드 수법들이 사용될 수도 있을 것이다. 또한, n-형 후방 윈도우(117)는 알루미늄 갈륨 비소를 포함할 수 있고, AlxGa1 - xAs의 분자비의 화학식, 예를 들면, Al0.3Ga0.7As의 분자비를 가질 수 있다. 다른 실시예들에서, 중간층(114)은 그레이드 층(115)만을 포함하거나, 중간층(114)은 비-그레이드 후방 윈도우(117)(도 5에 도시된 바와 같이)만을 포함한다.
그레이드 층(115) 및 n-형 후방 윈도우(117) 각각은 n-도핑될 수 있다. 일부 실시예들에 있어서, 도핑 농도는 n-형 흡수층(108)과 실질적으로 동일할 수 있다. 다른 실시예들에서, 그레이드 층(115) 및/또는 후방 윈도우(117)의 도핑 농도는 도 5에 관련하여 중간층(114)에 대해 위에 기술된 바와 유사하게, 흡수층(108)의 농도 미만일 수 있다. 예를 들면, 그레이드 층(115) 및 후방 윈도우(117)의 도핑 농도는 약 1 x 1017cm-3 일 수 있고, 흡수층(108)의 도핑 농도는 약 4 x 1017 cm-3이다.
그레이드 층(115) 및 후방 윈도우(117)의 두께들은 다른 실시예들에서 매우 다양할 수 있고, 전체 중간층(114)은 표준 두께(예를 들면, 일부 실시예들에서 0 내지 200 nm 범위와 같이, 약 2 공핍 길이 미만)를 유지할 수 있다. 그레이드 층(115)의 존재는 일예에서, AlGaAs 및 GaAs 층들 간에 계면의 배리어 효과들을 감소시키는데 도움을 줄 수 있다. 또한, 후방 윈도우(117)는 흡수층(108)의 표면에서 재결합을 감소시키기 위해 패시베이션을 제공할 수 있다.
도 7은 본 발명에 사용하기에 적합한 광전지 셀(200)의 일 실시예의 단면도로서, 금속 접촉층(202) 및 반사 방지 코팅(206)이 셀(140)의 전방측 상에 형성되었다. 일부 실시예들에서, 광전지 셀(200)은 도 1 및 도 2에 관련하여 위에 기술된 바와 같은 갈륨 비소 기반의 광전지 유닛(100)에 사용되는 ELO 공정에 의해 형성된다.
도 7에 도시된 바와 같이, 셀(200)은 일부 실시예들에서 양면 광전지 장치일 수 있고, 광전지 셀(140)의 서로 대향한 양측 상에 배치된 전방 금속 접촉층(202) 및 후방 금속 접촉층(204)을 포함할 수 있다. 전방 금속 접촉층(202)은 전방측 혹은 광(210)을 받는 태양측 상에 배치되고 후방 금속 접촉층(204)은 셀(200)의 후방측 상에 배치된다. 예를 들면, p-스택 상에 배치된 n-스택을 갖는 실시예들에서, 전방 금속 접촉층(202)은 n-금속 접촉일 수 있고, 후방 금속 접촉층(204)은 p-금속 접촉일 수 있다.
전방 금속 접촉층(202)은 공지의 방법들 중 어느 하나에 따른 전방 접촉층(105) 상에 배치될 수 있다. n-금속 접촉층(202)은 금속들 또는 금속 합금들과 같은 전기적 도전성 물질들인 접촉 물질들을 포함한다. 일부 실시예들에서, 금속 접촉층(202)은 동일 또는 다른 접촉 물질들의 복수의 층들을 내포한다. 접촉 물질들은 바람직하게 약 3 x 10-3 Ω-cm2 미만의 의 비접촉 저항을 갖는다. 또한, 바람직한 접촉 물질들은 약 1 x 1018 cm-3의 캐리어 농도들에서 약 1 eV 이하의 쇼트키 장벽 높이들(φbn)을 갖는다.
도 7에 도시된 바와 같이, 전방 금속층(202) 및 반도체 접촉층(105)은 금속 접촉들을 형성하기 위해 패터닝될 수 있다. 예를 들면, 일부 실시예들에서, 금속 접촉층(202)은 접촉층(105) 상에 배치되며, 이어서, 홈들은 셀(200)의 전방측 상에 전방 윈도우(106)을 노출시키기 위해 금속 접촉층(202) 및 접촉층(105)을 관통하여 형성된다. 대안적 실시예에서, 홈들은 초기에는 셀(200)의 전방측 상에 전방 윈도우(106)를 노출시키기 위해 접촉층(105) 내 형성될 수 있다. 그후, 금속 접촉층(202)은 노출된 전방 윈도우(106)를 남기면서 접촉층(105)의 남은 부분들 상에 형성될 수 있다. 다른 실시예에서, 접촉층(105)은 없으며, 금속 접촉들은 전방 윈도우 층(106)에 직접 만들어진다.
후방 금속 접촉층(204)은 접촉층(112)(혹은 이미터층(110))에 이웃하여 배치될 수 있다. 후방 금속 접촉(204)은 금속들 또는 금속 합금들과 같은 전기적 도전성 물질들인 접촉 물질들을 포함한다. 금속 접촉층(204)은 동일 또는 다른 접촉 물질들의 복수의 층들을 포함할 수 있다. 접촉 물질들은 바람직하게 약 1 x 10-1 Ω-cm2 이하의 비접촉 저항을 갖는다. 또한, 바람직한 접촉 물질들은 약 1 x 1018 cm-3의 캐리어 농도들에서 약 1 eV 이하의 쇼트기 장벽 높이들(φbn)을 갖는다. 후방 금속 접촉층(204)은 공지의 방법에 의해 광전지 셀(200) 상에 제조될 수 있다. 선택적으로, 금속보호층, 또는 금속 접착층 니켈, 크롬, 티타늄, 혹은 이들의 조합들을 포함한 물질을 함유하는 금속 접촉층(204) 상에 피착될 수 있다.
반도체 접촉층(105) 및 전방 금속 접촉층(202) 뿐만 아니라, 노출된 전방 윈도우(106) 상에 반사 방지 코팅(anti-reflecting coating, ARC) 층(206)이 배치될 수 있다. ARC 층은 ARC 층의 표면으로부터 광 반사를 방지하면서 광이 통과할 수 있게 하는 물질, 또는 물질들을 포함한다. 일부 실시예들에 있어서, 전방 윈도우(106), 이미터층(110), 및/또는 후방 접촉층(112)은 ARC 층을 적용하기 전에 거칠게 하거나 텍스처화될 수 있다.
일부 실시예들에서, 전방 윈도우(106)은 복수의 윈도우 층들을 포함할 수 있다. 이들 실시예들에 대해서, 가장 바깥쪽 윈도우층(예를 들면, 광전지 셀(140)의 전방측에 가장 가까운 윈도우층)은 ARC층이 적용되기 전에 거칠게 하거나 텍스처화될 수 있다. 일 실시예에서, 전방 윈도우(106)는 흡수층(108)에 인접하여 배치된 제 1 윈도우층(도시되지 않음) 및 제 1 윈도우층과 ARC 층 사이에 배치된 제 2 윈도우층(도시되지 않음)을 포함한다. 제 1 및 제 2 윈도우층들은 위에 기술된 바와 같지만 전형적으로 서로 다른 조성들을 가진 전방 윈도우(106)에 적합한 임의의 물질을 포함할 수 있다. 또한, 일부 실시에들에 있어서, 복수의 윈도우층들의 일부는 도핑될 수 있고, 다른 것들은 도핑되지 않을 수 있다.
일부 실시예들에서, 접착층은 후방 금속 접촉층(204)에 이웃하여 형성될 수 있다. 접착층은 후방 접촉층의 인접 물질에 양호한 접착을 제공하며 접착층에 인접하여 배치될 수 있는 후방측에 셀(200)의 접착을 제공할 수 있다.
다른 실시예들에서, 위에 논의된 층들에 반대되는 유형의 도핑이 사용될 수 있고, 및/또는 기술된 p-n 접합을 제공할 수 있는 다른 물질들이 사용될 수 있다. 또한, 다른 실시예들에서 위에 기술된 순서와는 다른 순서로 층들이 피착 또는 형성될 수 있다.
다른 유형들, 구조들, 및 물질들의 금속 접촉층들이 셀(200)에 사용될 수도 있다. 예를 들면, 금속 접촉층들은 셀(200)의 후방측 상에 제공될 수도 있다. 일단 이미터층(110)이 형성되었으면, 베이스 흡수층(108)에 도달하기에 충분히 깊게 이미터층(110)(또는 후방 접촉층(112))에 공동들 또는 홈들이 형성될 수 있다. 따라서, 흡수층(108)은 갈륨 비소 기반의 구조(100)의 후방측을 통해 액세스될 수 있다.
도 8 내지 도 11은 여기에 기술된 바이패스 다이오드 기능을 갖는 예시적 솔라셀의 특징들을 예시한 그래프들이다.
셀(140 또는 200)의 p-n 접합은 위에 기술된 바와 같이 고농도로 도핑된 흡수층 및 이미터층 반도체들을 구비하여 특별한 조건들 하에서 제너 다이오드가 형성되게 한다. 제너 항복 효과는 p-n 접합이 충분한 역 바이어스 하에 있을 때 일어나는 밴드간 터널링 효과에 의해 가능해진다. 흡수층 및 이미터층 도핑 레벨들이 충분히 높게 제공된다면, 제너 효과가 일어나게 하는데 필요한 역 바이어스의 크기는 아발란치 항복이 일어나게 하는데 필요한 역 바이어스 크기보다 낮으므로, 아발란치 항복 전에 혹은 이 대신 제너 항복이 일어난다. 이 제너 항복은 가역적이며 솔라셀에 파괴적이지 않다. 아발란치 항복 효과는 가역적일 수도 있지만, 그러나, 솔라셀에서 더 높은 전계들 및 결정 결함에 기인하여, 다이오드들은 아발란치 항복점에 가깝게 혹은 이를 넘어서 역 바이어스될 때 불가역적 손상이 발생할 수 있고, 핫-스폿 히팅(hot-spot heating)이라 한다.
아발란치 항복 전에 제너 효과의 밴드간 터널링이 발생하기 위해서, 흡수체의 도핑은 위에 실시예들에 기술된 바와 같이 높아야 한다. 예를 들면, 흡수층에 4 x 1017 cm3보다 큰 도핑은 갈륨 비소 광전지 장치 실시예들을 위해 사용될 수 있다. 고농도-도핑된 p-n 접합 솔라셀은 저농도-도핑된 p-n 접합들을 갖는 솔라셀들보다 낮은 반도체 시트 저항을 갖는다. 이것은 이점들을 제공할 수 있는데, 예를 들면, 시트 저항이 낮을수록, 셀의 맨 위에 금속 접촉들 간에 간격이 더 커질 수 있게 하며, 이것은 셀의 맨 위에 태양광을 받을 수 있는 비-금속 영역의 양을 증가시킨다.
여기에 기술된 셀프-바이패스 다이오드 기능은 솔라셀 어레이들 또는 스트링들에 가려진(혹은 아니면 오정합된) 셀들에서 핫 스폿 히팅 또는 파괴적 아발란치 항복이 일어나지 않게 한다. 이것은 솔라셀(200) 자체가 바이패스 다이오드 기능의 보호를 달성하게 하며 솔라 패널 내 가려진 상태들 또는 다른 유사한 오정합들에서 아발란치 항복을 피할 수 있게 한다. 솔라셀(200)의 p-n 접합은 역 바이어스에서 바이패스 다이오드의 기능을 포함하며, 이에 따라 하나 이상의 별도의 또는 별개의 바이패스 다이오드들을 제조하거나 이들을 솔라셀 또는 셀들에 연결할 필요성이 없게 한다.
도 8은 솔라셀의 흡수층에 도핑 농도에 대한 갈륨 비소 솔라셀에 대한 항복 전압을 예시한 그래프(300)를 도시한 것이다. 라인(301)은 갈륨 비소 편면 접합(예를 들면, p-n 접합의 절반, 접합의 타측에 이상화된 거동)의 거동을 도시한 것이며, 데이터 점들(302)은 본원에 기술된 바와 같이 일 실시예에서 구현된 갈륨 비소 솔라셀의 동작을 도시한 것이다. 그래프에 도시된 바와 같이, 솔라셀의 항복 전압은 도핑 농도가 증가함에 따라 감소한다. 아발란치 항복 전에 밴드간 터널링이 발생하게 하기 위해서, 도핑은 아발란치 항복 전압보다 낮은 전압에서 밴드간 터널링이 일어날 수 있게 충분히 높아야 한다. 이 예에서, 약 4 x 1017 cm-3의 도핑 농도에서, 밴드간 터널링 (제너) 항복 효과는 더 높은 도핑 농도들에 있어서만이 아니라, 전압이 증가함에 따라 아발란치 항복 전에 발생한다. 이 제너 항복 영역을 도 8에서 영역(303)으로서 도시하였다. 제너 효과는 이 예에서, 이 도핑 농도에서 약 8-9 볼트에서 발생하며, 고 도핑 농도들에 있어서 제너 효과는 낮은 전압들에서 발생한다.
흡수층에 도핑이 여기에 기술된 예에서 4 x 1017 cm-3보다 큰 것과 같이 충분히 높을 때, 밴드간 터널링이 우세 항복 메커니즘이 된다. 이러한 경우에, 솔라셀은 역 바이어스되었을 때 내재적 셀프-바이패스 경로를 갖는다.
도 9는 여기에 기술된 바와 같은 솔라셀이 충분히 역 바이어스되었을 때 일어나는 아발란치 항복을 도시한 그래프(304)를 도시한 것이다. 역 바이어스 하에서는 항복 전압 Vb 크기에서 전류가 크게 증가된 역량을 갖고 흐를 수 있는 이 항복 전압 Vb에 도달될 때까지 솔라셀에는 어떠한 전류도 흐르지 않는다.
도 10은 고 역 바이어스 (제너 항복을 위해선 충분하나 아발란치 항복을 야기하기엔 충분하지 못한 역 바이어스) 하에서 여기에 기술된 바이패스 기능을 갖는 솔라셀에 대한 밴드도를 도시한 그래프(306)이다. 그래프(306)는 캐리어들의 에너지에 대한 셀에의 두께 또는 깊이를 나타내는 것으로, 점선은 전도대를 나타내고, 실선은 맨 윗면에서 솔라셀 내 깊이에 기초한 가전자대 에너지를 나타낸다. 도시된 바와 같이, 밴드간 터널링은 도 10의 예에서 0.4 내지 0.6 ㎛ 사이의 셀 깊이에 있는 공핍 영역에서 역 바이어스 필드에서, 그리고 도핑 농도가 4 x 1017 cm-3 이상일 경우, 에너지 대역들이 서로 함께 가까울 때 일어난다. 이 터널링이 제너 효과이다.
도 11은 역 바이어스의 한 크기에서 솔라셀 내에서 "소프트"(더 점진적인) 항복 효과를 나타내는 라인(310), 및 역 바이어스의 더 큰 크기에서 훨씬 더 급속한 아발란치 항복을 나타내는 두 번째 라인(312)을 예시한 그래프(308)이다. 소프트 항복(310)은 더 큰 흡수층 도핑 1 x 1018 cm-3을 갖는 솔라셀에서 아발란치 항복이 일어날 수 있기 전에 발생하는 밴드간 터널링에 의해 야기되며, 반면 아발란치 항복(312)은 더 낮은 흡수층 도핑(1 x 1017 cm-3)을 가져 결국 밴드간 터널링 효과가 없는 솔라셀에서 일어난다.
위에 기술된 바와 같이, 갈륨 비소 솔라셀들은 흡수층 도핑 농도(및 위에 기술된 바와 같이 고 이미터층 도핑을 갖는)에 따라 제너 항복 효과를 나타냄이 발견되었다. 예를 들면, 약 0.7 내지 2 ㎛ 두께의 얇은 흡수층들은 1 또는 2 x 1017 cm-3의 흡수층 도핑 농도를 갖는다면 약 -10 V 이상(크기가)의 전압들에서 아발란치 항복이 일어났다. 그러나, 약 0.7 내지 1 ㎛ 두께의 흡수층 및 4 x 1017 cm-3의 도핑 농도를 갖는 장치들에서, 제너 항복은 아발란치 항복이 일어날 수 있기 전에, 약 -9V 이하(크기)의 전압들에서 일어났으며, 그럼으로써 파괴적 아발란치 항복으로부터 솔라셀에의 손상을 피하였다.
솔라셀(140 또는 200)의 고농도-도핑된 흡수층은 아발란치 항복 효과 전에 역 바이어스 하에서 제너 항복 효과가 발생할 수 있게 한다. 이 제너 항복 효과, 또는 셀프-바이패스 다이오드 기능은 전류가 가려진 셀들에 흐를 수 있게 하여 아발란치 항복 하에 일어날 수 있는 솔라셀에의 어떠한 손상이든 피하게 하는 제어된 항복이다. 이에 따라, 셀의 원래(reserve) 항복은 파괴적 아발란치 항복 대신 밴드간 터널링 및 셀프-바이패스 기능에 의해 압도된다.
셀프-바이패스 기능은 스트링의 솔라셀들에 각 솔라셀이 가려진 또는 다른 오정합 상태들에서 바이패스 다이오드의 보호할 수 있게 하며, 그러면서 도 개별적 바이패스 다이오드들을 연결할 필요성이 없게 한다. 이것은 개별적 바이패스 다이오드들의 설계 통합을 하기 위한 비용 및 시간을 줄인다. 또한, 여기에 기술된 셀프-바이패스 다이오드 기능을 사용할 때, 솔라셀의 두께, 도핑, 및 항복 전압 특징들 간에 효율을 거의 또는 전혀 떨어뜨리지 않는다.
서로 다른, 더욱 특이한 물질들에 기초한 셀들이 아니라, 여기에 기술된 바와 같은 갈륨 비소에 기초한 광전지 셀들에 셀프-바이패스 기능을 제공할 수 있어 갈륨 비소 구조들 및 셀들 용으로 이미 사용되는 공지의 기술들을 사용하여 더욱 일반적으로 저비용의 광전지 셀들을 제조할 수 있게 된다.
셀프-바이패스 기능으로서 솔라셀들에서 제너 항복을 사용하는 또 다른 이점은 특정한 한 스트링의 솔라셀들 내 가려지지 않은 솔라셀들이 여전히 이 스트링 내 하나 이상의 가려진 셀들을 갖고 있더라도 파워를 생성한다는 것이다. 일단 한 특정 셀(이를테면 가려진 셀)에서 제너 항복 전압에 도달되면, 이 셀은 단순히 단락회로처럼 보인다. 반대로, 별개의 바이패스 다이오드들의 사용은 셀들 중 하나 이상이 충분히 가려져 스트링 내 솔라셀들 중 어느 것도 파워를 생성하고 있지 않게 되었을 때 전체 한 스트링의 솔라셀들이 바이패스되게 한다.
솔라셀들에 셀프-바이패스 다이오드 기능을 사용하는 또 다른 이점은 제너 항복이 아발란치 항복에 비해 비교적 온도에 민감하지 않다는 것이다. 제너 항복이 없다면, 아발란치 항복의 감도는 솔라셀의 가장 낮은 동작 온도에서, 직렬연결된 솔라셀들의 전체 스트링 전압이 아발란치 항복 전압 미만이어야 한다는 제약을 유발한다. 이에 따라, 아발란치 항복을 중심으로 설계할 때, 여기에 기술된 바와 같이 제너 항복을 이용할 땐 제한이 아닌 온도 감도에 의해 부과되는 제한이 추가된다.
또한, 위에 기술된 바와 같이, 광전지 장치의 공핍 영역을 주위 흡수층보다 낮은 도핑 농도에 있을 수 있게 하면서도 여기에 기술된 바이패스 기능을 유지할 수 있게 하는 실시예들이 제공될 수 있다. 예를 들면, p-n 접합에 중간층은 이웃한 흡수층보다 낮은 도핑 농도를 가질 수 있다. 이것은 셀프-바이패스 기능을 위해 필요한 것인 도핑 농도가 높아야 한다는 제약없이 p-n 접합이 설계될 수 있기 때문에 설계 융통성이 더 커질 수 있게 한다.
여기에 기술된 밴드간 터널링 효과은 적어도 부분적으로 흡수층에 고 도핑 농도를 제공함으로써 달성될 수 있다. 다른 실시예들에서, 밴드간 터널링 효과 및 셀프-바이패스 다이오드 기능은 다른 방법들을 사용하여 달성될 수 있다. 밴드간 터널링 효과는 역 바이어스 상태를 압도할 것이며, 역 바이어스 전압의 크기를 증가시킬 때 아발란치 항복 효과 전에 일어난다.
본 발명들이 제시된 실시예들에 따라 기술되었을지라도, 당업자는 실시예들에 대한 변형예들이 있을 수도 있을 것이고 이들 변형예들은 본 발명의 정신 및 범위 내에 있을 것임을 쉽게 알 것이다. 따라서, 첨부된 청구항들의 정신 및 범위 내에서 당업자에 의해 많은 수정예들이 만들어질 수 있다.

Claims (15)

  1. 갈륨 비소 기반의 광전지 장치를 형성하는 방법에 있어서,
    갈륨 비소를 포함하는 흡수층을 포함하는 반도체 구조를 제공하는 단계; 및
    상기 반도체 구조의 p-n 접합에 바이패스 기능을 제공하는 단계를 포함하고, 역 바이어스 상태들 하에서, 상기 p-n 접합은 제너 항복 효과에 의해 제어된 방식으로 항복이 일어나는 것인, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  2. 청구항 1에 있어서,
    상기 p-n 접합은 상기 p-n 접합의 아발란치 항복을 야기하는 전계 미만의 크기를 갖는 전계에서 상기 제너 항복 효과에 의해 항복이 일어나는, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  3. 청구항 1에 있어서,
    상기 바이패스 기능은, 상기 광전지 장치가 상기 광전지 장치에 연결되는 혹은 이에 포함되는 어떠한 별개의 바이패스 다이오드도 없이 상기 바이패스 기능을 제공하게 하는 상기 광전지 장치의 상기 p-n 접합에 내재적인 것인, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  4. 청구항 1에 있어서,
    상기 흡수층은 약 4 x 1017cm-3 이상의 고농도로 도핑된, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  5. 청구항 1에 있어서,
    상기 반도체 구조를 제공하는 단계는, 상기 반도체 구조에 이미터층을 형성하는 단계를 포함하며, 상기 이미터층은 상기 흡수층과는 다르고 상기 흡수층보다 큰 밴드갭을 갖는 물질로 만들어지며, 헤테로 접합은 상기 이미터층과 상기 흡수층 사이에 형성되는, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  6. 청구항 5에 있어서,
    상기 흡수층과 상기 이미터층 사이에 중간층이 형성되고, 상기 중간층은 상기 흡수층과 동일한 도핑 유형을 가지며 상기 이미터층의 상기 다른 물질을 포함하고, p-n 접합은 상기 헤테로 접합으로부터 오프셋된 위치에 형성되는, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  7. 청구항 6에 있어서,
    흡수층은 약 4 x 1017cm-3 이상의 고농도로 도핑되며, 상기 중간층은 상기 흡수층보다 낮은 농도로 도핑되는, 갈륨 비소 기반의 광전지 장치를 형성하는 방법.
  8. 갈륨 비소 기반의 광전지 장치에 있어서,
    갈륨 비소를 포함하는 흡수층을 포함하는 반도체 구조; 및
    상기 반도체 구조 내에 있고 바이패스 기능을 제공하는 p-n 접합을 포함하며, 역 바이어스 조건들 하에서, 상기 p-n 접합은 제너 항복 효과에 의해 제어된 방식으로 항복이 일어나는 것인, 갈륨 비소 기반의 광전지 장치.
  9. 청구항 8에 있어서,
    상기 p-n 접합은 상기 p-n 접합의 아발란치 항복을 야기하는 전계 미만의 크기를 갖는 전계에서 상기 제너 항복 효과에 의해 항복이 일어나는, 장치.
  10. 청구항 9에 있어서,
    상기 광전지 장치는 상기 광전지 장치에 연결되는 혹은 이에 포함되는 어떠한 별개의 바이패스 다이오드도 없이 상기 바이패스 기능을 제공하는, 갈륨 비소 기반의 광전지 장치.
  11. 청구항 8에 있어서,
    상기 흡수층은 약 4 x 1017cm-3 이상의 고농도로 도핑된, 갈륨 비소 기반의 광전지 장치.
  12. 청구항 8에 있어서,
    상기 p-n 접합은 상기 흡수층과 이미터층 사이에 형성되고, 상기 흡수층은 상기 이미터층에 인접하여 배치된, 갈륨 비소 기반의 광전지 장치.
  13. 청구항 8에 있어서,
    상기 반도체 구조는 상기 흡수층과는 다르고 상기 흡수층보다 큰 밴드갭을 갖는 물질로 만들어지며, 헤테로 접합은 상기 이미터층과 상기 흡수층 사이에 형성되는, 갈륨 비소 기반의 광전지 장치.
  14. 청구항 13에 있어서,
    상기 반도체 구조는 상기 흡수층과 상기 이미터층 사이에 배치된 중간층을 포함하고, 상기 중간층은 상기 흡수층과 동일한 도핑 유형을 가지며 상기 이미터층의 상기 다른 물질을 포함하고, p-n 접합은 상기 헤테로 접합으로부터 오프셋된 위치에 형성되는, 갈륨 비소 기반의 광전지 장치.
  15. 청구항 14에 있어서,
    흡수층은 약 4 x 1017 cm-3 이상의 고농도로 도핑되고, 상기 중간층은 상기 흡수층 미만의 농도로 도핑된, 갈륨 비소 기반의 광전지 장치.
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