KR20120088145A - 다중막을 갖는 패시베이션 구조 및 다중막 패시베이션 구조를 갖는 박막 트랜지스터 - Google Patents
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Abstract
본 발명은 다중막을 갖는 패시베이션 구조를 이용하여 외부 오염원, 산소 및 수분을 차단하고, 수분 차단율이 높은 폴리이미드막을 사용함으로써, 외부의 수분을 패시베이션 층에서 차단하여 박막 트랜지스터로 수분이 침투되는 것을 방지하는 다중막을 갖는 패시베이션 구조 및 다중막 패시베이션 구조를 갖는 박막 트랜지스터에 관한 것이다.
본 발명은 반도체 층이 형성된 박막 트랜지스터 상부에 증착되는 패시베이션 구조에 있어서, 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층 및 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조에 관한 것이다.
본 발명은 반도체 층이 형성된 박막 트랜지스터 상부에 증착되는 패시베이션 구조에 있어서, 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층 및 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조에 관한 것이다.
Description
본 발명은 다중막을 갖는 패시베이션 구조 및 다중막 패시베이션 구조를 갖는 박막 트랜지스터에 관한 것이다. 본 발명은 다중막을 갖는 패시베이션 구조를 이용하여 외부 오염원, 산소 및 수분을 순차적으로 차단하는 기술분야에 관한 것이다. 구체적으로 수분 차단율이 높은 폴리이미드막을 사용함으로써, 외부의 수분을 패시베이션 층에서 먼저 차단하여 박막 트랜지스터로 수분이 침투되는 것을 방지하는 다중막을 갖는 패시베이션 구조 및 다중막 패시베이션 구조를 갖는 박막 트랜지스터에 관한 것이다.
최근들어, 디스플레이 패널의 대면적, 고기능화가 빠른 속도로 진행되고, OLED 등 새로운 디스플레이 패널 기술이 속속 등장하면서 이에 적합한 박막 트랜지스터(Thin Film Transistor: TFT)기술에 대한 요구가 더욱 커지고 있다. 박막 트랜지스터기술은 디스플레이 산업은 물론, 투명과 플렉시블을 키워드로 하는 다양한 차세대 어플리케이션 실현을 위한 필수적인 기술로서 앞으로도 지속적인 연구 개발이 요구되는 매우 중요한 기술 분야이다.
반도체 소재는 연구가 시작된 이래 매우 빠른 시기에 놀랄만한 디스플레이 시연을 이루어낸 새로운 범주의 TFT용 소재이다.
한편, 금속 산화물 반도체 소재는 산소가 결합된 것이기 때문에 산소 결합과 관련된 박막 트랜지스터의 전기적 안정성이 산화물 TFT의 주요 기술적 이슈가 되었다.
따라서, 최적의 산화물 재료를 선택하거나 적절한 패시베이션 공정을 적용함으로써 박막 트랜지스터의 불안정성을 개선하고자 하는 노력이 진행되고 있는 상황이다.
종래에는 단일층 패시베이션이 주를 이루었고, 이러한 단일층 패시베이션의 경우에는 박막 트랜지스터 내부로 금속이온, 수분 또는 산소 등의 외부 오염원이 침투로 인하여 박막 트랜지스터의 신뢰성을 떨어뜨리고 박막 트랜지스터의 수명을 단축시키는 문제점이 있었다.
본 발명에 따른 박막 트랜지스터의 다중막 패시베이션 형성방법은 다음과 같은 해결 과제를 목적으로 한다.
첫째, 다중막 패시베이션 구조를 이용하여 외부 오염원, 수소, 산소 및 수분을 차단하는 것을 목적으로 한다.
둘째, 수분 차단율이 높은 폴리이미드막을 사용함으로써, 외부의 수분을 패시베이션 층에서 차단하여 박막 트랜지스터로 수분이 침투되는 것을 방지하는 것을 목적으로 한다.
셋째, 다중막 패시베이션 구조를 통하여 외부 충격에 강한 박막 트랜지스터를 제공하는 것을 목적으로 한다.
넷째, 다중막 패시베이션 구조가 외부의 산소, 수소, 수분 및 오염원을 차단시킴으로써 박막 트랜지스터의 신뢰성을 향상시키는 것을 목적으로 한다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확히 이해되어 질 수 있을 것이다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 반도체 층이 형성된 박막 트랜지스터 상부에 증착되는 패시베이션 구조에 있어서, 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층 및 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 것을 특징으로 한다.
제2층의 상부에 증착되고, 제1층이 실리콘산화막인 경우 실리콘질화막 또는 실리콘산화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제2층의 상부에 증착되고, 제1층이 실리콘질화막인 경우 실리콘산화막 또는 실리콘질화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층, 제4층의 상부에 증착되고, 실리콘산화막으로 이루어진 제5층, 제5층의 상부에 증착되고, 폴리이미드막으로 이루어진 제6층 및 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제3층의 상부에 증착되고, 실리콘질화막으로 이루어진 제4층, 제4층의 상부에 증착되고, 폴리이미드막으로 이루어진 제5층, 제5층의 상부에 증착되고, 실리콘산화막으로 이루어진 제6층, 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층, 제7층의 상부에 증착되고, 폴리이미드막으로 이루어진 제8층 및 제8층의 상부에 증착되고, 실리콘산화막으로 이루어진 제9층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 반도체 층이 형성된 박막 트랜지스터 위에 증착되는 패시베이션 구조에 있어서, 반도체 층의 상부에 증착되고, 폴리이미드막으로 이루어진 제1층 및 제1층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제2층을 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제2층의 상부에 증착되고, 제2층이 실리콘질화막인 경우 실리콘산화막 또는 폴리이미드막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제2층의 상부에 증착되고, 제2층이 실리콘산화막인 경우 실리콘질화막 또는 폴리이미드막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제3층의 상부에 증착되고, 실리콘산화막으로 이루어진 제4층, 제4층의 상부에 증착되고, 폴리이미드막으로 이루어진 제5층, 제5층의 상부에 증착되고, 실리콘산화막으로 이루어진 제6층 및 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 반도체 층이 형성된 박막 트랜지스터 위에 증착되는 패시베이션 구조에 있어서, 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층; 제1층의 상부에 증착되고, 제1층이 실리콘산화막인경우 실리콘질화막으로 이루어지고, 제1층이 실리콘질화막인 경우 실리콘산화막으로 이루어진 제2층 및 제2층의 상부에 증착되고, 폴리이미드막으로 이루어진 제3층을 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제1층이 실리콘산화막으로 이루어지고, 제3층의 상부에 증착되고, 실리콘질화막으로 이루어진 제4층, 제4층의 상부에 증착되고, 실리콘산화막으로 이루어진 제5층, 제5층의 상부에 증착되고, 실리콘질화막으로 이루어진 제6층 및 제6층의 상부에 증착되고, 폴리이미드막으로 이루어진 제7층을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 다중막을 갖는 패시베이션 구조는 제1층의 실리콘산화막 또는 실리콘질화막은 PECVD공정에 의하여 반도체 층 상부에 증착되는 것을 특징으로 한다.
본 발명에 따른 다중막 패시베이션 구조를 갖는 박막 트랜지스터는 반도체 층이 형성된 박막 트랜지스터 기판 및 반도체 층의 상부에 증착되고, 실리콘질화막 또는 실리콘산화막으로 이루어진 제1층 및 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 패시베이션을 포함하는 것을 특징으로 한다.
다중막 패시베이션 구조를 갖는 박막 트랜지스터의 패시베이션은 제2층의 상부에 증착되고, 제1층이 실리콘질화막인 경우 실리콘산화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
다중막 패시베이션 구조를 갖는 박막 트랜지스터의 패시베이션은 제2층의 상부에 증착되고, 제1층이 실리콘산화막인 경우 실리콘질화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 한다.
다중막 패시베이션 구조를 갖는 박막 트랜지스터의 제1층의 실리콘산화막 또는 실리콘질화막은 PECVD공정에 의하여 반도체 층 상부에 증착되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터의 다중막 패시베이션 형성방법은 다음과 같은 효과를 갖는다.
첫째, 실리콘산화막, 폴리이미드 및 실리콘질화막으로 구성되는 다중막의 구조를 이용하여 외부 오염원, 산소, 수소 및 수분을 차단할 수 있다.
둘째, 폴리이미드막이 외부로부터 박막 트랜지스터로 침투되는 수분을 차단하므로, 박막 트랜지스터가 수분에 의하여 성능이 저하되는 것을 방지할 수 있다.
셋째, 실리콘산화막, 폴리이미드막 및 실리콘질화막을 중첩되게 배열하여 다중막을 갖는 패시베이션 구조를 사용함으로써 외부 충격에 강한 박막 트랜지스터를 얻을 수 있다.
넷째, 실리콘산화막 및 실리콘질화막이 박막 트랜지스터로 침투되는 산소와 수소를 차단하고, 폴리이드막이 박막 트랜지스터로 침투되는 수분을 차단하며, 이러한 다중막이 다른 외부 오염원을 차단하여 박막 트랜지스터의 신뢰성 및 수명을 향상시킬 수 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
도 1 및 도 2는 본 발명에 따른 다중막 패시베이션 구조를 갖는 박막 트랜지스터의 블록도이다.
도 3 내지 도 7은 본 발명에 따른 다중막 패시베이션 구조의 블록도이다.
도 3 내지 도 7은 본 발명에 따른 다중막 패시베이션 구조의 블록도이다.
이하 본 발명의 실시예에 대하여 첨부된 도면을 참조하여 그 구성 및 작용을 설명한다.
도 1 및 도 2는 본 발명에 따른 다중막 패시베이션 구조를 갖는 박막 트랜지스터의 블록도이다.
도 1 및도 2에 도시된 바와 같이, 본 발명에 따른 다중막 패시베이션 구조를 갖는 박막 트랜지스터는 기판(1), 게이트 전극(2), 절연층(3), 채널층(4), 소스 전극(5a), 드레인 전극(5b) 및 다중막 패시베이션(6)을 포함한다.
본 발명에 따른 다중막 패시베이션 구조를 갖는 박막 트랜지스터의 기판(1)은 유리 또는 실리콘 웨이퍼 등의 재료로 형성되고, 박막 트랜지스터에서 최하부에 위치한다.
게이트 전극(2)은 증발(Termal evaporation) 방식을 통하여 금속물질을 기판(1) 상부에 증착시켜 형성된다.증착(vacuum evaporation, 蒸着)이란, 금속을 고온으로 가열하여 증발시켜 그 증기로 금속을 박막상(薄膜狀)으로 밀착시키는 방법이다.
증착에는 물리적 기상 증착과 화학적 기상 증착이 있으며, 본 발명의 경우 두가지 증착 방식 모두 적용가능하다. 물리적 가상 증착 방식은 금속 전극을 형성하기 위해 사용되는 금속 시료 표면에 물리적인 에너지를 인가하여 금속이 이온화 되면서 소자로 사용하고자 하는 샘플에 금속 전극이 형성되는 것이다. 화학적 가상 증착 방식은 금속을 형성할 수 있는 금속이온이 포함된 가스와 기타 반응 가스를 함께 화학적으로 반응시켜 금속 전극을 형성하는 방식이다.
또한, 절연층(3)은 일반적으로 PECVD(Plasma Enhanced Chemical Vapor Deposition)공정을 통하여 게이트 전극 상부에 증착된다. PECVD공정이란, 강한 전압으로 야기된 플라즈마를 이용하여 반응물질을 활성화시켜서 증착시키는 방법이다. 반응 챔버(chamber)가 플라즈마 상태하에서 기체들의 화학적 반응에 의해 필름(film)을 증착하는 방법으로 플라즈마에 의해 반응기체들이 에너지를 얻으므로 낮은 온도에서 증착이 가능하다.
채널층(4)은 IGZO와 같은 반도체 산화물을 일반적으로 스핀코팅(Spin Coating)방식으로 절연층(3)상부 중앙에 증착된다.
스핀코팅(Spin Coating)이란, 코팅할 물질의 용액이나 액체 물질을 기질 위에 떨어뜨리고 고속으로 회전시켜 얇게 펴지게 하는 코팅방법이다.
채널층(4)의 상부에 일측에는 소스 전극(5a)이 증발(Termal evaporation) 방식을 통하여 증착되고, 타측에는 드레인 전극(5b)이 증발(Termal evaporation) 방식을 통하여 증착된다.
채널층(4), 소스 전극(5a) 및 드레인 전극(5b) 상부에는 다중막 패시베이션(6)이 증착된다.
다중막 패시베이션은 실리콘산화막(100), 실리콘질화막(200) 또는 폴리이미드막(300)이 적층되는 구조이다.
실리콘산화막(100)은 
로 표기된다. 실리콘산화막(100)은 SiH₄(실란)가스와 
(아산화질소)가스의 조합으로 형성되고, 두 가스의 혼합비율에 따라 
에서 x, y가 수시로 가변 된다.
본 발명에서 실리콘산화막은 SiO₂인 것이 바람직하다.
실리콘산화막(100)은 금속 또는 반도체가 산소와 반응하여 생성되는 엷은 막으로서, 절연성이 높고 화학적으로 안정되어 있어서 트랜지스터 제작 시 실리콘 결정에 함유된 각종 불순물의 확산을 방지하고, 트랜지스터 내부로 산소가 침투하는 것을 방지하며, 부수적으로는 수분을 차단하는 역할을 한다.
실리콘산화막(100)은 PECVD 등의 증착공정을 통하여 증착되고, 일반적으로 50㎚ ~ 500㎚ 정도의 두께를 가지나, 이에 한정되는 것은 아니다.
실리콘질화막(200)은 
로 표기된다. 실리콘질화막(200)은 SiH₄(실란)가스와 NH₃(암모니아)가스의 조합으로 형성되고, 두 가스의 혼합비율에 따라 
에서 x, y가 수시로 가변되고, 본 발명에서 실리콘산화막은 Si3N4인 것이 바람직하다.
실리콘질화막(200)은 박막 트랜지스터를 외부와 차단시키는 역할 및 산소를 차단하며, 부수적으로는 수분을 차단하는 역할을 한다. 또한, 실리콘질화막(200)은 조밀한 분자구조를 갖고 있기 때문에, 수소의 침투를 차단할 수 있다. 일반적으로 실리콘질화막(200)은 PECVD공정을 통하여 증착되고, 50㎚ ~ 500㎚ 정도의 두께를 가지나, 이에 한정되는 것은 아니다.
폴리이미드(Polyimide, 300)는 일반적으로 PI로 표기된다. 폴리이미드(300)는 스핀코팅방식 등을 이용하여 증착되고, 일반적으로 10㎛ ~ 30㎛ 정도의 두께를 가지나, 이에 한정되는 것은 아니다. 폴리이미드막(300)은 수분을 주로 차단하며, 부수적으로 산소를 차단하는 역할도 한다.
폴리이미드막(300) 형성의 일실시예로서, 스핀코팅방식을 통하여 코팅 후에, 핫플레이트(Hot plate)상에서 120°C로 약 30초, 이어서 150°C에서 30초 정도 약하기 굽기(Soft bake)과정을 거치는 실시예가 가능하다.
굽기(Soft bake)과정 후, 오븐(Dry oven)을 이용하여 아르곤(Ar) 또는 질소(N₂)와 같은 불활성 가스가 오븐 내에 존재하는 상태에서 200°C로 약 30분, 이어서 320°에서 약60분 동안의 완전굽기(Cure)과정을 거쳐 폴리이미드가 완전한 물성을 형성하게 한다.
폴리이미드막(300)은 고온에서의 온도 저향력이 좋고, 강도가 높으며 극저량의 수분차단율을 보이기 때문에 외부의 수분을 효과적으로 차단할 수 있다. 또한, 부수적으로 산소를 차단하는 역할을 한다.
본 발명에서 폴리이미드막(300)은 액체상태의 물질을 스핀코팅 방식을 이용하여 코팅한 후 굽기 과정을 거쳐 셀로판지처럼 얇은 막으로 형성된다.
온도 내열성은 약 380°C에서 약 100시간 정도로서 우수한 내구성을 가진다. 폴리이미드막(300)은 10㎛ ~ 30㎛ 정도의 얇은 두께를 가지므로, 완충역할을 할 수 있다.
도 3 내지 도 7은 다중막을 갖는 패시베이션 구조의 실시예를 나타낸 블록도이다.
도 3은 2중막으로 이루어진 패시베이션 구조이고, 도 3에 도시된 바와같이, 제1층(6a)은 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 증착된다.
제1층(6a) 상부에는 제2층(6c)이 증착되고, 2중막으로 이루어진 패시베이션 구조의 배열은 다음과 같다.
도 1 및 도 3(a)에 도시된 바와 같이 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다.
도 1 및 도 3(b)에 도시된 바와 같이 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착된다.
도 1 및 도 3(c)에 도시된 바와 같이 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다.
도 1 및 도 3(d)에 도시된 바와 같이 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(300)이 증착된다.
도 3과 같이 2중막으로 패시베이션을 배열하면, 실리콘산화막(100) 또는 실리콘질화막(200)에서 산소, 미립자 먼지 등 기타 오염물질을 차단할 수 있다. 나아가 폴리이미드막(300)에서는 박막 트랜지스터로 침투되는 수분을 차단하여 박막 트랜지스터를 수분으로부터 보호하여 신뢰성을 향상시킨다.
도 4는 3중막으로 이루어진 패시베이션 구조이고, 도 2 및 도 4(a)에 도시된 바와 같이 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착된다.
도 2 및 도 4(b)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착된다.
도 2 및 도 4(c)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착된다.
도 2 및 도 4(d)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착되며, 제2층(b) 상부에 제3층(6c)인 폴리이미드막(300)이 증착된다.
도 2 및 도 4(e)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(200)이 증착되며, 제2층(b) 상부에 제3층(6c)인 폴리이미드막(300)이 증착된다.
도 2 및 도 4(f)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(200)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착된다.
도 2 및 도 4(g)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착되며, 제2층(b) 상부에 제3층(6c)인 폴리이미드막(300)이 증착된다.
도 2 및 도 4(h)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(200)이 증착되며, 제2층(b) 상부에 제3층(6c)인 폴리이미드막(300)이 증착된다.
도 2 및 도 4(i)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착된다.
도 2 및 도 4(j)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착되며, 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착된다.
도 4와 같이 3중막으로 패시베이션을 배열하면, 실리콘산화막(100) 또는 실리콘질화막(200)에서 산소, 미립자 먼지 등 기타 오염물질을 차단할 수 있다. 나아가 폴리이미드막(300)에서는 박막 트랜지스터로 침투되는 수분을 차단하여 박막 트랜지스터를 수분으로부터 보호하여 신뢰성을 향상시킨다.
또한, 실리콘질화막(200)은 실리콘산화막(100)에 비하여 조밀한 분자구조를 가지고 있기 때문에 실리콘산화막(100)에 비하여 상대적으로 높은 수소 차단율을 가진다. 따라서, 패시베이션 구조에 실리콘산화막(100)과 실리콘질화막(200)을 동시에 사용하면, 실리콘산화막(100)만을 사용하였을 때보다 수소를 효과적으로 차단할 수 있어 더욱 박막 트랜지스터를 외부의 오염원으로부터 보호할 수 있다.
또한, 3중막으로 구성하는 경우 2중막보다 패시베이션막이 외부 충격으로부터 박막 트랜지스터를 보호할 수 있고, 나아가 4중막, 7중막 등으로 되는 경우 충격보호 효과가 더욱 향상될 수 있을 것이다.
도 5는 4중막으로 이루어진 패시베이션 구조이다. 도 2 및 도 5(a)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 폴리이미드막(300)이 증착된다.
도 2 및 도 5(b)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 폴리이미드막(300)이 증착된다.
도 2 및 도 5(c)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 폴리이미드막(300)이 증착된다.
도 2 및 도 5(d)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(200)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 폴리이미드막(300)이 증착된다.
도 6은 7중막으로 이루어진 패시베이션 구조이다. 도 2 및 도 6(a)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 폴리이미드막(300)이 증착된다. 또한, 제4층(6d) 상부에 제5층(6e)인 실리콘산화막(100)이 증착되고, 제5층(6e) 상부에 제6층(6f)인 폴리이미드막(300)이 증착되며 상기 제6층(6f)상부에 제7층(6g)인 실리콘질화막(200)이 증착된다.
도 2 및 도 6(a)의 7중막을 가진 패시베이션 구조는 제2층(6b), 제4층(6d) 및 제6층(6f)을 이루는 폴리이미드막(300)을 기준으로 상, 하에 위치한 실리콘산화막(100) 및 실리콘질화막(200)의 순서롤 바꾸어 배열할 수 있다.(제1층(6a)부터 실리콘질화막(200) - 폴리이미드막(300) - 실리콘산화막(100) - 폴리이미드막(300) - 실리콘질화막(200) - 폴리이미드막(300) - 실리콘산화막(100) 순서)
도 2 및 도 6(b)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 폴리이미드막(300)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘산화막(100)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘질화막(200)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 실리콘산화막(100)이 증착된다. 또한, 제4층(6d) 상부에 제5층(6e)인 폴리이미드막(300)이 증착되고, 제5층(6e) 상부에 제6층(6f)인 실리콘산화막(100)이 증착되며 상기 제6층(6f)상부에 제7층(6g)인 실리콘질화막(200)이 증착된다.
도 2 및 도 6(b)의 7중막을 가진 패시베이션 구조는 제2층(6b), 제4층(6d) 및 제6층(6f)을 이루는 실리콘산화막(100)을 기준으로 상, 하에 위치한 폴리이미드막(300) 및 실리콘질화막(200)의 순서롤 바꾸어 배열할 수 있다.(제1층(6a)부터 실리콘질화막(200) - 실리콘산화막(100) - 폴리이미드막(100) - 실리콘산화막(100) - 실리콘질화막(200) - 실리콘산화막(100) - 폴리이미드막(300) 순서)
도 2 및 도 6(c)에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘산화막(100)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 실리콘질화막(200)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 폴리이미드막(300)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 실리콘질화막(200)이 증착된다. 또한, 제4층(6d) 상부에 제5층(6e)인 실리콘산화막(100)이 증착되고, 제5층(6e) 상부에 제6층(6f)인 실리콘질화막(200)이 증착되며 상기 제6층(6f)상부에 제7층(6g)인 폴리이미드막(300)이 증착된다.
도 2 및 도 6(c)의 7중막을 가진 패시베이션 구조는 제2층(6b), 제4층(6d) 및 제6층(6f)을 이루는 실리콘질화막(200)을 기준으로 상, 하에 위치한 실리콘산화막(100) 및 폴리이미드막(300)의 순서롤 바꾸어 배열할 수 있다.(제1층(6a)부터 폴리이미드막(300) - 실리콘질화막(200) - 실리콘산화막(100) - 실리콘질화막(200) - 폴리이미드막(300) - 실리콘질화막(200) - 실리콘산화막(100) 순서)
도 7은 9중막으로 이루어진 패시베이션 구조이다. 도 2 및 도 7에 도시된 바와 같이, 소스 전극(5a), 드레인 전극(5b) 및 채널층(4)상부에 제1층(6a)인 실리콘질화막(200)이 증착되고, 제1층(6a) 상부에 제2층(6b)인 폴리이미드막(300)이 증착된다. 그리고 제2층(b) 상부에 제3층(6c)인 실리콘산화막(100)이 증착되고, 제3층(6c) 상부에 제4층(6d)인 실리콘질화막(200)이 증착된다. 또한, 제4층(6d) 상부에 제5층(6e)인 폴리이미드막(300)이 증착되고, 제5층(6e) 상부에 제6층(6f)인 실리콘산화막(100)이 증착되며 상기 제6층(6f)상부에 제7층(6g)인 실리콘질화막(200)이 증착된다. 그리고 제7층(6g) 상부에 제8층(6h)인 폴리이미드막(300)이 증착되고, 제8층(6h) 상부에 제9층(6i)인 실리콘산화막(100)이 증착된다.
도 7에 도시된 바와 같이, 9중막을 가진 패시베이션 구조는 도 4에 도시된 3중막 패시베이션 구조를 적층하여 이루어진 것으로서, 도 4에 도시된 3중막 패시베이션 구조로부터 6개의 막을 가진 패시베이션을 구성할 수 있다. 또한 9개막 이상의 패시베이션 구조를 구성할 수 있다.
도 5 내지 도7과 같이 다중막으로 패시베이션을 배열하면, 실리콘산화막(100) 또는 실리콘질화막(200)에서 산소, 미립자 먼지 등 기타 오염물질을 차단할 수 있다. 나아가 폴리이미드막(300)에서는 박막 트랜지스터로 침투되는 수분을 차단하여 박막 트랜지스터를 수분으로부터 보호하여 신뢰성을 향상시킨다.
또한, 폴리이미드막(300)을 중복하여 증착함으로써, 수분 차단율을 높여 습기가 많은 곳에 위치하는 박막 트랜지스터에 적합한 패시베이션 구조를 제공할 수 있다.
또한, 다중막으로 구성하는 경우 패시베이션막이 외부 충격으로부터 박막 트랜지스터를 보호할 수 있어, 외부와 충격이 많이 발생하는 곳에 위치하는 박막 트랜지스터에 적합한 패시베이션 구조를 제공할 수 있다.
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시 예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
1: 기판 2: 게이트 전극
3: 절연층 4: 채널층
5a: 소스 전극 5b: 드레인 전극
6: 다중막 패시베이션 6a: 제1층 6b: 제2층 6c: 제3층 6d: 제4층 6e: 제5층 6f: 제6층 6g: 제7층 6h: 제8층 6i: 제9층 100: 실리콘산화막 200: 실리콘질화막 300: 폴리이미드막
3: 절연층 4: 채널층
5a: 소스 전극 5b: 드레인 전극
6: 다중막 패시베이션 6a: 제1층 6b: 제2층 6c: 제3층 6d: 제4층 6e: 제5층 6f: 제6층 6g: 제7층 6h: 제8층 6i: 제9층 100: 실리콘산화막 200: 실리콘질화막 300: 폴리이미드막
Claims (18)
- 반도체 층이 형성된 박막 트랜지스터 상부에 증착되는 패시베이션 구조에 있어서,
상기 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층 및
상기 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제1항에 있어서,
상기 제2층의 상부에 증착되고, 상기 제1층이 실리콘산화막인 경우 실리콘질화막 또는 실리콘산화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제1항에 있어서,
상기 제2층의 상부에 증착되고, 상기 제1층이 실리콘질화막인 경우 실리콘산화막 또는 실리콘질화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제2항 또는 제3항에 있어서,
상기 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제2항에 있어서,
상기 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층,
상기 제4층의 상부에 증착되고, 실리콘산화막으로 이루어진 제5층,
상기 제5층의 상부에 증착되고, 폴리이미드막으로 이루어진 제6층 및
상기 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제3항에 있어서,
상기 제3층의 상부에 증착되고, 실리콘질화막으로 이루어진 제4층,
상기 제4층의 상부에 증착되고, 폴리이미드막으로 이루어진 제5층,
상기 제5층의 상부에 증착되고, 실리콘산화막으로 이루어진 제6층,
상기 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층,
상기 제7층의 상부에 증착되고, 폴리이미드막으로 이루어진 제8층 및
상기 제8층의 상부에 증착되고, 실리콘산화막으로 이루어진 제9층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 반도체 층이 형성된 박막 트랜지스터 위에 증착되는 패시베이션 구조에 있어서,
상기 반도체 층의 상부에 증착되고, 폴리이미드막으로 이루어진 제1층 및
상기 제1층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제2층을 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제7항에 있어서,
상기 제2층의 상부에 증착되고, 상기 제2층이 실리콘질화막인 경우 실리콘산화막 또는 폴리이미드막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제7항에 있어서,
상기 제2층의 상부에 증착되고, 상기 제2층이 실리콘산화막인 경우 실리콘질화막 또는 폴리이미드막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제8항 또는 제9항에 있어서,
상기 제3층의 상부에 증착되고, 폴리이미드막으로 이루어진 제4층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제9항에 있어서,
상기 제3층의 상부에 증착되고, 실리콘산화막으로 이루어진 제4층,
상기 제4층의 상부에 증착되고, 폴리이미드막으로 이루어진 제5층,
상기 제5층의 상부에 증착되고, 실리콘산화막으로 이루어진 제6층 및
상기 제6층의 상부에 증착되고, 실리콘질화막으로 이루어진 제7층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 반도체 층이 형성된 박막 트랜지스터 위에 증착되는 패시베이션 구조에 있어서,
상기 반도체 층의 상부에 증착되고, 실리콘산화막 또는 실리콘질화막으로 이루어진 제1층;
상기 제1층의 상부에 증착되고,
상기 제1층이 실리콘산화막인경우 실리콘질화막으로 이루어지고,
상기 제1층이 실리콘질화막인 경우 실리콘산화막으로 이루어진 제2층 및
상기 제2층의 상부에 증착되고, 폴리이미드막으로 이루어진 제3층을 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 제12항에 있어서,
상기 제1층이 실리콘산화막으로 이루어지고,
상기 제3층의 상부에 증착되고, 실리콘질화막으로 이루어진 제4층,
상기 제4층의 상부에 증착되고, 실리콘산화막으로 이루어진 제5층,
상기 제5층의 상부에 증착되고, 실리콘질화막으로 이루어진 제6층 및
상기 제6층의 상부에 증착되고, 폴리이미드막으로 이루어진 제7층을 더 포함하는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조.
- 상기 제1항 또는 제12항에 있어서,
상기 제1층의 실리콘산화막 또는 실리콘질화막은 PECVD공정에 의하여 상기 반도체 층 상부에 증착되는 것을 특징으로 하는 다중막을 갖는 패시베이션 구조. - 반도체 층이 형성된 박막 트랜지스터 기판 및
상기 반도체 층의 상부에 증착되고, 실리콘질화막 또는 실리콘산화막으로 이루어진 제1층 및
상기 제1층의 상부에 증착되고, 폴리이미드막으로 이루어진 제2층을 포함하는 패시베이션을 포함하는 것을 특징으로 하는 다중막 패시베이션 구조를 갖는 박막 트랜지스터.
- 제15항에 있어서,
상기 패시베이션은
상기 제2층의 상부에 증착되고, 상기 제1층이 실리콘질화막인 경우 실리콘산화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막 패시베이션 구조를 갖는 박막 트랜지스터.
- 제15항에 있어서,
상기 패시베이션은
상기 제2층의 상부에 증착되고, 상기 제1층이 실리콘산화막인 경우 실리콘질화막으로 이루어진 제3층을 더 포함하는 것을 특징으로 하는 다중막 패시베이션 구조를 갖는 박막 트랜지스터.
- 상기 제15항에 있어서,
상기 제1층의 실리콘산화막 또는 실리콘질화막은 PECVD공정에 의하여 상기 반도체 층 상부에 증착되는 것을 특징으로 하는 다중막 패시베이션 구조를 갖는 박막 트랜지스터.
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| KR1020110009284A KR20120088145A (ko) | 2011-01-31 | 2011-01-31 | 다중막을 갖는 패시베이션 구조 및 다중막 패시베이션 구조를 갖는 박막 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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