KR20120080073A - One chip structure of battery protection circuits - Google Patents

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KR20120080073A KR1020110001525A KR20110001525A KR20120080073A KR 20120080073 A KR20120080073 A KR 20120080073A KR 1020110001525 A KR1020110001525 A KR 1020110001525A KR 20110001525 A KR20110001525 A KR 20110001525A KR 20120080073 A KR20120080073 A KR 20120080073A
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Abstract

PURPOSE: An integrated chip structure of a battery protection circuit is provided to reduce an entire size by arranging a partial resistance and a capacitor in inside. CONSTITUTION: A dual FET(Field Effect Transistor) chip(110) comprises a first FET and a second FET of a common drain structure. A protection IC(Integrated Circuit)(120) senses an over discharge state in the discharge of a battery and stops a discharge motion of the battery by controlling the first FET in the over discharge. The protection IC is laminated on a part of the upper side of the dual FET ship. Capacitors(C1, C2, C3) are formed into a structure interlinking source and drain electrodes. The capacitors are laminated on the upper side of the dual FET chip.

Description

배터리 보호회로의 통합칩 구조{one chip structure of battery protection circuits}Chip structure of battery protection circuits

본 발명은 배터리 보호회로의 통합칩(원칩) 구조에 관한 것으로, 보다 구체적으로는, 배터리 보호회로를 구성하는 칩들 및 일부 저항과 커패시터를 원칩화하여 구성함으로써, 전체 사이즈를 줄이고, 외부충격에 강하며, 제조비용을 줄일 수 있는 배터리 보호회로의 통합칩 구조에 관한 것이다.
The present invention relates to an integrated chip (one chip) structure of the battery protection circuit, and more specifically, by configuring the chips and some resistors and capacitors constituting the battery protection circuit into a single chip, reducing the overall size, and strong against external shock The present invention relates to an integrated chip structure of a battery protection circuit that can reduce manufacturing costs.

일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.In general, mobile phones, PDAs, and the like have been used in batteries for portable terminals.

리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.Lithium-ion batteries are the most widely used batteries in portable terminals and the like. They generate heat during overcharging and overcurrent, and if the heat continues to increase in temperature, performance deterioration and risk of explosion occur.

따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.Therefore, a normal battery is equipped with a protection circuit module for detecting and blocking overcharge, overdischarge and overcurrent, or install a protection circuit for detecting overcharge, overdischarge, overheating and blocking operation of the battery outside the battery. .

이러한 종래의 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 배터리 팩을 완성하게 된다. 그러나 프로텍션(prtection) IC와 2개의 FET 및 저항, 커패시터 등이 차지하는 공간이 너무 커서 소형화에 한계가 있고, 외부 충격에 약하다는 문제점이 있다. 그리고 인쇄회로기판에 프로텍션 IC, 2개의 FET, 최소 2개의 저항들, 최소 1개의 커패시터를 배치하여야 하므로 차지하는 공간이 크고, 집적화가 어려운 문제점이 있었다.
This conventional protection circuit is made by soldering a protection IC and two FETs, a resistor, and a capacitor to a printed circuit board by soldering, and completing the battery pack by mounting the battery cell and overlaying the housing. . However, the space occupied by the protection IC, the two FETs, the resistors, and the capacitors is so large that there is a limit to miniaturization and weakness in external shock. In addition, since a protection IC, two FETs, at least two resistors, and at least one capacitor are disposed on a printed circuit board, a large space occupies and difficult integration.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 통합칩 구조를 제공하는 데 있다.Accordingly, an object of the present invention is to provide an integrated chip structure of a battery protection circuit that can overcome the above-mentioned conventional problems.

본 발명의 다른 목적은 소형화에 유리한 배터리 보호회로의 통합칩 구조를 제공하는 데 있다.Another object of the present invention is to provide an integrated chip structure of a battery protection circuit, which is advantageous for miniaturization.

본 발명의 또 다른 목적은 테스트가 용이하고 외부충격에 강한 배터리 보호회로의 통합칩 구조를 제공하는 데 있다.
It is another object of the present invention to provide an integrated chip structure of a battery protection circuit that is easy to test and resistant to external shock.

상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 통합칩 구조는, 도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과; 상기 제1 내지 제5 연결단자들, 상기 제1도전성 영역, 및 상기 제2도전성 영역 중 적어도 하나와 전기적으로 연결되기 위한 두 개의 소오스 전극영역들 및 두 개의 게이트 전극영역들을 상부면에 노출시킨 상태로, 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과; 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 동작을 수행하며, 상기 소오스 전극영역들 및 게이트 전극영역들이 노출된 부분과는 중첩되지 않도록 상기 듀얼 FET칩의 상부면 일부에 적층 배치되는 프로텍션(protection) IC와; 상기 두 개의 소오스 전극영역들 사이를 서로 연결하는 구조로 상기 듀얼 FET칩의 상부면에 적층 배치되는 적어도 하나의 커패시터를 구비한다.According to an embodiment of the present invention for achieving some of the technical problems described above, the integrated chip structure of the battery protection circuit according to the present invention, the first to fifth connection terminals of a conductive material are arranged spaced apart from each other at the edge portion A base substrate having a chip region for chip stacking and a first conductive region and a second conductive region adjacent to the chip region; Two source electrode regions and two gate electrode regions for electrically connecting the first to fifth connection terminals, the first conductive region, and the second conductive region to at least one of the first and fifth connection terminals are exposed. A dual FET chip stacked on the chip region of the base substrate and including a first FET and a second FET having a common drain structure; Detect an over-discharge state at the time of discharge of the battery, stop the discharge operation of the battery by controlling the first FET at the time of over-discharge, detect an overcharge state at the time of charging the battery, and control the second FET during the overcharge state A protection IC which stops a charging operation and is stacked on a portion of an upper surface of the dual FET chip so that the source electrode regions and the gate electrode regions do not overlap with an exposed portion; At least one capacitor is stacked on the upper surface of the dual FET chip in a structure that connects the two source electrode regions to each other.

상기 통합칩의 내부에는, 상기 제1 내지 제5 연결단자들, 상기 제1도전성 영역, 상기 제2도전성 영역, 상기 프로텍션 IC, 및 상기 듀얼 FET칩 중 적어도 어느 하나와 전기적으로 연결되기 위한 제1저항, 제2저항, 제1커패시터, 및 제2커패시터가 더 배치될 수 있다.Inside the integrated chip, a first to electrically connect to at least one of the first to fifth connection terminals, the first conductive region, the second conductive region, the protection IC, and the dual FET chip. A resistor, a second resistor, a first capacitor, and a second capacitor may be further disposed.

상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고, 상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되도록 배치되고, 상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스전극영역 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제1외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스전극영역과 와이어 또는 배선을 통해 전기적으로 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제2외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제5연결단자는 상기 제1커패시터를 통해 상기 제1도전성 영역과 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제5외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제4연결단자는 상기 제1저항을 통해 상기 제1도전성 영역에 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제4외부연결단자를 구성하고, 상기 베이스 기판에 배치된 제3연결단자는 상기 제2저항을 통해 상기 제2도전성 영역에 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제3외부연결단자를 구성하고, 상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트전극영역과 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트전극영역과 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고, 상기 제3연결단자와 상기 제4연결단자 사이에는 상기 제2커패시터가 배치되고, 상기 적어도 하나의 커패시터는 상기 제1FET의 소오스전극영역과 상기 제2FET의 소오스전극영역 사이에 배치될 수 있다.
The first conductive region is arranged to be electrically connected to a voltage applying terminal VDD to which a charge voltage and a discharge voltage are applied in the protection IC through a wire or a wire, and the second conductive region is in a charge / discharge state in the protection IC. And a first connection terminal disposed on the base substrate to be electrically connected to a detection terminal (V-) for sensing a voltage, and a reference voltage terminal (VSS) of the source IC of the first FET and the protection IC. ) Is electrically connected through a wire or a wire, a part of which is exposed to the outside of the integrated chip to form a first external connection terminal of the integrated chip, and the second connection terminal disposed on the base substrate is formed of the second FET. A second external connection terminal of the integrated chip, which is electrically connected to a source electrode region through a wire or a wire, and is partially exposed to the outside of the integrated chip; And a fifth connection terminal disposed on the base substrate, connected to the first conductive region through the first capacitor, and partially exposed to the outside of the integrated chip to form a fifth external connection terminal of the integrated chip. The fourth connection terminal disposed on the base substrate is connected to the first conductive region through the first resistor, and a part of the fourth connection terminal is exposed to the outside of the integrated chip to constitute a fourth external connection terminal of the integrated chip. The third connection terminal disposed on the base substrate is connected to the second conductive region through the second resistor, and a portion of the third connection terminal is exposed to the outside of the integrated chip to form a third external connection terminal of the integrated chip. The discharge interrupt signal output terminal DO, which outputs a discharge interrupt signal for turning off the first FET in the over-discharge state in the protection IC, is transferred to the gate electrode region of the first FET through a wire or a wire. The charge blocking signal output terminal CO, which is arranged to be connected to each other and outputs a charge blocking signal for turning off the second FET in an overcharge state in the protection IC, is connected to the gate electrode region of the second FET through a wire or a wire. The second capacitor is disposed between the third connector and the fourth connector, and the at least one capacitor is disposed between the source electrode region of the first FET and the source electrode region of the second FET. Can be placed in.

본 발명에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 또한 테스트가 용이하고, 주변부품이 차지하는 공간을 줄일 수 있어 공간활용이 가능하고, 이 공간을 이용하여 FET 칩 사이즈를 확장하는 것이 가능한 효과가 있다.
According to the present invention, since the resistor or the capacitor constituting the battery protection circuit is present in the integrated chip, there is an advantage that is strong against external shock and less likely to be damaged. In addition, the space occupied by the existing resistors and capacitors and the space occupied by the protection ICs and FETs can be reduced, which is advantageous for miniaturization and integration. In addition, it is easy to test, and the space occupied by the peripheral parts can be reduced, which makes it possible to utilize the space, and the space can be used to expand the FET chip size.

도 1은 일반적인 배터리 보호회로도이다.
도 2는 본 발명의 일 실시예에 따른 통합칩 내부 배치구조를 나타낸 것이다.
도 3은 도 2의 통합칩을 구성하는 듀얼FET칩의 상부면 구조를 나타낸 것이다.
도 4는 도 2의 구조를 가지는 통합칩을 이용하여 구현한 도 1의 등가회로도이다.1 is a general battery protection circuit diagram.
Figure 2 shows the internal chip arrangement structure according to an embodiment of the present invention.
3 illustrates a top surface structure of a dualFET chip constituting the integrated chip of FIG. 2.
4 is an equivalent circuit diagram of FIG. 1 implemented using an integrated chip having the structure of FIG. 2.

이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings without intending to intend to provide a thorough understanding of the present invention to a person having ordinary skill in the art to which the present invention belongs.

도 1은 일반적인 배터리 보호회로를 나타낸 것이다.1 shows a general battery protection circuit.

도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로(500)에 연결되고, 보호회로(500)는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.As shown in FIG. 1, both terminals of the battery V1 are connected to the protection circuit 500, and the protection circuit 500 is connected to the charging circuit through terminals (+,-) at the time of charging, and at the time of discharge. Electronic devices (eg, portable terminals, etc.) operated by the battery power supply are attached thereto.

상기 배터리 보호회로는 두 개의 FET로 구성된 스위칭 소자들(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터들(C1,C2,C3)의 연결구조를 가진다. The battery protection circuit has a connection structure of the switching elements 110, the protection IC 120, the resistors R1 and R2, and the capacitors C1, C2 and C3 including two FETs.

상기 스위칭 소자들(110)은 드레인 공통 구조를 가지는 제1스위칭소자(FET1)와 제2스위칭 소자(FET2)로 구성된다.The switching elements 110 include a first switching element FET1 and a second switching element FET2 having a drain common structure.

프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)의 충전전압 또는 방전전압이 인가되는 전압인가 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전 상태를 감지하기 위한 감시단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다.The protection IC 120 is connected to the (+) terminal of the battery V1 through a resistor R1 and is a voltage applying terminal (VDD terminal) to which the charging or discharging voltage of the first node n1 is applied, and the protection IC ( 110) the reference terminal (VSS terminal) as a reference for the internal operating voltage, the monitoring terminal (V-terminal) for detecting the charge / discharge state, and the discharge interruption signal output for turning off the switching element (FET1) in the over-discharge state A terminal (DO terminal) and a charge interrupt signal output terminal (C0 terminal) terminal for turning off the switching element FET2 in an overcharge state.

이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 Wafer에 입력시켜 고객이 요구하는 SPEC으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다. At this time, the inside of the protection IC 120 includes a reference voltage setting unit, a comparison unit for comparing the reference voltage and the charge / discharge voltage, an overcurrent detector, and a charge / discharge detector. Here, the criterion of the charging and discharging state can be changed to the SPEC required by the customer by inputting the electrical characteristics to the wafer. Determine.

상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 스위칭 소자(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 스위칭 소자(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 스위칭소자(FET2), 방전시에는 스위칭소자(FET1)를 오프시키도록 구성되어 있다.When the protection IC 120 reaches an overdischarge state during discharge, the DO terminal goes low to turn off the switching element FET1, and when the overcharge state reaches the overcharge state, the CO terminal goes low to switch state (FET2). Is turned off, and when overcurrent flows, the switching element FET2 is turned off during charging and the switching element FET1 is turned off when discharging.

상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다. The resistor R1 and the capacitor C1 serve to stabilize the fluctuation of the power supply of the protection IC 120. The resistor R1 is connected between the first node, which is the power supply V1 of the battery, and the VDD terminal of the protection IC 120, and the capacitor C1 is connected between the VDD terminal and the VSS terminal of the protection IC. do.

저항(R1)을 크게하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.When the resistor R1 is made larger, the detection voltage is increased due to the current penetrating into the protection IC 120 during voltage detection. Therefore, the value of the resistor R1 is set to an appropriate value of 1 K? In addition, the value of the capacitor (C1) has a suitable value of 0.01μF or more for the stable operation.

그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스전극(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)가 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다. In addition, the resistors R1 and R2 become current limiting resistors when the high voltage charger or the charger exceeding the absolute maximum rating of the protection IC 120 is connected upside down. The resistor R2 is connected between the V-terminal of the protection IC 120 and the second node n2 to which the source electrode S2 of the second switching element FET2 is connected. Since the resistors R1 and R2 may cause power consumption, the sum of the resistance values of the resistors R1 and R2 is usually set to be larger than 1 KΩ. If the resistor R2 is too large, the recovery may not occur after the overcharge cutoff, and thus the value of the resistor R2 is set to a value of 10 K? Or less.

상기 저항(R1,R2) 및 커패시터(C1)는 상기 스위칭 소자들(110), 프로텍션 IC(120)와 더불어 상기 배터리 보호회로에 있어서 필수적인 구성요소이고, 그 값은 대부분 일정값으로 미리 정해져 있으며, 변동의 여지가 적다. The resistors R1 and R2 and the capacitor C1 together with the switching elements 110 and the protection IC 120 are essential components of the battery protection circuit, and most of the resistors R1 and R2 and the capacitor C1 are predetermined. Less room for change

커패시터(C2)는 제1노드(n1)과 제2노드(n2) 사이에 추가되고, 커패시터(C3)는 상기 제2노드(n2)와 상기 제1소오스전극(S1)(또는 VSS 단자) 사이, 즉 제1소오스 전극(S1)과 제2소오스 전극(S2)에 추가되는 구조를 가진다. The capacitor C2 is added between the first node n1 and the second node n2, and the capacitor C3 is between the second node n2 and the first source electrode S1 (or VSS terminal). That is, it has a structure added to the first source electrode (S1) and the second source electrode (S2).

커패시터(C2,C3)는 상기 배터리 보호회로 제품의 특성에 크게 영향을 끼치지는 않지만, 유저의 요청이나 안정성을 위해 추가되고 있다. 상기 커패시터(C2,C3)는 전압변동이나 외부 노이즈에 대한 내성을 향상시켜 시스템을 안정화 시키는 효과를 위한 것이다. Capacitors C2 and C3 do not significantly affect the characteristics of the battery protection circuit product, but are added for the user's request or stability. The capacitors C2 and C3 are for the effect of stabilizing the system by improving resistance to voltage fluctuations or external noise.

상기 도 1에 도시된 바와 같은 일반적인 배터리 보호회로를 저항이나 커패시터 등의 주변부품을 포함하여 하나의 통합칩으로 원칩화(집적화) 하게 되면, 배터리 보호회로가 차지하는 면적을 줄일 수 있을 뿐 아니라, 외부의 충격으로부터 저항이나 커패시터를 보호할 수 있게 될 것이다. 또한 테스트도 용이하게 할 수 있으며, 저항이나 커패시터 등의 주변부품이 내부에 존재하기 때문에 휨에 의한 손상이 적은 장점을 가질 수 있을 것이다.When the general battery protection circuit as shown in FIG. 1 is integrated into a single integrated chip including peripheral components such as resistors or capacitors, the area occupied by the battery protection circuit can be reduced, You will be able to protect your resistors or capacitors from impact. In addition, the test can be facilitated, and since peripheral components such as resistors and capacitors exist inside, it may have an advantage of less damage due to bending.

이하 도 1에 도시된 배터리 보호회로에서 배터리 부분(V1)을 제외한 배터리 보호회로를 원칩화한 통합칩(500a)의 배치 구조를 설명한다.Hereinafter, the arrangement structure of the integrated chip 500a in which the battery protection circuit except for the battery portion V1 is one chip in the battery protection circuit shown in FIG. 1 will be described.

도 2는 본 발명의 일 실시예에 따른 통합칩(500a) 배치구조를 나타낸 것이고, 도 3은 상기 통합칩(500a)에 내장되는 듀얼 FET칩(110)의 상부면 구조를 나타낸 것이다.2 illustrates an integrated chip 500a arrangement according to an embodiment of the present invention, and FIG. 3 illustrates an upper surface structure of a dual FET chip 110 embedded in the integrated chip 500a.

도 2에 도시된 바와 같이, 상기 통합칩(500a)은 베이스 기판(100), 듀얼 FET칩(110), 및 프로텍션 IC(120)가 적층구조를 가지고, 저항들(R1,R2), 커패시터들(C1,C2,C3)이 배치된 구조를 가진다. 상기 커패시터들(C1,C2,C3) 중 하나의 커패시터(C3)는 상기 듀얼 FET칩(110)의 상부에 적층배치되는 구조를 가진다. 그리고 저항들(R1,R2) 및 나머지 커패시터들(C1,C2)은 이 이들 칩(110,120)의 단자들 사이 또는 그 외의 영역에 배치되어 이들과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. 와이어를 통해 연결되는 경우에는 전도성을 좋게 하고 빠른 신호전송을 위해 여러개의 와이어를 통해 두개의 단자들 사이를 연결하는 것도 가능하다.As shown in FIG. 2, the integrated chip 500a has a stacked structure of the base substrate 100, the dual FET chip 110, and the protection IC 120, and includes resistors R1 and R2 and capacitors. It has a structure in which (C1, C2, C3) are arranged. One capacitor C3 of the capacitors C1, C2, and C3 may be stacked on the dual FET chip 110. In addition, the resistors R1 and R2 and the remaining capacitors C1 and C2 are disposed between the terminals of the chips 110 and 120 or in other regions and electrically connected to them through wires or wires. When connected via wires, it is also possible to connect between two terminals via multiple wires for better conductivity and faster signal transmission.

상기 베이스 기판(100)은 도전성 재질의 제1 내지 제5의 연결단자들(1,2,3,4,5)이 상기 베이스 기판(100)의 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩 영역이 배치되고 상기 칩영역에 인접되어 제1도전성 영역(112) 및 제2도전성 영역(114)이 배치되는 구조를 가진다.  In the base substrate 100, the first to fifth connection terminals 1, 2, 3, 4, and 5 of conductive material are spaced apart from each other at edge portions of the base substrate 100, and chip stacking is performed. The chip region is disposed, and the first conductive region 112 and the second conductive region 114 are disposed adjacent to the chip region.

상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 일부가 상기 통합칩(500a)의 외부로 돌출되어 통합칩(500a)의 제1 내지 제5외부연결단자(1,2,3,4,5)가 된다. Some of the first to fifth connection terminals 1, 2, 3, 4, and 5 protrude to the outside of the integrated chip 500a, so that the first to fifth external connection terminals 1 of the integrated chip 500a are provided. , 2, 3, 4, 5).

상기 제1 내지 제5연결단자들(1,2,3,4,5)은 상기 베이스 기판(100)의 좌측에 제1 및 제2연결단자(1,2)가 배치되고, 우측에 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있고, 이외에 다른 구조도 가능하다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 상기 통합칩(500a)의 외부연결단자들로써 기능하기 위한 것이다. 상기 제1 내지 제5 연결단자들(1,2,3,4,5)은 상기 베이스 기판(100) 상에 배치되는 것으로 베이스 기판(100)으로부터 돌출되는 형상으로 표현되고 있으나, 이는 하나의 예이고, 상기 통합칩(500a)의 외부에 노출되는 형태이면 어느것이나 가능하고 일반적으로 알려진 다양한 형태의 연결단자들의 형태를 가질 수 있다. The first to fifth connection terminals 1, 2, 3, 4, and 5 are provided with first and second connection terminals 1, 2 on the left side of the base substrate 100, and a third on the right side. The fifth connection terminals 3, 4, and 5 may have a structure in which other structures are provided. The first to fifth connection terminals 1, 2, 3, 4 and 5 are intended to function as external connection terminals of the integrated chip 500a. The first to fifth connection terminals 1, 2, 3, 4, and 5 are disposed on the base substrate 100 and are represented as protruding from the base substrate 100, but this is one example. If the shape is exposed to the outside of the integrated chip (500a), it is possible to have any type of connection terminals of various types known and generally known.

상기 제1도전성 영역(112) 및 제2도전성 영역(114)은 상기 베이스 기판(100) 상의 상기 칩영역과 상기 연결단자들(1,2,3,4,5)의 배치영역을 제외한 부분에 배치되게 된다. 예를 들어, 상기 칩영역과 상기 제3 내지 제5연결단자들(3,4,5) 배치영역 사이에 배치될 수 있다. 구체적으로 상기 베이스 기판(100) 상의 좌측 가장자리 영역에는 제1 및 제2연결단자들(1,2)이 배치되고, 상기 제1 및 제2연결단자들(1,2)에 우측으로 인접하여 상기 칩영역이 배치되고, 상기 칩영역에 우측으로 인접하여 상기 제1도전성 영역(112) 및 제2도전성 영역(114)이 배치되고, 상기 제1 및 제2도전성 영역(112,114)에 우측으로 인접한 상기 베이스 기판(100)의 우측 가장자리 영역에 상기 제3 내지 제5연결단자들(3,4,5)이 배치되는 구조를 가질 수 있다. 이외에 다양한 구조를 가질 수 있는 것은 당연하다.The first conductive region 112 and the second conductive region 114 may be formed on portions of the base substrate 100 excluding the chip regions and the connection regions 1, 2, 3, 4, and 5 of the connection region. Will be deployed. For example, the chip region may be disposed between the chip region and the third to fifth connection terminals 3, 4 and 5. Specifically, first and second connection terminals 1 and 2 are disposed in the left edge region of the base substrate 100, and are adjacent to the right side of the first and second connection terminals 1 and 2 to the right. A chip region is disposed, and the first conductive region 112 and the second conductive region 114 are disposed to the right adjacent to the chip region, and the right and adjacent to the first and second conductive regions 112 and 114. The third to fifth connection terminals 3, 4, and 5 may be disposed in the right edge region of the base substrate 100. Naturally, it can have various structures.

상기 듀얼 FET 칩(110)은 상기 베이스 기판(100)의 칩영역에 적층 배치되는 구조를 가진다. 상기 듀얼 FET 칩(110)은 도 3에 도시된 바와 같이, 공통드레인구조의 제1FET(FET1) 및 제2FET(FET2) 즉 2개의 FET를 내장하고 있으며, 상부면에 제1FET(FET1)의 게이트전극영역(G1a) 및 소오스전극영역(S1a)이 노출된 구조를 가진다. 또한 상기 제2FET(FET2의 게이트전극영역(G2a) 및 소오스전극영역(S1a)이 상부면에 노출된 구조를 가진다.  The dual FET chip 110 has a structure in which the dual FET chip 110 is stacked in the chip region of the base substrate 100. As shown in FIG. 3, the dual FET chip 110 includes a first FET1 and a second FET2 having two common FETs, that is, two FETs having a common drain structure, and a gate of the first FET1 on the upper surface thereof. The electrode region G1a and the source electrode region S1a are exposed. In addition, the second FET (gate electrode region G2a and source electrode region S1a of FET2) is exposed on the upper surface.

이하에서는 상기 제1FET(FET1)의 게이트전극영역(G1a)을 제1게이트전극영역(G1a)으로 칭하고 상기 제1FET(FET1)의 소오스전극영역(S1a)을 제1소오스 전극영역(S1a)로 칭하며, 상기 제2FET(FET2a)의 게이트전극영역(G2a)을 제2게이트 전극영역(G2a)으로 칭하고 상기 제2FET(FET2)의 소오스전극영역(S1a)을 제2소오스전극영역(S2a)로 칭하기로 한다. Hereinafter, the gate electrode region G1a of the first FET FET1 is referred to as a first gate electrode region G1a and the source electrode region S1a of the first FET FET1 is referred to as a first source electrode region S1a. The gate electrode region G2a of the second FET FET2a is referred to as a second gate electrode region G2a and the source electrode region S1a of the second FET FET2 is referred to as a second source electrode region S2a. do.

상기 듀얼 FET 칩(110)의 상부면 중에서 상기 제1게이트 전극영역(G1a), 상기 제2게이트 전극영역(G2a), 상기 제1소오스 전극영역(S1a), 및 상기 제2소오스 전극영역(S2a)이 노출된 부분을 제외한 부분은 절연성의 보호막(Pa)이 형성되는 구조를 가질 수 있다. 상기 제1게이트 전극영역(G1a)은 듀얼 FET 칩(110)의 상부면 중 상기 제1FET(FET1)이 배치된 부분의 오른쪽 상부 에지부위에 배치될 수 있고, 상기 제2게이트 전극영역(G2a)은 상기 듀얼 FET 칩(110)의 상부면 중 상기 제2FET(FET2)이 배치된 부분의 오른쪽 상부 에지부위에 배치될 수 있다. 또한, 상기 제1소오스 전극영역(S1a)은 상기 듀얼 FET 칩(110)의 상부면 중 상기 제1FET(FET1)가 배치된 부분의 왼쪽부분에 배치될 수 있고, 상기 제2소오스 전극영역(S2a)은 상기 듀얼 FET 칩(110)의 상부면 중 상기 제2FET(FET2)가 배치된 부분의 왼쪽부분에 배치될 수 있다. The first gate electrode region G1a, the second gate electrode region G2a, the first source electrode region S1a, and the second source electrode region S2a of the upper surface of the dual FET chip 110. The portions except for the exposed portions may have a structure in which an insulating protective film Pa is formed. The first gate electrode region G1a may be disposed at an upper right edge portion of the upper surface of the dual FET chip 110 in which the first FET FET1 is disposed, and the second gate electrode region G2a is disposed. May be disposed on an upper right edge of a portion of the upper surface of the dual FET chip 110 in which the second FET2 is disposed. In addition, the first source electrode region S1a may be disposed on a left side of a portion of the upper surface of the dual FET chip 110 in which the first FET FET1 is disposed, and the second source electrode region S2a is formed. ) May be disposed on the left side of the upper surface of the dual FET chip 110 where the second FET (FET2) is disposed.

상기 프로텍션 IC(120)는 상기 듀얼 FET칩(110)의 상부면 중 상기 제1게이트 전극영역(G1a), 상기 제2게이트 전극영역(G2a), 상기 제1소오스 전극영역(S1a), 및 상기 제2소오스 전극영역(S2a)이 노출된 부분을 제외한 부분에 적층배치된다. 즉 상기 보호막(Pa)이 형성된 부분인 상기 제1게이트 전극영역(G1a) 및 상기 제2게이트 전극영역(G2a)이 배치된 부분과, 상기 제1소오스 전극영역(S1a) 및 상기 제2소오스 전극영역(S2a)이 배치된 부분의 사이 공간으로써 상기 보호막(Pa)이 형성된 부분에 배치될 수 있다. The protection IC 120 may include the first gate electrode region G1a, the second gate electrode region G2a, the first source electrode region S1a, and the upper surface of the dual FET chip 110. The second source electrode region S2a is stacked in portions except for the exposed portions. In other words, a portion in which the first gate electrode region G1a and the second gate electrode region G2a are disposed, and the first source electrode region S1a and the second source electrode are formed. As a space between the portions where the region S2a is disposed, the protective layer Pa may be disposed on the portion where the passivation layer Pa is formed.

또한, 상기 프로텍션 IC(120)는 상기 듀얼 FET 칩(110) 상의 외부연결단자들이 배치된 부분을 제외한 영역(예를 들면, 중앙부위)에 적층 배치된다. In addition, the protection IC 120 is stacked in a region (eg, a central portion) except for a portion where external connection terminals on the dual FET chip 110 are disposed.

통상적으로 상기 듀얼 FET칩(110)의 사이즈가 상기 프로텍션 IC(120) 보다는 크기 때문에, 상기 듀얼 FET칩(110)의 상부에 상기 프로텍션 IC(120)를 적층하는 구조를 채택한다. 또한 상기 듀얼 FET칩(110)의 경우 열이 많이 발생하기 때문에, 상기 베이스 기판(100)을 통하여 방열을 하는 것도 가능하므로, 상기 듀얼 FET칩(110)은 상기 베이스 기판(100)에 가장 인접 배치되는 것이 유리할 것이다. In general, since the size of the dual FET chip 110 is larger than the protection IC 120, a structure in which the protection IC 120 is stacked on the dual FET chip 110 is adopted. In addition, since the heat is generated in the case of the dual FET chip 110, it is also possible to radiate heat through the base substrate 100, the dual FET chip 110 is disposed closest to the base substrate 100 It would be advantageous to be.

상기 제1도전성 영역(112)은 상기 제5연결단자(5)와는 제1커패시터(C1)를 통해 연결되고, 상기 제4연결단자와는 제1저항(R1)을 통해 연결되어야 하므로, 그 배치형태가 제4 및 제5연결단자(4,5)와 제1저항(R1) 및 제1커패시터(C1)의 연결이 용이하도록 제4 및 제5연결단자(4,5) 모두에 인접되도록 배치된다. Since the first conductive region 112 should be connected to the fifth connector 5 through a first capacitor C1, and the fourth connector should be connected through a first resistor R1. The shape is disposed to be adjacent to both the fourth and fifth connection terminals 4 and 5 to facilitate connection of the fourth and fifth connection terminals 4 and 5, the first resistor R1, and the first capacitor C1. do.

그리고 상기 제2도전성 영역(114)은 제3연결단자(3)와 제2저항(R2)을 통해 연결되어야 하므로, 상기 제2저항(R2)의 연결이 용이하도록 상기 제3연결단자(3)에 인접 배치되는 구조를 가지게 되며, 상기 제1도전성 영역(112)보다는 상대적으로 좁은 배치영역구조를 가지게 된다. In addition, since the second conductive region 114 must be connected to the third connection terminal 3 through the second resistor R2, the third connection terminal 3 can be easily connected to the second resistor R2. It has a structure disposed adjacent to, and has a relatively narrow arrangement region structure than the first conductive region 112.

상기 제1저항(R1)은 상기 제1도전성 영역(112)과 상기 제4연결단자(4)에 직접 연결되는 배치 구조를 가진다. 즉 별도의 배선이나 와이어가 필요없이 SMD 타입으로 직접 연결되는 구조를 가지거나 칩 타입으로 와이어를 통해 전기적으로 연결되는 구조를 가질 수 있다. 참고로 상기 제4연결단자(4)는 도 1의 회로 상에서 제1노드(n1)에 연결되기 위한 연결단자이다.The first resistor R1 has an arrangement structure in which the first resistor R1 is directly connected to the first conductive region 112 and the fourth connection terminal 4. That is, it may have a structure that is directly connected to the SMD type without a separate wiring or wire, or may have a structure that is electrically connected through the wire in the chip type. For reference, the fourth connection terminal 4 is a connection terminal for connecting to the first node n1 on the circuit of FIG. 1.

그리고 상기 제2저항(R2) 또한 상기 제2도전성 영역(114)과 상기 제3연결단자(3) 사이를 SMD 타입으로 직접 연결되는 구조를 가지거나 칩 타입으로 와이어를 통해 전기적으로 연결되는 구조를 가질 수 있다. 참고로 상기 제3연결단자(3)는 도 1의 회로를 기준으로 볼 때 제2노드(n2)에 연결되는 연결단자이다.In addition, the second resistor R2 also has a structure in which the second conductive region 114 and the third connection terminal 3 are directly connected in a SMD type or electrically connected through a wire in a chip type. Can have For reference, the third connection terminal 3 is a connection terminal connected to the second node n2 based on the circuit of FIG. 1.

제1커패시터(C1)는 상기 제1도전성 영역(112)과 상기 제5연결단자(5)를 사이에 배치된다. 즉 상기 커패시터(C1)가 상기 제1도전성 영역(112)과 상기 제5연결단자(5)를 전기적으로 연결하도록 배치된다. 참고로 상기 제5연결단자(5)는 배터리(V1)의 (-)단자(또는 제1소오스전극(S1), 또는 VSS단자)에 연결되기 위한 연결단자이다.The first capacitor C1 is disposed between the first conductive region 112 and the fifth connection terminal 5. That is, the capacitor C1 is disposed to electrically connect the first conductive region 112 and the fifth connection terminal 5. For reference, the fifth connection terminal 5 is a connection terminal for connecting to the negative terminal (or the first source electrode S1 or the VSS terminal) of the battery V1.

제2커패시터(C2)는 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이를 직접 연결하는 구조를 가진다. 상기 제3연결단자(3)와 상기 제4연결단자(4) 사이는 상기 제2커패시터(C2)의 직접연결이 용이하도록 이격거리나 서로 인접되는 영역의 크기 등이 적절하게 조절될 수 있다. 그리고 제3커패시터(C3)는 상기 제1소오스 전극영역(S1a)과 상기 제2소오스 전극영역(S2a) 사이를 서로 연결하는 구조로 배치된다. 즉 상기 듀얼 FET칩(110)의 상부면에 적층 배치되고, 상기 제1소오스 전극영역(S1a)과 상기 제2소오스 전극영역(S2a) 사이를 서로 연결하는 구조로 배치된다.The second capacitor C2 has a structure for directly connecting between the third connection terminal 3 and the fourth connection terminal 4. The distance between the third connection terminal 3 and the fourth connection terminal 4 may be appropriately adjusted such that the separation distance or the size of regions adjacent to each other so as to facilitate the direct connection of the second capacitor C2. The third capacitor C3 is arranged to connect the first source electrode region S1a and the second source electrode region S2a with each other. That is, the stack is disposed on an upper surface of the dual FET chip 110 and is disposed in a structure that connects the first source electrode region S1a and the second source electrode region S2a to each other.

상기 제3커패시터(C3)를 상기 듀얼 FET칩(110)의 상부면에 적층하는 경우에는 상기 제3커패시터(C3)를 다른 부분에 배치하는 경우보다 주변부품이 차지하는 공간을 줄일 수 있어 공간활용이 가능하고, 이 공간을 이용하여 FET 칩 사이즈를 확장하는 것이 가능한 효과가 있다. FET의 경우 소오스 면적이 넓을수록 저항이 낮아지므로, 공간활용을 통하여 FET의 사이즈 확장이 가능해 고전류를 사용하는 스마트 폰이나 타블렛(tablet) PC 등이 증가하는 추세에 부응할 수 있다. 상기 제3커패시터(C3)는 하나의 커패시터소자로 구성될 수도 있고, 복수개의 커패시터 소자들이 직렬 또는 병렬 연결구조를 가질 수 있다.When the third capacitor C3 is stacked on the upper surface of the dual FET chip 110, the space occupied by the peripheral parts can be reduced compared to when the third capacitor C3 is disposed in another portion, so that space utilization is easy. It is possible to use this space and to expand the FET chip size. In the case of FET, the larger the source area, the lower the resistance. Therefore, the size of the FET can be expanded through space utilization, which can meet the increasing trend of smart phones and tablet PCs using high current. The third capacitor C3 may be configured as one capacitor device, and the plurality of capacitor devices may have a series or parallel connection structure.

상기 제1도전성 영역(112)은 상기 프로텍션 IC(120)의 VDD단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2도전성 영역(114)은 상기 프로텍션 IC(120)의 V- 단자와 와이어 또는 배선으로 전기적으로 연결된다. 즉 상기 제1도전성 영역(112)는 VDD 영역으로 기능하고, 상기 제2도전성 영역(114)은 V- 단자 영역으로 기능할 수 있다. The first conductive region 112 is electrically connected to the VDD terminal VDD of the protection IC 120 through a wire or a wire, and the second conductive region 114 is connected to V− of the protection IC 120. Electrically connected with terminals and wires or wiring. That is, the first conductive region 112 may function as a VDD region, and the second conductive region 114 may function as a V-terminal region.

상기 프로텍션 IC(120)에서 DO 단자(DO)는, 상기 제1게이트전극영역(G1a)과 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)에서 CO단자(CO)는, 상기 제2게이트전극영역(G2a)과 와이어 또는 배선을 통해 전기적으로 연결되는 구조를 가진다. The DO terminal DO in the protection IC 120 is electrically connected to the first gate electrode region G1a through a wire or a wire, and the CO terminal CO in the protection IC 120 is formed of the first terminal. It has a structure that is electrically connected to the two-gate electrode region G2a through a wire or a wiring.

그리고, 상기 베이스 기판(100)에 배치된 제1연결단자(1)는 상기 제1소오스전극영역(S1a)및 상기 프로텍션 IC(120)의 VSS 단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제1외부연결단자(1)를 구성한다.The first connection terminal 1 disposed on the base substrate 100 is electrically connected to the first source electrode region S1a and the VSS terminal VSS of the protection IC 120 through a wire or a wire. To form a first external connection terminal 1 of the integrated chip 500a.

상기 베이스 기판(100)에 배치된 제2연결단자(2)는 상기 제2소오스전극영역(S2a)와 와이어 또는 배선을 통해 전기적으로 연결되어 상기 통합칩(500a)의 제2외부연결단자(2)를 구성한다. The second connection terminal 2 disposed on the base substrate 100 is electrically connected to the second source electrode region S2a through a wire or a wire so that the second external connection terminal 2 of the integrated chip 500a is connected. ).

상기 베이스 기판(100)에 배치된 제3연결단자(3)는 제2저항(R2)을 통해 상기 제2도전성 영역(114)에 연결되어 상기 통합칩(500a)의 제3외부연결단자(3)를 구성하고, 상기 베이스 기판(100)에 배치된 제4연결단자(4)는 제1저항(R1)을 통해 상기 제1도전성 영역(112)에 연결되어 상기 통합칩(500a)의 제4외부연결단자(4)를 구성한다.The third connection terminal 3 disposed on the base substrate 100 is connected to the second conductive region 114 through a second resistor R2 to connect the third external connection terminal 3 of the integrated chip 500a. ) And the fourth connection terminal 4 disposed on the base substrate 100 is connected to the first conductive region 112 through a first resistor R1 to form a fourth portion of the integrated chip 500a. Configure the external connection terminal (4).

상기 베이스 기판(100)에 배치된 제5연결단자(5)는 제1커패시터(C1)를 통해 상기 제1도전성 영역(112)과 연결되어 상기 통합칩(500a)의 제5외부연결단자(5)를 구성한다. The fifth connection terminal 5 disposed on the base substrate 100 is connected to the first conductive region 112 through the first capacitor C1 to connect the fifth external connection terminal 5 of the integrated chip 500a. ).

상술한 배치구조를 가지는 통합칩(500a)은 이후 몰딩 등의 패키징 공정을 통해 원칩화된다.The integrated chip 500a having the above-described arrangement structure is subsequently chipped through a packaging process such as molding.

상술한 본 발명의 실시예에서, 상기 제1 내지 제5연결단자들(1,2,3,4,5) 및 제1도전성 영역(112), 제2도전성 영역(114)의 배치 형태는 배선 또는 와이어의 연결형태나 저항들(R1,R2) 및 커패시터들(C1,C2,C3)의 연결을 위해 적절한 형태로 변형될 수 있다. In the above-described embodiment of the present invention, the first to fifth connection terminals 1, 2, 3, 4 and 5, the first conductive region 112, and the second conductive region 114 are arranged in a wiring form. Alternatively, it may be modified into a form suitable for the connection form of the wire or the connection of the resistors R1 and R2 and the capacitors C1, C2 and C3.

여기서 상기 프로텍션 IC(120), 상기 듀얼 FET칩(110), 상기 저항(R1,R2), 커패시터(C1), 및 상기 제1 내지 제5연결단자들(1,2,3,4,5)의 연결 구조는 상기 도 1의 보호회로(500)와 등가회로를 이루는 한도 내에서는 다양하게 변경가능하고 다양한 연결구조를 가질 수 있다.The protection IC 120, the dual FET chip 110, the resistors R1 and R2, the capacitor C1, and the first to fifth connection terminals 1, 2, 3, 4 and 5. The connection structure of may be variously changed and may have various connection structures within the limits forming the equivalent circuit of the protection circuit 500 of FIG.

도 4는 상기 통합칩(500a)을 이용하여 구성한 도 1의 등가회로도이다.4 is an equivalent circuit diagram of FIG. 1 configured using the integrated chip 500a.

도 4에 도시된 바와 같이, 도 2의 배치구조를 가지는 통합칩(500)은 5개의 외부연결단자들을 가지게 된다. 이때 제1외부연결단자(1)는 제1소오스전극단자(S1), 제2외부연결단자(2)는 제2소오스전극(S2), 제3외부연결단자(3)는 V-단자(V-), 제4외부연결단자(4)는 VDD단자(VDD), 제5외부연결단자(5)는 C1단자(C1)로 칭해질 수 있다. As shown in FIG. 4, the integrated chip 500 having the arrangement of FIG. 2 has five external connection terminals. In this case, the first external connection terminal 1 is the first source electrode terminal S1, the second external connection terminal 2 is the second source electrode S2, and the third external connection terminal 3 is the V-terminal V. The fourth external connection terminal 4 may be referred to as a VDD terminal VDD, and the fifth external connection terminal 5 may be referred to as a C1 terminal C1.

여기서 도 4에서의 VDD단자(VDD)와 V-단자(V-)는 도 1의 V-단자, VDD 단자와 동일한 단자를 의미하는 것은 아니다. Here, the VDD terminal VDD and the V-terminal V- in FIG. 4 do not mean the same terminal as the V-terminal and the VDD terminal of FIG. 1.

연결구조를 살펴보면, 통합칩(500)의 제1외부연결단자(1,S1)는 배터리(V1)의 (-)단자와 외부배선을 통해 연결되고, 제2외부연결단자(2,S2)는 제2노드(n2)에 외부배선을 통해 연결되고, 제3외부연결단자(3,V-)는 제2노드(n3)와 외부배선을 통해 연결된다. 즉 제2외부연결단자(2,S2)와 제3외부연결단자(3,V-)는 외부배선을 통해 전기적으로 서로 연결된다. 그리고, 상기 제4외부연결단자(4,VDD)는 제1노드(n1)와 외부배선을 통해 연결되고, 상기 제5외부연결단자(5,C1)는 상기 제1외부연결단자(1,S1)와 외부배선을 통해 서로 연결된다. Looking at the connection structure, the first external connection terminal (1, S1) of the integrated chip 500 is connected to the negative terminal of the battery (V1) and the external wiring, the second external connection terminal (2, S2) is The second node n2 is connected through an external wiring, and the third external connection terminals 3 and V− are connected to the second node n3 through an external wiring. That is, the second external connection terminals 2 and S2 and the third external connection terminals 3 and V− are electrically connected to each other through external wiring. The fourth external connection terminals 4 and VDD are connected to the first node n1 through an external wiring, and the fifth external connection terminals 5 and C1 are connected to the first external connection terminals 1 and S1. ) And external wiring are connected to each other.

상술한 바와 같이, 본 발명의 실시예들에 따르면, 배터리 보호회로를 이루는 저항이나 커패시터가 통합칩 내부에 존재하므로, 외부의 충격에 강하고 파손의 우려가 적은 장점이 있다. 또한 기존 저항과 커패시터가 차지하는 공간, 기존의 프로텍션 IC 및 FET가 차지하던 공간을 줄일 수 있어 소형화 및 집적화에 유리해진다. 더구나, 주변부품들(저항, 커패시터) 등의 납땜이나 별도의 연결 없이 하나의 통합칩을 통해 배터리 보호회로가 구성되므로 제조가 간단하다. 또한, 주변부품이 차지하는 공간을 줄일 수 있어 공간활용이 가능하고, 이 공간을 이용하여 FET 칩 사이즈를 확장하는 것이 가능한 효과가 있다.As described above, according to the embodiments of the present invention, since a resistor or a capacitor constituting the battery protection circuit is present in the integrated chip, there is an advantage that it is resistant to external shocks and less likely to be damaged. In addition, the space occupied by the existing resistors and capacitors and the space occupied by the protection ICs and FETs can be reduced, which is advantageous for miniaturization and integration. In addition, the battery protection circuit is configured through a single integrated chip without soldering or separate connection of peripheral components (resistors, capacitors). In addition, it is possible to reduce the space occupied by peripheral components, which makes it possible to utilize the space, and it is possible to use the space to expand the FET chip size.

상술한 실시예의 설명에서 소오스 전극과 게이트 전극은 FET의 소오소 및 게이트에 연결되는 부분을 나타낸 것으로 소오스 단자와 게이트 단자로 호칭될 수도 있다. 또한 소오스 전극영역 및 게이트 전극영역은 소오스 전극 및 게이트 전극이 배치된 영역을 나타낸 것으로 동일의미로 사용될 수 있다. In the description of the above-described embodiment, the source electrode and the gate electrode represent portions connected to the source and the gate of the FET, and may be referred to as source and gate terminals. In addition, the source electrode region and the gate electrode region represent regions in which the source electrode and the gate electrode are disposed, and may be used as the same meaning.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
The description of the above embodiments is merely given by way of example with reference to the drawings for a more thorough understanding of the present invention, and should not be construed as limiting the present invention. In addition, it will be apparent to those skilled in the art that various changes and modifications can be made without departing from the basic principles of the present invention.

100 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC n1 : 제1노드
n2 : 제2노드100: base substrate 110: dual FET chip
120: protection IC n1: first node
n2: second node

Claims (3)

배터리 보호회로의 통합칩 구조에 있어서:
도전성 재질의 제1 내지 제5의 연결단자들이 가장자리부위에 서로 이격되어 배치되고, 칩 적층을 위한 칩영역과 상기 칩영역에 인접되어 제1도전성 영역 및 제2도전성 영역이 배치된 베이스 기판과;
상기 제1 내지 제5 연결단자들, 상기 제1도전성 영역, 및 상기 제2도전성 영역 중 적어도 하나와 전기적으로 연결되기 위한 두 개의 소오스 전극영역들 및 두 개의 게이트 전극영역들을 상부면에 노출시킨 상태로, 상기 베이스 기판의 상기 칩 영역에 적층되며, 공통드레인구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩과 ;
배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 동작을 수행하며, 상기 소오스 전극영역들 및 게이트 전극영역들이 노출된 부분과는 중첩되지 않도록 상기 듀얼 FET칩의 상부면 일부에 적층 배치되는 프로텍션(protection) IC와;
상기 두 개의 소오스 전극영역들 사이를 서로 연결하는 구조로 상기 듀얼 FET칩의 상부면에 적층 배치되는 적어도 하나의 커패시터를 구비함을 특징으로 하는 배터리 보호회로의 통합칩 구조.
In the integrated chip structure of the battery protection circuit:
A base substrate having the first to fifth connection terminals of conductive material spaced apart from each other at an edge portion thereof, and having a chip region for chip stacking and a first conductive region and a second conductive region adjacent to the chip region;
Two source electrode regions and two gate electrode regions for electrically connecting the first to fifth connection terminals, the first conductive region, and the second conductive region to at least one of the first and fifth connection terminals are exposed. A dual FET chip stacked on the chip region of the base substrate and including a first FET and a second FET having a common drain structure;
Detect an over-discharge state at the time of discharge of the battery, stop the discharge operation of the battery by controlling the first FET at the time of over-discharge, detect an overcharge state at the time of charging the battery, and control the second FET during the overcharge state A protection IC which stops a charging operation and is stacked on a portion of an upper surface of the dual FET chip so that the source electrode regions and the gate electrode regions do not overlap with an exposed portion;
And at least one capacitor stacked on an upper surface of the dual FET chip to connect the two source electrode regions to each other.
청구항 1에 있어서,
상기 통합칩의 내부에는, 상기 제1 내지 제5 연결단자들, 상기 제1도전성 영역, 상기 제2도전성 영역, 상기 프로텍션 IC, 및 상기 듀얼 FET칩 중 적어도 어느 하나와 전기적으로 연결되기 위한 제1저항, 제2저항, 제1커패시터, 및 제2커패시터가 더 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 구조.
The method according to claim 1,
Inside the integrated chip, a first to electrically connect to at least one of the first to fifth connection terminals, the first conductive region, the second conductive region, the protection IC, and the dual FET chip. The integrated chip structure of the battery protection circuit, characterized in that the resistor, the second resistor, the first capacitor, and the second capacitor is further disposed.
청구항 2에 있어서,
상기 제1도전성 영역은 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)와 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고,
상기 제2도전성 영역은 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)와 와이어 또는 배선으로 전기적으로 연결되도록 배치되고,
상기 베이스 기판에 배치된 제1연결단자는 상기 제1FET의 소오스전극영역 및 상기 프로텍션 IC의 기준전압단자(VSS)와 와이어 또는 배선을 통해 전기적으로 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제1외부연결단자를 구성하고,
상기 베이스 기판에 배치된 제2연결단자는 상기 제2FET의 소오스전극영역과 와이어 또는 배선을 통해 전기적으로 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제2외부연결단자를 구성하고,
상기 베이스 기판에 배치된 제5연결단자는 상기 제1커패시터를 통해 상기 제1도전성 영역과 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제5외부연결단자를 구성하고,
상기 베이스 기판에 배치된 제4연결단자는 상기 제1저항을 통해 상기 제1도전성 영역에 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제4외부연결단자를 구성하고,
상기 베이스 기판에 배치된 제3연결단자는 상기 제2저항을 통해 상기 제2도전성 영역에 연결되고, 일부가 상기 통합칩의 외부로 노출되어 상기 통합칩의 제3외부연결단자를 구성하고,
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트전극영역과 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고,
상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트전극영역과 와이어 또는 배선을 통해 전기적으로 연결되도록 배치되고,
상기 제3연결단자와 상기 제4연결단자 사이에는 상기 제2커패시터가 배치되고,
상기 적어도 하나의 커패시터는 상기 제1FET의 소오스전극영역과 상기 제2FET의 소오스전극영역 사이에 배치됨을 특징으로 하는 배터리 보호회로의 통합칩 구조.The method according to claim 2,
The first conductive region is disposed to be electrically connected to a voltage applying terminal VDD to which a charge voltage and a discharge voltage are applied in the protection IC through a wire or a wire.
The second conductive region is disposed to be electrically connected to a sensing terminal V- for detecting a charge / discharge state in the protection IC by wire or wire.
The first connection terminal disposed on the base substrate is electrically connected to the source electrode region of the first FET and the reference voltage terminal VSS of the protection IC through a wire or a wire, and part of the first connection terminal is exposed to the outside of the integrated chip. Configure a first external connection terminal of the integrated chip,
The second connection terminal disposed on the base substrate is electrically connected to the source electrode region of the second FET through a wire or a wire, and part of the second connection terminal is exposed to the outside of the integrated chip to form a second external connection terminal of the integrated chip. and,
The fifth connection terminal disposed on the base substrate is connected to the first conductive region through the first capacitor, and a part of the fifth connection terminal is exposed to the outside of the integrated chip to form a fifth external connection terminal of the integrated chip.
A fourth connection terminal disposed on the base substrate is connected to the first conductive region through the first resistor, and a part of the fourth connection terminal is exposed to the outside of the integrated chip to constitute a fourth external connection terminal of the integrated chip;
The third connection terminal disposed on the base substrate is connected to the second conductive region through the second resistor, and a part of the third connection terminal is exposed to the outside of the integrated chip to form a third external connection terminal of the integrated chip.
The discharge interrupt signal output terminal DO outputting a discharge interrupt signal for turning off the first FET in the over-discharge state in the protection IC is arranged to be electrically connected to the gate electrode region of the first FET through a wire or a wire. ,
The charge blocking signal output terminal CO outputting the charge blocking signal for turning off the second FET in the overcharge state in the protection IC is disposed to be electrically connected to the gate electrode region of the second FET through a wire or a wire.
The second capacitor is disposed between the third connector and the fourth connector,
And the at least one capacitor is disposed between the source electrode region of the first FET and the source electrode region of the second FET.
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