KR20120073805A - 표시장치 - Google Patents

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KR20120073805A KR1020100135679A KR20100135679A KR20120073805A KR 20120073805 A KR20120073805 A KR 20120073805A KR 1020100135679 A KR1020100135679 A KR 1020100135679A KR 20100135679 A KR20100135679 A KR 20100135679A KR 20120073805 A KR20120073805 A KR 20120073805A
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Abstract

본 발명의 실시예는, 패널; 패널에 게이트신호를 공급하는 게이트구동부; 및 패널에 데이터신호를 공급하는 데이터구동부를 포함하고, 데이터구동부는, RGB 데이터신호를 RGB 그룹별로 출력하는 RGB 버스라인들이 교번 배열된 데이터 버스부와, 버스라인들로부터 출력되는 상기 RGB 데이터신호를 하나의 채널로 구성하고 적어도 N(N은 1 이상 정수)비트단위로 구분하여 샘플링 및 홀딩하는 샘플 홀드부를 포함하는 표시장치를 제공한다.

Description

표시장치{Display Device}
본 발명의 실시예는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.
앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치는 패널에 포함된 서브 픽셀들이 타이밍구동부, 데이터구동부 및 스캔구동부에 의해 구동된다. 이들 중 데이터구동부는 타이밍구동부로부터 공급된 구동신호를 기초로 데이터신호를 생성하고 이를 패널에 포함된 서브 픽셀에 공급한다.
위와 같은 표시장치에 포함된 데이터구동부에는 1개의 채널마다 N-비트(bit)의 영상 데이터에 대응되는 샘플(input register) & 홀드(storage register) 래치가 포함된다. 홀드 래치에 로드신호가 인가되면 홀드 래치는 1수평라인 시간 동안 DA 변환부(Digital to Analog Converter)로 영상 데이터를 보내고 DA 변환부에서 만들어진 아날로그 전압이 단위 이득 증폭부(Unit gain OP-amp)를 거쳐 패널에 충전된다.
한편, 디지털신호에 대한 아날로그 전압의 변환은 저항 스트링(R-string)으로 나누게 되며 비트의 표현 숫자 만큼의 저항이 필요하다. 또한, N-비트의 영상 데이터에 맞게 전압을 선택할 수 있는 스위치 소자도 이에 대응되는 개수가 필요하다. 예컨대, 8-비트의 영상 데이터의 입력이 들어오면 샘플 & 홀드 래치는 1개 채널의 데이터구동회로마다 각 8개가 필요하다. 따라서, 저항 스트링으로 구성된 DA 변환부에서는 총 256개의 저항과 각 채널마다 256 * 8개의 스위치가 필요하게 된다.
따라서, 종래 데이터구동부는 저항 스트링으로 구성된 DA 변환부에 의해 감마전압 구현이 용이한 반면 데이터 비트 수가 1개 증가할 때마다 면적이 2배씩 증가하게 되는 문제가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 회로의 면적을 감소시켜 비용을 절감할 수 있는 데이터구동부를 제공함과 더불어, LTPS 기술로 데이터구동부를 패널 내부에 형성할 때 회로의 단순화로 수율 상승 및 베젤의 축소로 콤팩트한 패널에 유리한 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 패널; 패널에 게이트신호를 공급하는 게이트구동부; 및 패널에 데이터신호를 공급하는 데이터구동부를 포함하고, 데이터구동부는, RGB 데이터신호를 RGB 그룹별로 출력하는 RGB 버스라인들이 교번 배열된 데이터 버스부와, 버스라인들로부터 출력되는 상기 RGB 데이터신호를 하나의 채널로 구성하고 적어도 N(N은 1 이상 정수)비트단위로 구분하여 샘플링 및 홀딩하는 샘플 홀드부를 포함하는 표시장치를 제공한다.
데이터구동부는, N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
데이터구동부는, N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
데이터구동부는, 1 수평라인 시간 동안 적어도 I개(I는 1 이상 정수)의 소스 출력 인에이블신호를 공급받을 수 있다.
데이터구동부는, N비트에 대응되는 I개(I는 2 이상 정수)의 소스 출력 인에이블신호에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
데이터구동부는, N비트에 대응되는 I개(I는 2 이상 정수)의 소스 출력 인에이블신호에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
데이터구동부는, 1 수평라인 시간 동안 적어도 I개(I는 2 이상 정수)의 소스 출력 인에이블신호를 공급받을 수 있다.
데이터구동부는, 샘플 홀드부로부터 출력된 RGB 데이터신호 각각을 감마부의 저항 스트링에서 1비트씩 선택된 감마전압으로 매핑하여 비트별로 나누어 데이터전압을 출력하는 디코더부와, 디코더부로부터 비트별로 나누어 출력된 데이터전압이 더해지도록 샘플링하는 전압가산부를 포함하는 DA 변환부를 포함할 수 있다.
패널은, 액정패널 및 유기전계발광표시패널 중 하나일 수 있다.
본 발명의 실시예는, 회로의 면적을 감소시켜 비용을 절감할 수 있는 데이터구동부를 제공함과 더불어, LTPS 기술로 데이터구동부를 패널 내부에 형성할 때 회로의 단순화로 수율 상승 및 베젤의 축소로 콤팩트한 패널에 유리한 표시장치를 제공하는 효과가 있다.
도 1은 표시장치의 개략적인 블록도.
도 2는 액정표시패널의 서브 픽셀 회로 구성 예시도.
도 3은 유기전계발광표시패널의 서브 픽셀 회로 구성 예시도.
도 4 및 도 5는 본 발명의 일 실시예에 따라 데이터구동부에 포함된 샘플 홀드부를 나타낸 도면.
도 6은 일례에 따른 샘플링 및 홀딩을 설명하기 위한 파형도.
도 7은 다른 예에 따른 샘플링 및 홀딩을 설명하기 위한 파형도.
도 8은 실시예에 따라 래치의 개수를 최소화한 데이터구동부의 블록도.
도 9는 DA 변환부의 구성 예시도.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 표시장치의 개략적인 블록도 이고, 도 2는 액정표시패널의 서브 픽셀 회로 구성 예시도 이며, 도 3은 유기전계발광표시패널의 서브 픽셀 회로 구성 예시도 이다.
도 1에 도시된 바와 같이, 표시장치에는 타이밍구동부(TCN), 게이트구동부(SDRV), 데이터구동부(DDRV) 및 패널(PNL)이 포함된다.
타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(DDATA)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 게이트구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 게이트구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트신호가 발생하는 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.
게이트구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 게이트신호를 순차적으로 생성한다. 게이트구동부(SDRV)에는 게이트라인들(SL1~SLm)을 통해 생성된 게이트신호를 패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다. 게이트구동부(SDRV)는 게이트인패널(Gate In Panel; GIP) 방식으로 패널(PNL)에 직접 형성되거나 패널(PNL)의 외부에 형성된다.
데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 디지털 형태의 데이터신호(DDATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(DDATA)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터신호(ADATA)로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호(ADATA)를 패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.
패널(PNL)은 매트릭스형태로 배치된 적색, 녹색 및 청색(이하 RGB로 약기함)의 서브 픽셀(SP)을 포함한다. 패널(PNL)은 액정표시패널 또는 유기전계발광표시패널로 구성될 수 있다. 패널(PNL)이 액정표시패널로 구성된 경우 서브 픽셀(SP)은 다음의 도 2와 같은 회로 구성을 가질 수 있다. 스위칭 트랜지스터(TFT)는 게이트신호가 공급되는 게이트라인(SL1)에 게이트가 연결되고 데이터신호가 공급되는 데이터라인(DL1)에 일단이 연결되며 제1노드(n1)에 타단이 연결된다. 액정셀(Clc)의 일측에 위치하는 화소전극(1)은 스위칭 트랜지스터(TFT)의 타단에 연결된 제1노드(n1)에 일단이 연결되며 액정셀(Clc)의 타측에 위치하는 공통전극(2)은 공통전압배선(Vcom)에 연결된다. 스토리지커패시터(Cst)는 제1노드(n1)에 일단이 연결되며 공통전압배선(Vcom)에 타단이 연결된다. 이와 같은 서브 픽셀(SP) 구조를 갖는 액정표시패널은 게이트라인(SL1)을 통해 공급되는 게이트신호와 데이터라인(DL1)을 통해 공급되는 데이터신호에 따라 각 서브 픽셀(SP)에 포함된 액정층의 변화에 따른 광의 투과로 화상을 표시할 수 있다.
이와 달리, 패널(PNL)이 유기전계발광표시패널로 구성된 경우 서브 픽셀(SP)은 다음의 도 3과 같은 회로 구성을 가질 수 있다. 스위칭 트랜지스터(T1)는 게이트신호가 공급되는 게이트라인(SL1)에 게이트가 연결되고 데이터신호가 공급되는 데이터라인(DL1)에 일단이 연결되며 제1노드(n1)에 타단이 연결된다. 구동 트랜지스터(T2)는 제1노드(n1)에 게이트가 연결되고 고 전위의 구동 전원(Vdd)이 공급되는 제1전원 배선(VDD)에 연결된 제2노드(n2)에 일단이 연결되며 제3노드(n3)에 타단이 연결된다. 스토리지커패시터(Cst)는 제1노드(n1)에 일단이 연결되고 제2노드(n2)에 타단이 연결된다. 유기 발광다이오드(D)는 구동 트랜지스터(T2)의 타단에 연결된 제3노드(n3)에 애노드가 연결되고 저 전위의 구동 전원(Vss)이 공급되는 제2전원 배선(VSS)에 캐소드가 연결된다. 이와 같은 서브 픽셀(SP) 구조를 갖는 유기전계발광표시패널은 게이트라인(SL1)을 통해 공급되는 게이트신호와, 데이터라인(DL1)을 통해 공급되는 데이터신호에 따라 각 서브 픽셀(SP)에 포함된 발광층이 발광을 함으로써 화상을 표시할 수 있다.
위의 설명에서, 도 2 및 도 3은 서브 픽셀(SP)에 대한 이해를 돕기 위해 통상의 회로 구성을 도시 및 설명한 것일 뿐 실시예는 이에 한정되지 않는다.
이하, 본 발명의 일 실시예에 따라 표시장치에 포함된 데이터구동부에 대해 더욱 자세히 설명한다.
도 4 및 도 5는 본 발명의 일 실시예에 따라 데이터구동부에 포함된 샘플 홀드부를 나타낸 도면이고, 도 6은 일례에 따른 샘플링 및 홀딩을 설명하기 위한 파형도이며, 도 7은 다른 예에 따른 샘플링 및 홀딩을 설명하기 위한 파형도이다.
도 1, 도 4 및 도 5에 도시된 바와 같이, 데이터구동부(DDRV)에는 RGB 데이터신호를 RGB 그룹 데이터(RGB DATA[0:2])로 구분하여 출력하는 RGB 버스라인들(Nth BUS, Nth +1 BUS, Nth +2 BUS)이 배열된 데이터 버스부(BUS)와, 버스라인들(Nth BUS, Nth +1 BUS, Nth +2 BUS)로부터 출력되는 RGB 데이터신호를 각각 하나의 채널(RGB Ch1 ~ RGB Ch9)로 구성하고 적어도 N(N은 1 이상 정수)비트단위로 구분하여 샘플링 및 홀딩하는 샘플 홀드부(130)가 포함된다.
샘플 홀드부(130)에 포함된 제1채널(RGB Ch1)의 경우, R은 제N번째 R버스라인(Nth BUS)으로부터 R데이터신호를 공급받고 G는 제N번째 G버스라인(Nth BUS)으로부터 G데이터신호를 공급받고 B는 제N번째 B버스라인(Nth BUS)으로부터 B데이터신호를 공급받게 된다.
샘플 홀드부(130)에 포함된 제9채널(RGB Ch9)의 경우, R은 제N+2번째 R버스라인(Nth +2 BUS)으로부터 R데이터신호를 공급받고 G는 제N+2번째 G버스라인(Nth +2 BUS)으로부터 G데이터신호를 공급받고 B는 제N+2번째 B버스라인(Nth+2 BUS)으로부터 B데이터신호를 공급받게 된다. 이와 같은 형태로 제2채널 내지 제8채널(RGB Ch2 ~ RGB Ch8) 또한 각각의 버스라인으로부터 RGB데이터신호를 공급받게 된다.
실시예의 설명에서는 샘플 홀드부(130)가 총 9개의 채널(RGB Ch1 ~ RGB Ch9)로 구성된 것을 일례로 한다. 실시예에서는 3비트의 RGB 데이터신호를 예로 하므로 1수평라인 시간 동안 3개의 소스 출력 인에이블신호(SOE)가 필요하다.
이에 따라, 데이터구동부(DDRV)는 3비트에 대응되는 3개의 소스 출력 인에이블신호(SOE)에 의해 도 5와 같이 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
이와 반대로, 데이터구동부(DDRV)는 3비트에 대응되는 3개의 소스 출력 인에이블신호(SOE)에 의해 도 6과 같이 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링 및 홀딩할 수 있다.
그러므로, 데이터구동부(DDRV)는 1 수평라인 시간 동안 적어도 3개의 소스 출력 인에이블신호(SOE)를 공급받게 되고 1개의 소스 출력 인에이블신호(SOE) 당 1비트씩 샘플링 및 홀딩하게 된다. 이와 달리, 종래 데이터구동부는 3비트의 표현력을 가지더라도 1수평라인 시간 동안 모든 비트의 RGB 데이터신호를 샘플링 및 홀딩한다.
위와 같은 형태로 샘플 홀드부(130)를 구성하면, 데이터구동부(DDRV)는 다음과 같이 구성될 수 있다.
도 8은 실시예에 따라 래치의 개수를 최소화한 데이터구동부의 블록도이고, 도 9는 DA 변환부의 구성 예시도이다.
도 8에 도시된 데이터구동부는 R 데이터신호를 샘플링 및 홀딩하여 출력하는 채널 부분의 구성만 도시하였으나 G 및 B 데이터신호를 샘플링 및 홀딩하여 출력하는 채널 부분의 구성들 또한 도 8과 같은 형태로 구성된다. 실시예에서는 설명의 편의를 위해 R 데이터신호를 출력하는 채널 부분을 예로 도시하므로, 이로부터 출력된 R 데이터신호는 R 서브 픽셀(SP[RED])에 공급된다.
실시예에 따라 래치의 개수를 최소화할 수 있는 데이터구동부(DDRV)는 다음과 같이 구성된다.
데이터구동부(DDRV)에는 R 데이터신호를 3비트로 전달하는 데이터 레지스터(110), 클록신호(CLK) 및 수평 동기신호(Hsync)에 따라 소스 샘플링 클럭을 쉬프트시키는 쉬프트레지스터(120), 쉬프트레지스터(120)로부터 순차적으로 공급되는 소스 샘플링 클럭에 따라 직렬로 입력되는 R 데이터신호를 샘플링(131)하고 소스 출력 인에이블신호(SOE)에 따라 홀딩(135)하는 샘플 홀드부(130), 샘플 홀드부(130)로부터 출력된 R 데이터신호의 레벨을 증폭하는 레벨 쉬프터(140), 레벨 쉬프터(140)로부터 출력된 R 데이터신호를 감마전압으로 매핑하여 아날로그 형태의 R 데이터신호로 생성하는 DA변환부(150, Digital to Analog Converter) 및 출력버퍼(160)가 포함된다.
실시예에 따른 데이터구동부(DDRV)는 앞서 도 4 및 도 5에서 설명된 바와 같이, 1수평라인 시간 동안 최상위비트(MSB)부터 최하위비트(LSB)까지 또는 최하위비트(LSB)부터 최상위비트(MSB)까지 비트별로 나누어 샘플링하고 홀딩할 수 있다. 따라서, 실시예에 따른 데이터구동부(DDRV)는 최소 1비트의 래치부만 있으면 데이터구동부의 채널이 몇 비트이든 상관없이 동일한 래치 개수로(최소 1개의 래치) 구동할 수 있게 된다.
그러므로, 실시예의 데이터구동부(DDRV)는 N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호(SOE)에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링/홀딩할 수 있다. 이와 반대로, 데이터구동부(DDRV)는 N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호(SOE)에 의해 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링/홀딩할 수 있다. 그러므로, 데이터구동부(DDRV)는 1 수평라인 시간 동안 적어도 I개(I는 1 이상 정수)의 소스 출력 인에이블신호(SOE)를 공급받게 된다.
실시예의 데이터구동부(DDRV)는 앞서 설명한 바와 같이, 1수평라인 시간 동안 데이터신호의 각 비트 데이터를 순차적으로 샘플링 및 홀딩한다.
따라서 데이터구동부(DDRV)의 DA 변환부(150)에는 도 9와 같이, R 데이터신호 각각을 감마부(151)의 저항 스트링(R)에서 1비트씩 선택된 감마전압으로 매핑하여 비트별로 나누어 데이터전압을 출력하는 디코더부(152)와, 디코더부(152)로부터 비트별로 나누어 출력된 데이터전압이 더해지도록 샘플링하는 전압가산부(153)가 포함된다. G 데이터신호 및 B 데이터신호 또한 위와 같이 구성된 DA 변환부(150)에 의해 신호 처리된다.
위의 구성에서, 디코더부(152)로부터 출력되는 데이터전압은 제어신호(CS)에 의해 비트별로 나누어 전압가산부(153)에 전달된다. 전압가산부(153)는 디코더부(152)로부터 비트별로 나누어 출력된 데이터전압이 모두 더해지도록 샘플링한다. 여기서, 전압가산부(152)로부터 출력된 데이터전압은 출력버퍼부(160)를 통해 패널의 데이터라인에 연결된 서브 픽셀(SP[RED])에 출력된다.
설명의 이해를 돕기 위해 DA 변환부(150)에 대한 설명을 부가하면 다음과 같다.
해상도가 3비트를 가진다고 가정하고 감마 전압이 0 ~ 3V 라 했을 때 101의 데이터신호가 기입된다면 첫 1/3 수평라인 시간 동안 최상위비트인 1이 인가되고 이에 따라 1.5V가 선택되어 전압가산부(153)에 저장된다. 다음, 1/3 수평라인 시간 동안 중간비트인 0 인가되면 이에 해당하는 0.75V는 선택되지 않는다. 다음, 1/3 수평라인 시간은 최하위비트인 1이 인가되고 0.375V 의 전압이 선택되어 전압가산부(153)에 저장된다. 이에 따라, 전압가산부(153)는 최상위비트에 해당하는 전압 1.5V와 최하위비트인 0.375V를 더하여 최종적으로 1.875V의 전압으로 데이터전압을 생성하고 이를 출력버퍼부(160)를 통해 패널의 데이터라인에 연결된 서브 픽셀(SP[RED])에 출력한다.
이 방식에 따르면 감마부(151)의 전 채널의 저항 스트링 배선은 3비트에 해당하는 8개의 라인이 아니라 비트 개수에 해당하는 3개의 라인만 형성되면 된다. 예컨대, 감마부(151)의 전 채널의 저항 스트링 배선이 10비트라 가정하면 1024개의 배선이 10개로 줄어드는 효과가 있으므로 실시예는 저 면적의 데이터구동부 설계시 매우 유리하다.
이상 본 발명은 회로의 면적을 감소시켜 비용을 절감할 수 있는 데이터구동부를 제공함과 더불어, LTPS 기술로 데이터구동부를 패널 내부에 형성할 때 회로의 단순화로 수율 상승 및 베젤의 축소로 콤팩트한 패널에 유리한 표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
TCN: 타이밍구동부 SDRV: 게이트구동부
DDRV: 데이터구동부 PNL: 패널
110: 데이터 레지스터 120: 쉬프트레지스터
130: 샘플 홀드부 140: DA 변환부
160: 출력버퍼

Claims (9)

  1. 패널;
    상기 패널에 게이트신호를 공급하는 게이트구동부; 및
    상기 패널에 데이터신호를 공급하는 데이터구동부를 포함하고,
    상기 데이터구동부는,
    RGB 데이터신호를 RGB 그룹별로 출력하는 RGB 버스라인들이 교번 배열된 데이터 버스부와,
    상기 버스라인들로부터 출력되는 상기 RGB 데이터신호를 하나의 채널로 구성하고 적어도 N(N은 1 이상 정수)비트단위로 구분하여 샘플링 및 홀딩하는 샘플 홀드부를 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 데이터구동부는,
    상기 N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호에 의해 상기 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링 및 홀딩하는 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 데이터구동부는,
    상기 N비트에 대응되는 I개(I는 1 이상 정수)의 소스 출력 인에이블신호에 의해 상기 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링 및 홀딩하는 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서,
    상기 데이터구동부는,
    1 수평라인 시간 동안 적어도 I개(I는 1 이상 정수)의 소스 출력 인에이블신호를 공급받는 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서,
    상기 데이터구동부는,
    상기 N비트에 대응되는 I개(I는 2 이상 정수)의 소스 출력 인에이블신호에 의해 상기 RGB 데이터신호를 비트단위의 RGB로 구분하여 최상위비트(MSB)부터 최하위비트(LSB)까지 순차적으로 나누어 샘플링 및 홀딩하는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서,
    상기 데이터구동부는,
    상기 N비트에 대응되는 I개(I는 2 이상 정수)의 소스 출력 인에이블신호에 의해 상기 RGB 데이터신호를 비트단위의 RGB로 구분하여 최하위비트(LSB)부터 최상위비트(MSB)까지 순차적으로 나누어 샘플링 및 홀딩하는 것을 특징으로 하는 표시장치.
  7. 제1항에 있어서,
    상기 데이터구동부는,
    1 수평라인 시간 동안 적어도 I개(I는 2 이상 정수)의 소스 출력 인에이블신호를 공급받는 것을 특징으로 하는 표시장치.
  8. 제1항에 있어서,
    상기 데이터구동부는,
    상기 샘플 홀드부로부터 출력된 상기 RGB 데이터신호 각각을 감마부의 저항 스트링에서 1비트씩 선택된 감마전압으로 매핑하여 비트별로 나누어 데이터전압을 출력하는 디코더부와,
    상기 디코더부로부터 비트별로 나누어 출력된 데이터전압이 더해지도록 샘플링하는 전압가산부를 포함하는 DA 변환부를 포함하는 표시장치.
  9. 제1항에 있어서,
    상기 패널은,
    액정패널 및 유기전계발광표시패널 중 하나인 것을 특징으로 하는 표시장치.
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