KR20120059149A - 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기 - Google Patents

전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기 Download PDF

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Abstract

본 발명에 따른 결정 궤환 등화기 블럭은 입력 신호에서 오프셋을 제거하는 가산기, 가산기와 연결되어 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 샘플러와 연결되어 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 먹스와 연결된 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함한다. 본 발명의 가산기는 2개의 스위치드 커패시터를 포함하는 것을 특징으로 한다.

Description

전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기{DECISION FEEDBACK EQUALIZER BLOCK FOR RECEIVER OF VOLTAGE-MODE DRIVER AND RECEIVER USING THE DECISION FEEDBACK EQUALIZER BLOCK}
본 발명은 수신기에 사용되는 결정 궤환 등화기에 관한 것이다. 특히 본 발명은 전압 모드 드라이버에 사용되는 결정 궤환 등화기로서, 오프셋 제거와 데이터 및 에지 등화가 가능한 결정 궤환 등화기 블럭 및 이를 사용하는 수신기에 관한 것이다.
고속으로 동작하는 메모리의 수요가 커지고 있으며 현재 DRAM 의 데이터율은 4Gbps를 넘어서고 있다. 하지만, 제한된 채널의 대역폭은 신호 간 간섭(ISI: inter symbol interference)에 의해 원래의 데이터를 왜곡시키게 되고, 전압 마진과 시간 마진이 줄어들게 되어 수신단의 성능을 제한하는 문제를 유발한다.
Data ISI를 제거하기 위해서 수신단에서 피드 포워드 등화기(feed-forward equalizer), 결정 궤환 등화기(decision feedback equalizer)를 사용하여 전압 마진을 향상시키는 방법이 등장하였다. 또한 클럭-데이터 복구(clock data recovery)를 이용하여 클럭과 데이터의 위상(phase)을 이상적으로 조절하는 애플리케이션에서는 edge ISI에 의한 왜곡이 클럭-데이터 복구 동작의 오류를 발생시키기 때문에 edge ISI를 제거하여 타이밍 마진을 향상시키는 에지 전용 등화기(edge-only equalizer) 기법이 사용되고 있다.
한편 휴대가능한 제품의 상용화가 가속됨에 따라 저전력으로 회로를 구성하기 위해 I/O의 파워 소모를 줄이기 위한 노력이 계속되고 있다. I/O 시그널링을 기존의 VDD 베이스에서 GND베이스로 사용하여 I/O의 파워를 줄이고 있다.
GND 베이스로 시그널링을 하게 되면 PMOS를 베이스로 회로를 설계해야 하는데, PMOS는 NMOS 보다 큰 커패시턴스(capacitance)를 가지며 고속 동작에 적합하지 않다. 그래서 고속 동작을 위해 GND 베이스 신호를 레벨쉬프터를 이용하여 NMOS를 베이스로 하는 수신단을 설계하여 사용하고 있다.
전압 마진을 향상시키기 위해 사용되고 있는 기법인 피드 포워드 등화기는 고속 동작은 가능하지만 고주파 잡음에 취약한 반면 결정 궤환 등화기는 잡음에 둔감하고 구현이 간단하지만 피드백 딜레이에 의한 동작 속도의 제한으로 고속 동작의 어려움이 있다.
이러한 결정 궤환 등화기의 문제를 해결하기 위해서 루프 언롤링 결정 궤환 등화기(loop-unrolling decision feedback equalizer)를 사용하여 피드백에 의한 딜레이를 줄일 수 있지만 회로의 면적이 커지고 전류 소모가 커져 저전력 설계에 적합하지 않게 된다.
또한 피드 포워드 등화기, 루프 언롤링 결정 궤환 등화기, 에지 전용 등화기는 전압 마진과 시간 마진을 동시에 향상시킬 수 없는 문제점이 있었다.
기존의 전류모드의 이퀄라이저의 경우 로드의 저항(R)을 키우면 전압이득은 증가하지만 대역폭은 줄어들어 상관 관계가 있다. 로드단에서 R-C를 차징(charging) 디스차징(discharging)하는 방법을 이용한 전류모드 이퀄라이저의 경우, 동작 속도를 증가시키기 위해 저항(R)을 더 이상 키우지 못하고 전류를 증가시키는 방법으로 전압이득을 증가시켜 등화(equalization)의 효과를 극대화시켰다. 이처럼 전류모드를 이용한 등화기를 사용하는 경우 저 전력 어플리케이션에는 적합하지 않게 된다.
고속으로 동작하는 회로의 전력소모를 줄이기 위해서는 I/O에서 GND를 베이스로 한 시그널링 기법을 사용하면서 부가적으로 레벨쉬프터가 필요한데, 단지 시그널링 레벨만 변화시키기 위하여 사용하는 레벨쉬프터 역시 전류 소모에 영향을 미친다는 문제점이 있었다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기는 다음과 같은 해결과제를 목적으로 한다.
첫째, 수신기의 등화기에서 별도의 추가적인 장치 없이 전압 오프셋을 제거하여 수신기의 성능을 높이고자 한다.
둘째, 수신기의 등화기에서 데이터 ISI 및 에지(edge) ISI에 대한 등화를 수행하여 전압 마진과 시간 마진을 높이고자 한다.
셋째, 그라운드(GND) 베이스이면서 NMOS로 설계하여 고속동작이 가능하도록 한다.
넷째, 스위치드 커패시터(switched-capacitor)를 이용하여 결정궤환 등화기가 저전력으로 구동 가능하도록 한다.
본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭은 입력 신호에서 오프셋을 제거하는 가산기, 가산기와 연결되어 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 샘플러와 연결되어 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 먹스와 연결된 DFF를 포함하는 등화기 단위블럭을 포함한다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭은 제1 단위블럭 및 제2 단위블럭을 포함한다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭의 가산기는 2개의 스위치드 커패시터를 포함하는 것을 특징으로 한다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭의 제1 단위블럭의 가산기는 ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(poutn1)하는 제1-1 스위치드 커패시터 및 ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(poutp1)하는 제1-2 스위치드 커패시터를 포함하고, 제2 단위블럭의 가산기는 ((vcm1) + (VCM2 - CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및 ((vcm1) + (VCM2 + CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함하는 것을 특징으로 한다.
여기서, VCM1은 제1 입력전압 값이고, VCM2는 제2 입력전압 값이고, CV는 제어 전압값이고, INN은 네가티브 입력 신호 값이고, INP는 포지티브 입력 신호값이다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭의 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 INN 와 INP가 동일한 값 조건에서 커패시터 네가티브 출력값 또는 커패시터 포지티브 출력값에 0 과 1이 나오는 확률이 각각 0.5가 되도록 제어 전압값(CV)을 변경시켜 오프셋을 수행하는 것을 특징으로 한다.
본 발명에 따른 결정 궤환 등화기를 사용하는 수신기는 입력 신호에서 오프셋을 제거하는 가산기, 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제1 데이터 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함하는 제1 데이터 등화기 블록을 포함한다.
본 발명에 따른 결정 궤환 등화기를 사용하는 수신기는 입력 신호에서 오프셋을 제거하는 가산기, 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제1 에지 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함하는 제1 에지 등화기 블록을 포함한다.
본 발명에 따른 결정 궤환 등화기를 사용하는 수신기는 입력 신호에서 오프셋을 제거하는 가산기, 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제2 데이터 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 연결된 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함하는 제2 데이터 등화기 블록을 포함한다.
본 발명에 따른 결정 궤환 등화기를 사용하는 수신기는 입력 신호에서 오프셋을 제거하는 가산기, 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제2 에지 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함하는 제2 에지 등화기 블록을 포함한다.
본 발명에 따른 제1 데이터 등화기 블록, 제1 에지 등화기 블록, 제2 데이터 등화기 블록 및 제2 에지 등화기 블록은 각 등화기 블록에 포함된 가산기를 통해 각각 오프셋을 제거하는 오프셋 제거모드 및 제1 데이터 등화기 블록과 제2 데이터 등화기 블록을 통해 데이터 등화(equalization)를 수행하고, 제1 에지 등화기 블록과 제2 에지 등화기 블록을 통해 에지 등화를 수행하는 등화 모드를 수행하는 것을 특징으로 한다.
본 발명에 따른 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 2개의 스위치드 커패시터를 포함하는 것을 특징으로 한다.
본 발명에 따른 오프셋 제거 모드에서 제1 단위블럭의 가산기는 ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(poutn1)하는 제1-1 스위치드 커패시터 및 ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(poutp1)하는 제1-2 스위치드 커패시터를 포함하고, 제2 단위블럭의 가산기는 ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및 ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함하되, 제어 전압값(CV)는 제1 데이터 등화기 블록, 제2 데이터 등화기 블록, 제1 에지 등화기 블록 및 제2 에지 등화기 블록마다 상이한 값을 갖는 것을 특징으로 한다.
본 발명에 따른 오프셋 제거 모드에서 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 INN = INP인 조건에서 커패시터 네가티브 출력값 또는 커패시터 포지티브 출력값에 0 과 1이 나오는 확률이 각각 0.5가 되도록 제어 전압값(CV)을 변경시켜 오프셋 모드를 수행하는 것을 특징으로 한다.
본 발명에 따른 제1 데이터 등화기 블록의 가산기에는 제1 클럭값 및 제3 클럭값이 입력되고, 제1 데이터 등화기 블록의 샘플러에는 제2 클럭값이 입력되고, 제1 데이터 등화기 블록의 DFF에는 제2 클럭값이 입력되며, 제1 에지 등화기 블록의 가산기에는 제2 클럭값 및 제4 클럭값이 입력되고, 제1 에지 등화기 블록의 샘플러에는 제3 클럭값이 입력되고, 제1 에지 등화기 블록의 DFF에는 제3 클럭값이 입력되며, 제2 데이터 등화기 블록의 가산기에는 제3 클럭값 및 제1 클럭값이 입력되고, 제2 데이터 등화기 블록의 샘플러에는 제4 클럭값이 입력되고, 제2 데이터 등화기 블록의 DFF에는 제4 클럭값이 입력되며, 제2 에지 등화기 블록의 가산기에는 제4 클럭값 및 제2 클럭값이 입력되고, 제2 에지 등화기 블록의 샘플러에는 제1 클럭값이 입력되고, 제2 에지 등화기 블록의 DFF에는 제1 클럭값이 입력되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제1 데이터 등화기 블록의 가산기는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 VCM1 + VCM2 - INN + 탭 웨이트(a1) 값이 출력되게 하고, 제1-2 스위치드 커패시터에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 VCM1 + VCM2 - INP - 탭 웨이트(a1) 값이 출력되게 하고, 제2-1 스위치드 커패시터에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 VCM1 + VCM2 - INN - 탭 웨이트 값(a1)이 출력되게 하고, 제2-2 스위치드 커패시터에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 VCM1 + VCM2 - INP + 탭 웨이트 값(a1)이 출력되는 것을 특징으로 한다.
여기서, 클럭값이 낮다는 것은 클럭값이 0인 경우를 의미하고, 클럭값이 높다는 것은 클럭값이 1인 경우를 의미한다. 이하 동일한 표현으로 사용한다.
본 발명에 따른 등화 모드에서 탭 웨이트(a1)는 제1 데이터 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, a'1)에 웨이트 제어값(a''1)을 가산한 값으로 결정되되, a''1은 데이터 ISI가 제거되도록 제2 데이터 등화기 블록의 웨이트 제어값(a''2)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 데이터 등화기 블록의 가산기는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 VCM1 + VCM2 - INN + 탭 웨이트 값(a2)이 출력되게 하고, 제1-2 스위치드 커패시터에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 VCM1 + VCM2 - INP - 탭 웨이트 값(a2)이 출력되게 하고, 제2-1 스위치드 커패시터에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 VCM1 + VCM2 - INN - 탭 웨이트 값(a2)이 출력되게 하고, 제2-2 스위치드 커패시터에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 VCM1 + VCM2 - INP + 탭 웨이트 값(a2)이 출력되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 탭 웨이트(a2)는 a2 = 제2 데이터 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, a'2) + 웨이트 제어값(a''2)으로 결정되되, a''2는 데이터 ISI가 제거되도록 제1 데이터 등화기 블록의 웨이트 제어값(a''1)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 등화 모드에서 제1 에지 등화기 블록의 가산기는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 VCM1 + VCM2 - INN + 탭 웨이트 값(b1)이 출력되게 하고, 제1-2 스위치드 커패시터에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 VCM1 + VCM2 - INP - 탭 웨이트 값(b1)이 출력되게 하고, 제2-1 스위치드 커패시터에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 VCM1 + VCM2 - INN - 탭 웨이트 값(b1)이 출력되게 하고, 제2-1 스위치드 커패시터에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 VCM1 + VCM2 - INP + 탭 웨이트 값(b1)이 출력되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 탭 웨이트(b1)는 제1 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2)에 웨이트 제어값(b''1)을 가산한 값으로 결정되되, b''1은 에지 ISI가 제거되도록 제2 에지 등화기 블록의 웨이트 제어값(b''2)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 등화 모드에서 제2 에지 등화기 블록의 가산기는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 VCM1 + VCM2 - INN + 탭 웨이트 값(b2)이 출력되게 하고, 제1-2 스위치드 커패시터에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 VCM1 + VCM2 - INP- 탭 웨이트 값(b2)이 출력되게 하고, 제2-1 스위치드 커패시터에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 VCM1 + VCM2 - INN - 탭 웨이트 값(b2)이 출력되게 하고, 제2-2 스위치드 커패시터에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 VCM1 + VCM2 - INP + 탭 웨이트 값(b2)이 출력되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 탭 웨이트(b2)는 제2 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2)에 웨이트 제어값(b''2)을 가산한 값으로 결정되되, b''2은 에지 ISI가 제거되도록 제1 에지 등화기 블록의 웨이트 제어값(b''1)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제1 데이터 등화기 블록의 가산기에서 출력된 값은 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록의 최종 신호(outp3, outn3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 데이터 등화기 블록은 가산기에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록의 최종 신호(outp1, outn1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제1 에지 등화기 블록은 가산기에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록의 최종 신호(outp3, outn3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 에지 등화기 블록은 가산기에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록의 최종 신호(outp1, outn1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제1 데이터 등화기 블록은 가산기에서 출력된 값이 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록의 먹스에서 선택된 신호(sel3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호(sel1)가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 데이터 등화기 블록은 가산기에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록의 먹스에서 선택된 신호(sel1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호(sel3)가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제1 에지 등화기 블록은 가산기에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록의 먹스에서 선택된 신호(sel3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 에지 등화기 블록은 가산기에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록의 먹스에서 선택된 신호(sel1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 한다.
본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기는 다음과 같은 효과를 갖는다.
첫째, 수신기의 등화기의 가산기에서 전압 오프셋을 제거하여 수신기의 성능이 높다.
둘째, 수신기의 등화기에서 데이터 ISI뿐만 아니라 에지 ISI까지 등화를 수행하여 고속 동작에 의한 데이터 왜곡이 줄어든다.
셋째, 그라운드 베이스 시그널링을 사용한 등화기를 제공하여, 저전력 회로에 사용이 가능하다.
넷째, 그라운드 베이스를 사용하면서도 NMOS를 베이스로 회로를 설계하여 고속동작이 가능하다.
다섯째, NMOS 베이스로 회로를 설계하면서, 스위치드 커패시터(switched-capacitor)를 사용하여, 별도의 레벨쉬프터 없이 간단한 구조로 저전력 수신기 제작이 가능하다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해되어 질 수 있을 것이다.
도 1은 본 발명의 일 예에 따른 결정 궤환 등화기 블럭 및 오프셋 동작을 설명한 블럭도이다.
도 2는 본 발명에 따른 스위치드 커패시터의 동작을 설명한 회로도이다.
도 3은 본 발명의 제1 등화 방식에 따른 결정 궤환 등화기 블럭을 도시한 블럭도이다.
도 4는 본 발명의 제1 등화 방식에 따른 결정 궤환 등화기를 사용한 전체의 수신단의 구조를 도시한 블럭도이다.
도 5는 본 발명의 제1 등화 방식에 따른 샘플러, 먹스 및 DFF(Data Flip-Flop)의 타이밍도이다.
도 6(a)는 본 발명의 제1 등화 방식에 따른 피드백 경로를 나타내고, 도 6(b)는 제2 등화 방식에 따른 피드백 경로를 나타낸다.
도 7은 MUX 출력의 유효공간이 2*TMUX가 아님을 설명하기 위한 경로를 나타낸 블럭도이다.
도 8은 본 발명의 제2 등화 방식에 따른 결정 궤환 등화기 블럭을 도시한 블럭도이다.
도 9는 본 발명의 제2 등화 방식에 따른 결정 궤환 등화기를 사용한 수신단의 구조를 도시한 블럭도이다.
도 10은 본 발명의 제2 등화방식에 따른 샘플러, 먹스 및 DFF의 타이밍도이다.
이하 설명하는 본 발명에 따른 등화 방식은 본 발명의 특징이 되는 부분을 제외하면, 일반적인 결정 궤환 등화기가 작동하는 방식으로 등화가 수행된다. 따라서 해당 분야의 통상의 지식을 가진자가 충분히 이해할 수 있는 부분은 설명을 생략하기로 한다.
본 발명은 그라운드 베이스(GND base) 시그널링을 이용하는 I/O를 만들어 저전력 회로 설계가 가능하다는 점, 등화기에서 전압 오프셋 제거가 가능하다는 점, 데이터 ISI 뿐만 아니라 에지 ISI에 대한 등화가 동시에 수행된다는 점, NMOS로 설계하면서도 레벨 시프터가 필요없다는 점 등이 주요한 특징이다.
이하에서는 도면을 참조하면서 본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭 및 이 결정 궤환 등화기 블럭을 사용하는 수신기에 관하여 구체적으로 설명하겠다.
도 1은 본 발명의 일 예에 따른 결정 궤환 등화기 블럭 및 오프셋 동작을 설명한 블럭도이다.
먼저 본 발명에 따른 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭을 설명한다.
본 발명에 따른 결정 궤환 등화기 블럭은 입력 신호에서 오프셋을 제거하는 가산기, 가산기와 연결되어 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 샘플러와 연결되어 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 먹스와 연결된 DFF를 포함하는 등화기 단위블럭인 제1 단위블럭 및 제2 단위블럭을 포함한다.
본 발명의 가산기는 2개의 스위치드 커패시터(switched-capacitor)를 포함하는 것을 특징으로 한다. 2개의 스위치드 커패시터에서 출력되는 2개의 신호는 단위블럭의 샘플러에 입력된다.
먼저 본 발명에 따른 오프셋 제거 방법에 대해 설명하기로 한다. 수신기에서의 전압 오프셋은 데이터 비트의 정확도를 낮추기 때문에 수신기의 성능을 악화시킨다. 또한, CDR이 정확하게 감지할 수 있는 최소한의 입력 전압의 크기가 커지므로, 듀티 사이클 왜곡(duty cycle distortion)을 유발하게 된다. 이로 인해 데이터 복원능력의 전체 마진을 감소시켜 BER(Bit Error Rate)을 증가시킨다. 그러므로 수신단에서의 오프셋 제거 능력은 필요하다.
오프셋 제거를 위한 기본적인 구조는 도 1에 도시된 바와 같다. 도 1에는 a'1으로 표시된 것이 아래의 제어 전압값(CV)에 해당한다.
제1 단위블럭의 가산기는 ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(poutn1)하는 제1-1 스위치드 커패시터 및 ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(poutp1)하는 제1-2 스위치드 커패시터를 포함한다.
제2 단위블럭의 가산기는 ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및 ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함한다.
여기서, VCM1은 제1 입력전압 값이고, VCM2는 제2 입력전압 값이고, CV는 제어 전압값이고, INN은 네가티브 입력 신호 값이고, INP는 포지티브 입력 신호값을 말한다.
이때 결정 궤환 등화기 블럭에서 등화 기능을 수행하는 경우에는 제2 단위블럭의 가산기가 ((vcm1) + (VCM2 - CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및
((vcm1) + (VCM2 + CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함하게 된다.
INN = INP인 상태에서 a'1 = 0 인 경우, poutn1 = poutp1 = noutn1 = noutp1 = vcm1+vcm2-inn 이므로 outp1이 0과 1이 나올 확률은 이상적으로 0.5이다. 하지만, 미스 매치(mismatch)에 의한 오프셋이 존재한다면 outp1이 0이나 1에 치우는 값이 나오게 된다.
INN = INP인 상태에서 제어 전압값에 따라 poutn1 = noutn1 = vcm1+vcm2-inn+a'1, poutp1 = noutp1 = vcm1 + vcm2 - inn - a'1 이므로 outp1이 0과 1이 나오는 확률이 0.5가 되도록 a'1값을 변화시켜주어 오프셋을 제거할 수 있게 된다.
즉, 본 발명의 등화기 블럭은 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 INN = INP인 조건에서 커패시터 네가티브 출력값 또는 커패시터 포지티브 출력값에 0 과 1이 나오는 확률이 각각 0.5가 되도록 제어 전압값(CV)을 변경시켜 오프셋을 수행하는 것을 특징으로 한다.
본 발명에 따른 결정 궤환 등화기를 사용하는 수신기는 입력 신호에서 오프셋을 제거하는 가산기(111,121), 입력 신호에 대한 샘플 신호를 출력하는 샘플러(112,122), 제1 데이터 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스(113,123) 및 DFF(114,124)를 포함하는 등화기 단위블럭인 제1 단위블럭(110) 및 제2 단위블럭(120)을 포함하는 제1 데이터 등화기 블록(100), 입력 신호에서 오프셋을 제거하는 가산기(311,321), 입력 신호에 대한 샘플 신호를 출력하는 샘플러(312,322), 제1 에지 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스(313,323) 및 DFF(314,324)를 포함하는 등화기 단위블럭인 제1 단위블럭(310) 및 제2 단위블럭(320)을 포함하는 제1 에지 등화기 블록(300), 입력 신호에서 오프셋을 제거하는 가산기(211,221), 입력 신호에 대한 샘플 신호를 출력하는 샘플러(212,222), 제2 데이터 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스(213,223) 및 연결된 DFF(214,224)를 포함하는 등화기 단위블럭인 제1 단위블럭(210) 및 제2 단위블럭(220)을 포함하는 제2 데이터 등화기 블록(200) 및 입력 신호에서 오프셋을 제거하는 가산기(411,421), 입력 신호에 대한 샘플 신호를 출력하는 샘플러(412,422), 제2 에지 판정 결과 신호에 따라 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스(413,423) 및 DFF(414,424)를 포함하는 등화기 단위블럭인 제1 단위블럭(410) 및 제2 단위블럭(420)을 포함하는 제2 에지 등화기 블록(400)을 포함한다.
제1 데이터 판정 결과 신호, 제2 데이터 판정 결과 신호, 제1 에지 판정 결과 신호 및 제2 에지 판정 결과 신호의 소스가 무엇이냐에 따라 등화 방식에 차이가 있다. 자세한 것은 후술하기로 한다.
제1 데이터 등화기 블록(100), 제1 에지 등화기 블록(300), 제2 데이터 등화기 블록(200) 및 제2 에지 등화기 블록(400)은 각 등화기 블록에 포함된 가산기를 통해 각각 오프셋을 제거하는 오프셋 제거모드 및 제1 데이터 등화기 블록과 제2 데이터 등화기 블록을 통해 데이터 등화(equalization)를 수행하고, 제1 에지 등화기 블록과 제2 에지 등화기 블록을 통해 에지 등화를 수행하는 등화 모드를 수행한다. 오프셋 제거모드는 전술한 방법과 같이 수행된다.
제1 데이터 등화기 블록의 가산기(111,121)에는 제1 클럭값(ck1) 및 제3 클럭값(ck3)이 입력되고, 제1 데이터 등화기 블록의 샘플러(112,122)에는 제2 클럭값(ck2)이 입력되고, 제1 데이터 등화기 블록의 DFF(114,124)에는 제2 클럭값이 입력되며, 제1 에지 등화기 블록의 가산기(311,321)에는 제2 클럭값 및 제4 클럭값(ck4)이 입력되고, 제1 에지 등화기 블록의 샘플러에(312,322)는 제3 클럭값이 입력되고, 제1 에지 등화기 블록의 DFF(314,324)에는 제3 클럭값이 입력되며, 제2 데이터 등화기 블록의 가산기(211,221)에는 제3 클럭값 및 제1 클럭값이 입력되고, 제2 데이터 등화기 블록의 샘플러(212,222)에는 제4 클럭값이 입력되고, 제2 데이터 등화기 블록의 DFF(214,224)에는 제4 클럭값이 입력되며, 제2 에지 등화기 블록의 가산기(411,421)에는 제4 클럭값 및 제2 클럭값이 입력되고, 제2 에지 등화기 블록의 샘플러(412,422)에는 제1 클럭값이 입력되고, 제2 에지 등화기 블록의 DFF(414,424)에는 제1 클럭값이 입력되는 것을 특징으로 한다.
여기서 클럭값이 낮다는 것은 클럭값이 0인 접지단자(VSS) 상태를 말하는 것이고, 클럭값이 높다는 것은 클럭값이 1인 전압단자(VDD) 상태를 말하는 것이다. 이하 같은 의미로 사용한다.
본 발명은 제1 등화 방식 및 제2 등화 방식을 갖는데, 전술한 클럭값 입력은 공통된다. 제1 등화 방식 및 제2 등화 방식의 차이는 피드백 경로에 있다.
제1 등화 방식
도 2는 본 발명에 따른 스위치드 커패시터의 동작을 설명한 회로도이다. 도 3은 본 발명의 제1 등화 방식에 따른 결정 궤환 등화기 블럭을 도시한 블럭도이다. 도 4는 본 발명의 제1 등화 방식에 따른 결정 궤환 등화기를 사용한 전체의 수신단의 구조를 도시한 블럭도이다. 도 3 및 도 4에서 제2 데이터 등화기 블록, 제1 에지 등화기 블록, 제2 에지 등화기 블록의 가산기에 있는 스위치드 커패시터는 도시 하지 않았다.
Double data rate 수신단 구조로서, 가산기의 제1 클럭(ck1) 및 제3 클럭(ck3)의 클럭으로 데이터를 샘플링하고, 제2 클럭(ck2) 및 제4 클럭(ck4)의 클럭으로 에지를 샘플링하여 CDR이 클럭과 데이터가 잘 맞추어졌는지 판단할 수 있다.
등화 모드에서 제1 데이터 등화기 블록(100)의 가산기(111,121)는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터(111-1)에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN + 탭 웨이트(a1)) 값이 출력되게 한다.
제1-2 스위치드 커패시터(111-2)에서는 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP - 탭 웨이트(a1)) 값이 출력되게 한다.
제2-1 스위치드 커패시터(121-1)에서는 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(a1))이 출력되게 한다.
제2-2 스위치드 커패시터(122-2)에서는 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(a1))이 출력되게 한다.
채널의 data ISI를 잘 제거할 수 있는 a1'' =a2'', timing ISI를 잘 제거할 수 있는 b1'' = b2''를 정한다.
오프셋 제거 모드에서 구한 a1’, a2’, b1’, b2’과 a1, b1을 더한 값을 tap weight를 설정한다. 즉, 탭 웨이트(tap weight)는 a1 = a1'' + a1', b1= b1'' + b1', a2 = a1'' + a2', b2 = b1'' + b2'로 설정된다. vcm2+a1, vcm2-a1이 DFE의 이전 비트에 해당한다.
본 발명에 따른 등화 모드에서 제2 데이터 등화기 블록(200)의 가산기(211,221)는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터(211-1)에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(a2))이 출력되게 하고, 제1-2 스위치드 커패시터(211-2)에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP - 탭 웨이트 값(a2))이 출력되게 하고, 제2-1 스위치드 커패시터(221-1)에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(a2))이 출력되게 하고, 제2-2 스위치드 커패시터(221-2)에서 제3 클럭값이 낮고 제1 클럭값이 높은 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 높고 제1 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(a2))이 출력된다.
여기서 탭 웨이트(a2)는 제2 데이터 등화기 블록의 오프셋 모드에서 정해진 (전압 제어값(CV, a'2) + 웨이트 제어값(a''2))으로 결정되되, a''2는 데이터 ISI가 제거되도록 제1 데이터 등화기 블록의 웨이트 제어값(a''1)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화모드에서 제1 에지 등화기 블록(300)의 가산기(311,321)는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터(311-1)에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(b1))이 출력되게 하고, 제1-2 스위치드 커패시터(311-2)에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP - 탭 웨이트 값(b1))이 출력되게 하고, 제2-1 스위치드 커패시터(321-1)에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(b1))이 출력되게 하고, 제2-2 스위치드 커패시터(321-2)에서 제2 클럭값이 낮고 제4 클럭값이 높은 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 높고 제4 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(b1))이 출력되는 것을 특징으로 한다.
탭 웨이트는 b1 = 제1 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2) + 웨이트 제어값(b''1)으로 결정되되, b''1은 에지 ISI가 제거되도록 제2 에지 등화기 블록의 웨이트 제어값(b''2)과 동일한 것을 특징으로 한다.
본 발명에 따른 등화 모드에서 제2 에지 등화기 블록(400)의 가산기(411,421)는 스위치드 커패시터를 이용하여, 제1-1 스위치드 커패시터(411-1)에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(b2))이 출력되게 하고, 제1-2 스위치드 커패시터(411-2)에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP - 탭 웨이트 값(b2))이 출력되게 하고, 제2-1 스위치드 커패시터(421-1)에서 제4 클럭값이 낮고 제2 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 높고 제2 클럭값이 낮은 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(b2))이 출력되게 하고, 제2-2 스위치드 커패시터(421-2)에서 제1 클럭값이 낮고 제3 클럭값이 높은 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 높고 제3 클럭값이 낮은 경우는 (VCM1 + VCM2 - INP+ 탭 웨이트 값(b2))이 출력되는 것을 특징으로 한다.
여기서 탭 웨이트는 b1 = 제2 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2) + 웨이트 제어값(b''2)으로 결정되되, b''2은 에지 ISI가 제거되도록 제1 에지 등화기 블록의 웨이트 제어값(b''1)과 동일한 것을 특징으로 한다.
제1 등화 방식은 먹스가 최종 샘플 신호를 선택하는 판정 결과 신호는 각 등화기 블록의 최종 신호에 따른다.
즉, 제1 데이터 등화기 블록의 가산기(111,121)에서 출력된 값은 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록(200)의 최종 신호(outp3, outn3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
제2 데이터 등화기 블록은 가산기(211,221)에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록(100)의 최종 신호(outp1, outn1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
제1 에지 등화기 블록은 가산기(311,321)에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록(200)의 최종 신호(outp3, outn3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
제2 에지 등화기 블록은 가산기(411,421)에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록(100)의 최종 신호(outp1, outn1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
도 5는 본 발명의 제1 등화 방식에 따른 샘플러, 먹스 및 DFF의 타이밍도이다.
전술한 스위치드 커패시터에서 출력된 poutp1,poutn1/noutp1,noutn1은 ck2에 의해 샘플링 되어 샘플러의 delay후에 두 샘플러의 출력이 a-H, a-L와 같이 나오게 된다. 이 신호는 다른 브랜치(branch, out3이 나오는 경로)의 출력(e)에 의해 MUX에서 a-H, a-L중 적절한 값이 선택되어 MUX outut1의 파형처럼 나오게 된다. 이 신호는 다시 ck2에 동기되어 다음의 out3이 나오게 되는 path의 MUX의 선택(b-H,b-L)을 위한 신호가 되게 된다.
제2 등화 방식
도 6(a)는 본 발명의 제1 등화 방식에 따른 피드백 경로를 나타내고, 도 6(b)는 제2 등화 방식에 따른 피드백 경로를 나타낸다.
제2 등화 방식도 오프셋 모드 및 스위치드 커패시터를 통한 웨이트 제어값 선택 과정은 제1 등화 방식과 동일하다.
DFE의 구조에서 최종 신호의 결과가 가산기의 입력으로 피드백되어 한 주기 안에 ISI를 제거하기에는 고속 동작의 어려움이 있었다. 이런 고속 동작 DFE를 만들기 위해 기존에 널리 사용되고 있는 방법은 최종신호의 결과를 입력으로 받는 것이 아니라 이전데이터(0,1)에 의한 결과를 만들어 놓은 상태에서 다른 브랜치의 최종 신호 결과를 통하여 2가지 브랜치 중 하나를 MUX를 이용하여 선택하는 방법으로 피드백 딜레이를 줄일 수 있었다.
그러나 MUX와 DFF의 딜레이가 1 UI(Unit Interval) 내에 이뤄져야 하고 또한 DFF의 set-up time까지 확보되어야 하기 때문에 Time delay: TDATA > TMUX + TDFF - setup + TDFF 으로 여전히 고속동작에 시간 제한은 있다. 고속 동작을 하는 어플리케이션에 DFE를 사용하게 될 경우에 delay와 set-up time이 매우 짧은 TSPC(True Single Phase Clock)와 같은 DFF를 사용하여야 하므로 DFF에서의 큰 전력 소모를 피할 수 없다. 제1 등화방식 경우는 저전력 고속 동작을 위해서는 TSPC 와 같은 DFF를 사용해야 한다.
제2 등화 방식 같은 구조를 사용하게 되면 피드백 구조에 MUX만 존재하므로 MUX딜레이만 1UI로 확보가 되면 되므로 고속 동작이 가능하다는 것을 알 수 있다. 또한 DFF의 setup마진 확보를 위해 딜레이된 클럭을 사용한다면 이 DFE는 타이밍 마진을 크게 확보할 수 있기 때문에 종래의 방법에서처럼 delay와 set-up time이 매우 짧은 TSPC와 같은 전력소모가 큰 DFF를 사용하지 않아도 되어 저전력 고속 동작하는 DFE를 설계할 수 있다.
방법 2에서의 MUX 출력이 유효한 구간이 2*TMUX로 결정되지 않는다. odd path에 의한 MUX출력이 even path의 MUX select신호이므로 even path의 MUX출력을 결정한다. 이 결정된 MUX의 출력이 odd path의 MUX select신호 이므로, odd MUX의 출력을 바꾸게 되고, even path의 MUX select신호의 변화에 따른 even path의 MUX출력이 변할 수 있기 때문에 MUX 출력이 유효한 구간이 2*TMUX라고 생각될 수 있다. 그러나 어떤 경로의 MUX 출력 변화에 따른 결과에 의해 연쇄적으로 그 경로의 MUX의 출력은 2*TMUX후에 변화하지 않는다.
도 7은 MUX 출력의 유효공간이 2*TMUX가 아님을 설명하기 위한 경로를 나타낸다. 이전에 고려했던 경우가 발생하는 경우는 아래의 (1),(2),(3)을 모두 만족할 때이다. x[n-1] 는 이전 bit, x[n] 은 현재 bit를 의미한다.
(1) path1의 결과와 path3의 결과가 다르다는 것은 = ISI 발생 = 0(x[n-1])1(x[n]), 1(x[n-1])0(x[n]) 패턴인 경우를 말한다.
(2) Even path의 select신호가 바뀐다는 것은 = odd path의 결과가 바뀐다 = odd path의 mux 입력이 다르다. 즉, input1=1, input2=0 or input1=0, input2=1 이다.
(3)input1: 이전 bit가 0이라고 가정했을 때, input2: 이전 bit가 1이라고 가정했을 때이므로 input1>= input2인 경우만 발생한다.
(1)에 나와 있는 두 경우에 대해 (2), (3)에서 input1=1, input2=0인 경우를 생각해 본다. 잘 정의된 even path의 MUX select에 의해 각 경우에 해당 하는 even path의 MUX output이 나오게 되고 이것은 odd path 의 MUX select신호가 되어 odd path의 MUX output이 나오게 된다. 하지만 두 경우 모두에서 이 output이 변화하지 않는다는 것을 알 수 있다. 즉, even path의 출력이 다시 even path의 mux select신호를 바꿔 even path결과를 바꾸는 경우는 발생하지 않는다.
도 8은 본 발명의 제2 등화 방식에 따른 결정 궤환 등화기 블럭을 도시한 블럭도이고, 도 9는 본 발명의 제2 등화 방식에 따른 결정 궤환 등화기를 사용한 수신단의 구조를 도시한 블럭도이다.
도 8 및 도 9에 도시된 바와 같이, 제2 등화 방식에서는 각 데이터 판정 결과 신호 및 각 에지 판정 결과 신호를 등화기 블록의 최종 신호가 아니라 먹스가 선택한 값을 기준으로 삼는다. 이를 통해 딜레이 시간을 줄일 수 있다.
구체적으로 제1 데이터 등화기 블록(100)은 가산기(111,121)에서 출력된 값이 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록(200)의 먹스(213,223)에서 선택된 신호(sel3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호(sel1)가 선택된다.
제2 데이터 등화기 블록(200)은 가산기(211,221)에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록(100)의 먹스(113,123)에서 선택된 신호(sel1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호(sel3)가 선택된다.
제1 에지 등화기 블록(300)은 가산기(311,321)에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제2 데이터 등화기 블록(200)의 먹스(213,223)에서 선택된 신호(sel3)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
제2 에지 등화기 블록(400)은 가산기(411,421)에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고, 제1 데이터 등화기 블록(100)의 먹스(113,123)에서 선택된 신호(sel1)에 따라 먹스에서 2개의 샘플 신호 중 최종 샘플 신호가 선택된다.
도 10은 본 발명의 제2 등화방식에 따른 샘플러, 먹스 및 DFF의 타이밍도이다.
제1 등화 방식과 같은 방법으로 나온 poutp1,poutn1/noutp1,noutn1은 ck2에 의해 샘플링 되어 샘플러의 delay후에 두 샘플러의 출력이 a-H, a-L와 같이 나오게 된다. 이 신호는 다른 branch의 MUX 출력(e)에 의해 MUX에서 a-H, a-L중 적절한 값이 선택되어 MUX outut1의 파형처럼 나오게 된다. MUX output3과 sampler output1이 겹치는 구간은 1UI+MUX delay 이므로 이 구간 동안은 유효(valid) 구간이지만 2UI-(1UI+MUX delay) = 1UI-MUX delay구간은 유효 구간이 아니다.
DFF의 샘플링 클락은 이 valid 구간내에서 set-up 타임을 확보하여 conventional DFF을 쓰면 된다. 이로서 고속 동작을 위한 DFF를 사용하지 않아도 되기 때문에 DFF에 의한 전력소모를 최소한으로 할 수 있다.
제1 등화 방식과는 달리 피드백 루프에서는 DFF이 제외되었기 때문에 MUX딜레이만이 피드백 루프 딜레이 이므로 DFE의 고속 동작 한계를 극복할 수 있게 된다.
본 실시예 및 본 명세서에 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 명확하게 나타내고 있는 것에 불과하며, 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형 예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것이 자명하다고 할 것이다.
100 : 제1 데이터 등화기 블록
110 : 제1 데이터 등화기 블록의 제1 단위블록
111 : 제1 데이터 등화기 블록 제1 단위블록의 가산기
111-1 : 제1 데이터 등화기 블록 제1 단위블록의 가산기의 제1-1 스위치드 커패시터
111-2 : 제1 데이터 등화기 블록 제1 단위블록의 가산기의 제1-2 스위치드 커패시터
112 : 제1 데이터 등화기 블록 제1 단위블록의 샘플러
113 : 제1 데이터 등화기 블록 제1 단위블록의 먹스
114 : 제1 데이터 등화기 블록 제1 단위블록의 DFF
120 : 제1 데이터 등화기 블록의 제2 단위블록
121 : 제1 데이터 등화기 블록 제2 단위블록의 가산기
121-1 : 제1 데이터 등화기 블록 제2 단위블록의 가산기의 제1-1 스위치드 커패시터
121-2 : 제1 데이터 등화기 블록 제2 단위블록의 가산기의 제1-2 스위치드 커패시터
122 : 제1 데이터 등화기 블록 제2 단위블록의 샘플러
123 : 제1 데이터 등화기 블록 제2 단위블록의 먹스
124 : 제1 데이터 등화기 블록 제2 단위블록의 DFF
200 : 제2 데이터 등화기 블록
210 : 제2 데이터 등화기 블록의 제1 단위블록
211 : 제2 데이터 등화기 블록 제1 단위블록의 가산기
211-1 : 제2 데이터 등화기 블록 제1 단위블록의 가산기의 제1-1 스위치드 커패시터
211-2 : 제2 데이터 등화기 블록 제1 단위블록의 가산기의 제1-2 스위치드 커패시터
212 : 제2 데이터 등화기 블록 제1 단위블록의 샘플러
213 : 제2 데이터 등화기 블록 제1 단위블록의 먹스
214 : 제2 데이터 등화기 블록 제1 단위블록의 DFF
220 : 제2 데이터 등화기 블록의 제2 단위블록
221 : 제2 데이터 등화기 블록 제2 단위블록의 가산기
221-1 : 제2 데이터 등화기 블록 제2 단위블록의 가산기의 제1-1 스위치드 커패시터
221-2 : 제2 데이터 등화기 블록 제2 단위블록의 가산기의 제1-2 스위치드 커패시터
222 : 제2 데이터 등화기 블록 제2 단위블록의 샘플러
223 : 제2 데이터 등화기 블록 제2 단위블록의 먹스
224 : 제2 데이터 등화기 블록 제2 단위블록의 DFF
300 : 제1 에지 등화기 블록
310 : 제1 에지 등화기 블록의 제1 단위블록
311 : 제1 에지 등화기 블록 제1 단위블록의 가산기
311-1 : 제1 에지 등화기 블록 제1 단위블록의 가산기의 제1-1 스위치드 커패시터
311-2 : 제1 에지 등화기 블록 제1 단위블록의 가산기의 제1-2 스위치드 커패시터
312 : 제1 에지 등화기 블록 제1 단위블록의 샘플러
313 : 제1 에지 등화기 블록 제1 단위블록의 먹스
314 : 제1 에지 등화기 블록 제1 단위블록의 DFF
320 : 제1 에지 등화기 블록의 제2 단위블록
321 : 제1 에지 등화기 블록 제2 단위블록의 가산기
321-1 : 제1 에지 등화기 블록 제2 단위블록의 가산기의 제1-1 스위치드 커패시터
321-2 : 제1 에지 등화기 블록 제2 단위블록의 가산기의 제1-2 스위치드 커패시터
322 : 제1 에지 등화기 블록 제2 단위블록의 샘플러
323 : 제1 에지 등화기 블록 제2 단위블록의 먹스
324 : 제1 에지 등화기 블록 제2 단위블록의 DFF
400 : 제2 에지 등화기 블록
410 : 제2 에지 등화기 블록의 제1 단위블록
411 : 제2 에지 등화기 블록 제1 단위블록의 가산기
411-1 : 제2 에지 등화기 블록 제1 단위블록의 가산기의 제1-1 스위치드 커패시터
411-2 : 제2 에지 등화기 블록 제1 단위블록의 가산기의 제1-2 스위치드 커패시터
412 : 제2 에지 등화기 블록 제1 단위블록의 샘플러
413 : 제2 에지 등화기 블록 제1 단위블록의 먹스
414 : 제2 에지 등화기 블록 제1 단위블록의 DFF
420 : 제2 에지 등화기 블록의 제2 단위블록
421 : 제2 에지 등화기 블록 제2 단위블록의 가산기
421-1 : 제2 에지 등화기 블록 제2 단위블록의 가산기의 제1-1 스위치드 커패시터
421-2 : 제2 에지 등화기 블록 제2 단위블록의 가산기의 제1-2 스위치드 커패시터
422 : 제2 에지 등화기 블록 제2 단위블록의 샘플러
423 : 제2 에지 등화기 블록 제2 단위블록의 먹스
424 : 제2 에지 등화기 블록 제2 단위블록의 DFF

Claims (26)

  1. 전압 모드 드라이버의 수신기에 대한 결정 궤환 등화기 블럭에 있어서,
    입력 신호에서 오프셋을 제거하는 가산기;
    상기 가산기와 연결되어 입력 신호에 대한 샘플 신호를 출력하는 샘플러;
    상기 샘플러와 연결되어 판정 결과 신호에 따라 상기 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스; 및
    상기 먹스와 연결된 DFF를 포함하는 등화기 단위블럭인
    제1 단위블럭 및 제2 단위블럭을 포함하는 것을 특징으로 하는 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭.
  2. 제1항에 있어서,
    상기 가산기는 2개의 스위치드 커패시터를 포함하는 것을 특징으로 하는 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭.
  3. 제2항에 있어서,
    상기 제1 단위블럭의 가산기는
    ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(poutn1)하는 제1-1 스위치드 커패시터 및
    ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(poutp1)하는 제1-2 스위치드 커패시터를 포함하고,
    상기 제2 단위블럭의 가산기는
    ((vcm1) + (VCM2 - CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및
    ((vcm1) + (VCM2 + CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함하는 것을 특징으로 하는 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭.
    (여기서, VCM1은 제1 입력전압 값이고, VCM2는 제2 입력전압 값이고, CV는 제어 전압값이고, INN은 네가티브 입력 신호 값이고, INP는 포지티브 입력 신호값임.)
  4. 제3항에 있어서,
    상기 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 INN 와 INP가 동일한 값이라는 조건에서 상기 커패시터 네가티브 출력값 또는 커패시터 포지티브 출력값에 0 과 1이 나오는 확률이 각각 0.5가 되도록 제어 전압값(CV)을 변경시켜 오프셋을 수행하는 것을 특징으로 하는 전압 모드 드라이버의 수신기에서 사용되는 결정 궤환 등화기 블럭.
  5. 결정 궤환 등화기를 사용하는 수신기에 있어서,
    입력 신호에서 오프셋을 제거하는 가산기, 상기 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제1 데이터 판정 결과 신호에 따라 상기 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인
    제1 단위블럭 및 제2 단위블럭을 포함하는 제1 데이터 등화기 블록;
    입력 신호에서 오프셋을 제거하는 가산기, 상기 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제1 에지 판정 결과 신호에 따라 상기 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인
    제1 단위블럭 및 제2 단위블럭을 포함하는 제1 에지 등화기 블록;
    입력 신호에서 오프셋을 제거하는 가산기, 상기 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제2 데이터 판정 결과 신호에 따라 상기 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 연결된 DFF를 포함하는 등화기 단위블럭인
    제1 단위블럭 및 제2 단위블럭을 포함하는 제2 데이터 등화기 블록; 및
    입력 신호에서 오프셋을 제거하는 가산기, 상기 입력 신호에 대한 샘플 신호를 출력하는 샘플러, 제2 에지 판정 결과 신호에 따라 상기 샘플러가 출력한 샘플 신호 중 최종 샘플 신호를 선택하는 먹스 및 DFF를 포함하는 등화기 단위블럭인
    제1 단위블럭 및 제2 단위블럭을 포함하는 제2 에지 등화기 블록을 포함하는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  6. 제5항에 있어서,
    상기 제1 데이터 등화기 블록, 상기 제1 에지 등화기 블록, 상기 제2 데이터 등화기 블록 및 상기 제2 에지 등화기 블록은
    각 등화기 블록에 포함된 가산기를 통해 각각 오프셋을 제거하는 오프셋 제거모드 및
    상기 제1 데이터 등화기 블록과 상기 제2 데이터 등화기 블록을 통해 데이터 등화(equalization)를 수행하고, 상기 제1 에지 등화기 블록과 상기 제2 에지 등화기 블록을 통해 에지 등화를 수행하는 등화 모드를 수행하는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  7. 제5항에 있어서,
    상기 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 2개의 스위치드 커패시터를 포함하는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  8. 제7항에 있어서,
    상기 오프셋 제거 모드에서 상기 제1 단위블럭의 가산기는
    ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(poutn1)하는 제1-1 스위치드 커패시터 및
    ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(poutp1)하는 제1-2 스위치드 커패시터를 포함하고,
    상기 제2 단위블럭의 가산기는
    ((vcm1) + (VCM2 + CV) - (INN))의 결과값을 출력(noutn1)하는 제2-1 스위치드 커패시터 및
    ((vcm1) + (VCM2 - CV) - (INP))의 결과값을 출력(noutp1)하는 제2-2 스위치드 커패시터를 포함하되,
    상기 제어 전압값(CV)는 상기 제1 데이터 등화기 블록, 상기 제2 데이터 등화기 블록, 상기 제1 에지 등화기 블록 및 상기 제2 에지 등화기 블록마다 상이한 값을 갖는 것을 특징으로 하는 전압 모드 드라이버에 사용되는 결정 궤환 등화기 블럭.
    (여기서, VCM1은 제1 입력전압 값이고, VCM2는 제2 입력전압 값이고, CV는 제어 전압값이고, INN은 네가티브 입력 신호 값이고, INP는 포지티브 입력 신호값임.)
  9. 제8항에 있어서,
    상기 제1 단위블럭의 가산기 및 제2 단위블럭의 가산기는 INN 와 INP는 동일한 값이라는 조건에서 상기 커패시터 네가티브 출력값 또는 커패시터 포지티브 출력값에 0 과 1이 나오는 확률이 각각 0.5가 되도록 제어 전압값(CV)을 변경시켜 오프셋 모드를 수행하는 것을 특징으로 하는 전압 모드 드라이버에 사용되는 결정 궤환 등화기 블럭.
  10. 제9항에 있어서,
    제1 데이터 등화기 블록의 가산기에는 제1 클럭값 및 제3 클럭값이 입력되고, 제1 데이터 등화기 블록의 샘플러에는 제2 클럭값이 입력되고, 제1 데이터 등화기 블록의 DFF에는 제2 클럭값이 입력되며,
    제1 에지 등화기 블록의 가산기에는 제2 클럭값 및 제4 클럭값이 입력되고, 제1 에지 등화기 블록의 샘플러에는 제3 클럭값이 입력되고, 제1 에지 등화기 블록의 DFF에는 제3 클럭값이 입력되며,
    제2 데이터 등화기 블록의 가산기에는 제3 클럭값 및 제1 클럭값이 입력되고, 제2 데이터 등화기 블록의 샘플러에는 제4 클럭값이 입력되고, 제2 데이터 등화기 블록의 DFF에는 제4 클럭값이 입력되며,
    제2 에지 등화기 블록의 가산기에는 제4 클럭값 및 제2 클럭값이 입력되고, 제2 에지 등화기 블록의 샘플러에는 제1 클럭값이 입력되고, 제2 에지 등화기 블록의 DFF에는 제1 클럭값이 입력되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  11. 제10항에 있어서,
    상기 등화 모드에서 상기 제1 데이터 등화기 블록의 가산기는 상기 스위치드 커패시터를 이용하여,
    제1-1 스위치드 커패시터에서 제1 클럭값이 0이고, 제3 클럭값이 1인 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 1이고 제3 클럭값이 0인 경우는 (VCM1 + VCM2 - INN + 탭 웨이트(a1)) 값이 출력되게 하고,
    제1-2 스위치드 커패시터에서 제1 클럭값이 0이고, 제3 클럭값이 1인 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 1이고 제3 클럭값이 0인 경우는 (VCM1 + VCM2 - INP - 탭 웨이트(a1)) 값이 출력되게 하고,
    제2-1 스위치드 커패시터에서 제1 클럭값이 0이고, 제3 클럭값이 1인 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 1이고 제3 클럭값이 0인 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(a1))이 출력되게 하고,
    제2-2 스위치드 커패시터에서 제1 클럭값이 0이고, 제3 클럭값이 1인 경우는 제1 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제1 클럭값이 1이고 제3 클럭값이 0인 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(a1))이 출력되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  12. 제11항에 있어서,
    상기 탭 웨이트(a1)는 제1 데이터 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, a'1)에 웨이트 제어값(a''1)을 가산한 값으로 결정되되,
    a''1은 데이터 ISI가 제거되도록 제2 데이터 등화기 블록의 웨이트 제어값(a''2)과 동일한 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  13. 제10항에 있어서,
    상기 등화 모드에서 상기 제2 데이터 등화기 블록의 가산기는 상기 스위치드 커패시터를 이용하여,
    제1-1 스위치드 커패시터에서 제3 클럭값이 0이고, 제1 클럭값이 1인 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 1이고, 제1 클럭값이 0인 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(a2))이 출력되게 하고,
    제1-2 스위치드 커패시터에서 제3 클럭값이 0이고, 제1 클럭값이 1인 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 1이고, 제1 클럭값이 0인 경우는 (VCM1 + VCM2 - INP - 탭 웨이트 값(a2))이 출력되게 하고,
    제2-1 스위치드 커패시터에서 제3 클럭값이 0이고, 제1 클럭값이 1인 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 1이고, 제1 클럭값이 0인 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(a2))이 출력되게 하고,
    제2-2 스위치드 커패시터에서 제3 클럭값이 0이고, 제1 클럭값이 1인 경우는 제2 데이터 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제3 클럭값이 1이고, 제1 클럭값이 0인 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(a2))이 출력되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  14. 제13항에 있어서,
    상기 탭 웨이트(a2)는 2 데이터 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, a'2)에 웨이트 제어값(a''2)을 가산한 값으로 결정되되,
    a''2는 데이터 ISI가 제거되도록 제1 데이터 등화기 블록의 웨이트 제어값(a''1)과 동일한 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  15. 제10항에 있어서,
    상기 등화 모드에서 상기 제1 에지 등화기 블록의 가산기는 상기 스위치드 커패시터를 이용하여,
    제1-1 스위치드 커패시터에서 제2 클럭값이 0이고 제4 클럭값이 1인 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 1이고 제4 클럭값이 0인 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(b1))이 출력되게 하고,
    제1-2 스위치드 커패시터에서 제2 클럭값이 0이고 제4 클럭값이 1인 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 1이고 제4 클럭값이 0인 경우는 (VCM1 + VCM2 - INP - 탭 웨이트 값(b1))이 출력되게 하고,
    제2-1 스위치드 커패시터에서 제2 클럭값이 0이고 제4 클럭값이 1인 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 1이고 제4 클럭값이 0인 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(b1))이 출력되게 하고,
    제2-1 스위치드 커패시터에서 제2 클럭값이 0이고 제4 클럭값이 1인 경우는 제1 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제2 클럭값이 1이고 제4 클럭값이 0인 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(b1))이 출력되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  16. 제13항에 있어서,
    상기 탭 웨이트(b1)는 제1 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2)에 웨이트 제어값(b''1)을 가산한 값으로 결정되되,
    b''1은 에지 ISI가 제거되도록 제2 에지 등화기 블록의 웨이트 제어값(b''2)과 동일한 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  17. 제10항에 있어서,
    상기 등화 모드에서 상기 제2 에지 등화기 블록의 가산기는 상기 스위치드 커패시터를 이용하여,
    제1-1 스위치드 커패시터에서 제4 클럭값이 0이고 제2 클럭값이 1인 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 1이고 제2 클럭값이 0인 경우는 (VCM1 + VCM2 - INN + 탭 웨이트 값(b2))이 출력되게 하고,
    제1-2 스위치드 커패시터에서 제4 클럭값이 0이고 제2 클럭값이 1인 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 1이고 제2 클럭값이 0인 경우는 (VCM1 + VCM2 - INP- 탭 웨이트 값(b2))이 출력되게 하고,
    제2-1 스위치드 커패시터에서 제4 클럭값이 0이고 제2 클럭값이 1인 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 1이고 제2 클럭값이 0인 경우는 (VCM1 + VCM2 - INN - 탭 웨이트 값(b2))이 출력되게 하고,
    제2-2 스위치드 커패시터에서 제4 클럭값이 0이고 제2 클럭값이 1인 경우는 제2 에지 등화기 블록의 샘플러에 VCM1이 출력되게 하고, 제4 클럭값이 1이고 제2 클럭값이 0인 경우는 (VCM1 + VCM2 - INP + 탭 웨이트 값(b2))이 출력되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  18. 제13항에 있어서,
    상기 탭 웨이트(b2)는 제2 에지 등화기 블록의 오프셋 모드에서 정해진 전압 제어값(CV, b'2)에 웨이트 제어값(b''2)을 가산한 값으로 결정되되,
    b''2은 에지 ISI가 제거되도록 제1 에지 등화기 블록의 웨이트 제어값(b''1)과 동일한 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  19. 제12항에 있어서,
    상기 제1 데이터 등화기 블록의 가산기에서 출력된 값은 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제2 데이터 등화기 블록의 최종 신호(outp3, outn3)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  20. 제14항에 있어서,
    상기 제2 데이터 등화기 블록은 가산기에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제1 데이터 등화기 블록의 최종 신호(outp1, outn1)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  21. 제16항에 있어서,
    상기 제1 에지 등화기 블록은 가산기에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제2 데이터 등화기 블록의 최종 신호(outp3, outn3)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  22. 제18항에 있어서,
    상기 제2 에지 등화기 블록은 가산기에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제1 데이터 등화기 블록의 최종 신호(outp1, outn1)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  23. 제12항에 있어서,
    상기 제1 데이터 등화기 블록은 가산기에서 출력된 값이 제2 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제2 데이터 등화기 블록의 먹스에서 선택된 신호(sel3)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호(sel1)가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  24. 제14항에 있어서,
    상기 제2 데이터 등화기 블록은 가산기에서 출력된 값이 제4 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제1 데이터 등화기 블록의 먹스에서 선택된 신호(sel1)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호(sel3)가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  25. 제16항에 있어서,
    상기 제1 에지 등화기 블록은 가산기에서 출력된 값이 제3 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제2 데이터 등화기 블록의 먹스에서 선택된 신호(sel3)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
  26. 제18항에 있어서,
    상기 제2 에지 등화기 블록은 가산기에서 출력된 값이 제1 클럭에 의해 샘플링 되어 2개의 샘플 신호로 출력되고,
    상기 제1 데이터 등화기 블록의 먹스에서 선택된 신호(sel1)에 따라 먹스에서 상기 2개의 샘플 신호 중 최종 샘플 신호가 선택되는 것을 특징으로 하는 결정 궤환 등화기를 사용하는 수신기.
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