KR20120056628A - 반도체 패키지 - Google Patents

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KR20120056628A
KR20120056628A KR1020100118255A KR20100118255A KR20120056628A KR 20120056628 A KR20120056628 A KR 20120056628A KR 1020100118255 A KR1020100118255 A KR 1020100118255A KR 20100118255 A KR20100118255 A KR 20100118255A KR 20120056628 A KR20120056628 A KR 20120056628A
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김종원
조계향
문승현
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하나 마이크론(주)
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Abstract

반도체 패키지는 복수의 리드들, 복수의 반도체 칩들 및 몰딩부를 포함한다. 리드들은 각각의 일단이 외부로 노출되고 서로 이격되어 배치된다. 반도체 칩들은 리드들 상에 적층된다. 몰딩부는 반도체 칩들을 몰딩한다. 따라서, 반도체 패키지의 크기를 감소시킬 수 있으며, 반도체 패키지의 제작 공정 및 비용을 감소시킬 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 크기를 감소시킬 수 있고, 수율을 향상시킬 수 있는 반도체 패키지에 관한 것이다.
최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.
일반적으로 QFN 형태를 가지는 반도체 패키지는 반도체 다이를 실장하기 위한 다이 패들, 상기 다이 패들과 이격되고 외부와 전기적으로 연결하기 위한 리드 및 상기 다이 패들에 실장되고 상기 리드와 전기적으로 연결되는 반도체 칩을 포함하며, 상기 반도체 칩과 상기 리드 간에는 와이어에 의해 전기적으로 연결된다.
QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로, 크기가 작다는 이점이 있다.
하지만, 종래의 QFN 형태를 가지는 반도체 패키지는, 와이어로 반도체 칩과 리드를 전기적으로 연결하므로 와이어로 인해 반도체 패키지의 크기가 두꺼워지는 문제점이 있고, 취급 상 와이어가 손상되거나 와이어의 접촉 불량이 자주 발생할 수 있으므로 반도체 패키지의 수율을 저하시키는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 크기를 감소시킬 수 있고, 수율을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 복수의 리드들, 반도체 칩 및 몰딩부를 포함한다. 상기 리드들은 각각의 일단이 외부로 노출되고 서로 이격되어 배치된다. 상기 반도체 칩은 상기 리드들 상에 실장된다. 상기 몰딩부는 상기 반도체 칩을 몰딩한다.
본 발명의 일 실시예에서, 상기 반도체 칩은 상기 반도체 칩을 관통하여 상기 리드들에 전기적으로 연결되는 비아홀(via hole)을 가질 수 있다.
본 발명의 일 실시예에서, 상기 비아홀은 전해질 물질로 충진될 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패키지는 상기 반도체 칩 및 상기 리드들을 전기적으로 연결하는 와이어들을 더 포함할 수 있다.
본 발명의 일 실시예에서, 상기 리드들은 상기 반도체 칩에 대응하여 함몰될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지는 복수의 리드들, 복수의 반도체 칩들 및 몰딩부를 포함한다. 상기 리드들은 각각의 일단이 외부로 노출되고 서로 이격되어 배치된다. 상기 반도체 칩들은 상기 리드들 상에 적층된다. 상기 몰딩부는 상기 반도체 칩들을 몰딩한다.
본 발명의 일 실시예에서, 상기 각각의 반도체 칩들은 상기 반도체 칩들을 관통하여 상기 리드들에 전기적으로 연결되는 비아홀들을 가질 수 있다.
본 발명의 일 실시예에서, 상기 반도체 패키지는 상기 반도체 칩들 중에서 적어도 하나 및 상기 리드들을 전기적으로 연결하는 와이어들을 더 포함할 수 있다.
이와 같은 반도체 패키지에 따르면, 와이어가 아닌 비아홀을 통해 반도체 칩 및 리드를 전기적으로 연결할 수 있으므로, 와이어의 손상으로 인한 반도체 패키지의 수율 감소를 방지할 수 있다.
또한, 반도체 칩 및 리드를 전기적으로 연결하기 위한 와이어의 형성 영역이 불필요하고, 리드의 함몰된 영역에 반도체 칩을 실장할 수 있으므로, 반도체 패키지의 크기를 감소시킬 수 있다.
또한, 반도체 칩을 다이 패들이 아닌 리드에 실장함으로써, 다이 패들의 제작을 생략할 수 있으므로, 반도체 패키지의 제작 공정 및 비용을 감소시킬 수 있다.
또한, 적층형 반도체 패키지에 있어서, 아래에 배치된 반도체 칩의 크기를 위에 배치된 반도체 칩의 크기에 비해 작게 제조할 수 있고, 이에 따라, 적층형 반도체 패키지에 있어서, 크기를 감소시킬 수 있으며, 적층형 반도체 패키지의 제조 공정에서 반도체 칩의 크기로 인한 제약에서 벗어날 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 리드들(110), 반도체 칩(120) 및 몰딩부(130)를 포함하고, 예를 들면, 상기 반도체 패키지(100)는 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.
상기 리드들(110)은 서로 이격되어 형성되고, 각각 외부와 연결되기 위해 일단이 외부로 노출된다.
상기 반도체 칩(120)은 회로 패턴이 형성되어 활성화면인 상면(122) 및 상기 상면(122)에 반대하는 하면(124)을 가지고, 상기 리드들(110) 상에 상기 하면(124)이 상기 리드들(110)과 마주하도록 상기 리드들(110) 상에 실장된다. 구체적으로, 상기 리드들(110)은 상기 반도체 칩(120)의 크기에 대응하여 함몰된 영역을 가지며, 상기 반도체 칩(120)은 상기 리드들(110)의 함몰된 영역에 배치된다.
예를 들면, 상기 반도체 칩(120)은 접착 부재(미도시)를 통해 상기 리드들(110) 상에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
또한, 상기 반도체 칩(120)은 상기 반도체 칩(120)을 관통하여 상기 반도체 칩(120)의 상면(122) 및 상기 리드들(110)을 전기적으로 연결하는 비아홀(via hole)들(125)을 포함한다. 예를 들면, 상기 비아홀들(125)은 솔더와 같은 전해질 물질이 충진되어 형성될 수 있다.
일반적으로, 상기 비아홀들(125)은 상기 반도체 칩(120)의 상면(122) 및 하면(124)을 관통하여 상기 리드들(110)의 상면에 접촉하지만, 실시예에 따라, 상기 비아홀들(125)은 꺾이어 상기 반도체 칩(120)의 상면(122)과 상기 리드들(110)의 측면에 접촉할 수 있다.
또한, 일반적으로 상기 반도체 칩(120)에 상기 비아홀들(125)을 형성한 후 상기 비아홀들(125)이 형성된 반도체 칩(120)을 상기 리드들(110)에 실장하지만, 실시예에 따라, 상기 반도체 칩(120)을 실장한 후 상기 반도체 칩(120)에 상기 비아홀들(125)을 형성할 수 있다.
상기 몰딩부(130)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 리드들(110) 상에 형성되어 상기 반도체 칩(120)을 내부로 몰딩한다. 또한, 상기 몰딩부(130)는 상기 이격된 리드들(110)에 의해 형성된 공간에 더 형성될 수 있다. 예를 들면, 상기 몰딩부(130)는 몰딩 수지를 포함하고, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 2에 도시된 반도체 패키지(200)는 도 1에 도시된 반도체 패키지(100)와 비교하여 상기 비아홀(125) 대신에 와이어들(225)을 포함한 것을 제외하고는 도 1에 도시된 반도체 패키지(100)와 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 리드들(110), 반도체 칩(120), 몰딩부(130) 및 와이어들(225)을 포함한다.
상기 리드들(110)은 서로 이격되어 형성되고, 각각 외부와 연결되기 위해 일단이 외부로 노출된다.
상기 반도체 칩(120)은 상기 리드들(110) 상에 실장된다.
상기 몰딩부(130)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 리드들(110) 상에 형성되어 상기 반도체 칩(120)을 내부로 몰딩한다.
상기 와이어들(225)은 상기 반도체 칩(120)의 외부에서 상기 반도체 칩(120)과 상기 리드들(110)을 전기적으로 연결한다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)는 리드들(310), 제1 반도체 칩(320), 제2 반도체 칩(330), 제3 반도체 칩(340) 및 몰딩부(350)를 포함하고, 예를 들면, 상기 반도체 패키지(300)는 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.
상기 리드들(310)은 서로 이격되어 형성되고, 각각 외부와 연결되기 위해 일단이 외부로 노출된다.
상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)들은 순차적으로 상기 리드들(310) 상에 실장된다. 구체적으로, 상기 리드들(310)은 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)들의 크기에 대응하여 함몰된 영역을 가지며, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)들은 상기 리드들(310)의 함몰된 영역에 배치된다.
예를 들면, 상기 제1 반도체 칩(320)은 접착 부재(미도시)를 통해 상기 리드들(110) 상에 실장될 수 있고, 상기 반도체 칩들(320, 330, 340) 간에도 상기 접착 부재(미도시)를 통해 접착될 수 있다. 상기 접착 부재로는 접착 테이프 또는 접착 물질 등이 사용될 수 있다. 실시예에 따라, 상기 반도체 칩들(320, 330, 340) 간에는 상기 몰딩부(350)와 동일한 물질에 의해 적층될 수 있다.
또한, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)들은 상기 각각의 반도체 칩들(320, 330, 340)을 관통하여 상기 반도체 칩들(320, 330, 340) 및 상기 리드들(310)을 전기적으로 연결하는 비아홀들(325, 335, 345)을 포함한다.
구체적으로, 상기 제1 반도체 칩(320)은 상기 제1 반도체 칩(320)의 상면 및 상기 리드들(310)을 전기적으로 연결하는 제1 비아홀들(325)을 가지고, 상기 제2 반도체 칩(330)은 상기 제2 반도체 칩(330)의 상면 및 상기 제1 비아홀들(325)을 전기적으로 연결하는 제2 비아홀들(335)을 가지며, 상기 제3 반도체 칩(340)은 상기 제3 반도체 칩(340)의 상면 및 상기 제2 비아홀들(335)을 전기적으로 연결하는 제3 비아홀들(345)을 가진다. 예를 들면, 상기 비아홀들(325, 335, 345)은 솔더와 같은 전해질 물질로 충진되어 형성될 수 있다.
일반적으로, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)에 각각 상기 제1 비아홀들(325), 제2 비아홀들(335) 및 제3 비아홀들(345)을 형성한 후, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)을 순차적으로 적층한다.
하지만, 실시예에 따라, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)을 순차적으로 적층한 후, 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)에 각각 상기 제1 비아홀들(325), 제2 비아홀들(335) 및 제3 비아홀들(345)을 형성하여 상기 제1, 제2 및 제3 비아홀들(325, 335, 345)을 일체로 형성할 수 있다. 그러나, 이 경우에는, 상기 반도체 칩들(320, 330, 340)에 각각 상기 비아홀들(325, 335, 345)을 형성한 후 상기 반도체 칩들(320, 330, 340)을 적층하는 경우에 비해, 공정 과정이 단순화되는 장점은 있으나, 너비 대비 깊이를 나타내는 종횡비(aspect ratio)가 높으므로 상기 반도체 칩들(320, 330, 340)에 손상을 초래할 수 있고 정밀도를 요구하는 고가의 장비를 요구하는 문제점이 있을 수 있다.
상기 몰딩부(350)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 리드들(310) 상에 형성되어 상기 제1 반도체 칩(320), 제2 반도체 칩(330) 및 제3 반도체 칩(340)들을 내부로 몰딩한다. 또한, 상기 몰딩부(350)는 상기 이격된 리드들(310)에 의해 형성된 공간에 더 형성될 수 있다. 예를 들면, 상기 몰딩부(350)는 몰딩 수지를 포함하고, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
도 3에 도시된 본 발명의 다른 실시예에 따른 상기 반도체 패키지(300)에는 3개의 반도체 칩들이 적층되어 있지만, 실시예에 따라, 상기 반도체 패키지(300)에는 n(n은 2 이상의 자연수)개의 반도체 칩들이 적층될 수 있다.
또한, 도 3에 도시된 상기 반도체 패키지(300)에서는 상기 제1 반도체 칩(320), 상기 제2 반도체 칩(330) 및 상기 제3 반도체 칩(340)의 크기가 동일하도록 도시하였으나, 상기 제1 반도체 칩(320)의 크기가 상기 제2 반도체 칩(330) 및 상기 제3 반도체 칩(340)의 크기에 비해 작을 수 있으며, 이에 따라, 적층형 반도체 패키지에 있어서, 크기를 감소시킬 수 있고, 적층형 반도체 패키지의 제조 공정에서 반도체 칩의 크기로 인한 제약에서 벗어날 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)는 리드들(410), 제1 반도체 칩(420), 제2 반도체 칩(430), 제3 반도체 칩(440), 몰딩부(450), 제1 와이어들(425), 제2 와이어들(435) 및 제3 와이어들(445)을 포함한다.
상기 리드들(410)은 서로 이격되어 형성되고, 각각 외부와 연결되기 위해 일단이 외부로 노출된다.
상기 제1 반도체 칩(420), 제2 반도체 칩(430) 및 제3 반도체 칩(440)들은 순차적으로 상기 리드들(310) 상에 실장되고, 상기 제2 반도체 칩(430)의 너비는 상기 제1 반도체 칩(420)의 너비보다 작고, 상기 제3 반도체 칩(440)의 너비는 상기 제2 반도체 칩(430)의 너비보다 작을 수 있다.
상기 제1 와이어들(425)은 상기 제1 반도체 칩(420)의 외부에서 상기 제1 반도체 칩(420)과 상기 리드들(410)을 전기적으로 연결하고, 상기 제2 와이어들(435)은 상기 제2 반도체 칩(430)의 외부에서 상기 제2 반도체 칩(430)과 상기 리드들(410)을 전기적으로 연결하며, 상기 제3 와이어들(445)은 상기 제3 반도체 칩(440)의 외부에서 상기 제3 반도체 칩(440)과 상기 리드들(410)을 전기적으로 연결한다.
상기 몰딩부(450)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 리드들(410) 상에 형성되어 상기 제1, 제2 및 제3 반도체 칩들(420, 430, 440)과 상기 제1, 제2 및 제3 와이어들(425, 435, 445)을 내부로 몰딩한다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 따른 반도체 패키지는 와이어가 아닌 비아홀을 통해 반도체 칩 및 리드를 전기적으로 연결할 수 있으므로, 와이어의 손상으로 인한 반도체 패키지의 수율 감소를 방지할 수 있다.
또한, 반도체 칩 및 리드를 전기적으로 연결하기 위한 와이어의 형성 영역이 불필요하고, 리드의 함몰된 영역에 반도체 칩을 실장할 수 있으므로, 반도체 패키지의 크기를 감소시킬 수 있다.
또한, 반도체 칩을 다이 패들이 아닌 리드에 실장함으로써, 다이 패들의 제작을 생략할 수 있으므로, 반도체 패키지의 제작 공정 및 비용을 감소시킬 수 있다.
또한, 적층형 반도체 패키지에 있어서, 아래에 배치된 반도체 칩의 크기를 위에 배치된 반도체 칩의 크기에 비해 작게 제조할 수 있고, 이에 따라, 적층형 반도체 패키지에 있어서, 크기를 감소시킬 수 있으며, 적층형 반도체 패키지의 제조 공정에서 반도체 칩의 크기로 인한 제약에서 벗어날 수 있다.
100, 200, 300, 400: 반도체 패키지 110, 310, 410: 리드
120, 320, 330, 340, 420, 430, 440: 반도체 칩
125, 325, 335, 345: 비아홀 130, 350, 450: 몰딩부
225, 425, 435, 445: 와이어

Claims (8)

  1. 각각의 일단이 외부로 노출되고 서로 이격되어 배치된 복수의 리드들;
    상기 리드들 상에 실장된 반도체 칩; 및
    상기 반도체 칩을 몰딩하는 몰딩부를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 반도체 칩은 상기 반도체 칩을 관통하여 상기 리드들에 전기적으로 연결되는 비아홀(via hole)을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 비아홀은 전해질 물질로 충진되는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 반도체 칩 및 상기 리드들을 전기적으로 연결하는 와이어들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서, 상기 리드들은 상기 반도체 칩에 대응하여 함몰된 것을 특징으로 하는 반도체 패키지.
  6. 각각의 일단이 외부로 노출되고 서로 이격되어 배치된 복수의 리드들;
    상기 리드들 상에 적층된 복수의 반도체 칩들; 및
    상기 반도체 칩들을 몰딩하는 몰딩부를 포함하는 반도체 패키지.
  7. 제6항에 있어서, 상기 각각의 반도체 칩들은 상기 반도체 칩들을 관통하여 상기 리드들에 전기적으로 연결되는 비아홀들을 가지는 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서, 상기 반도체 칩들 중에서 적어도 하나 및 상기 리드들을 전기적으로 연결하는 와이어들을 더 포함하는 것을 특징으로 하는 반도체 패키지.

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